KR20080046647A - 게이트 유전층의 높은-ｋ 질화에서의 질소 프로파일엔지니어링 - Google Patents

게이트 유전층의 높은-ｋ 질화에서의 질소 프로파일엔지니어링 Download PDF

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라훌 샤랑파니
테잘 고야니
프라빈 케이. 나완카르
쉬레야스 에스. 커
이 마
기우세피나 알. 콘티
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Abstract

본 발명은 질화된 게이트 유전체를 형성하기 위한 방법 및 장치에 관한 것이다. 이 방법은 질화된 게이트 유전체를 형성하도록 플라즈마 질화 처리를 이용하여 유전체 필름에 질소를 주입하는 단계를 포함한다. 제 1 단계는 게이트 유전체 필름을 포함하는 기판을 제공하는 단계를 포함한다. 제 2 단계는 상기 기판에 전압을 유도하는 단계를 포함한다. 마지막으로, 상기 기판이 질소 소스를 포함하는 플라즈마에 노출되고, 이 경우 상기 기판 상에 질화된 게이트 유전체를 형성하기 위해 전압을 유지한다. 일 실시예에서, 전압은 기판을 지지하는 정전 처크에 전압을 가함에 의해 기판 상에 유도된다. 다른 실시예에서, 전압은 기판에 인접하여 위치한 전극에 DC 바이어스 전압을 가함에 의해 기판 상에 유도된다.

Description

게이트 유전층의 높은-ｋ 질화에서의 질소 프로파일 엔지니어링 {NITROGEN PROFILE ENGINEERING IN HIGH-K NITRIDATION OF A GATE DIELECTRIC LAYER}
본 발명의 실시예는 일반적으로 반도체 제조 분야에 관한 것이다. 더욱 구체적으로, 본 발명의 실시예는 질화된 게이트 유전층을 형성하는 방법에 관한 것이다.
직접 회로는, 트랜지스터, 커패시터, 및 레지스터와 같은 기본 구성요소로 작용하는 다수의, 예를 들어 수백만 개의 기구로 이루어진다. 필드 이펙트 트랜지스터(Field Effect Transistor, FET)와 같은 트랜지스터는 소스, 드레인(drain), 및 게이트 스택(gate stack)을 포함한다. 게이트 스택은 실리콘 기판과 같은 기판, 기판 상에 실리콘 디옥사이드, SiO2와 같은 게이트 유전체, 및 게이트 유전체 상에 다결정 실리콘과 같은 게이트 전극을 일반적으로 포함한다. 게이트 유전층은, 실리콘 디옥사이드(SiO2)와 같은 유전체 물질, 실리콘 옥시니트리드(SiON), 실리콘 니트리드(SiN), 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO2), 하프늄 실 리콘 옥시니트리드(HfSiON), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 바륨 스트론튬 티타네이트(BaSrTiO3 또는 BST), 리드 지르코늄 티타네이트(Pb(ZrTi)O3, 또는 PZT), 및 다른 적절한 물질과 같은 4.0보다 큰 유전 상수를 갖는 높은-k 유전체 물질을 일반적으로 포함한다.
직접 회로의 크기 및 그 위에서 트랜지스터의 크기가 감소함에 따라, 트랜지스터의 속도를 증가시키는데 필요한 게이트 구동 전류가 증가하였다. 게이트 커패시턴스가 증가함에 따라 게이트 구동 전류가 증가하고 커패시턴스가 게이트 유전체 두께에 반비례하기 때문에, 유전체 두께를 감소시키는 것은 구동 전류를 증가시키는 한 방법이다.
20Å 미만으로 SiO2 게이트 유전체의 두께를 줄이려는 시도가 이루어져 왔다. 그러나, 20Å 미만의 얇은 SiO2 게이트 유전층의 이용은 게이트 성능 및 내구성에 바람직하지 못한 효과를 초래한다고 알려져 왔다. 예를 들면, 붕소 도핑된 게이트 전극으로부터 붕소는 밑에 있는 실리콘 기판으로 얇은 SiO2 게이트 유전체를 통해 침투할 수 있다. 또한, 터널링과 같은 게이트 누수에서의 증가가 있는 것이 일반적이고, 얇은 유전체는 게이트에 의해 소비되는 파워의 양을 증가시킨다. 또한, 얇은 SiO2 게이트 유전체는 핫 캐리어 데미지(hot carrier demage)에 영향받기 쉬울 수 있고, 이 경우 유전체를 가로지르는 높은 에너지 캐리어가 게이트를 손상시키거나 또는 파괴할 수 있다. 또한, 얇은 SiO2 게이트 유전체는 네거티브 바이어 스 온도 불안정성(negative bias temperature instability, NBTI)에 영향받기 쉬울 수 있고, 이 경우 문턱 전압 또는 구동 전류는 게이트의 작동과 함께 드리프트(drift)한다.
MOSFET(금속 산화물 반도체 필드 효과 트랜지스터)에서 게이트 유전층용 유전층을 형성하는 한 방법은, 질소 함유 플라즈마에서 얇은 실리콘 산화물 필름을 질화시키는 단계를 포함한다. 유전 상수를 증가시키기 위해 게이트 산화물에서 순수 질소 함유량을 증가시키는 것이 다수의 이유에서 바람직하다. 예를 들면, 벌크 산화물 유전체에 플라즈마 질화 처리 동안 질소가 약간 주입될 수 있고, 이는 시작 산화물을 넘어 등가 산화물 두께(EOT)를 감소시킨다. 특별한 커패시터에서 대안적인 유전층의 EOT는, 유전 상수가 실리콘 디옥사이드의 것이라면 대안적인 유전층이 갖는 두께이다. 이는 FET(필드 효과 트랜지스터)의 작동 동안 터널링에 의해 게이트 누수 감소를 초래할 수 있고; 동시에 이러한 증가된 질소 함유량은 이후의 처리 작동 동안 터널링 전류에 의해 유도되는 손상을 감소시킬 수 있다. 게이트 산화물의 순수 질소 함유량을 증가시키는 것의 다른 이익은, 질화된 게이트 유전체가 게이트 에치 언더컷(gate etch undercut)의 문제에 더욱 저항적이라는 것이고, 이는 차례로 게이트 에지에서 결함 상태 및 전류 누설을 감소시킨다.
2003년 8월 26일에 발행된 "감소된 게이트 유전층을 위한 플라즈마 질화"라는 명칭의 미국 특허 제 6,610,615호에서, 맥파든(McFadden) 등은 열적 그리고 플라즈마 질화 처리 모두에 대해 실리콘 산화물 필름에서 질소 프로파일을 비교했다(미국 특허 제 6,610,615호의 도 2를 보라). 열적으로 질화된 산화물에 대한 질소 프로파일 데이터는 산화물층의 상부면에서 질소의 제 1 농도, 산화물에서 더 깊은 질소의 일반적으로 감소하는 농도, 산화물-실리콘 계면에서 질소의 계면 축적, 및 기판으로의 거리가 일반적으로 감소하는 질소 농도 기울기를 도시한다. 반대로, 플라즈마 질화 처리는 질소 프로파일을 만들고, 이는 산화물층의 상부면으로부터 산화물 실리콘 계면을 통해 기판으로 본질적으로 모노토닉하게(monotonically) 감소시킨다. 열적 질화 처리와 함께 나타나는 질소의 바람직하지 못한 계면 축적은 질소 플라즈마의 이온 충돌과 함께 일어나지는 않는다. 또한, 기판에서 질소 농도는 모든 깊이에서 열적 질화 처리로 얻어지는 것보다 낮다.
이미 언급된 것처럼, 게이트-전극-게이트 산화물 계면에서 질소 농도를 증가시키는 것의 이익은, 게이트 산화물로 또는 이를 통해 폴리실리콘 게이트 전극으로부터의 붕소와 같은 도펀트 외부 확산(out diffusion)이 감소된다는 점이다. 이는, 예를 들어 붕소 도핑된 폴리실리콘 게이트 전극으로부터의 내부 확산된 붕소에 의해 발생된 게이트 산화물의 벌크(bulk)에서 결함 상태를 감소시킴에 의해 기구 신뢰도를 향상시킨다. 게이트-산화물 실리콘 채널 계면에서 질소 함유량을 감소시키는 것의 다른 이익은, 계면 상태 밀도 및 고정 전하의 감소이다. 이는 채널 이동성 및 트랜스컨덕턴스(transconductance)를 향상시킨다. 따라서, 플라즈마 질화 처리는 열적 질화 처리를 넘는 장점을 갖는다.
그러나, 기구 기하구조가 계속 축소됨에 따라, 게이트 유전체를 증착시키는 방법에 대한 요구가 여전히 존재하고, 이 게이트 유전체는 향상된 이동성을 갖는 더 얇은 전기적 산화물 두께(Electrical Oxide Thickness, TOE)를 갖는다.
본 발명의 실시예는 질화된 게이트 유전체를 형성하는 방법을 일반적으로 제공한다. 이 방법은 질화된 게이트 유전체를 형성하도록 플라즈마 질화 처리를 이용하여 유전체 필름으로 질소를 유입시키는 단계를 포함한다. 제 1 단계는 게이트 유전체 필름을 포함한 기판을 제공하는 단계를 포함한다. 제 2 단계는 기판 상에 전압을 유도하는 단계를 포함한다. 마지막으로, 전압을 유지하면서, 기판 상에 질화된 게이트 유전체를 형성하도록 질소 소스를 포함한 플라즈마에 기판을 노출시킨다. 일 실시예에서, 기판을 지지하는 정전 처크에 전압을 가함에 의해 전압이 기판 상에 유도된다. 다른 실시예에서, 기판에 인접하여 위치한 전극에 DC 바이어스 전압을 가함에 의해 전압이 기판 상에 유도된다.
또한, 본 발명의 실시예는 통합 처리 시스템에서 질화된 게이트 유전체를 형성하는 방법을 제공한다. 실리콘 기판은 통합 처리 시스템의 제 1 처리 챔버로 유입되고, 여기서 유전체 필름이 기판 상에 형성된다. 이 기판은 기판이 어닐되는 통합 처리 시스템의 제 2 처리 챔버로 전달된다. 이후 기판은 통합 처리 시스템의 제 3 처리 챔버로 이동되고, 여기서 기판 상에 질화된 게이트 유전체를 형성하도록 질소 소스를 포함한 플라즈마에 기판을 노출시키면서 기판 상에 전압이 유도된다. 다른 실시예에서, 기판은 기판이 어닐되는 통합 처리 시스템의 제 2 처리 챔버로 전달된다. 다른 실시예에서, 기판은 기판이 어닐되는 통합 처리 시스템의 제 2 처리 챔버로 전달된다. 다른 실시예에서, 기판은 폴리실리콘층이 기판 상에 증착되는 통합 처리 시스템의 제 4 처리 챔버로 이동된다. 다른 실시예에서, 기판 상에 유도되는 전압은 헬륨 4Torr의 압력에서 약 1200V 미만의 바이어스 전압을 가하는 단계를 포함한다.
본 발명의 상기 언급된 특징은 상기에서 간략히 요약된 본 발명의 특별한 설명이 첨부된 도면에서 도시된 실시예를 참고하여 더욱 자세히 이해될 수 있다. 첨부된 도면은 본 발명의 전형적인 실시예만을 도시하고 따라서 그 범위를 제한하는 것으로 이해되어서는 안되며, 본 발명은 다른 동등한 효과적인 실시예를 허용할 수 있다.
도 1은 본 발명에 따른 처리 흐름도이다.
도 2는 본 발명의 실시예에 따른 플라즈마 반응기의 개략도를 도시한다.
도 3은 본 발명에 따른 처리 흐름도이다.
도 4는 통합 처리 시스템의 개략도이다.
도 5A는 처크가 없는(chuckless) 플라즈마 질화 처리에 대한 산소, 하프늄, 실리콘 산화물, 질소, 및 실리콘 농도 프로파일을 도시한다.
도 5B는 처크된(chucked) 플라즈마 질화 처리에 대한 산소, 하프늄, 실리콘 산화물, 질소, 및 실리콘 농도 프로파일을 도시한다.
본 발명의 실시예는 기판 위에 높은-k 유전체 물질을 형성하는 것에 관한 것이다. 높은-k 유전체 물질은 다양한 조성물을 가질 수 있고, 이 조성물은 균질, 이질, 그레이디드(graded) 및/또는 다중 충으로 된 스택 또는 라미네이트이다. 높은-k 유전체 물질은 하프늄, 지르코늄, 티타늄, 탄탈륨, 란탄, 알루미늄, 실리콘, 산소 및/또는 질소의 조합물을 포함할 수 있다. 높은-k 유전체 물질은, 하프늄 산화물(HfOx 또는 HfO2), 하프늄 실리케이트(HfSixOy 또는 HfSiO4), 하프늄 실리콘 옥시니트리드(HfSixOyNz), 하프늄 옥시니트리드(HfOxNy), 하프늄 알루미네이트(HfAlxOy), 하프늄 알루미늄 실리케이트(HfAlxSiyOz), 하프늄 알루미늄 실리콘 옥시니트리드(HfAlwSixOyNz), 하프늄 란탄 산화물(HfLaxOy)과 같은 하프늄 함유 물질, 지르코늄 산화물(ZrOx 또는 ZrO2), 지르코늄 실리케이트(ZrSixOy 또는 ZrSiO4), 지르코늄 실리콘 옥시니트리드(ZrSixOyNz), 지르코늄 옥시니트리드(ZrOxNy), 지르코늄 알루미네이트(ZrAlxOy), 지르코늄 알루미늄 실리케이트(ZrAlxSiyOz), 지르코늄 알루미늄 실리콘 옥시니트리드(ZrAlwSixOyNz), 지르코늄 란탄 산화물(ZrLaxOy)과 같은 지르코늄 함유 물질, 알루미늄 산화물(Al2O3 또는 AlOx), 알루미늄 옥시니트리드(AlOxNy), 알루미늄 실리케이트(AlSixOy), 알루미늄 실리콘 옥시니트리드(AlSixOyNz), 란탄 알루미늄 산화물(LaAlxOy), 란탄 산화물(LaOx 또는 La2O3)과 같은 다른 알루미늄 함유 물질 또는 란탄 함유 물질, 다른 적절한 물질, 이의 합성물 및 이의 조합물을 포함할 수 있다. 유전층에 이용되는 다른 높은-k 유전체 물 질은, 티타늄 산화물(TiOx 또는 TiO2), 티타늄 옥시니트리드(TiOxNy), 탄탈륨 산화물(TaOx 또는 Ta2O5), 및 탄탈륨 옥시니트리드(TaOxNy)를 포함할 수 있다. 높은-k 유전층에 유용한 유전체 물질인 라미네이트 필름은, HfO2/Al2O3, HfO2/SiO2, La2O3/Al2O3 및 HfO2/SiO2/Al2O3를 포함한다. 바람직하게 높은-k 유전체 물질은 하프늄 산화물, 하프늄 실리케이트, 이의 합성물, 또는 이의 조합물을 포함한다. 본 발명의 실시예가 이용될 수 있는 기판은, 결정체 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI, 실리콘 게르마늄, 도핑되거나 또는 도핑되지 않은 폴리실리콘, 도핑되거나 도핑되지 않은 실리콘 웨이퍼, 실리콘 질화물, 패턴화되거나 또는 패턴화되지 않은 웨이퍼와 같은 반도체 웨이퍼를 포함하나 이에 제한되지는 아니하고, 유전체 물질, 전도성 물질, 실리콘 층 및 금속층과 같은 이들을 넘어 형성된 물질을 포함할 수 있다.
도 1은 기판 표면 상에 질화된 높은-k 유전층을 형성하는 방법(100)의 일 실시예의 흐름도이다. 단계(110)에서, 높은-k 유전층은 기판 표면 상에 형성된다. 단계(120)에서, 전압이 기판 표면 상에 유도된다. 단계(130)에서, 전압이 유지되면서, 기판은 질소 소스를 포함하는 플라즈마에 노출되고 이에 의해 기판 표면 상에 질화된 게이트 유전체를 형성한다.
단계(110)의 높은-k 유전층은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 열적 및 플라즈마 기술 및 이의 조합과 같은 종래의 증착 기술에 의해 기판 상에 증착될 수 있다. 바람직한 실시예에서, 높은-k 유전층은 여기서 참조로 인용된 어플라이드 머티어리얼스사에 양도된 "하프늄을 함유한 높은-k 유전체 물질의 원자층 증착을 위한 장치 및 방법"이라는 명칭으로 2004년 5월 12일 출원되어 계속 중인 미국 가특허출원 제 60/570,173호에서 설명된 ALD 처리 및 장치에 의해 증착된다. 높은-k 유전층은 약 10Å 내지 약 1000Å의 필름 두께로 일반적으로 증착되고, 바람직하게는 약 20Å 내지 약 500Å이고, 더욱 바람직하게는 약 50Å 내지 약 200Å이며, 예를 들어 약 100Å이다.
단계(130)의 분리식 플라즈마 질화(Decoupled Plasma Nitridation, DPN) 처리 동안, 기판은 아르곤과 같은 불활성 가스 플라즈마 및 N2를 함께 유동시킴에 의해 형성된 원자-N과 충돌한다. N2 뿐만 아니라, 다른 질소 함유 가스는, 히드라진(예를 들어 N2H4 또는 MeN2H3), 아민(예를 들어 Me3N, Me2NH, 또는 MeNH2), 아닐린(예를 들어 C5H5NH2), 및 아지드(예를 들어 MeN3 또는 Me3SiN3)와 같은 질소 플라즈마를 형성하는데 이용될 수 있다. DPN 처리에서 이용될 수 있는 다른 불활성 가스는 헬륨, 네온, 및 크세논을 포함한다. 질화 처리는 약 10초 내지 약 360초, 바람직하게는 약 30초 내지 약 180초, 예를 들면 약 120초의 시간 주기에서 진행된다. 또한, 질화 처리는 약 10mTorr 내지 약 100mTorr의 압력 및 약 300와트 내지 약 2700와트에서 플라즈마 파워 세팅으로 수행된다. 질소는 약 0.1slm 내지 약 1.0slm의 유동 속도를 갖는다. 처리 가스의 개별적인 그리고 총 가스 유동은 처리 챔버의 크기, 처리 챔버의 온도 및 처리되는 기판의 크기와 같은 다수의 처리 요소에 기초하여 변할 수 있다. 바람직한 실시예에서, 질화 처리는 DPN 처리이고, Ar 및 N2를 함께 유동시킴에 의해 형성된 플라즈마를 포함한다.
도 2는 산타클라라 칼리프에 위치한 어플라이드 머티어리얼스에 의해 만들어진 DPN 처리 반응기(200)의 개략적인 단면도를 도시한다. 본 발명을 수행하는데 이용될 수 있는 반응기의 일례는 유도성 플라즈마 소스 반응기이다.
반응기(200)는 전도성 바디(벽)(230) 내의 정전 처크(216), 및 제어기(240)를 갖는 처리 챔버(210)를 포함한다. 챔버(210)에는 거의 평평한 유전체 천장부(220)가 제공된다. 챔버(210)의 다른 변경은, 예를 들어 돔-형태의 천장부와 같은 다른 형태의 천장부를 가질 수 있다. 천장부(220) 위에 적어도 하나의 유도성 코일 요소(212)(두 개의 동일 축 요소(212)가 도시됨)를 포함하는 안테나가 배치된다. 유도성 코일 요소(212)는 제 1 매칭 네트워크(219)를 통해 플라즈마 파워 소스(218)에 결합된다. 일반적으로 플라즈마 파워 소스(218)는 50kHz 내지 13.56MHz의 범위에 있는 조정 가능한 주파수에서 3000W에 이르도록 만들 수 있다.
정전 처크(216)는 유전체 물질에 임베디드된 제 1 전극(254) 및 제 2 전극(256)을 포함한다. 제 1 전극 및 제 2 전극은 DC 전위(potential)로 바이어스되고 이에 의해 기판(214)을 지지하는 처킹 작용(chucking action)을 제공한다. 정전 처크(216) 및 웨이퍼 스페이싱 마스크에 처킹 전압을 가함에 의해, 정전 처크(216)의 표면 위에 그리고 기판(214)의 하부를 따라 전하 분포를 만든다. 이러한 전하의 반대 극성은 기판(214) 및 정전 처크(216) 사이에 정전기적 인력을 발생시킨다. 이러한 힘은 처리 챔버 내에서 플라즈마에 의존할 필요 없이 처크 위에서 기판(214)을 유지시키고, 이에 의해 기판(214)을 위한 전도성 그라운딩 경로를 제공한다. 정전 처크(216)는 또한 단극(monopolar) 처크일 수 있다.
단극 정전 처크의 상세 설명은 1999년 11월 9일 발행되고 어플라이드 머티어리얼스사에 부여된 "워크피스와 접촉한 전극을 갖는 단극 정전 처크"라는 명칭의 미국 특허 출원 제 5,982,607호에서 설명되고, 이는 여기서 본 발명과 일치하는 정도까지 참조로 인용된다. 정전 처크의 다른 예는 1994년 5월 24일 발행되고 어플라이드 머티어리얼스사에 부여된 "처킹 재생산성을 향상시키기 위한 기술"이라는 명칭의 미국 특허 제 5,315,473호에서 설명되고, 이는 여기서 본 발명과 일치하는 정도까지 참조로 인용된다.
정전 처크(216)는 제 2 매칭 네트워크(224)를 통해 바이어싱 파워 소스(biasing power source, 222)에 연결된다. 바이어싱 파워 소스(222)는 0 내지 5000watts의 파워 및 50kHz 내지 13.56MHz의 조정 가능한 주파수를 갖는 RF 신호를 일반적으로 만들 수 있다. 선택적으로, 바이어싱 파워 소스(222)는 DC 또는 펄스된 DC 소스일 수 있다. 중앙 처리 유닛(CPU, 244), 메모리(242), 및 CPU(244)를 위한 지지 회로(246)를 포함하는 제어기(240)가 설명된 것과 같은 질화 처리와 같은 그리고 챔버(210) 구성요소의 제어를 촉진시킨다.
다른 실시예에서, 정전 처크(216)를 작동시키기 위한 전압은 분리된 "처크" 파워 공급장치(미도시)에 의해 공급될 수 있다. 처킹 파워 공급장치의 일 출력 터미널은 처크 전극에 연결된다. 나머지 출력 터미널은 전기적 그라운드에 일반적으로 연결되지만, 대안적으로 정전 처크(216)의 금속 바디부에 연결될 수도 있다. 작동시, 기판은 유전체 물질과 접촉하도록 놓이고, 직류 전압이 전극 상에 가해져 정전기적 인력 또는 바이어스를 만들며, 이에 의해 정전 처크(216)의 상부면 상에 기판을 부착시킨다.
작동시, 반도체 웨이퍼(214)는 정전 처크(216) 상에 놓이고, 처리 가스는 입구 포트(226)를 통해 가스 패널(238)로부터 공급되어 가스상 혼합물(250)을 형성한다. 가스상 혼합물(250)은 플라즈마 소스(218)로부터 파워를 가함에 의해 챔버(210)에서 플라즈마(255)를 형성하도록 점화된다. 챔버(210)의 내부의 압력은 스로틀 밸브(227) 및 진공 펌프(236)를 이용하여 제어된다. 일반적으로, 챔버 벽(230)은 전기적 그라운드(234)에 연결된다. 벽(230)의 온도는 벽(230)을 통과하는 액체-함유 도관(미도시)을 이용하여 제어된다.
기판(214)의 온도는 정전 처크(216)의 온도를 안정화함에 의해 제어된다. 일 실시예에서, 가스 소스(248)로부터의 헬륨 가스는 가스 도관(249)을 통해 정전 처크(216)의 표면에 형성된 채널(미도시)로 그리고 정전 처크(216)의 상부면 및 기판(214)의 배면 사이에 형성된 미세 공간(미도시)으로 제공된다. 처리 동안, 정전 처크(216)는 정상 상태 온도(steady state temperature)로 정전 처크(216)의 페데스탈 내에서 가열성 히터(미도시)에 의해 가열될 수 있고, 이후 헬륨 가스는 기판(214)의 균일한 가열을 촉진한다. 이러한 열적 제어를 이용하여, 기판(214)은 약 200℃ 내지 350℃의 온도에서 유지된다.
상기에서 언급된 것과 같이 처리 챔버(210)의 제어를 촉진하기 위해, 제어기(240)는 일반적인 목적을 갖는 컴퓨터 프로세서의 어떠한 형태 중 하나일 수 있 고, 이는 다양한 챔버 및 하위 프로세서를 제어하기 위한 산업적 세팅에서 이용될 수 있다. CPU(244)의 컴퓨터로 읽을 수 있는 수단 또는 메모리(242)는, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 플로피 디스크, 하드 디스크 또는 어떠한 형태의 디지털 저장장치이고 이는 로컬이거나 또는 원격이다. 지지 회로(246)는 종래 방식으로 프로세서를 지지하기 위해 CPU(244)에 결합된다. 이러한 회로는 캐쉬, 파워 서플라이, 시계 회로, 입력/출력 회로 및 하위 시스템, 및 이와 유사한 것을 포함한다. 발명적 방법은 소프트웨어 루틴(routine)과 같이 메모리(242)에서 일반적으로 저장된다. 또한, 소프트웨어 루틴은 제 2 CPU(미도시)에 의해 실행되거나 및/또는 저장될 수 있고, 제 2 CPU는 CPU(244)에 의해 제어되는 하드웨어로부터 멀리 위치한다.
분리식 플라즈마 질화 처리 반응기(400)의 다른 상세한 내용은, 2004년 12월 2일 발행되고 어플라이드 머티어리얼스사에 부여된 "진폭 조정된 라디오 주파수 에너지를 이용하여 게이트 유전체의 플라즈마 질화를 위한 방법 및 장치"라는 명칭의 미국 특허출원 제 2004/0242021호에서 설명되고, 이는 여기서 본 발명과 일치하는 범위까지 참조로 인용된다. 적절한 DPN 챔버의 예는 미국 캘리포니아 산타 클라라에 위치한 어플라이드 머티어리얼스사로부터 구입 가능한 DPN CenturaTM을 포함한다.
통합 처리 순서
도 3은 본 발명에 따른 방법(300)의 일 실시예이다. 이 처리는 단계(310)에서 제 1 처리 챔버로 실리콘 기판을 유입시키는 단계로 시작한다. 단계(320)에서, 기판 표면은 세정되고 이에 의해 기판 표면 상에 형성될 수 있는 자연발생 산화물(native oxides)을 제거한다. 단계(325)에서, 기판은 제 2 처리 챔버로 이동된다. 하프늄 실리케이트(HfSiOx)의 약 5Å 내지 약 100Å이 단계(330)에서 실리콘 웨이퍼 상에서 성장한다. 높은-k 유전층 형성 및 표면 세정에 관한 상세한 설명은, 여기서 참조로 인용되고 어플라이드 머티어리얼스사에게 부여된 "높은 유전 상수 물질의 핵생성의 향상을 위한 표면 사전처리"라는 명칭으로 2002년 11월 21일 출원된 미국 특허 출원 제2003/0232501호에서 제공된다. 하프늄 실리케이트 층은 이 방법을 이용하여 증착되는 물질의 일례이다. 본 발명은 다른 형태의 게이트 유전체에 적용될 수 있고, 이는 4.0보다 큰 유전 상수를 갖는 높은-k 유전체 물질일 수 있다.
단계(335)에서, HfSiOx 필름의 포스트 증착 어닐링(post deposition annealing)을 위해, 기판은 미국 캘리포니아 산타 클라라에 위치한 어플라이드 머티어리얼스사로부터 구입 가능한 CENTURATM RADIANCETM 래피드 열처리(rapid thermal processing, RTP)와 같은 어닐 챔버(anneal chamber)로 이동된다. 단계(340)에서, 포스트 증착 어닐이 수행되고, 이 경우 기판은 약 1초 내지 약 240초의 시간 주기 동안, 바람직하게는 약 30초 내지 약 90초 동안, 약 500℃ 내지 약 1200℃, 바람직하게 약 550-700℃의 온도에서, 예를 들면 약 60초 동안 약 650℃에서 어닐된다. 일반적으로, 어닐 챔버 대기(atmosphere)는 O2, N2, NH3, N2H4, NO, N2O, 또는 이의 조합물과 같은 적어도 하나의 어닐 가스를 함유한다. 어닐 챔버는 약 5Torr 내지 약 100Torr, 예를 들어 약 50Torr의 압력에서 유지된다.
단계(345)에서, 기판은 적어도 하나의 질소 함유 가스를 함유하는 플라즈마 챔버로 이동되고, 이 경우 단계(350)에서 전압이 웨이퍼 상에 유도되고 이후 플라즈마 질화가 일어난다. 전압은 약 300V 내지 약 5000V, 예를 들어 약 1200V이다. 플라즈마 질화 처리는 약 2초 내지 약 20분간 계속되고, 이에 의해 단계(350)에서 HfSiOxNy 형성에서 질화 양(nitridation dose)을 제어한다. 단계(355)에서, 기판은 다시 RTP 처리 챔버로 이동되고, 여기서 포스트 질화 어닐(단계(360))이 수행된다. 포스트 질화 어닐 동안, 기판은 약 600℃ 내지 약 1200℃의 온도에서, 바람직하게는 약 700-1100℃의 온도에서 약 1초 내지 약 120초, 바람직하게는 약 30초 내지 약 90초의 시간 동안 어닐되고, 예를 들면 약 60초 동안 약 1000℃에서 어닐된다. 일반적으로, 어닐 챔버 대기는 O2, N2, NH3, N2H4, NO, N2O, 또는 이의 조합물과 같은 적어도 하나의 어닐 가스를 함유한다. 어닐 챔버는 약 5Torr 내지 약100torr, 예를 들어 약 15Torr의 압력으로 유지된다. 대안적으로, 포스트 질화 어닐은 두 단계 처리를 포함하고, 이 두 단계 처리에서 비활성 또는 환원 단계 이후 산화 단계가 뒤따른다.
게이트 유전체를 형성한 이후, 폴리실리콘과 같은 게이트 전극은 낮은 압력 화학 기상 증착(LPCVD), 원자층 에피택시(atomic layer epitaxy, ALE), 열적 분해 방법 또는 이 기술 분야에서 알려진 다른 방법을 이용하여 증착될 수 있다. 폴리실리콘층은 붕소, 인 또는 비소와 같은 도펀트(dopants)를 일반적으로 함유한다. 또한, 게이트 전극은 금속층일 수 있다.
도 4는 여기서 개시된 공정을 수행할 수 있는 통합 처리 시스템(400)의 개략도이다. 도 4는 여기서 설명된 공정을 수행할 수 있는 일체화된 시스템(400)의 일 실시예의 개략 평면도이다. 일체화된 시스템(400)은 세정 모듈(410) 및 열적 처리/증착 메인프레임 시스템(430)을 포함한다. 도 4에서 도시된 것처럼, 세정 모듈(410)은 OASIS CLEANTM 시스템이고, 이는 미국 캘리포니아 산타 클라라에 위치한 어플라이드 머티어리얼스사로부터 구입 가능하다. 열적 처리/증착 메인프레임 시스템(430)은 CENTURA® 시스템이고, 이 또한 미국 캘리포니아 산타 클라라에 위치한 어플라이드 머티어리얼스사로부터 구입 가능하다. 여기서 설명된 공정을 수행하기 위한 시스템의 이러한 특별한 실시예는 본 발명의 예시를 제공하기 위함이지 본 발명의 범위를 제한하는 것으로 이용되어서는 안된다.
세정 모듈(410)은 하나 이상의 기판 카세트(412), 기판 전달 영역에 배치된 하나 이상의 전달 로봇(414), 및 하나 이상의 단일-기판 세정 챔버(416)를 일반적으로 포함한다. 단일 기판 세정 시스템의 다른 태양 및 실시예는 2001년 6월 25일 출원된 "웨이퍼 세정을 위한 방법 및 장치"라는 명칭의 미국 특허출원 제09/891,849호 및 2001년 6월 25일 출원된 "단일 웨이퍼 처리 장치를 위한 웨이퍼 스프레이 배치"라는 명칭의 미국 특허출원 제 09/891,791호에서 개시되고, 이 모두 는 본 명세서와 일치하는 한도에서 그 전체가 참조로 인용된다.
열적 처리/증착 메인프레임 시스템(430)은 로드락 챔버(432), 전달 챔버(434) 및 처리 챔버(436A, 436B, 436C, 436D)를 일반적으로 포함한다. 전달 챔버(434)는 N2 대기와 같은 비반응성 가스 대기를 포함하는 것이 바람직하고, 약 1mTorr 내지 약 100Torr인 것이 바람직하다. 로드락 챔버(432)는 열적 처리/증착 메인프레임 시스템(430)으로 그리고 이로부터 밖으로 기판의 전달을 가능하게 하고, 전달 챔버(434)는 낮은 압력 비반응성 환경 하에 남아 있다. 전달 챔버는 로드락 챔버(432) 및 처리 챔버(436A, 436B, 436C, 436D) 사이에서 기판을 전달하는 하나 이상의 블레이드를 갖는 로봇(440)을 포함한다. 시스템(430)에 의해 수행되는 특별한 공정에 반드시 필요하지 않다면, 처리 챔버(436A, 436B, 436C, 436D)는 열적 처리/증착 메인프레임 시스템(430)으로부터 제거될 수 있다.
높은-k 유전층의 형성 이전에 기판의 사전처리된 표면의 오염 및/또는 자연발생 산화물의 형성을 감소시키기 위해 메인프레임 시스템 상에서 높은-k 유전층 형성(330)(도 3) 및 사전처리 단계(320)(도 3)를 수행하는 것이 유리하다. 다른 실시예에서, 사전처리 단계는 폴리싱, 에칭, 환원, 산화, 수산화(hydroxylation), 어닐링 및/또는 베이킹(baking)을 포함할 수 있다. 사전처리 단계(320) 및 높은-k 유전층 형성(330) 사이에서 에어에 기판을 노출시키는 것은 높은-k 유전체 물질의 그 위에서(thereover) 핵생성의 효율을 감소시킬 수 있다. 도 4에서 도시된 것처럼 메인프레임 시스템(430)에 결합된 세정 모듈(410)을 갖는 것은 선택적이고, 이 에 의해 세정 단계 및 다른 처리 단계 사이에서 기판의 오염 및/또는 그 위에서 자연발생 산화물의 형성을 추가적으로 감소시킨다. 또한, 다른 실시예에서, 세정 단계는 열적 처리/증착 메인프레임 시스템과 별개인 세정 모듈에서 수행될 수 있다.
높은-k 유전층을 형성하도록 구성된 통합 처리 시스템(400)의 일 실시예는, 상기에서 설명된 것과 같은 분리식 플라즈마 질화 처리를 수행하도록 이루어진 처리 챔버(436A), 하프늄 함유층과 같은 높은 유전 상수 물질을 증착시키도록 이루어진, 화학 기상 증착 챔버 또는 원자층 증착 챔버와 같은 처리를 수행하도록 이루어진 처리 챔버(436B)를 포함한다. 다른 실시예에서, 처리 챔버(436C)는 빠른 열처리(RTP) 챔버를 포함하고, 여기서 이 구조(structure)는 어닐될 수 있다. RTP 챔버는, 어플라이드 머티어리얼스사로부터 구입 가능한 XE, XE Plus 또는 래디언스(Radiance) 챔버일 수 있다. 다른 실시예에서, 처리 챔버(436D)는, 어플라이드 머티어리얼스사로부터 구입 가능한 폴리겐(POLYgen) 챔버와 같은 낮은 압력 화학 기상 증착 챔버(LPCVD)를 포함하고 이는 게이트 유전층을 증착시키도록 이루어진다. 시스템(400)의 다른 실시예는 본 발명의 범위 내에 있다. 예를 들면, 시스템 상의 특별한 처리 챔버의 위치는 변경될 수 있거나 또는 처리 챔버의 수는 변경될 수 있다.
상기 실시예는 도 3 및 4에 관하여 설명되었고, 다른 통합 처리 시스템 및 챔버 조합은 여기서 설명된 실시예와 함께 이용될 수 있다. 또한, 어떠한 숫자의 처리 챔버도 통합되지 않은 시스템의 일부일 수 있다.
게이트 유전체를 위한 처크된 DPN 처리의 수행
도 5A는 처크없는 플라즈마 질화 처리를 위한, 산소, 하프늄, 산화된 실리콘, 질소, 및 실리콘 농도 프로파일을 도시한다. 이하의 처리 순서는 도 5A에서 처크없는 처리를 위한 결과를 낳았다. 질화 처리는 900와트의 플라즈마 파워 세팅으로 128초의 시간 주기 동안 수행되었다. 질소의 유동 속도는 63sccm이고 아르곤의유동 속도는 137sccm이었다. 이 처크없는 처리 동안, 웨이퍼 표면으로의 헬륨의 유동은 없었다.
도 5A에서, x축은 옹스트롬(Å) 단위의 질화된 높은-k 필름의 깊이를 나타낸다. 게이트 유전층/높은-k 계면은 약 0Å에 위치하고 높은-k/채널 계면은 약 50Å에 위치한다. y축은 높은-k 필름에 존재하는 산소, 하프늄, 산화된 실리콘, 질소 및 실리콘의 원자 퍼센트(at%)를 나타낸다. 약 0Å 내지 약 50Å의 깊이에서, 질소 농도는 약 5at% 내지 약 25at%의 범위이에 있다. 도 5A에서 나타난 것처럼, 10Å에서 약 20at% 질소가 있고; 20Å에서 약 28at% 질소가 있으며; 30Å에서 약 20at% 질소가 있고; 40Å에서 약 10at% 질소가 있으며; 50Å에서는 약 5% 미만이다.
도 5B는 처크된 플라즈마 질화 처리를 위한 산소, 하프늄, 산화된 실리콘, 질소 및 실리콘 농도 프로파일을 도시한다. 이하의 처리 순서는 도 5B에서 처크없는 처리를 위한 결과를 낳았다. 질화 처리는 900와트의 플라즈마 파워 세팅으로 128초의 시간 주기 동안 수행되었다. 질소의 유동 속도는 63sccm이었고 아르곤의 유동 속도는 137sccm이었다. 이 처크된 처리 동안, 1200V가 웨이퍼에 가해졌고 4T의 압력에서 헬륨이 웨이퍼 표면 위에 가해졌다. 이 처리 순서는 도 5A에서의 처리 순서와 완전히 동일하였으나, 다만 전압 및 헬륨이 웨이퍼에 가해진다는 점에서 다르다.
도 5B에서, x축은 옹스트롬(Å) 단위의 질화된 높은-k 필름의 깊이를 나타낸다. 게이트 유전체/높은-k 계면은 약 0Å에 위치하고 높은-k/채널 계면은 약 50Å에 위치한다. y축은 필름에 존재하는 산소, 하프늄, 산화된 실리콘, 질소 및 실리콘의 원자 퍼센트(at%)를 나타낸다. 약 0Å 내지 약 50Å의 깊이로부터, 질소 농도는 약 0at% 내지 약 70at%의 범위에 있다. 도 5B가 나타내는 것처럼, 10Å에서 약 20at% 질소가 있고; 15Å에서 약 70at%이 있으며; 20Å에서 약 50at% 질소가 있고; 30Å에서 약 5at% 질소가 있으며; 40Å에서 약 0at% 질소가 있고; 50Å에서 약 0at% 질소가 있다.
도 5B에서 처크된 처리로 도 5A에서 처크없는 처리의 비교는, 처크된 처리가 높은-k/채널 계면에서 감소된 질소 농도 및 높은-k 필름에서 국부적인 질소 농도의 더욱 바람직한 결과를 제공하는 것을 나타낸다. 따라서, 처크된 처리는 이동성을 증가시키고 게이트 누수를 감소시키는 목적을 얻는다.
지금까지의 내용은 본 발명의 실시예에 관한 것이고, 본 발명의 다른 그리고 추가적인 실시예는 이의 기본 범위로부터 벗어나지 아니한 채 고안될 수 있고, 이의 범위는 이하의 청구항에 의해 결정된다.

Claims (20)

  1. 질화된 게이트 유전체(nitrided gate dielectric)를 형성하는 방법으로서,
    게이트 유전체 필름을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 전압을 유도하는 단계; 및
    상기 기판 상에 질화된 게이트 유전체를 형성하기 위해, 상기 전압을 유지하면서 질소 소스를 포함하는 플라즈마에 상기 기판을 노출시키는 단계를 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 전압이 연속적인 DC 바이어스 전압을 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 전압이 약 5000V 미만인,
    질화된 게이트 유전체를 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 전압이 약 1200V 미만인,
    질화된 게이트 유전체를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 기판 상에 전압을 유도하는 단계가, 상기 기판을 지지하는 정전 처크에 DC 바이어스 전압을 가하는 단계를 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 기판 상에 전압을 유도하는 단계가, 상기 기판에 인접하여 위치한 전극에 DC 바이어스 전압을 가하는 단계를 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 전극이 환형 형태, D-형태, 또는 다른 전극과 맞물린(interdigitated) 형태를 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 게이트 유전체가, 실리콘 디옥사이드, 실리콘 옥시니트리드(oxynitride), 실리콘 질화물(silicon nitride), 하프늄 산화물, 하프늄 실리케이트, 하프늄 실리콘 옥시니트리드, 지르코늄 산화물, 지르코늄 실리케이트, 바륨 스트론튬 티타네이트(titanate), 및 리드 지르코네이트 티타네이트(lead zirconate titanate)로 이루어진 그룹으로부터 선택되는,
    질화된 게이트 유전체를 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 플라즈마가, 유도 결합 파워 소스(inductively coupled power source), 용량 결합 파워 소스(capacitively coupled power source), 표면파 파워 소스(surface wave power source), 마이크로웨이브 파워 소스, 전자 사이클로트론 공명(electronic cyclotron resonance) 및 마그네트론 또는 변형된 마그네트론 형태 소스로 이루어진 그룹으로부터 선택된 플라즈마 파워 소스에 파워를 가함에 의해 제공되는,
    질화된 게이트 유전체를 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 기판을 플라즈마 처리에 노출시키는 단계가 약 1mTorr 내지 약 1Torr 사이의 압력에서 일어나는,
    질화된 게이트 유전체를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 질소 함유 플라즈마를 위한 처리 가스가, 약 50sccm내지 20slm의 유동 속도의 질소 및 암모니아 가스 중 하나 이상을 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  12. 질화된 게이트 유전체를 형성하는 방법으로서,
    게이트 유전체 필름을 포함하는 기판을 제공하는 단계;
    상기 기판을 지지하는 정전 처크에 전압을 가함에 의해 상기 기판 상에 전압을 유도하는 단계; 및
    상기 기판 상에 질화된 게이트 유전체를 형성하도록 질소 소스를 포함하는 플라즈마에 상기 기판을 노출시키는 단계를 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 전압이 5000V 미만의 연속적인 DC 바이어스 전압을 포함하는,
    질화된 게이트 유전체를 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 전압이 1200V 미만인,
    질화된 게이트 유전체를 형성하는 방법.
  15. 제 12 항에 있어서,
    상기 플라즈마에 상기 기판을 노출시키는 단계가, 약 900와트의 플라즈마 파워 세팅으로 약 2초 내지 약 360초의 시간 주기 동안 일어나는,
    질화된 게이트 유전체를 형성하는 방법.
  16. 제 12 항에 있어서,
    상기 게이트 유전체가, 실리콘 디옥사이드, 실리콘 옥시니트리드, 실리콘 질화물, 하프늄 산화물, 하프늄 실리케이트, 하프늄 실리콘 옥시니트리드, 지르코늄 산화물, 지르코늄 실리케이트, 바륨 스트론튬 티타네이트, 및 리드 지르코네이트 티타네이트로 이루어진 그룹으로부터 선택되는,
    질화된 게이트 유전체를 형성하는 방법.
  17. 통합 처리 시스템(integrated processing system)에서 질화된 게이트 유전체를 형성하는 방법으로서,
    통합 처리 시스템의 제 1 처리 챔버로 실리콘을 포함하는 기판을 유입시키는 단계;
    상기 기판 상에 유전체 필름을 형성하는 단계;
    상기 통합 처리 시스템의 제 2 처리 챔버로 상기 기판을 전달하는 단계;
    상기 기판을 어닐링하는 단계;
    상기 통합 처리 시스템의 제 3 처리 챔버로 상기 기판을 전달하는 단계;
    상기 기판 상에 전압을 유도하는 단계; 및
    상기 기판 상에 질화된 게이트 유전체를 형성하도록 질소 소스를 포함하는 플라즈마에 상기 기판을 노출시키는 단계를 포함하는,
    통합 처리 시스템에서 질화된 게이트 유전체를 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 통합 처리 시스템의 상기 제 2 처리 챔버로 상기 기판을 전달하는 단계; 및
    상기 기판을 어닐링하는 단계를 추가로 포함하는,
    통합 처리 시스템에서 질화된 게이트 유전체를 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 통합 처리 시스템의 제 4 처리 챔버로 상기 기판을 전달하는 단계; 및
    상기 기판 상에 폴리실리콘 층을 증착하는 단계를 추가로 포함하는,
    일체화된 처리 시스템에서 질화된 게이트 유전체를 형성하는 방법.
  20. 제 19 항에 있어서,
    상기 기판 상에 전압을 유도하는 단계가, 헬륨 4Torr의 압력에서 1200V 미만의 바이어스 전압을 가하는 단계를 포함하는,
    일체화된 처리 시스템에서 질화된 게이트 유전체를 형성하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200033980A (ko) * 2017-08-18 2020-03-30 램 리써치 코포레이션 플라즈마 및/또는 열 처리를 사용하여 산화하프늄 기반 강유전체 재료의 성능을 개선하기 위한 방법들

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
US7837838B2 (en) * 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7645710B2 (en) * 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
TWI435376B (zh) * 2006-09-26 2014-04-21 Applied Materials Inc 用於缺陷鈍化之高ｋ閘極堆疊的氟電漿處理
US20080254588A1 (en) * 2007-04-16 2008-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming transistors with high-k dielectric layers and transistors formed therefrom
US20080274626A1 (en) * 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface
US8110490B2 (en) * 2007-08-15 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate oxide leakage reduction
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
US8064185B2 (en) * 2008-09-05 2011-11-22 Applied Materials, Inc. Electrostatic chuck electrical balancing circuit repair
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
KR101599724B1 (ko) 2009-02-16 2016-03-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP2011077321A (ja) * 2009-09-30 2011-04-14 Tokyo Electron Ltd 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
US8882740B2 (en) 2009-12-23 2014-11-11 Stryker Trauma Gmbh Method of delivering a biphosphonate and/or strontium ranelate below the surface of a bone
US9054048B2 (en) * 2011-07-05 2015-06-09 Applied Materials, Inc. NH3 containing plasma nitridation of a layer on a substrate
US8637381B2 (en) 2011-10-17 2014-01-28 International Business Machines Corporation High-k dielectric and silicon nitride box region
EP3050109B1 (en) * 2013-09-27 2020-11-25 Intel Corporation Semiconductor device having group iii-v material active region and graded gate dielectric
US10246772B2 (en) 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
US10651080B2 (en) 2016-04-26 2020-05-12 Lam Research Corporation Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
US10103027B2 (en) 2016-06-20 2018-10-16 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10510545B2 (en) 2016-06-20 2019-12-17 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10049869B2 (en) * 2016-09-30 2018-08-14 Lam Research Corporation Composite dielectric interface layers for interconnect structures
US9859153B1 (en) 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN111936664A (zh) 2018-03-19 2020-11-13 应用材料公司 在航空航天部件上沉积涂层的方法
US11015252B2 (en) 2018-04-27 2021-05-25 Applied Materials, Inc. Protection of components from corrosion
US11009339B2 (en) 2018-08-23 2021-05-18 Applied Materials, Inc. Measurement of thickness of thermal barrier coatings using 3D imaging and surface subtraction methods for objects with complex geometries
WO2020219332A1 (en) 2019-04-26 2020-10-29 Applied Materials, Inc. Methods of protecting aerospace components against corrosion and oxidation
US10872763B2 (en) * 2019-05-03 2020-12-22 Applied Materials, Inc. Treatments to enhance material structures
US11794382B2 (en) 2019-05-16 2023-10-24 Applied Materials, Inc. Methods for depositing anti-coking protective coatings on aerospace components
US11697879B2 (en) 2019-06-14 2023-07-11 Applied Materials, Inc. Methods for depositing sacrificial coatings on aerospace components
US11466364B2 (en) 2019-09-06 2022-10-11 Applied Materials, Inc. Methods for forming protective coatings containing crystallized aluminum oxide
WO2021150625A1 (en) 2020-01-23 2021-07-29 Applied Materials, Inc. Method of cleaning a structure and method of depositiing a capping layer in a structure
US11519066B2 (en) 2020-05-21 2022-12-06 Applied Materials, Inc. Nitride protective coatings on aerospace components and methods for making the same
US11739429B2 (en) 2020-07-03 2023-08-29 Applied Materials, Inc. Methods for refurbishing aerospace components
TW202349456A (zh) * 2020-11-06 2023-12-16 美商應用材料股份有限公司 增強材料結構的處理

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US761269A (en) * 1903-10-01 1904-05-31 Elizabeth S Tillinghast Parasol for children's carriages.
US6482262B1 (en) * 1959-10-10 2002-11-19 Asm Microchemistry Oy Deposition of transition metal carbides
US5294286A (en) * 1984-07-26 1994-03-15 Research Development Corporation Of Japan Process for forming a thin film of silicon
JPH0639357B2 (ja) * 1986-09-08 1994-05-25 新技術開発事業団 元素半導体単結晶薄膜の成長方法
DE3743938C2 (de) * 1987-12-23 1995-08-31 Cs Halbleiter Solartech Verfahren zum Atomschicht-Epitaxie-Aufwachsen einer III/V-Verbindungshalbleiter-Dünnschicht
US5225366A (en) * 1990-06-22 1993-07-06 The United States Of America As Represented By The Secretary Of The Navy Apparatus for and a method of growing thin films of elemental semiconductors
US5483919A (en) * 1990-08-31 1996-01-16 Nippon Telegraph And Telephone Corporation Atomic layer epitaxy method and apparatus
US5178681A (en) * 1991-01-29 1993-01-12 Applied Materials, Inc. Suspension system for semiconductor reactors
US5315473A (en) * 1992-01-21 1994-05-24 Applied Materials, Inc. Isolated electrostatic chuck and excitation method
US5480818A (en) * 1992-02-10 1996-01-02 Fujitsu Limited Method for forming a film and method for manufacturing a thin film transistor
JP3265042B2 (ja) * 1993-03-18 2002-03-11 東京エレクトロン株式会社 成膜方法
JP3181171B2 (ja) * 1994-05-20 2001-07-03 シャープ株式会社 気相成長装置および気相成長方法
FI97731C (fi) * 1994-11-28 1997-02-10 Mikrokemia Oy Menetelmä ja laite ohutkalvojen valmistamiseksi
FI100409B (fi) * 1994-11-28 1997-11-28 Asm Int Menetelmä ja laitteisto ohutkalvojen valmistamiseksi
FI97730C (fi) * 1994-11-28 1997-02-10 Mikrokemia Oy Laitteisto ohutkalvojen valmistamiseksi
US6313035B1 (en) * 1996-05-31 2001-11-06 Micron Technology, Inc. Chemical vapor deposition using organometallic precursors
US5879459A (en) * 1997-08-29 1999-03-09 Genus, Inc. Vertically-stacked process reactor and cluster tool system for atomic layer deposition
KR100385946B1 (ko) * 1999-12-08 2003-06-02 삼성전자주식회사 원자층 증착법을 이용한 금속층 형성방법 및 그 금속층을장벽금속층, 커패시터의 상부전극, 또는 하부전극으로구비한 반도체 소자
US6197683B1 (en) * 1997-09-29 2001-03-06 Samsung Electronics Co., Ltd. Method of forming metal nitride film by chemical vapor deposition and method of forming metal contact of semiconductor device using the same
KR100267885B1 (ko) * 1998-05-18 2000-11-01 서성기 반도체 박막증착장치
KR100282853B1 (ko) * 1998-05-18 2001-04-02 서성기 연속기체분사에의한반도체박막증착장치
TW419732B (en) * 1998-07-15 2001-01-21 Texas Instruments Inc A method for gate-stack formation including a high-k dielectric
DE19843151C2 (de) * 1998-09-21 2001-03-08 Alfing Montagetechnik Gmbh Bearbeitungsvorrichtung mit mindestens einem Bearbeitungswerkzeug
US6200893B1 (en) * 1999-03-11 2001-03-13 Genus, Inc Radical-assisted sequential CVD
US6305314B1 (en) * 1999-03-11 2001-10-23 Genvs, Inc. Apparatus and concept for minimizing parasitic chemical vapor deposition during atomic layer deposition
KR100347379B1 (ko) * 1999-05-01 2002-08-07 주식회사 피케이엘 복수매 기판의 박막 증착 공정이 가능한 원자층 증착장치
US6984415B2 (en) * 1999-08-20 2006-01-10 International Business Machines Corporation Delivery systems for gases for gases via the sublimation of solid precursors
KR100682190B1 (ko) * 1999-09-07 2007-02-12 동경 엘렉트론 주식회사 실리콘 산질화물을 포함하는 절연막의 형성 방법 및 장치
US6511539B1 (en) * 1999-09-08 2003-01-28 Asm America, Inc. Apparatus and method for growth of a thin film
US6753556B2 (en) * 1999-10-06 2004-06-22 International Business Machines Corporation Silicate gate dielectric
US7094284B2 (en) * 1999-10-07 2006-08-22 Advanced Technology Materials, Inc. Source reagent compositions for CVD formation of high dielectric constant and ferroelectric metal oxide thin films and method of using same
AU1924101A (en) * 1999-11-22 2001-06-04 Human Genome Sciences, Inc. Kunitz-type protease inhibitor polynucleotides, polypeptides, and antibodies
FI118474B (fi) * 1999-12-28 2007-11-30 Asm Int Laite ohutkalvojen valmistamiseksi
US6348373B1 (en) * 2000-03-29 2002-02-19 Sharp Laboratories Of America, Inc. Method for improving electrical properties of high dielectric constant films
KR100427423B1 (ko) * 2000-05-25 2004-04-13 가부시키가이샤 고베 세이코쇼 Ｃｖｄ용 인너튜브
WO2001099166A1 (en) * 2000-06-08 2001-12-27 Genitech Inc. Thin film forming method
KR100332314B1 (ko) * 2000-06-24 2002-04-12 서성기 박막증착용 반응용기
KR100332313B1 (ko) * 2000-06-24 2002-04-12 서성기 Ａｌｄ 박막증착장치 및 증착방법
US6620723B1 (en) * 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
KR100545706B1 (ko) * 2000-06-28 2006-01-24 주식회사 하이닉스반도체 반도체 소자 제조방법
DE10034003A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
WO2002009167A2 (en) * 2000-07-20 2002-01-31 North Carolina State University High dielectric constant metal silicates formed by controlled metal-surface reactions
KR100444149B1 (ko) * 2000-07-22 2004-08-09 주식회사 아이피에스 Ald 박막증착설비용 클리닝방법
EP1327010B1 (en) * 2000-09-28 2013-12-04 President and Fellows of Harvard College Vapor deposition of silicates
US6486080B2 (en) * 2000-11-30 2002-11-26 Chartered Semiconductor Manufacturing Ltd. Method to form zirconium oxide and hafnium oxide for high dielectric constant materials
US6878206B2 (en) * 2001-07-16 2005-04-12 Applied Materials, Inc. Lid assembly for a processing system to facilitate sequential deposition techniques
JP2002329777A (ja) * 2001-05-07 2002-11-15 Tokyo Electron Ltd プラズマ処理方法及び基板保持装置
JP4680429B2 (ja) * 2001-06-26 2011-05-11 Ｏｋｉセミコンダクタ株式会社 テキスト音声変換装置における高速読上げ制御方法
TW539822B (en) * 2001-07-03 2003-07-01 Asm Inc Source chemical container assembly
US7105444B2 (en) * 2001-07-19 2006-09-12 Samsung Electronics Co., Ltd. Method for forming a wiring of a semiconductor device, method for forming a metal layer of a semiconductor device and apparatus for performing the same
US20030017697A1 (en) * 2001-07-19 2003-01-23 Kyung-In Choi Methods of forming metal layers using metallic precursors
US6820570B2 (en) * 2001-08-15 2004-11-23 Nobel Biocare Services Ag Atomic layer deposition reactor
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
US20030042630A1 (en) * 2001-09-05 2003-03-06 Babcoke Jason E. Bubbler for gas delivery
US6718126B2 (en) * 2001-09-14 2004-04-06 Applied Materials, Inc. Apparatus and method for vaporizing solid precursor for CVD or atomic layer deposition
WO2003025243A2 (en) * 2001-09-14 2003-03-27 Asm International N.V. Metal nitride deposition by ald using gettering reactant
US20030049931A1 (en) * 2001-09-19 2003-03-13 Applied Materials, Inc. Formation of refractory metal nitrides using chemisorption techniques
US6936906B2 (en) * 2001-09-26 2005-08-30 Applied Materials, Inc. Integration of barrier layer and seed layer
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
TW512504B (en) * 2001-10-12 2002-12-01 Advanced Semiconductor Eng Package substrate having protruded and recessed side edge
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US20030080389A1 (en) * 2001-10-31 2003-05-01 Jerry Hu Semiconductor device having a dielectric layer with a uniform nitrogen profile
US6866746B2 (en) * 2002-01-26 2005-03-15 Applied Materials, Inc. Clamshell and small volume chamber with fixed substrate support
CN1306599C (zh) * 2002-03-26 2007-03-21 松下电器产业株式会社 半导体装置及其制造方法
US7164165B2 (en) * 2002-05-16 2007-01-16 Micron Technology, Inc. MIS capacitor
DE60321271D1 (de) * 2002-06-10 2008-07-10 Imec Inter Uni Micro Electr Transistoren und Speicherkondensatoren enthaltend eine HfO2-Zusammensetzung mit erhöhter Dielektrizitätskonstante
KR101118462B1 (ko) * 2002-06-12 2012-03-06 어플라이드 머티어리얼스, 인코포레이티드 플라즈마 질화된 게이트 유전체 층에서 질소 프로파일을개선하기 위한 방법
KR100476926B1 (ko) * 2002-07-02 2005-03-17 삼성전자주식회사 반도체 소자의 듀얼 게이트 형성방법
US7105891B2 (en) * 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
US6723658B2 (en) * 2002-07-15 2004-04-20 Texas Instruments Incorporated Gate structure and method
US6955211B2 (en) * 2002-07-17 2005-10-18 Applied Materials, Inc. Method and apparatus for gas temperature control in a semiconductor processing system
US7186385B2 (en) * 2002-07-17 2007-03-06 Applied Materials, Inc. Apparatus for providing gas to a processing chamber
US7066194B2 (en) * 2002-07-19 2006-06-27 Applied Materials, Inc. Valve design and configuration for fast delivery system
KR100468852B1 (ko) * 2002-07-20 2005-01-29 삼성전자주식회사 캐패시터 구조체 형성 방법
US6772072B2 (en) * 2002-07-22 2004-08-03 Applied Materials, Inc. Method and apparatus for monitoring solid precursor delivery
US7300038B2 (en) * 2002-07-23 2007-11-27 Advanced Technology Materials, Inc. Method and apparatus to help promote contact of gas with vaporized material
US6921062B2 (en) * 2002-07-23 2005-07-26 Advanced Technology Materials, Inc. Vaporizer delivery ampoule
US7449385B2 (en) * 2002-07-26 2008-11-11 Texas Instruments Incorporated Gate dielectric and method
US6915592B2 (en) * 2002-07-29 2005-07-12 Applied Materials, Inc. Method and apparatus for generating gas to a processing chamber
US6921702B2 (en) * 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
US6919251B2 (en) * 2002-07-31 2005-07-19 Texas Instruments Incorporated Gate dielectric and method
US20040029321A1 (en) * 2002-08-07 2004-02-12 Chartered Semiconductor Manufacturing Ltd. Method for forming gate insulating layer having multiple dielectric constants and multiple equivalent oxide thicknesses
KR100542736B1 (ko) * 2002-08-17 2006-01-11 삼성전자주식회사 원자층 증착법을 이용한 산화막의 형성방법 및 이를이용한 반도체 장치의 캐패시터 형성방법
US6960538B2 (en) * 2002-08-21 2005-11-01 Micron Technology, Inc. Composite dielectric forming methods and composite dielectrics
JP2004087865A (ja) * 2002-08-28 2004-03-18 Hitachi Ltd 半導体装置の製造方法
US7199023B2 (en) * 2002-08-28 2007-04-03 Micron Technology, Inc. Atomic layer deposited HfSiON dielectric films wherein each precursor is independendently pulsed
US6958300B2 (en) * 2002-08-28 2005-10-25 Micron Technology, Inc. Systems and methods for forming metal oxides using metal organo-amines and metal organo-oxides
US7112485B2 (en) * 2002-08-28 2006-09-26 Micron Technology, Inc. Systems and methods for forming zirconium and/or hafnium-containing layers
US6875678B2 (en) * 2002-09-10 2005-04-05 Samsung Electronics Co., Ltd. Post thermal treatment methods of forming high dielectric layers in integrated circuit devices
JP2004111447A (ja) * 2002-09-13 2004-04-08 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法
US6759286B2 (en) * 2002-09-16 2004-07-06 Ajay Kumar Method of fabricating a gate structure of a field effect transistor using a hard mask
US20040065255A1 (en) * 2002-10-02 2004-04-08 Applied Materials, Inc. Cyclical layer deposition system
US20040069227A1 (en) * 2002-10-09 2004-04-15 Applied Materials, Inc. Processing chamber configured for uniform gas flow
US6905737B2 (en) * 2002-10-11 2005-06-14 Applied Materials, Inc. Method of delivering activated species for rapid cyclical deposition
US6716287B1 (en) * 2002-10-18 2004-04-06 Applied Materials Inc. Processing chamber with flow-restricting ring
KR100460841B1 (ko) * 2002-10-22 2004-12-09 한국전자통신연구원 플라즈마 인가 원자층 증착법을 통한 질소첨가 산화물박막의 형성방법
US6868859B2 (en) * 2003-01-29 2005-03-22 Applied Materials, Inc. Rotary gas valve for pulsing a gas
DE10314504B4 (de) * 2003-03-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer nitridhaltigen Isolationsschicht durch Kompensieren von Stickstoffungleichförmigkeiten
TW200506093A (en) * 2003-04-21 2005-02-16 Aviza Tech Inc System and method for forming multi-component films
US20050070126A1 (en) * 2003-04-21 2005-03-31 Yoshihide Senzaki System and method for forming multi-component dielectric films
US7179754B2 (en) * 2003-05-28 2007-02-20 Applied Materials, Inc. Method and apparatus for plasma nitridation of gate dielectrics using amplitude modulated radio-frequency energy
US6881437B2 (en) * 2003-06-16 2005-04-19 Blue29 Llc Methods and system for processing a microelectronic topography

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200033980A (ko) * 2017-08-18 2020-03-30 램 리써치 코포레이션 플라즈마 및/또는 열 처리를 사용하여 산화하프늄 기반 강유전체 재료의 성능을 개선하기 위한 방법들

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