KR101118462B1 - 플라즈마 질화된 게이트 유전체 층에서 질소 프로파일을개선하기 위한 방법 - Google Patents

플라즈마 질화된 게이트 유전체 층에서 질소 프로파일을개선하기 위한 방법 Download PDF

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Abstract

본 발명은 하나의 시스템의 임의의 챔버에서 플라즈마 질화된 게이트 유전체막이 연속적으로 동일한 시스템의 또 다른 챔버에서 가열되거나 또는 어닐링되는 방법을 제공한다. 처리 지연은 상기 시스템에서 처리된 모든 웨이퍼들이 동일한 질소량을 갖도록 제어될 수 있다.

Description

플라즈마 질화된 게이트 유전체 층에서 질소 프로파일을 개선하기 위한 방법{METHOD FOR IMPROVING NITROGEN PROFILE IN PLASMA NITRIDED GATE DIELECTRIC LAYERS}
본 출원은 2002년 6월 12일에 제출된 가출원 60/388,599호, 및 2002년 7월 30일에 제출된 가출원 60/399,765호로부터 우선권을 주장하며, 상기 두 출원은 본 발명에 참조된다.
본 발명은 반도체 프로세싱에 관한 것이며, 더 상세하게는 플라즈마 질화된 게이트 유전체 층에서 질소 프로파일을 개선하기 위한 방법에 관한 것이다.
트랜지스터 제조에 사용되는 게이트 유전체 막들은 캐패시턴스를 증가시키기 위해서 질소 이온들로 자주 질화된다. 상기 막 속에 통합된 후에 추가적인 처리를 하기 전에 상기 막에서 소량의 질소가 소실된다. 전체 질소량은 처리 지연 때문에 웨이퍼마다 다를 수 있고, 서로 다른 웨이퍼들의 트랜지스터들은 현저히 다른 캐패시턴스를 가지는 유전체 층들을 가진다.
하나의 시스템의 임의의 챔버에서 질화된 게이트 유전체 막이 동일한 시스템의 또 다른 챔버에서 연속적으로 가열되거나 또는 "어닐링"되는 방법이 제공된다. 처리 지연은 상기 시스템에서 처리되는 모든 웨이퍼들이 유사한 질소 공핍(depletion)을 갖도록 제어될 수 있다.
본 발명은 첨부한 도면들을 참조하여 예시에 의해서 더 자세히 설명될 것이다.
도 1 은 기판을 처리하기 위한 시스템의 평면도이다.
도 2 는 도 1 의 시스템으로 삽입되기 전에 웨이퍼 기판을 예시하는 측단면도이다.
도 3 은 상기 기판이 시스템 중 하나의 챔버 속으로 삽입되어 시스템이 어떻게 동작되는지를 예시하는 흐름도이다.
도 4 는 기판이 삽입된 챔버를 가지는 고속 가열 장치의 측단면도이다.
도 5 는 도 4 의 장치의 뚜껑(lid)의 하부도이다.
도 6 은 기판이 도 4 의 장치에서 어떻게 처리되는지를 예시하는 흐름도이다.
도 7 은 웨이퍼 기판이 도 4 의 장치에서 처리된 후에 도 2 와 유사한 측단면도이다.
도 8 은 기판이 삽입된 또 다른 챔버를 가지는 플라즈마 반응기의 사시도이다.
도 9 는 도 8 의 시스템의 챔버를 예시하는 측단면도이다.
도 10 은 도 8 및 9 의 시스템이 어떻게 질소를 실리콘 이산화물 게이트 유 전체 층에 통합되어 사용될 수 있는지를 도시한다.
도 11 은 다양한 시간 주기 후에 질소 레벨을 예시하는 그래프이다.
도 12 는 도 11 에서보다 더 작은 시간 주기에 대해서 다양한 시간 주기후에 질소 레벨을 예시하는 그래프이다.
도 13 은 어닐링 단계에서 다양한 온도 상승속도를 사용할 때 질소 함유량을 예시하는 그래프이다.
도 14 는 유사한 막들이 저압 산소 및 고압 질소 환경에서 각각 어닐링될 때 질소 보유량을 예시하는 그래프이다.
첨부한 도면 중 도 1 은 반도체 웨이퍼를 처리하기 위한 시스템(10)을 도시한다. 시스템(10)은 공정 통합 유닛(12), 제 1 및 제 2 일괄 로드락(loadlock) 어셈블리들(14A 및 14B), 이송 챔버(18), 제 1, 제 2, 및 제 3 웨이퍼 처리 챔버(20A, 20B, 20C, 및 20D)를 포함한다.
각각의 웨이퍼 처리 챔버(20A, 20B, 또는 20C)는 이송 챔버(18)와 직접 연결된다(lead off). 각각의 슬릿 밸브(82A, 82B, 및 82C)는 이송 챔버(18)와 웨이퍼 처리 챔버들(20A, 20B, 20C 또는 20D) 중 각각의 하나 사이의 통행을 개폐하도록 장착된다.
로봇(84)은 이송 챔버(18) 내에 위치한다. 로봇(84)은 로봇이 동작될 때, 웨이퍼를 챔버들(20A, 20B, 20C) 중 하나로부터 또 다른 챔버로 이송할 수 있는 블레이드(86)를 가진다. 서셉터(88)는 챔버들(20) 중 각각의 하나에 위치하고, 웨이퍼는 블레이드(86)에 의해서 서셉터 위에 위치할 수 있다.
도 2 는 시스템(10) 속으로 삽입되기 전의 기판(60)을 도시한다. 기판(60)은 노출되도록 세척된 에피택셜 실리콘의 상부층을 가지는 실리콘으로 만들어진다.
제어기(도시되지 않음)는 도 1 에 도시된 시스템(10)의 다양한 컴포넌트들을 제어하기 위해 사용된다.
제어기는 일반적으로 시스템(10)의 모든 컴포넌트들을 제어하는 프로그램을 실행하도록 프로그램된 프로세서를 가지는 컴퓨터이다. 프로그램은 프로세서가 실행 가능한 코드를 포함하고, 일반적으로 디스크 또는 다른 컴퓨터 판독 가능한 매체에 저장되고나서 컴퓨터 메모리에 로딩되고, 컴퓨터 메모리로부터 컴퓨터의 프로세서가 시스템(10)의 컴포넌트들을 제어하기 위해서 프로그램을 판독하고 실행한다. 프로그램의 특징 및 어떻게 구성되는지는 다음 설명으로부터 당업자에게 분명할 것이다.
도 3 은 시스템(10)이 어떻게 동작되는지를 설명하는 것을 도와주는 흐름도이다.
슬릿 밸브(42)는 이송 챔버(18)의 영역이 로드락 챔버들(24)과 통하지 않도록 처음에 닫힌다. 로드락 챔버(24)는 오염을 제거하기 위해서 처음에 진공상태가 된다. 이어, 로드락 챔버(24)는 질소와 같은 비활성 가스로 다시 채워진다. 슬릿 밸브(82)는 웨이퍼 처리 챔버(20)가 이송 챔버(18)와 통하도록 개방된다. 이송 챔버(18) 및 웨이퍼 처리 챔버(20)는 질소 가스처럼 비활성 가스로 채워진다. 제 1 로드락 어셈블리(14A)의 도어(40)가 개방된다.
이어, 공정 통합 유닛(12)내에 위치한 로봇(도시되지 않음)이 제 1 로드락 어셈블리(14A)의 웨이퍼 카세트 상의 전체 25개의 웨이퍼 기판들을 적재한다(단계1). 이어, 도어(40)는 기판들이 로드락 챔버(24) 내에서 고립되도록 닫힌다(단계2).
이어서 슬릿 밸브(42)가 개방된다(단계7). 이어, 로봇(84)은 로드락 챔버(24)에서 웨이퍼 카세트로부터 하나의 기판을 제거하고, 기판을 제 1 웨이퍼 처리 챔버(20A) 내에 위치시킨다. 이어, 슬릿 밸브(82)는 웨이퍼 처리 챔버(20)가 이송 챔버(18)로부터 고립되도록 닫힌다(단계9).
도 4 및 5 에 도시된 것처럼, 웨이퍼 처리 챔버(20A)는 냉각 벽 챔버이고, 고속 가열 장치(100)의 부분을 형성한다. 도 1 에 도시된 것처럼, 고속 가열 장치(100)는 측벽(114) 및 하부벽(115)으로 감싸진 진공 처리 챔버(20A)를 포함한다. 측벽(114) 및 하부벽(115)은 바람직하게 스테인레스강으로 만들어진다. 챔버(20A)의 측벽 상부는 "O" 링들(116)에 의해서 윈도우 어셈블리(117)에 대해 밀폐된다. 방사 에너지 광 섬유 어셈블리(118)는 윈도우 어셈블리(117)에 위치하고 결합된다. 방사 에너지 어셈블리(118)는 스테인레스강, 황동, 알루미늄 또는 다른 금속일 수 있는 광파이프(121)로 각각 장착된 다수의 텅스텐 할로겐 램프들(119), 예를 들면 실베니아 EYT 램프들을 포함한다.
기판(60)은 실리콘 카바이드로 만들어진 지지 링(162)에 의해서 챔버(20A)안쪽에 에지상에 지지된다. 지지 링(162)은 회전 가능한 석영 실린더(163)상에 장착된다. 석영 실린더(163)를 회전시킴으로써, 지지 링(162) 및 기판(60)이 회전된다. 추가 실리콘 카바이드 어댑터 링이 다른 직경(예, 150mm 및 200mm)의 웨이퍼들이 처리되도록 사용될 수 있다. 지지 링(162)의 바깥쪽 에지는 바람직하게 기판(60)의 외부 직경으로부터 2인치 이하로 연장한다. 챔버(20A)의 부피는 대략 2리터이다.
장치(100)의 하부벽(115)은 에너지를 기판(60)의 후면으로 반사하기 위한 금-코팅된 상부면(111)을 포함한다. 추가적으로, 고속 가열 장치(100)는 하부면에 다수의 위치에서 기판(60)의 온도를 검출하기 위해서 장치(100)의 하부벽(115)을 통해서 위치한 다수의 광섬유 프로브들(170)을 포함한다. 기판(60)의 후면과 반사면(111) 사이의 반사는 웨이퍼 후면 방출에 무관한 온도측정을 만드는 흑체 캐비티를 만들어내고, 따라서 정확한 온도측정 특성을 제공한다.
고속 가열 장치(100)는 다양한 처리 단계들이 챔버(20A)에서 실행되도록 처리 가스를 챔버(20A)속으로 주입하기 위해서 측벽(114)을 통해서 형성된 가스 인입구(169)를 포함한다. 가스 인입구(169)에 결합된 것은 O2와 같은 산소-함유 가스의 탱크와 같은 소스 및 H2와 같은 수소-함유 가스의 탱크와 같은 소스이다. 측벽(114)에서, 가스 인입구(169)의 반대면 상에 위치한 것은 가스 배출구(168)이다. 가스 배출구(168)는 처리 가스를 챔버(20A)로부터 고갈시키고, 챔버(20A) 압력을 감소시키기 위해서, 펌프와 같은 진공 소스에 결합된다. 진공 소스는 처리 가스가 처리중에 연속적으로 챔버로 공급되는 동안에 소정의 압력을 유지한다.
램프들(119)은 램프 엔벨로프의 축에 평행한 축을 가진 코일처럼 감싸진 필라멘트를 포함한다. 대부분의 광은 주위 광파이프의 벽을 향하여 축에 수직하게 방출된다. 광파이프 길이는 적어도 결합 램프만큼 길게 선택된다. 웨이퍼에 도달하는 파워는 증가된 반사에 의해서 실질적으로 약화되지 않는다면 길이는 더 길어질 수 있다. 광 어셈블리(118)는 도 2 에 도시된 것처럼, 바람직하게 6각형 배열로 또는 "벌집 형태"로 위치된 187개의 램프들을 포함한다. 램프들(119)은 기판(60)의 전체 표면적 및 지지 링(162)를 적당하게 커버하도록 위치한다. 램프들(119)은 기판(60)의 매우 균일한 가열을 제공하기 위해서 독립적으로 제어될 수 있는 구역들로 그룹핑된다. 가열 파이프들(121)은 여러 가열 파이프들 사이에 물과 같은 냉매를 흘림으로써 냉각될 수 있다. 다수의 광파이프들(118) 및 결합 램프들(119)을 포함하는 방사 에너지 소스(118)는 얇은 석영 윈도우가 진공 처리 챔버 내에 기판을 가열하기 위한 광학 포트를 제공하도록 한다.
윈도우 어셈블리(117)는 외부벽(144)에 밀폐된 외부 에지들을 가지는 상/하부 플렌지 플레이트에 납땜된 다수의 짧은 광파이프들(141)을 포함한다. 물과 같은 냉매가 광파이프들(141) 및 플렌지들을 냉각시키는 역할을 하도록 광파이프들(141) 사이의 공간으로 주입될 수 있다. 광파이프들(141)은 조명기의 광파이프들(121)과 일치시킨다. 램프 하우징과 일치하는 광파이프 패턴을 가진 수-냉각 플렌지가 2개의 석영 윈도우들(147 및 148) 사이에 샌드위치된다. 플레이트들은 플렌지의 주변 근처에 "O" 링들(149 및 151)을 가진 플렌지에 밀폐된다. 상하부 플렌지 플레이트들은 광파이프들 사이에 전달을 제공하는 홈들을 포함한다. 진공은 플렌지의 나머지 부분에 연결된 광파이프들(141) 중 하나에 연결된 튜브(153)를 통해서 펌핑함으로써 다수의 광파이프들(141)에서 생성될 수 있다. 따라서, 샌드위치된 구조가 처리 챔버(20A)상에 위치할 때, 일반적으로 스테인레스강이고 뛰어난 기계강도를 가진 금속 플렌지는 적당한 구조 지지를 제공한다. 실제적으로 처리 챔버(20A)를 밀폐하는 하부 석영 윈도우(148)는 각각의 측면 상에 진공 때문에 거의 압력차이가 생기지 않는다. 윈도우 어셈블리(117)의 어댑터 플레이트 컨셉은 석영 윈도우들이 클리닝 또는 분석을 위해서 쉽게 변경될 수 있도록 한다. 또한, 윈도우 어셈블리(117)의 석영 윈도우들(147 및 148) 사이의 진공은 반응 챔버로부터 달아나는 유해 가스들에 대한 보호를 제공한다.
고속 가열 장치(100)는 25-100℃/sec의 속도로 기판(60)의 온도를 상승시킬 수 있는 하나의 웨이퍼 반응 챔버이다. 고속 가열 장치(100)는 "냉각벽" 반응 챔버로 불리는데, 왜냐하면 산화공정 동안에 웨이퍼의 온도가 챔버 측벽들(114)의 온도보다 더 큰 적어도 400℃ 이기 때문이다. 가열/냉각액은 소정의 온도로 벽들을 유지하기 위해서 측벽들(114) 및/또는 하부벽(115)을 통해서 순환될 수 있다. 본 발명의 인시츄 수분 생성을 이용한 스팀 산화공정 동안에, 챔버 벽들(114 및 115)은 응축을 방지하기 위해서 실온(23℃)보다 큰 온도로 유지된다. 고속 가열 장치(100)는 바람직하게 로봇팔을 가진 로드락 및 이송 챔버를 포함하는 "클러스터 툴"의 부분으로서 구성될 수 있다.
본 발명에 따른 고속 열 산화공정에서 수분의 인시츄 생성 방법이 도 6 의 흐름도(300)에서 예시된다. 본 발명의 방법은 도 4 및 5 에 도시된 고속 가열 장치의 인시츄 수분-생성 공정에 관하여 설명될 것이다. 본 발명의 인시츄 수분-생성 산화 공정은 도핑 또는 도핑되지 않은 형태를 포함하는 에피택셜, 비정형, 또는 다결정을 포함하는 어떠한 형태의 실리콘을 산화하기 위해서 사용될 수 있다. 또한, 상기 공정은 게이트 유전체 층들을 형성하기 위해서 사용될뿐만 아니라 하기에 한정되지 않지만 이미터 및 캐패시터 전극들, 상호접속부들, 및 트렌치들을 포함하는 다른 디바이스들 또는 회로 특징들을 페시베이트 또는 산화하기 위해서 사용될 수 있다.
블록(302)에 개시된 것처럼, 본 발명에 따른 제 1 단계는 기판(60)과 같은 웨이퍼 또는 기판을 진공 챔버(20A)로 이동시키는 것이다. 모뎀 클러스터 툴들을 가지는 것이 일반적이고, 기판(60)은 이송 챔버를 통해서 로드락으로부터 로봇팔에 의해 이송될 것이고, 도 1 에 도시된 것처럼 챔버(20A)에 위치한 실리콘 카바이드 지지 링(162) 상으로 면해서 위치한다. 기판(60)은 일반적으로 대략 20토르의 이송 압력에서 주위 질소(N2)를 가지는 진공 챔버(20A)로 이송될 것이다. 이어, 챔버(20A)는 밀폐된다.
다음, 블록(304)에 개시된 것처럼, 챔버(20A) 압력은 가스 배출구(168)를 통해서 주위 질소(N2)를 배출함으로써 또한 감소될 수 있다. 챔버(20A)는 주위 질소를 충분히 제거하는 압력까지 배출한다. 챔버(20A)는 인시츄 수분 생성이 발생하는 압력 이하의 전반응 압력까지 펌핑 다운되고, 바람직하게 1 토르 이하의 압력까지 펌프 다운된다.
전반응 펌프-다운과 동시에, 전력이 기판(60) 및 실리콘 카바이드 지지 링(162)를 조사하는 램프들(119)에 인가되고, 따라서 기판(60)과 지지 링(162)을 안정화 온도까지 가열한다. 기판(60)의 안정화 온도는 인시츄 수분 생성을 위해서 이용되는 수소-함유 가스 및 산소-함유 가스의 반응을 시작하도록 요구되는 온도(반응 온도) 이하이다. 본 발명의 바람직한 실시예에서 안정화 온도는 대략 500℃이다.
일단 안정화 온도 및 전반응 압력에 도달하면, 챔버(20A)는 블록(306)에 도시된 것처럼, 처리 가스의 바람직한 통합으로 다시 채워진다. 처리 가스는 2이상의 반응성 가스들: 400-1250℃ 사이의 온도에서 수증기(H2O)를 형성하기 위해서 함께 반응될 수 있는 수소-함유 가스 및 산소-함유 가스를 포함하는 반응성 가스 혼합물을 포함한다. 수소-함유 가스는 바람직하게 수소 가스(H2)이지만, 하기에 안정되지 않지만 암모니아(NH3), 중수소(무거운 수소), 및 메탄(CH4)과 같은 탄화수소처럼 다른 수소-함유 가스들일 수 있다. 산소-함유 가스는 바람직하게 산소 가스(O2)이고, 하기에 한정되는 것은 아니지만, 일산화질소(N2O)와 같은 다른 형태의 산소-함유 가스일 수 있다. 하기에 한정되는 것은 아니지만 질소(N2)와 같은 다른 가스들이 바람직하다면 처리 가스 통합에 포함될 수 있다. 산소-함유 가스 및 수소-함유 가스는 바람직하게 반응 가스 혼합물을 형성하기 위해서 챔버(20A)에 함께 통합된다.
다음, 블록(308)에 개시된 것처럼, 램프(119) 전원은 처리 온도까지 기판(60)의 온도를 상승시키기 위해서 증가된다. 기판(60)은 바람직하게 10-100℃/sec 사이의 속도로, 바람직하게 적어도 50℃/sec 의 속도로 안정화 온도로부터 처리 온도까지 상승된다. 본 발명의 바람직한 처리 온도는 600-1150℃사이, 바람직하게 적어도 950℃/sec이다. 처리 온도는 일반적으로 적어도 600℃, (즉 산소-함유 가스와 수소-함유 가스 사이에 반응이 기판(60)에서 시작될 수 있는 최소한의 온도)이어야 한다. 실제 반응 온도는 반응 가스의 농도비 뿐만 아니라 반응 가스 통합물의 부분압력에 의존하고, 400℃와 1250℃사이일 수 있다.
기판(60)의 온도가 처리 온도까지 상승됨에 따라, 반응 온도를 통과하고, 수소-함유 가스 및 산소-함유 가스의 반응이 수분 또는 증기(H2O)를 형성하게 한다. 고속 가열 장치(100)가 "냉각벽" 반응기이기 때문에, 반응을 시작하기 위한 챔버(20A)의 단지 충분히 뜨거운 표면들은 기판(60) 및 지지 링(162)이다. 상기처럼, 본 발명에서, 수분-생성 반응은 기판(60)의 표면으로부터 대략 1cm 근처에서 발생한다. 본 발명에서, 수분-생성 반응은 기판(60)의 대략 2인치 내로, 또는 지지 링(162)가 기판(60)의 외부 에지를 지나 연장하는 만큼 제한된다. 수분-생성 반응을 시작하거나 또는 개시하는 것은 웨이퍼(및 지지 링)의 온도이기 때문에, 반응은 기판(60)(및 지지 링(162))의 온도에 의해서 열적으로 제어된다. 또한, 본 발명의 증기-생성 반응은 웨이퍼의 가열된 표면이 발생하는 반응에 대해 필수적이기 때문에, "표면 촉매화" 된다고 언급된다; 그러나, 수증기를 형성하는 반응에서 소비되지는 않는다.
다음, 블록(310)에 개시된 것처럼, 일단 소정의 처리 온도에 도달된다면, 기판(60)의 온도는 수소-함유 가스 및 산소-함유 가스의 반응으로부터 생성된 수증기가 SiO2를 형성하기 위해서 실리콘 또는 막들을 산화하는 것을 가능하게 하도록 충분한 시간 주기동안에 일정하게 유지된다. 기판(60)은 일반적으로, 30-120초 사이동안에 처리 온도로 유지된다. 처리 시간 및 온도는 일반적으로 요구하는 산화막의 두께, 산화 목적, 및 처리 가스들의 타입 및 농도에 지배된다.
다음, 블록(312)에 개시된 것처럼, 램프들(119) 전원은 기판(60)의 온도를 감소시키기 위해서 감소되거나 또는 꺼진다. 기판(60)의 온도는 냉각될 수 있는 만큼 빠르게(대략 50℃/sec) 감소(하강)된다. 동시에, N2 정화 가스가 챔버(20A)에 공급된다. 수분-생성 반응은 기판(60) 및 지지 링(162)이 반응 온도 이하로 떨어질 때 중단된다. 다시 수분 반응이 턴 "온" 또는 "오프"될 때, 지시하는 것은 기판 온도(및 지지 링)이다.
다음, 블록(314)에 개시된 것처럼, 챔버(20A)는 잔여 산소-함유 가스 및 수소-함유 가스가 챔버(20A)에 존재하지 않게 하는 것을 보장하기 위해서, 바람직하게 1토르 이하로 펌프 다운된다. 이어, 챔버(20A)는 대략 20토르의 소정의 이송압력까지 N2가스로 다시 채워지고, 기판(60)은 공정을 완성하기 위해서 챔버(20A) 밖으로 이송된다. 이때, 새로운 웨이퍼가 챔버(20A) 속으로 이송될 수 있고, 공정이 반복되어 흐름도(300)로 시작한다.
다시 도 1 을 참조하여, 기판(60)은 이송 챔버(18)내에 위치한다. 도 7 은 이송 챔버(18)속으로 이송된 후에 기판(60)을 예시한다. 얇은 실리콘 이산화 층(62)이 웨이퍼 기판(60) 상에 형성된다.
블레이드(86)는 이송 챔버(18)를 통해서 처리 챔버(20A)로부터 즉시 기판(60)을 처리 챔버(20B) 속으로 이송한다. 이송 시간은 일반적으로 30초 이하이지만, 그러나, 이상적으로 10분 더 바람직하게 2분 이하이다.
도 8 및 9 에 도시된 것처럼, 질화 반응 처리 챔버(20B)는 플라즈마 반응기(210)의 부분을 형성한다. 플라즈마 반응기(210)는 챔버(20B), 기판 홀더(214), RF 코일(216), 및 전극 플레이트(218)를 포함한다.
특히 도 8 을 참조하여, 플라즈마 반응기(210)는 하부 이송 챔버(226) 및 이송 메카니즘(228)을 더 포함한다. 챔버(20B)는 이송 챔버(226)의 상부에 위치한다. 이송 챔버(226)의 내부 불륨부는 챔버(20B)의 베이스에 환형 개구(232)를 통해서 챔버(20B)의 내부 볼륨부와 통하도록 위치한다. 기판 홀더(214)는 이송 메카니즘(228)의 상부에 고정되고, 이송 메카니즘(228)은 기판 홀더(214)를 올리거나 낮추는데 사용될 수 있다.
사용에서, 이송 메카니즘(228)은 기판 홀더(214)가 이송 챔버(226)의 내부 볼륨부(230)로 낮춰지도록 동작된다. 로봇팔에 부착된 블레이드 상에 위치한 웨이퍼 기판(60)은 이송 챔버(226)의 벽의 슬릿-밸브 개구를 통해서 내부 볼륨부(230)로 이송된다. 이송 메카니즘(228)은 기판 홀더(214)가 웨이퍼 기판의 하부면과 접촉하고 블레이드의 웨이퍼 기판을 올리기 위해서 기판 홀더(214)를 올리도록 동작된다. 이어, 블레이드는 이송 챔버(226)로부터 제거되고, 그 후에, 이송 메카니즘(228)은 개구(232)로 기판 홀더(214)를 올리기 위해서 다시 동작된다. 기판 홀더 상에 위치한 웨이퍼 기판은 챔버(20B)의 내부 볼륨부(224)에 노출된 상부 표면을 가진다.
챔버(20B)는 우선 전도성 몸체부(236) 및 유전체 석영 상부벽(238)을 포함한다. 전도성 몸체부(236)는 챔버(20B)의 하부 부분을 형성하고, 상부벽(238)은 챔버(20B)의 하부 부분을 형성한다. 전도성 몸체부(236) 및 하부벽(238)은 결합하여 내부 볼륨부(224)를 형성한다.
4개의 가스 노즐 포트들(240)은 전도성 몸체부(236)를 통해서 내부 볼륨부(224)속으로 형성된다. 가스 노즐 포트들(240)은 기판 홀더(214) 주위로 90도 간격으로 위치한다. 전도성 몸체부(236)는 또한 한 측면 상에 진공 펌핑 채널(242)을 형성한다. 가스 노즐 포트들(240)은 밸브들을 통해서 가스 매니폴드에 연결되고, 진공 펌핑 채널(242)은 펌프에 연결된다. 펌프가 동작될 때, 가스들은 내부 볼륨부(224) 내에 압력을 감소시키기 위해서 진공 펌핑 채널(242)을 통해서 내부 볼륨부(224)로부터 추출된다. 밸브들은 가스들이 밸브들 및 가스 노즐 포트들(240)을 통해서 매니폴드로부터 내부 볼륨부(224)로 흐르도록 동작될 수 있다.
도 9 를 더 자세히 참조하여, 상부벽(238)은 돔 형태이고, 전극 플레이트(218)는 상부벽(238)의 외부 표면에 일치하는 돔 형태이다. 전극 플레이트(218)는 상부벽(238)상에 실제로 직접 위치한다. 전극 플레이트(218)는 상부벽(238)의 중심에 대해서 환형 개구(244)를 형성한다. 상부벽(238) 및 전극 플레이트(218)는 수직축(246)을 중심으로 대칭이다.
코일(216)은 수직축(246) 및 개구(244) 주위를 나선형으로 회전한다. 코일(216)은 전극 플레이트 상에 위치하고, 전극 플레이트(218)의 돔 형태에 일치한다. 코일(216)의 한 쪽 단부는 RF 소스(250)에 연결되고, 코일(216)의 반대편 단부는 접지(242)에 연결된다.
도 9 및 10 이 조합하여 참조된다. 웨이퍼 기판을 플라즈마 반응기(210) 속으로 삽입하는 목적은 유전체 성질들을 변경하거나 또는 개선할 목적으로 질소(N)를 실리콘 이산화물 층(62)속에 통합하는 것이다. 질소 이온(N2 +)의 플라즈마(222)는 내부 볼륨부(224) 내에 만들어진다. 질소 이온은 실리콘 이산화물 층(62) 속에 통합된 플라즈마의 성질들에 의해서 형성된 에너지를 가진다.
플라즈마는 먼저 소정의 레벨로 내부 볼륨부(224)내의 압력을 감소시킴으로써 만들어진다. 이어, 질소-함유 가스가 내부 볼륨부(224)로 도입된다. 질소-함유 가스는, 예를 들면 순수한 질소(N2), 질소와 헬륨 가스들의 혼합물(N2/He), 질소와 네온 가스들의 혼합물(N2/Ne), 또는 질소와 아르곤 가스들의 혼합물(N2/Ar)일 수 있다. 부가 설명을 목적으로, 상기 가스는 순수한 질소 가스인 예시들이 설명된다.
RF 소스(250)는 12.56MHz의 주파수로 코일(216)에 RF 전류를 제공하도록 동작된다. RF 코일(216)은 전극 플레이트(218)에 의해서 상부벽(238)에 퍼진 RF 필드를 생성한다. 환형 개구(244)는 RF 필드가 상부벽(238)을 통해서 내부 볼륨부(224)로 들어가도록 한다. 이어, RF 필드는 내부 볼륨부(224)의 질소 가스와 결합한다. RF 필드는 적은 양의 자유 전자들을 처음 여기시킨다. 이어, 자유 전자들은 다른 원자들과 충돌해서, 상기 원자들로부터 더 많은 전자들을 풀어놓도록 한다. 상기 처리는 플라즈마(222)가 자유전자 및 자유이온의 정상량, 정상 전자 온도 및 접지에 관하여 일정한 전압을 가지는 정상상태 조건이 달성될 때까지 계속된다. 이온의 "저장소"는 내부 볼륨부(224)내에 만들어지고, 플라즈마(222)의 전압전위는 상기 저장소로부터의 이온들을 실리콘 이산화물 층(62)에 통합하는 것을 도와준다. 기판 및 기판 홀더(214)의 전위는 전체 공정동안에 자유롭게 플로팅하지만, 그러나 플라즈마(222)의 전압과 기판 홀더(214)의 전압 사이에 차이가 존재하고, 상기 차이가 이온들을 통합하게 한다. 기판은 25와 30℃사이의 온도에서 유지되고, 챔버(20B)의 압력은 10미리토르 주위이다.
도 1 을 참조하여, 기판(60)이 이송 챔버(18)를 통해서 처리 챔버(20B)로부터 플레이트(86) 상으로 이동되고나서, 바로 어닐링 처리 챔버(20C)로 이동된다. 처리 챔버(20B)로부터 처리 챔버(20C)로의 이송은 일반적으로 30초 이하지만, 그러나 바람직하게 10분 이하, 더 바람직하게는 2분 이하이다.
도 11 은 다른 시간 주기들 후에 남아있는 질화물을 도시한다. 질소 함유량의 X선 광전자 분광(XPS) 측정 결과는 질화 반응과 포스트 어닐링 사이의 지연에 대해서 표시된다. 실리콘 이산화물 층의 질소 공핍은 챔버(20B)에서 처리된 후에 챔버(20C)에서 기판(60)을 바로 처리함으로써 최소화될 수 있다. 또한, 하나의 시스템(10) 내에서 처리를 제어함으로써, 챔버(20B)와 챔버(20C)에서의 처리 사이의 시간차가 제어될 수 있다. 예를 들면, 기판이 외부 환경으로 이송되고 나서 또 다른 시스템에서 처리된다면, 처리의 시간차는 제어될 수 없다. 또한, 서로 다른 기판들이 서로 다르게 처리될 수 있고, 하나의 기판이, 예를 들면 몇 분의 지연을 가질 수 있고, 또 다른 기판은, 예를 들면 처리에서 몇 시간의 지연을 가질 수 있다. 지연의 그러한 차이는 질소 공핍에서의 차이 및 서로 다른 기판들 상의 유전체 층들의 캐패시턴스의 차이를 유발한다.
처리 챔버(20C)는 도 4 에 도시된 장치와 정확히 동일한 장치의 부분을 형성한다. 수소 가스는 처리 챔버(20C)로 도입된다. 또 다른 실시예에서, 질소 또는 또 다른 가스가 사용될 수 있다. 처리 챔버(20C) 내의 열은 유전체 층을 어닐링한다. 최적의 온도는 700℃내지 1100℃사이일 수 있다. 현재 실시예에서, 온도는 대략 1000℃이고, 0.5 내지 5 토르의 압력이다. 기판은 대략 15초 동안 어닐링된다. 유전체 층의 어닐링의 효과는 질소 공핍이 실질적으로 감소된다는 것이다. 선택적으로, 기판은 처리 챔버(20B)로부터 직접 유전체 층이 어닐링될 수 있는 처리 챔버(20A)로 다시 이송될 수 있다. 폴리실리콘 게이트 유전체 층의 형성과 같은 부가 처리는 시스템내에 또 다른 챔버에서, 예를 들면 챔버(20D)내에서 실행될 수 있거나, 또는 기판(60)은 시스템 밖으로 이송될 수 있다. 처리들 사이의 시간이 제어되고 반복가능하기 때문에, 다른 웨이퍼들이 유사한 캐패시턴스를 가지는 유전체 층들을 가진다. 기판은 도 3 에 도시된 순서의 역인 다음 순서로 제거된다.
SiOxNy막의 상부의 질소는 막의 질소와 막위의 가스 사이에 존재하는 화학적 비-평형상태 때문에 상기 막을 남긴다. 마지막 트랜지스터의 채널로부터 가장 먼, 즉 상부 표면에 질소를 또한 보존하는 것이 가장 중요하다. 상부 표면에 질소를 보유하는 것은 질소 프로파일, 및 잠재적으로 유전체 성능을 개선한다. 막의 상부의 질소 공핍은 질소 손실의 전체량을 감소시키는 처리에서 감소될 수 있다.
도 12 는, 예를 들면 대부분의 질소가 플라즈마 질화 반응 후에 처음 5분 동안에 손실되는 것을 예시한다. 플라즈마 질화 반응 후에, 처음 2분 내에, 바람직하게 처음 1분 내에 어닐링 단계는 전체 질소 손실, 특히 막의 상부에서의 질소 손실을 매우 감소시킬 수 있다.
온도 상승속도는 또한 도 13 에 도시된 것처럼, 질소 손실에 영향을 미친다. 온도 상승속도는, 800℃보다 큰 온도에 도달하는 시간을 최소화하고, 따라서 잠재적인 질소 손실을 최소화하기 위해서 바람직하게 60℃/s 보다 더 높다.
도 14 에 도시된 것처럼, 어닐링 단계가 수행되는 압력 및 분위기는 막에서의 질소 보유량에 많은 영향을 미친다. 0.5 토르의 산소 분위기에서 수행되는 어닐링은 8.3%의 질소 보유량을 만들고, 반면에 100토르의 주위 질소의 단지 800℃의 온도에서의 어닐링은 막에서 대략 8.45%의 질소 보유량을 만든다. 주위 질소 및 더 높은 압력은, 막으로부터의 상응하는 더 낮은 속도의 질소 손실로, 막의 질소와 막 위의 가스 사이의 더 낮은 화학적 불균형을 만든다. 100 토르의 질소 분위기에서 다른 온도에서의 질소 보유량의 외삽법은 1000℃ 온도에서의 100토르의 질소 분위기에서 수행되는 어닐링 단계가 대략 8.6%의 질소 보유량을 만든다는 것을 의미한다. 또 다른 실시예에서, 압력은 적어도 50토르일 수 있다.
소정의 예시적인 실시예들이 설명되고 첨부한 도면들에 도시되었지만, 상기 실시예들은 단순히 설명을 위한 것이고, 본 발명을 한정하는 것은 아니며, 당업자들은 변경들이 가능하기 때문에, 본 발명은 도시되고 설명된 특정 구조들 및 장치들에 한정되지 않는다.

Claims (21)

  1. 기판을 처리하는 방법으로서,
    상기 기판이 기판을 처리하기 위한 장치의 질화 반응 챔버에 위치할 때, 질소(N)를 상기 기판 상에 형성된 게이트 유전체층에 통합하는 단계;
    상기 기판을 상기 장치 밖으로 수송하지 않고, 상기 기판을 상기 장치의 어닐링 챔버로 수송하는 단계; 및
    상기 질화 반응 챔버에서의 상기 기판의 온도를 초과하는 온도로 상기 어닐링 챔버내에 있는 동안 상기 기판을 가열함으로써 상기 게이트 유전체층을 어닐링하고 어닐링되는 동안 상기 기판을 산소 가스에 노출시키는 단계를 포함하며,
    상기 게이트 유전체층을 어닐링하는 것은 상기 질소를 통합한 후 프로세스 지연을 감소시키도록 일정 기간 내에 수행되는, 기판 처리 방법.
  2. 제 1 항에 있어서,
    상기 기판은 상기 질소가 통합된 후에 5분 내에 어닐링되는, 기판 처리 방법.
  3. 제 1 항에 있어서,
    상기 기판은 상기 질소가 통합된 후에 2분 내에 어닐링되는, 기판 처리 방법.
  4. 제 1 항에 있어서,
    상기 기판은 상기 질소가 통합된 후에 1분 내에 어닐링되는, 기판 처리 방법.
  5. 제 1 항에 있어서,
    상기 어닐링 챔버에서 상기 기판의 온도 상승속도는 적어도 60℃/s 인, 기판 처리 방법.
  6. 제 5 항에 있어서,
    상기 어닐링 챔버는 냉각벽 챔버인, 기판 처리 방법.
  7. 제 1 항에 있어서,
    상기 기판은 상기 어닐링 챔버에서 적어도 800℃로 가열되는, 기판 처리 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 유전체층이 노출되는 가스는 적어도 50%의 질소 부피를 포함하는, 기판 처리 방법.
  10. 제 1 항에 있어서,
    상기 어닐링 챔버 내의 압력은 적어도 50 토르인, 기판 처리 방법.
  11. 제 1 항에 있어서,
    상기 유전체층은 상기 질소가 통합된 후에 5분 내에 어닐링되고, 상기 어닐링 챔버에서 상기 기판의 온도 상승 속도는 적어도 60℃/s 이고, 상기 유전체층이 어닐링되는 동안에 상기 어닐링 챔버는 질소 가스로 적어도 부분적으로 채워지는, 기판 처리 방법.
  12. 제 1 항에 있어서,
    상기 질소는 상기 유전체층을 질소 플라즈마에 노출시킴으로써 통합되는, 기판 처리 방법.
  13. 제 1 항에 있어서,
    상기 유전체층은 실리콘 이산화물(SiO2)인, 기판 처리 방법.
  14. 기판을 처리하는 방법으로서,
    질소(N)를 상기 기판 상에 형성된 게이트 유전체층에 통합시키는 단계; 및
    상기 질소가 통합될 때의 상기 기판의 온도를 초과하는 온도로 상기 기판을 가열함으로써 질소가 통합된 후 2분 내에 상기 게이트 유전체층을 어닐링하는 단계를 포함하는, 기판 처리 방법.
  15. 반도체 웨이퍼들을 처리하기 위한 장치로서,
    이송 챔버;
    상기 이송 챔버 내의 로봇;
    상기 이송 챔버를 리드 오프하는(leading off) 질화 챔버;
    상기 이송 챔버를 리드 오프하는 어닐링 챔버; 및
    (ⅰ) 상기 로봇을 사용하여 상기 질화 챔버로 웨이퍼들을 이송하고, (ⅱ) 질소를 상기 질화 챔버에서 각각의 웨이퍼 상에 형성된 유전체층들에 통합시키고, (ⅲ) 상기 로봇을 사용하여 상기 질화 챔버로부터 상기 이송 챔버를 통해서 상기 어닐링 챔버로 각각의 웨이퍼를 이송하고, 그리고 (ⅳ) 상기 질소가 통합된 후 프로세스 지연을 감소시키도록 일정 기간 내에 산소 가스의 존재 하에 상기 어닐링 챔버에서 상기 유전체층을 어닐링하도록 프로그램된 제어 시스템
    을 포함하는, 반도체 웨이퍼들을 처리하기 위한 장치.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US7429540B2 (en) * 2003-03-07 2008-09-30 Applied Materials, Inc. Silicon oxynitride gate dielectric formation using multiple annealing steps
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
KR100624290B1 (ko) * 2004-06-14 2006-09-19 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
US7709814B2 (en) * 2004-06-18 2010-05-04 Axcelis Technologies, Inc. Apparatus and process for treating dielectric materials
KR101005953B1 (ko) 2004-11-04 2011-01-05 도쿄엘렉트론가부시키가이샤 절연막 형성 방법
JP2006278531A (ja) * 2005-03-28 2006-10-12 Toshiba Corp 工程管理システム、工程管理方法及び半導体装置の製造方法
US7429538B2 (en) * 2005-06-27 2008-09-30 Applied Materials, Inc. Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric
US20070010103A1 (en) * 2005-07-11 2007-01-11 Applied Materials, Inc. Nitric oxide reoxidation for improved gate leakage reduction of sion gate dielectrics
US7550381B2 (en) * 2005-07-18 2009-06-23 Applied Materials, Inc. Contact clean by remote plasma and repair of silicide surface
US20070020890A1 (en) * 2005-07-19 2007-01-25 Applied Materials, Inc. Method and apparatus for semiconductor processing
US20070049043A1 (en) * 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
US8454749B2 (en) * 2005-12-19 2013-06-04 Tokyo Electron Limited Method and system for sealing a first assembly to a second assembly of a processing system
JP5070702B2 (ja) 2006-01-19 2012-11-14 富士通セミコンダクター株式会社 半導体装置の製造方法及び製造装置
US7964514B2 (en) * 2006-03-02 2011-06-21 Applied Materials, Inc. Multiple nitrogen plasma treatments for thin SiON dielectrics
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7678710B2 (en) 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
WO2007132884A1 (ja) * 2006-05-17 2007-11-22 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
US7902018B2 (en) 2006-09-26 2011-03-08 Applied Materials, Inc. Fluorine plasma treatment of high-k gate stack for defect passivation
US20080119057A1 (en) * 2006-11-20 2008-05-22 Applied Materials,Inc. Method of clustering sequential processing for a gate stack structure
JP4820801B2 (ja) * 2006-12-26 2011-11-24 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
US7638442B2 (en) * 2008-05-09 2009-12-29 Promos Technologies, Inc. Method of forming a silicon nitride layer on a gate oxide film of a semiconductor device and annealing the nitride layer
CN102194727B (zh) * 2010-03-11 2013-09-04 中芯国际集成电路制造(上海)有限公司 一种改进的机器人伸缩臂
JP6038503B2 (ja) * 2011-07-01 2016-12-07 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
CN107154354B (zh) 2016-03-03 2020-12-11 上海新昇半导体科技有限公司 晶圆热处理的方法
US10103027B2 (en) 2016-06-20 2018-10-16 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10510545B2 (en) 2016-06-20 2019-12-17 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10847360B2 (en) * 2017-05-25 2020-11-24 Applied Materials, Inc. High pressure treatment of silicon nitride film
CN109541140A (zh) * 2018-11-23 2019-03-29 上海华力微电子有限公司 一种监测缓冲腔体氧气浓度的方法
WO2021150625A1 (en) 2020-01-23 2021-07-29 Applied Materials, Inc. Method of cleaning a structure and method of depositiing a capping layer in a structure
US20230207291A1 (en) * 2021-12-29 2023-06-29 Applied Materials, Inc. Dual pressure oxidation method for forming an oxide layer in a feature

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4913929A (en) * 1987-04-21 1990-04-03 The Board Of Trustees Of The Leland Stanford Junior University Thermal/microwave remote plasma multiprocessing reactor and method of use
JPH05160114A (ja) * 1991-12-06 1993-06-25 Oki Electric Ind Co Ltd 絶縁膜形成方法
JP3654597B2 (ja) * 1993-07-15 2005-06-02 株式会社ルネサステクノロジ 製造システムおよび製造方法
JP3338915B2 (ja) * 1994-10-13 2002-10-28 富士通株式会社 半導体装置の製造方法
US5981399A (en) * 1995-02-15 1999-11-09 Hitachi, Ltd. Method and apparatus for fabricating semiconductor devices
JP2871530B2 (ja) * 1995-05-10 1999-03-17 日本電気株式会社 半導体装置の製造方法
JPH09153616A (ja) * 1995-09-28 1997-06-10 Toshiba Corp 半導体装置およびその製造方法
JPH09219400A (ja) * 1995-12-07 1997-08-19 Applied Materials Inc 絶縁膜形成方法
US6110842A (en) * 1996-06-07 2000-08-29 Texas Instruments Incorporated Method of forming multiple gate oxide thicknesses using high density plasma nitridation
JP3899150B2 (ja) * 1996-12-05 2007-03-28 シャープ株式会社 絶縁膜の形成方法
EP0847079A3 (en) * 1996-12-05 1999-11-03 Texas Instruments Incorporated Method of manufacturing an MIS electrode
JP3191728B2 (ja) * 1997-06-23 2001-07-23 日本電気株式会社 半導体装置及びその製造方法
JP3063898B2 (ja) * 1997-09-22 2000-07-12 日本電気株式会社 半導体装置の製造方法
US6140024A (en) * 1997-12-31 2000-10-31 Texas Instruments Incorporated Remote plasma nitridation for contact etch stop
US6090653A (en) * 1998-03-30 2000-07-18 Texas Instruments Method of manufacturing CMOS transistors
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
US6255231B1 (en) * 1998-10-02 2001-07-03 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a gate oxide layer
US6245616B1 (en) * 1999-01-06 2001-06-12 International Business Machines Corporation Method of forming oxynitride gate dielectric
JP4403321B2 (ja) * 1999-01-25 2010-01-27 ソニー株式会社 酸化膜の形成方法及びｐ形半導体素子の製造方法
JP4255563B2 (ja) * 1999-04-05 2009-04-15 東京エレクトロン株式会社 半導体製造方法及び半導体製造装置
JP2000349285A (ja) * 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP4582837B2 (ja) * 1999-09-09 2010-11-17 シャープ株式会社 半導体装置の製造方法
US6342437B1 (en) * 2000-06-01 2002-01-29 Micron Technology, Inc. Transistor and method of making the same
JP2002009169A (ja) * 2000-06-20 2002-01-11 Nec Corp 半導体装置とその製造方法
US6800830B2 (en) * 2000-08-18 2004-10-05 Hitachi Kokusai Electric, Inc. Chemistry for boron diffusion barrier layer and method of application in semiconductor device fabrication
JP3916565B2 (ja) * 2001-01-22 2007-05-16 東京エレクトロン株式会社 電子デバイス材料の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
APPLIED PHYSICS LETTERS, Vol. 66, No. 25, "Controlled nitrogen incorporation at the gate oxide surface" (1995.06.19.)

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