KR20230054721A - 게르마늄에 대한 확산 배리어들 - Google Patents

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서스밋 싱하 로이
타케히토 코시자와
보 치
아비짓 바수 말릭
니틴 케이. 잉글
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Abstract

본 기술의 예들은 반도체 구조에서 게르마늄에 대한 확산 배리어들을 형성하기 위한 반도체 프로세싱 방법들을 포함한다. 방법들은 Si-및-SiGe 층들의 쌍들로부터 반도체 층 스택을 형성하는 단계를 포함할 수 있다. Si-및-SiGe 층 쌍들은 실리콘 층을 형성하고 그 후 실리콘 층의 게르마늄 배리어 층을 형성함으로써 형성될 수 있다. 일부 실시예들에서, 게르마늄-배리어 층은 약 20Å 이하일 수 있다. Si-및-SiGe 층 쌍의 형성을 완료하기 위해 게르마늄-배리어 층 상에 실리콘-게르마늄 층이 형성될 수 있다. 일부 실시예들에서, 실리콘 층은 비정질 실리콘 층일 수 있고, SiGe 층은 약 5 원자% 이상의 게르마늄을 특징으로 할 수 있다. 본 기술의 예들은 또한 실리콘-게르마늄 층, 게르마늄-배리어 층 및 실리콘 층을 포함하는 반도체 구조들을 포함한다.

Description

게르마늄에 대한 확산 배리어들
[0001] 본 출원은 2020년 8월 27일에 출원되고 발명의 명칭이 "DIFFUSION BARRIERS FOR GERMANIUM"인 미국 특허 출원 번호 제17/004,262호의 이익 및 우선권을 주장하며, 이는 이로써 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 프로세싱을 위한 방법들 및 시스템들에 관한 것이다. 보다 구체적으로, 본 기술은 반도체 구조들에서 게르마늄에 대한 확산 배리어들을 생성하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어되는 방법들을 요구한다. 디바이스 크기들이 계속 감소함에 따라, 막 특성들은 디바이스 성능에 대한 더 큰 영향들로 이어질 수 있다. 재료들의 층을 형성하는 데 사용되는 재료들은 생성된 디바이스들의 동작 특성들에 영향을 미칠 수 있다. 재료 두께들이 계속 감소함에 따라, 막들의 증착-직후(as-deposited) 특성들이 디바이스 성능에 더 큰 영향을 미칠 수 있다.
[0004] 따라서, 고 품질 디바이스들 및 구조들을 생성하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 필요성들이 본 기술에 의해 해소된다.
[0005] 본 기술의 실시예들은 기판들 상에 게르마늄에 대한 확산 배리어들을 형성하기 위한 반도체 프로세싱 방법들을 포함한다. 이러한 확산 배리어들은 게르마늄이 게르마늄-함유 층(예컨대, 실리콘-게르마늄(SiGe) 층)으로부터 인접 층(예컨대, 실리콘(Si) 층) ― 여기서 게르마늄이 어닐링 동작 동안 바람직하지 않은 결정들을 형성할 수 있음 ― 으로 이동하는 것을 방지한다. 본 기술은 게르마늄 결정화로부터 어닐링된 층들 내의 더 적은 결함들로 Si-및-SiGe 층들의 다수의 쌍들을 형성하고 어닐링하기 위한 동작들을 포함하는 반도체 디바이스들 이를테면, 3D NAND 디바이스를 만드는 데 사용될 수 있다. 일부 실시예들에서, 방법들은 Si-및-SiGe 층들의 쌍들로부터 반도체 층 스택을 형성하는 단계를 포함할 수 있다. Si-및-SiGe 층 쌍들은 실리콘 층을 형성하고 그 후 실리콘 층의 게르마늄 배리어 층을 형성함으로써 형성될 수 있다. 일부 실시예들에서, 게르마늄-배리어 층은 약 20Å 이하일 수 있다. Si-및-SiGe 층 쌍의 형성을 완료하기 위해 게르마늄-배리어 층 상에 실리콘-게르마늄 층이 형성될 수 있다. 일부 실시예들에서, 실리콘 층은 비정질 실리콘 층일 수 있고, SiGe 층은 약 5 원자%(atom%) 이상의 게르마늄을 특징으로 할 수 있다.
[0006] 예시적인 실시예들에서, 게르마늄 배리어 층은 하나 이상의 재료들 이를테면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 게르마늄 질화물 또는 게르마늄 산질화물로 만들어질 수 있다. 일부 실시예들에서, 게르마늄 배리어 층은 분자 산소(O2)를 포함하는 산화 전구체로부터 생성된 산화 플라즈마에 실리콘 층을 노출시킴으로써 형성되는 실리콘 산화물 층일 수 있다. 부가적인 실시예들에서, 산화 전구체는 오존(O3), 물(H2O) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다. 실리콘 층은 게르마늄-배리어 층으로서 기능하는 실리콘 산화물 층을 형성하기 위해 약 5초 이하 동안 산화 플라즈마에 노출될 수 있다. 일부 실시예들에서, 다른 Si-및-SiGe 층 쌍이 형성되기 전에 SiGe 층 상에 제2 게르마늄 배리어 층이 형성될 수 있다. 이들 실시예들에서, 게르마늄 배리어 층은 반도체 층 스택에서 각각의 Si 층과 SiGe 층 사이에 형성된다. 일부 실시예들에서, 반도체 층 스택은 약 50개 이상의 Si-및-SiGe 층 쌍들을 가질 수 있다.
[0007] 부가적인 예시적인 실시예들에서, 게르마늄-배리어 층은 질소-함유 전구체로부터 생성되는 질소-함유 플라즈마에 실리콘 층을 노출시킴으로써 형성된 실리콘 질화물 층일 수 있다. 실시예들에서, 질소-함유 전구체는 다른 질소-함유 전구체들 중에서도 분자 질소(N2), N2와 H2의 조합, 및 암모늄(NH3) 중 하나 이상을 포함할 수 있다. 부가적인 실시예들에서, 질소-함유 전구체는 산소 프리(oxygen free)일 수 있다.
[0008] 반도체 층 스택에 형성된 게르마늄 확산 배리어들은 어닐링 동작 동안 SiGe 층들로부터 Si 층들로의 게르마늄 원자들의 이동을 늦춘다. 일부 실시예들에서, 이러한 어닐링 동작들은 반도체 층 스택을 약 800℃ 이상의 온도들에 노출시키는 것을 포함할 수 있다. 어닐링 동작의 예시적인 실시예들은 약 1000℃ 이상의 온도로 반도체 층 스택을 급속히 가열하는 급속 열적 어닐링을 포함할 수 있다.
[0009] 본 기술의 실시예들은 또한 기판 상에 실리콘 층을 형성하고 실리콘 층을 산화 플라즈마에 노출시키는 반도체 프로세싱 방법들을 포함할 수 있다. 산화 플라즈마는 노출된 실리콘 층 상에 실리콘 산화물 층을 형성하기 위해 약 5초 이하 동안 실리콘 층을 처리하는 O2-함유 산소 전구체로부터 생성될 수 있다. 일부 실시예들에서, 실리콘 산화물 층은 약 20 Å 이하의 두께를 특징으로 할 수 있다. 방법들은 실리콘 산화물 층 상에 실리콘-게르마늄 층을 증착하는 단계를 더 포함할 수 있다. 실리콘-게르마늄 층을 포함하는 기판은 약 800℃ 이상의 온도에서 어닐링될 수 있다.
[0010] 예시적인 실시예들에서, O2-함유 산소 전구체는 기판을 홀딩하는 기판 프로세싱 챔버로 전달될 수 있고, 챔버는 산화 플라즈마의 생성 동안 약 5 Torr 이상의 압력을 특징으로 할 수 있다. 일부 실시예들에서, 약 500와트 이하의 플라즈마 전력이 산화 플라즈마를 생성하기 위해 O2-함유 전구체로 전달될 수 있다. 추가 실시예들에서, O2-함유 전구체는 아르곤과 같은 부가적인 가스들을 포함할 수 있다.
[0011] 본 기술의 실시예들은 반도체 구조를 더 포함한다. 일부 실시예들에서, 반도체 구조는 실리콘-게르마늄 층, 게르마늄-배리어 층 및 실리콘 층을 포함할 수 있다. 게르마늄 배리어 층은 실리콘 층 및 실리콘-게르마늄 층과 직접 접촉할 수 있으며, 약 20Å 이하의 두께를 특징으로 할 수 있다. 일부 실시예들에서, 게르마늄 배리어 층은 실리콘 산화물 층일 수 있다. 실리콘 층은 약 0.01 중량% 이하의 게르마늄을 특징으로 할 수 있고, 일부 실시예들에서, 실리콘 층에 존재하는 게르마늄은 결정질 게르마늄을 포함할 수 있다.
[0012] 반도체 구조의 예시적인 실시예들에서, 실리콘-게르마늄 층은 약 5 원자% 이상의 게르마늄을 특징으로 할 수 있고, 실리콘 층은 결정화된 실리콘을 포함할 수 있다. 부가적인 실시예들에서, 실리콘-게르마늄 층 및 실리콘 층 중 적어도 하나는 약 20 nm 이상의 두께를 특징으로 할 수 있다. 추가의 예시적인 실시예들에서, 반도체 구조는 게르마늄 배리어 층에 의해 분리된 실리콘 층 및 실리콘-게르마늄 층의 Si-및-SiGe 층 쌍들을 특징으로 하는 반도체 층 스택을 포함할 수 있다. 이들 실시예들 중 일부에서, 제2 게르마늄 배리어 층은 실리콘-게르마늄 층과 접촉할 수 있다. 예시적인 실시예들에서, 반도체 구조는 약 50개 이상의 Si-및-SiGe 층 쌍들을 갖는 반도체 층 스택을 포함할 수 있다.
[0013] 이러한 기술은 Si-및-SiGe 층들 사이에 게르마늄 배리어 층이 없는 반도체 프로세싱 방법들 및 구조들에 비해 수많은 이익들을 제공할 수 있다. 게르마늄 배리어 층은 SiGe 층으로부터 Si 층으로의 게르마늄의 이동을 감소시키거나 방지할 수 있다. Si 층들 내로의 게르마늄 이동의 감소된 양은 3D NAND 디바이스들에서 Si 메모리 채널들을 형성하는 것과 같은 제조 프로세스들에서 Si 층들 사이의 SiGe 층들의 제거를 위한 높은 레벨의 에칭 선택성을 유지한다. Si 층들에서 감소된 게르마늄 이동은 또한 Si 층들에서 더 적은 게르마늄-함유 결정 형성을 초래한다. 이러한 결정들은 Si 층들로 만들어진 메모리 셀들에 대한 감소된 항복 전압을 야기하는 것과 같이 디바이스 성능에 해를 끼칠 수 있는 결함들을 Si 층들에 생성한다. 이들 및 다른 실시예들은, 이들의 이점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부 도면들과 함께 더 상세히 설명된다.
[0014] 개시되는 기술의 성질 및 이점들의 추가적인 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0015] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0016] 도 2a는 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0017] 도 2b는 본 기술의 일부 실시예들에 따른 부가적인 예시적인 반도체 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0018] 도 3은 본 기술의 일부 실시예들에 따른 예시적인 기판 지지부 및 정전 척의 개략적인 단면도를 도시한다.
[0019] 도 4는 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법에서의 동작들을 도시한다.
[0020] 도 5a 내지 도 5c는 본 기술의 일부 실시예들에 따른 예시적인 반도체 구조들의 단면도들을 도시한다.
[0021] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 명시되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 부가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0022] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들을 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용가능하다.
[0023] 본 기술은 반도체 재료들의 2개의 인접 층들 ― 이들 중 하나는 게르마늄을 포함함 ― 사이에 게르마늄에 대한 배리어 층을 형성하는 반도체 프로세싱 시스템들, 방법들 및 구조들을 포함한다. 본 기술의 실시예들은 실리콘-게르마늄 층들과 같은 게르마늄-함유 층들로부터 실리콘 층들과 같이 게르마늄으로 형성되지 않은 인접 층들로 게르마늄이 이동하는 문제를 해소한다. 인접 층들에 침투하는 게르마늄은 층들이 급속 열적 어닐링과 같은 열 처리들을 겪을 때 종종 게르마늄 결정들을 형성한다. 게르마늄 결정들은 이러한 이전의 게르마늄-프리 층(germanium-free layer)들에 결함들을 생성하며, 이는 층들을 포함하는 반도체 디바이스의 성능을 감소시킬 수 있다. 예컨대, 어닐링된 실리콘 층의 게르마늄 결정들은 층의 전자 전도성을 증가시켜 층들로 만들어진 반도체 디바이스들이 더 높은 동작 전압들 및 더 많은 열 생성을 가질 것을 요구할 수 있다. 게르마늄 결정 오염은 또한 반도체 디바이스의 항복 전압을 낮춰 메모리 저장 애플리케이션들에 대해 더 열등한 성능 및 더 높은 전하 누설 레이트들을 초래할 수 있다. 따라서, 다수의 종래 기술들에서, 게르마늄-프리 층들로 의도된 층은 실제로 1.0% 훨씬 초과의 게르마늄 오염을 상당히 포함할 수 있다.
[0024] 인접 층들에서 게르마늄 레벨을 감소시키기 위한 하나의 종래의 접근법은 게르마늄-함유 층에서 게르마늄의 양을 감소시키는 것이다. 예컨대, 게르마늄-함유 층이 SiGe 층인 경우, 층에서 게르마늄-대-실리콘의 몰비 또는 중량비를 감소시키는 것은 인접 층들로의 더 적은 게르마늄 이동을 초래할 수 있다. 그러나, Ge-대-Si의 몰비 또는 중량비를 감소시키는 것은 또한 인접 층들(예컨대, Si 층들)에 대한 SiGe 층의 에칭 선택성을 감소시킨다. 3D NAND와 같은 디바이스 구조들에서, 인접한 Si 층들 위의 SiGe 층들의 선택적 제거는 실리콘 산화물 및 실리콘 질화물의 교번하는 층들과 같은 종래의 재료들로 만들어진 재료들보다 이러한 재료들을 추구하는 주요 동인(driver)이었다. 따라서 Si-Ge 층들에서 Ge-대-Si의 몰비 또는 중량비를 감소시키는 것은 3D NAND 제조에서 종래의 SiO/SiN 층에 대한 대안으로서 이러한 재료들을 덜 매력적이게 만든다.
[0025] 인접 층들에서 게르마늄 레벨들을 감소시키기 위한 다른 종래의 접근법은 인접 층들의 두께를 증가시켜, 침투하는 게르마늄이 층들에서 덜 집중되도록 하는 것이다. 예컨대, 인접한 Si 층들은 SiGe 층으로부터 이동하는 층 내 게르마늄의 농도를 감소시키기 위해 더 두껍게 만들어질 수 있다. 그러나, Si 층들의 두께를 증가시키는 것은 또한 그의 증착 시간들뿐만 아니라 층들을 통해 반도체 피처들 이를테면, 접촉 홀들을 에칭하는 시간도 증가시킬 수 있다. 수백 개의 Si 층들을 포함할 수 있는 3D NAND 디바이스들과 같은 디바이스 구조들의 경우, Si 층들의 두께에서의 작은 증가들만으로도 층 스택에 대한 형성 및 에칭 시간의 더 큰 증가들을 초래할 수 있다.
[0026] 본 기술은 특히, 초기에 게르마늄 프리로 형성된 인접 층들로의 게르마늄의 이동을 감소시키거나 방지하기 위해 게르마늄에 대한 얇은 배리어 층을 형성하는 반도체 프로세싱 시스템들, 방법들 및 구조들을 제공함으로써 이러한 문제들을 해소한다. 일부 실시예들에서, 게르마늄 배리어 층은 약 20Å 이하 두께인 실리콘 또는 게르마늄-함유 유전체 층으로서 형성될 수 있다. 이러한 낮은 두께의 배리어 층들은 인접 층들 내로의 게르마늄 이동을 감소시키거나 방지하는 데 효과적이라는 것이 발견되었다. 배리어 층의 두께가 얇기 때문에, 이들은 약 5초 이하와 같이 짧은 시간 기간에 증착될 수 있다. 이들은 또한 약 50개 이상의 쌍들의 게르마늄-함유 층 및 초기에 게르마늄 프리로 형성된 인접 층을 포함할 수 있는 층 스택에 상대적으로 적은 두께를 추가한다. 일부 실시예들에서, 본 기술은 3D NAND 디바이스 형성과 같은 애플리케이션들에 대해 더 적은 어닐링 후 결함들을 갖는 Si-및-SiGe 층 스택들의 더 빠르고 더 얇은 형성을 허용한다.
[0027] 나머지 개시내용은 개시되는 기술을 활용하는 특정 증착 프로세스들을 관례대로 확인할 것이지만, 시스템들 및 방법들이 설명되는 챔버들 또는 임의의 다른 챔버에서 발생할 수 있는 다른 증착 및 처리 프로세스들에 동일하게 적용 가능하다는 것이 쉽게 이해될 것이다. 따라서, 이 기술은 이러한 특정 증착 프로세스들 또는 챔버들에 대해서만 사용되는 것으로 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은, 본 기술의 실시예들에 따른 이 시스템에 대한 부가적인 변동들 및 조정들이 설명되기 이전에, 본 기술의 일부 실시예들에 따른 프로세스 방법들을 수행하는데 있어 사용될 수 있는 하나의 가능한 시스템 및 챔버를 논의할 것이다.
[0028] 도 1은 실시예들에 따른, 증착, 에칭, 베이킹, 및 경화 챔버들의 반도체 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 도면에서, 한 쌍의 전방 개방 통합 포드들(102)은 다양한 크기들의 기판들을 공급하며, 그 기판들은 로봇 암들(104)에 의해 수용되고, 그리고 탠덤 섹션들(109a-c)에 포지셔닝된 기판 프로세싱 챔버들(108a-f) 중 하나 내에 배치되기 전에, 저압 홀딩 영역(106) 내에 배치된다. 제2 로봇 암(110)은 기판 웨이퍼들을 홀딩 영역(106)으로부터 기판 프로세싱 챔버들(108a-f)로 그리고 그 반대로 운송하기 위해 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a-f)는 플라즈마 강화 화학 기상 증착, 원자층 증착, 물리적 기상 증착, 에칭, 사전-세정, 디개싱, 배향, 및 어닐링 등을 포함하는 다른 기판 프로세스들 외에도, 본원에서 설명된 반도체 재료들의 스택들의 형성을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 장비될 수 있다.
[0029] 기판 프로세싱 챔버들(108a-f)은 기판 상에 실리콘-함유 층들(예컨대, Si 층들) 및 게르마늄-함유 층들(예컨대, SiGe 층들)을 증착, 형성, 어닐링 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 일 구성에서, 2개의 쌍들의 프로세싱 챔버들(예컨대, 108c-d 및 108e-f)은 기판 상에 실리콘-함유 및 실리콘-게르마늄-함유 재료들을 증착할 뿐만 아니라, 각각의 실리콘-함유 층과 게르마늄-함유 층 사이에 게르마늄 배리어 층을 형성하는 데 사용될 수 있다. 제3 쌍의 프로세싱 챔버들(예컨대, 108a-b)은 증착된/형성된 층들을 어닐링하고 에칭하는 데 사용될 수 있다. 다른 구성에서, 모든 3개의 쌍들의 챔버들(예컨대, 108a-f)은 게르마늄 배리어 층에 의해 분리된 교번하는 Si 층들 및 SiGe 층들을 특징으로 하는 반도체 층 스택의 기판 증착을 위해 구성될 수 있다. 설명되는 프로세스들 중 임의의 하나 이상은 상이한 실시예들에서 보여진 제조 시스템으로부터 분리된 챔버들에서 수행될 수 있다. 층들에 대한 증착, 형성, 어닐링 및 에칭 챔버들의 부가적인 구성들이 시스템(100)에 의해 고려된다는 것이 인지될 것이다.
[0030] 도 2a 및 도 2b는 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 시스템들(232 및 280)의 개략적 단면도들을 도시한다. 도면들은 본 기술의 하나 이상의 양상들을 통합하고 그리고/또는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행하도록 구체적으로 구성될 수 있는 시스템들의 개요를 예시할 수 있다. 시스템들(232, 280) 및 수행된 방법들의 부가적인 세부사항들은 아래에서 추가로 설명될 수 있다. 시스템들(232 및 280)은 본 기술의 일부 실시예들에 따라 게르마늄 배리어 층에 의해 분리된 실리콘-함유 층(예컨대, Si 층) 및 게르마늄-함유 층(예컨대, SiGe 층)의 하나 이상의 쌍들을 형성하는 데 활용될 수 있지만, 방법들은 그 내부에서 층 형성이 발생할 수 있는 임의의 시스템에서 유사하게 수행될 수 있다는 것이 이해되어야 한다.
[0031] 이제 도 2a를 참조하면, 반도체 프로세싱 시스템(232)은, 기판 프로세싱 구역(226)을 정의하는 최상부 벽(224), 측벽(201) 및 최하부 벽(222)을 포함할 수 있는 반도체 프로세싱 챔버(200)를 포함한다. 가스 패널(230) 및 제어기(210)는 프로세싱 챔버(200)에 커플링될 수 있다. 기판 지지 조립체(246)는 프로세스 챔버(200)의 기판 프로세싱 구역(226)에 제공될 수 있다.
[0032] 기판 지지 조립체(246)는 스템(stem)(260)에 의해 지지된 정전 척(250)을 포함할 수 있다. 정전 척(250)은 알루미늄, 세라믹, 및 다른 적합한 재료들 이를테면, 스테인리스 강으로 제조될 수 있다. 정전 척(250)은 변위 메커니즘(미도시)을 이용하여 프로세스 챔버(200) 내부에서 수직 방향으로 이동될 수 있다. 열전대와 같은 온도 센서(272)는 정전 척(250)의 온도를 모니터링하기 위해 정전 척(250)에 매립될 수 있다. 측정된 온도는, 기판을 원하는 온도로 유지하도록, 히터 엘리먼트(270)에 공급되는 전력을 제어하기 위해, 제어기(210)에 의해 사용될 수 있다.
[0033] 진공 펌프(202)가 프로세스 챔버(200)의 바닥에 형성된 포트에 커플링될 수 있다. 진공 펌프(202)는 프로세스 챔버(200)에서 원하는 가스 압력을 유지하기 위해 사용될 수 있다. 진공 펌프(202)는 또한, 프로세스 챔버(200)로부터 프로세스의 부산물들 및 프로세싱-후 가스들을 진공배기시킨다.
[0034] 복수의 어퍼처들(228)을 갖는 가스 분배 조립체(220)는, 정전 척(250) 위, 프로세스 챔버(200)의 상부에 배치될 수 있다. 가스 분배 조립체(220)의 어퍼처들(228)은 프로세스 챔버(200) 내에 프로세스 가스들 이를테면, 증착 전구체들 또는 산화 전구체들을 도입하기 위해 활용된다. 어퍼처들(228)은 상이한 프로세스 요건들을 위한 다양한 프로세스 가스들의 유동을 가능하게 하기 위해, 상이한 크기들, 개수, 분포들, 형상, 설계, 및 직경들을 가질 수 있다. 가스 분배 조립체(220)는 프로세싱 동안 다양한 가스들이 프로세싱 볼륨(226)에 유동되도록 허용하는 가스 패널(230)에 연결된다. 가스 분배 조립체(220)를 빠져나가는 프로세스 가스 혼합물로부터 플라즈마가 형성되어, 프로세스 가스들의 열 분해 및/또는 이온화를 향상시킴으로써, 정전 척(250) 상에 포지셔닝된 기판(290)의 최상부 표면(291) 상의 재료의 증착 또는 형성을 초래한다.
[0035] 가스 분배 조립체(220) 및 정전 척(250)은 프로세싱 볼륨(226)에서 한 쌍의 이격된 전극들을 형성할 수 있다. 하나 이상의 RF 전원들(240)은 가스 분배 조립체(220)와 정전 척(250) 사이에서 플라즈마의 생성을 용이하게 하기 위해 선택적인 매칭 네트워크(238)를 통해 바이어스 전위를 가스 분배 조립체(220)에 제공한다. 대안적으로, RF 전원(240) 및 매칭 네트워크(238)는 가스 분배 조립체(220) 또는 정전 척(250)에 커플링될 수 있거나, 또는 가스 분배 조립체(220) 및 정전 척(250) 둘 모두에 커플링될 수 있거나, 또는 프로세스 챔버(200) 외부에 배치된 안테나(미도시)에 커플링될 수 있다. 일부 실시예들에서, RF 전원(240)은 다른 주파수 범위들 중에서도, 약 100KHz 이상, 약 500KHz 이상, 약 1MHz 이상, 약 10MHz 이상, 약 20MHz 이상, 약 50MHz 이상, 약 100MHz 이상의 주파수에서 전력을 생성할 수 있다. RF 전원(240)에 의해 생성된 전력의 주파수들의 특정 예들은 다른 주파수들 중에서도, 350KHz, 2MHz, 13.56MHz, 27MHz, 40MHz, 60MHz, 100MHz 및 162MHz를 포함한다.
[0036] 제어기(210)는, 프로세스 시퀀스를 제어하고 가스 패널(230)로부터의 가스 유동들을 조절하는 데 활용되는, CPU(central processing unit)(212), 메모리(216), 및 지원 회로(214)를 포함한다. CPU(212)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은 메모리(216), 이를테면 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(214)는 CPU(212)에 커플링되고, 그리고 캐시, 클록 회로들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 기판 프로세싱 시스템(232)의 다양한 컴포넌트들과 제어기(210) 사이의 양방향 통신들은, 신호 버스들(218)로서 총칭하여 지칭되는 다수의 신호 케이블들을 통해 핸들링되며, 이들 중 일부가 도 2a에 예시된다.
[0037] 도 2b는 본원에서 설명되는 실시예들의 실시를 위해 사용될 수 있는 다른 기판 프로세싱 시스템(280)의 개략적인 단면도를 묘사한다. 기판 프로세싱 시스템(280)은, 기판 프로세싱 시스템(280)이 측벽(201)을 통해 기판(290)의 최상부 표면(291)에 걸쳐 가스 패널(230)로부터 방사상으로 프로세스 가스들을 유동시키도록 구성된다는 점을 제외하고는 도 2a의 기판 프로세싱 시스템(232)과 유사하다. 또한, 도 2a에 묘사된 가스 분배 조립체(220)는 전극(282)으로 대체된다. 전극(282)은 2차 전자 생성을 위해 구성될 수 있다. 일 실시예에서, 전극(282)은 실리콘-함유 전극이다.
[0038] 도 3은 시스템들의 실시예들에서 사용될 수 있는 기판 지지 조립체(346)의 개략적인 단면도를 묘사한다. 기판 지지 조립체(346)는 정전 척(350)을 포함할 수 있고, 이 정전 척(350)은 정전 척(350)의 상부 표면(392) 상에 지지되는 기판(390)의 온도를 제어하기에 적합한 히터 엘리먼트(370)를 포함할 수 있다. 히터 엘리먼트(370)는 정전 척(350)에 매립될 수 있다. 정전 척(350)은, 히터 전원(306)으로부터 히터 엘리먼트(370)로 전류를 인가함으로써, 저항성으로 가열될 수 있다. 히터 전원(306)은 RF 필터(316)를 통해 커플링되어 RF 에너지로부터 히터 전원(306)을 보호한다. 히터 전원(306)으로부터 공급되는 전류는, 히터 엘리먼트(370)에 의해 생성되는 열을 제어하기 위해 제어기(310)에 의해 조절되며, 따라서, 막 증착 동안 기판(390) 및 정전 척(350)을 실질적으로 일정한 온도로 유지한다. 공급되는 전류는 증착, 산화 및/또는 열적 어닐링 동작 동안 약 100℃ 이상으로 정전 척(350)의 온도를 선택적으로 제어하도록 조정될 수 있다.
[0039] 일부 실시예들에서, 정전 척(350)은 전도성 재료의 메시(mesh)일 수 있는 척킹 전극(410)을 포함한다. 척킹 전극(410)은 정전 척(350)에 매립될 수 있다. 척킹 전극(410)은 척킹 전원(412)에 커플링되어, 에너자이징(energize)되는 경우, 정전 척(350)의 상부 표면(392)에 기판(390)을 정전기적으로 클램핑한다.
[0040] 척킹 전극(310)은 단극성 또는 양극성 전극으로서 구성되거나 다른 적합한 어레인지먼트를 가질 수 있다. 척킹 전극(410)은 RF 필터(414)를 통해 척킹 전력 소스(412)에 커플링될 수 있으며, 그 척킹 전력 소스(412)는 정전 척(350)의 상부 표면(392)에 기판(390)을 정전기적으로 고정시키기 위해 DC(direct current) 전력을 제공한다. RF 필터(414)는 프로세스 챔버 내에서 플라즈마를 형성하기 위해 활용되는 RF 전력이 전기 장비를 손상시키는 것을 방지한다. 정전 척(350)은 세라믹 재료, 이를테면 AlN 또는 Al2O3로 제조될 수 있다.
[0041] 전력 인가 시스템(420)이 기판 지지 조립체(346)에 커플링된다. 전력 인가 시스템(420)은 히터 전원(306), 척킹 전원(412), 제1 RF(radio frequency) 전원(430) 및 제2 RF 전원(440)을 포함할 수 있다. 전력 인가 시스템(420)의 실시예들은 부가적으로 제어기(310), 및 제어기(310) 및 제1 RF 전원(430) 및 제2 RF 전원(440) 둘 모두와 통신하는 센서 디바이스(450)를 포함할 수 있다. 제어기(310)는 또한 기판(390) 상에 재료의 층을 증착하기 위해 제1 RF 전원(430) 및 제2 RF 전원(440)으로부터의 RF 전력의 인가에 의해 프로세싱 가스로부터의 플라즈마를 제어하는 데 활용될 수 있다.
[0042] 위에서 설명된 바와 같이, 정전 척(350)은 제1 RF 전극으로서 또한 기능하면서, 일 양상에서 기판(390)을 척킹하도록 기능할 수 있는 척킹 전극(410)을 포함한다. 정전 척(350)은 또한 제2 RF 전극(460)을 포함할 수 있고, 척킹 전극(410)과 함께, RF 전력을 인가하여 플라즈마를 튜닝할 수 있다. 제1 RF 전원(430)은 제2 RF 전극(460)에 커플링될 수 있는 반면, 제2 RF 전원(440)은 척킹 전극(410)에 커플링될 수 있다. 제1 매칭 네트워크 및 제2 매칭 네트워크는 각각 제1 RF 전원(430) 및 제2 RF 전원(440)에 대해 제공될 수 있다. 제2 RF 전극(460)은 전도성 재료의 중실 금속 플레이트 또는 전도성 재료의 메시일 수 있다.
[0043] 제1 RF 전원(430) 및 제2 RF 전원(440)은 동일한 주파수 또는 상이한 주파수의 전력을 생성할 수 있다. 일부 실시예들에서, 제1 RF 전원(430) 및 제2 RF 전원(440) 중 하나 또는 둘 모두는 독립적으로 다른 주파수 범위들 중에서도, 약 100KHz 이상, 약 500KHz 이상, 약 1MHz 이상, 약 10MHz 이상, 약 20MHz 이상, 약 50MHz 이상, 약 100MHz 이상의 주파수에서 전력을 생성할 수 있다. RF 전원들(430, 440)에 의해 독립적으로 생성된 전력의 주파수들의 특정 예들은 다른 주파수들 중에서도, 350KHz, 2MHz, 13.56MHz, 27MHz, 40MHz, 60MHz, 100MHz 및 162MHz를 포함한다. 제1 RF 전원(430) 및 제2 RF 전원(440) 중 하나 또는 둘 모두로부터의 RF 전력은 플라즈마를 튜닝하기 위해 변동될 수 있다.
[0044] 도 4는 본 기술의 일부 실시예들에 따른 프로세싱 방법(400)의 예시적인 동작들을 도시한다. 일부 실시예들에서, 방법(400)은 기판 상에 층 스택을 형성하는 단계를 포함할 수 있다. 층 스택은 게르마늄 배리어 층에 의해 분리된 게르마늄-프리 층과 게르마늄-함유 층의 교번하는 쌍들을 포함할 수 있다. 일부 실시예들에서, 층들의 교번하는 쌍들의 수는 층들의 약 50개 이상의 쌍들일 수 있다. 기판 상에 형성된 층 스택의 실시예들은 3D NAND 디바이스와 같은 메모리 디바이스를 만드는 데 사용될 수 있다. 층 스택에서 게르마늄-프리 층 및 게르마늄-함유 층의 교번하는 쌍들 사이의 게르마늄 배리어 층들은 하나 이상의 교번하는 쌍들의 어닐링 또는 완전히 형성된 층 스택의 어닐링과 같은 처리 동작들의 결과로서 게르마늄-프리 층에서 게르마늄 결정 성장을 감소시키거나 방지한다. 게르마늄-프리 층들에서 게르마늄 결정들의 감소 또는 제거는 디바이스 성능에 대한 다른 개선들 중에서도, 층들의 전기 전도성을 증가시킨다.
[0045] 프로세싱 방법(400)은 위에서 설명된 프로세싱 시스템들(232, 280, 118)을 포함하여, 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(400)은 언급된 방법 동작들의 개시 전에 하나 이상의 동작들을 포함할 수 있으며, 그 하나 이상의 동작들은 프론트 엔드 프로세싱, 증착, 에칭, 폴리싱, 세정, 또는 설명되는 동작들 전에 수행될 수 있는 임의의 다른 동작들을 포함한다. 방법은 도면에 표시된 바와 같은 다수의 선택적인 동작들을 포함할 수 있으며, 그 선택적인 동작들은 본 기술에 따른 방법과 구체적으로 연관될 수 있거나 또는 구체적으로 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 광범위한 범위의 반도체 프로세스를 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 아래에서 추가로 논의될 바와 같은 대안적인 방법에 의해 수행될 수 있다.
[0046] 방법(400)은 특정 제작 동작을 따라 반도체 구조를 개발하기 위한 선택적인 동작들을 수반할 수 있다. 일부 실시예들에서, 방법(400)이 베이스 구조 상에서 수행될 수 있지만, 일부 실시예들에서, 방법은 다른 재료 형성 또는 제거 동작들에 후속적으로 수행될 수 있다. 예컨대, 기판 상에 임의의 수의 구조적 피처들을 생성하기 위해 임의의 수의 증착, 형성 또는 제거 동작들이 수행될 수 있다. 아래에 있는 구조들을 생성하기 위한 동작들은 방법(400)의 양상들이 수행될 수 있는 동일한 챔버에서 수행될 수 있고, 하나 이상의 동작들은 또한 방법(400)의 동작들이 수행될 수 있는 챔버와 유사한 플랫폼 또는 다른 플랫폼들 상의 하나 이상의 챔버들에서 수행될 수 있다.
[0047] 방법(400)은 기판 상에 게르마늄-프리 층을 형성하기 위한 동작(406)을 포함할 수 있다. 기판은 기판 프로세싱 챔버의 기판 프로세싱 구역에 포지셔닝될 수 있다. 실시예들에서, 기판은 반도체 웨이퍼이다. 추가 실시예들에서, 기판은 실리콘, 실리콘 산화물, 실리콘 질화물, 스트레인드 실리콘, 실리콘-온-절연체(silicon-on-insulator), 탄소 도핑된 실리콘 산화물, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리, 및 사파이어 중 하나 이상으로 만들어질 수 있다. 또 다른 실시예들에서, 기판은 다른 전기 전도성 재료들 중에서도, 원소 금속, 금속 합금 및 금속 질화물들과 같은 하나 이상의 전기 전도성 재료들로 만들어질 수 있다. 일부 실시예들에서, 기판은 게르마늄-프리 층의 제1 증착 전에 전처리 동작을 거칠 수 있다. 예시적인 전처리 동작들은 제1 증착 전에 기판을 폴리싱, 에칭, 환원, 산화, 하이드록실화(hydroxylating), 질화, 어닐링 및 베이킹 중 하나 이상을 포함할 수 있다. 부가적인 실시예들에서, 기판 전처리 동작들은 또한 게르마늄-프리 층의 제1 증착 전에 기판 상에 하나 이상의 재료 층들을 형성하는 것을 포함할 수 있다.
[0048] 실시예들에서, 재료의 하나 이상의 층들은 기판 상에 형성된 반도체 층(예컨대, 폴리실리콘 층)을 포함할 수 있다. 추가 실시예들에서, 하나 이상의 층들은 선택적으로, 반도체 층 상에 형성된 희생 층을 포함할 수 있다. 희생 층은 인접 층들(예컨대, 반도체 층 및 게르마늄-프리 층)에 비해 선택적으로 제거될 수 있는 재료들로 만들어질 수 있다. 또 다른 실시예들에서, 하나 이상의 재료 층들은, 존재하는 경우, 희생 층 또는 반도체 층 중 어느 하나 상에 형성된 습윤 층을 포함할 수 있다. 습윤 층은 게르마늄-프리 층과 동일한 재료로 형성될 수 있지만, 게르마늄-프리 층을 형성하기 위한 증착 레이트보다 낮을 수 있는 증착 레이트를 특징으로 한다. 실시예들에서, 습윤 층은 게르마늄-프리 층의 증착을 보조하는 핵형성 층으로서 작용할 수 있다. 예시적인 기판들은 원형, 직사각형 또는 정사각형과 같은 다양한 형상들을 취할 수 있고, 예컨대, 직경, 측면 또는 대각선에서 200mm, 300mm 또는 450mm의 치수들을 가질 수 있다. 또 다른 실시예들에서, 기판 전처리 동작들은 기판에 기판 피처들을 형성하는 것을 더 포함할 수 있다. 이들 기판 피처들의 예들은 다른 기판 피처들 중에서도, 기판에 형성될 수 있는 스텝(step), 홀, 도핑된 구역 또는 트렌치 중 하나 이상을 포함할 수 있다. 또 다른 실시예들에서, 기판 전처리 동작들은 기판 상에 형성된 하나 이상의 재료 층들에 기판 피처들을 형성하는 것을 더 포함할 수 있다.
[0049] 일부 실시예들에서, 기판 상의 게르마늄-프리 층의 형성은 증착 전구체들을 기판 프로세싱 구역으로 전달하는 것을 포함할 수 있고, 여기서 증착 전구체들은 기판 상에 증착-직후 게르마늄-프리 층을 형성하도록 활성화될 수 있다. 부가적인 실시예들에서, 증착 전구체들은 전구체들에 플라즈마 전력을 공급하고 기판 상에 게르마늄-프리 층을 증착하는 증착 플라즈마를 생성함으로써 활성화될 수 있다. 증착-직후 게르마늄-프리 층은 약 20 nm 이상, 약 25 nm 이상, 약 30 nm 이상, 약 35 nm 이상, 또는 약 40 nm 이상, 약 45 nm 이상, 약 50 nm 이상, 또는 그 초과의 두께를 특징으로 할 수 있다.
[0050] 일부 실시예들에서, 게르마늄-프리 층은 실리콘-함유 증착 전구체들로부터 형성된 증착 플라즈마로 형성된 실리콘-함유 층일 수 있다. 실리콘-함유 증착 전구체들의 실시예들은 다른 실리콘-함유 전구체들 중에서도, 실란(SiH4), 디실란(Si2H6) 및 테트라실란(Si4H10)을 포함할 수 있다. 일부 실시예들에서, 증착 전구체들은 또한 다른 공동-전구체들 중에서도, 수소(H2), 헬륨(He), 아르곤(Ar) 및 질소(N2)와 같은 하나 이상의 공동-전구체들을 포함할 수 있다. 실리콘-함유 증착 전구체들에 의해 증착된 실리콘-함유 층의 실시예들은 다른 유형의 실리콘 층들 중에서도, 비정질 실리콘 층, 반-결정질 실리콘 층 또는 폴리실리콘 층을 포함할 수 있다. 증착-직후 게르마늄-프리 실리콘 층의 실시예들은 약 2 원자% 이하의 게르마늄, 약 1.5 원자% 이하의 게르마늄, 약 1 원자% 이하의 게르마늄, 0.5 원자% 게르마늄, 약 0.25 원자% 이하의 게르마늄, 약 0.1 원자% 이하의 게르마늄, 약 0.05 원자% 이하의 게르마늄, 또는 그 미만을 특징으로 할 수 있다. 게르마늄-프리 층에서 더 적은 게르마늄은 게르마늄-프리 층에 대한 게르마늄-함유 층의 에칭 선택성을 증가시킨다. 게르마늄-프리 층에서 더 적은 게르마늄은 고온 어닐링 동작 동안 층에 형성되는 게르마늄-함유 결정들의 수 및 크기를 또한 감소시킨다. 더 적은 그리고 더 작은 게르마늄-함유 결정들을 갖는 게르마늄-프리 층들이 반도체 디바이스 컴포넌트들, 예컨대, 메모리 셀들 내에 형성될 수 있으며, 다른 특징들 중에서도, 더 낮은 전기 저항 및 더 높은 항복 전압들을 갖는다.
[0051] 부가적인 실시예들에서, 기판(406) 상에 게르마늄-프리 층을 형성하기 위한 동작은 기판 프로세싱 구역에서 플라즈마 증착 온도를 유지하는 것을 추가로 특징으로 할 수 있다. 일부 실시예들에서, 게르마늄-프리 층의 형성 동안, 플라즈마 프로세싱 구역은 약 450℃ 이하, 약 425℃ 이하, 약 400℃ 이하, 약 375℃, 약 350℃ 이하, 약 325℃ 이하, 약 300℃ 이하 또는 그 미만의 온도를 특징으로 할 수 있다. 실시예들에서, 플라즈마 프로세싱 구역에서의 더 높은 온도들은 더 낮은 온도들에서 형성된 층들보다 더 조밀하고 에칭이 더 느린 게르마늄-프리 층들을 형성할 수 있다. 한편, 플라즈마 프로세싱 구역에서의 더 높은 온도들은 인접한 게르마늄-함유 층들로부터, 형성중인 게르마늄-프리 층으로 이동하는 게르마늄의 양을 증가시킬 수 있다. 본 기술의 실시예들은 게르마늄-프리 층과 인접한 게르마늄-함유 층 사이에 게르마늄 배리어 층을 배치함으로써, 층의 게르마늄 레벨의 비례적 증가 없이 플라즈마 프로세싱 구역에서 더 높은 온도들에서 게르마늄-프리 층의 형성을 허용한다.
[0052] 본 기술의 실시예들에서, 방법(400)은 게르마늄-프리 층 상에 게르마늄 배리어 층을 형성하는 단계(411)를 더 포함할 수 있다. 일부 실시예들에서, 게르마늄 배리어 층은 배리어 층을 형성하기 위해 게르마늄-프리 층과 반응하는 가스 또는 플라즈마에 게르마늄-프리 층을 노출시킴으로써 형성될 수 있다. 부가적인 실시예들에서, 배리어 층은 게르마늄-프리 층 상에 배리어 층을 증착하는 증착 가스 또는 플라즈마에 게르마늄-프리 층을 노출시킴으로써 형성될 수 있다. 실시예들은 다른 유전체 재료들 중에서도, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 게르마늄 질화물, 또는 게르마늄 산질화물과 같은 하나 이상의 유전체 재료들로 만들어진 게르마늄 배리어 층의 형성을 포함할 수 있다. 배리어 층은 약 20Å 이하, 약 17.5Å 이하, 약 15Å 이하, 약 12.5Å 이하, 약 10Å 이하 또는 그 미만의 두께를 가질 수 있다. 게르마늄 배리어 층은 약 5초 이하, 약 4초 이하, 약 3초 이하, 약 2초 이하, 약 1초 이하, 또는 그 미만에 형성될 수 있다. 실시예들에서, 더 얇은 게르마늄 배리어 층은 더 적은 재료 ― 이를 통해, 3D NAND 메모리 디바이스와 같은 반도체 디바이스를 형성하는 프로세스 방법들에서 홀, 비아, 채널 등이 에칭될 수 있음 ― 를 생성한다. 더 얇은 게르마늄 배리어 층은 또한 더 적은 시간에 형성될 수 있으며, 이는 프로세스 효율을 증가시킬 수 있다. 에칭된 배리어 층 재료 및 형성 시간의 감소는 게르마늄-프리 층, 게르마늄 배리어 층, 게르마늄-함유 층 및 선택적으로, 부가적인 배리어 층의 다수의 세트들로 만들어진 스택 층에 형성된 배리어 층들의 수만큼 증대된다. 일부 실시예들에서, 스택 층은 이들 층들의 약 50 세트들 이상을 포함할 수 있다.
[0053] 일부 실시예들에서, 게르마늄 배리어 층은 아래에 있는 실리콘 층을 산화 플라즈마에 노출시킴으로써 형성될 수 있는 실리콘 산화물을 포함할 수 있다. 실시예들에서, 실리콘 층은 약 5초 이하 동안 산화 플라즈마에 노출될 수 있다. 추가 실시예들에서, 산화 플라즈마는 산소(O2) 가스를 포함하는 산화 전구체로부터 생성될 수 있다. 또 다른 실시예들에서, 산화 전구체는 오존(O3), 물(H2O) 및 아산화질소(N2O) 중 하나 이상을 포함할 수 있다. 또 다른 실시예들에서, 산화 전구체는 다른 공동-전구체들 중에서도, 헬륨 또는 아르곤과 같은 하나 이상의 공동-전구체들을 포함할 수 있다. 산화 전구체는 기판 프로세싱 챔버의 기판 프로세싱 구역으로 전달될 수 있으며, 여기서 챔버는 배리어 층의 형성 동안 약 5 Torr 이상의 압력을 특징으로 할 수 있다. 산화 플라즈마는 기판 프로세싱 챔버의 기판 프로세싱 구역에서 산화 전구체들에 플라즈마 전력을 전달함으로써 생성될 수 있다. 일부 실시예들에서, 산화 전구체들에 전달되는 플라즈마 전력은 약 1000와트 이하, 약 750와트 이하, 약 500와트 이하, 약 400와트 이하, 약 300와트 이하, 또는 그 미만일 수 있다. 부가적인 실시예들에서, 게르마늄 배리어 층의 형성 동안, 플라즈마 프로세싱 구역은 약 500℃ 이하, 약 450℃ 이하, 약 425℃ 이하, 약 400℃ 이하, 약 375℃ 이하, 약 350℃ 이하, 약 325℃ 이하, 약 300℃ 이하 또는 그 미만의 온도를 특징으로 할 수 있다.
[0054] 부가적인 실시예들에서, 게르마늄 배리어 층은 아래에 있는 실리콘 층을 질소-함유 플라즈마에 노출시킴으로써 형성될 수 있는 실리콘 질화물을 포함할 수 있다. 추가 실시예들에서, 질소-함유 플라즈마는 산소 프리일 수 있다. 실시예들에서, 실리콘 층은 약 5초 이하 동안 질소-함유 플라즈마에 노출될 수 있다. 또 다른 실시예들에서, 질소-함유 플라즈마는 질소(N2) 가스를 포함하는 질소-함유 전구체로부터 생성될 수 있다. 또 다른 실시예들에서, 질소-함유 전구체는 다른 질소-함유 전구체들 중에서도, 질소(N2)와 수소(H2)의 조합 및 암모니아(NH3) 중 하나 이상을 포함할 수 있다. 또 다른 실시예들에서, 질소-함유 전구체는 다른 공동-전구체들 중에서도, 헬륨 또는 아르곤과 같은 하나 이상의 공동-전구체들을 포함할 수 있다. 질소-함유 전구체는 기판 프로세싱 챔버의 기판 프로세싱 구역으로 전달될 수 있으며, 여기서 챔버는 실리콘-질화물 배리어 층의 형성 동안 약 5 Torr 이상의 압력을 특징으로 할 수 있다. 질소-함유 플라즈마는 기판 프로세싱 챔버의 기판 프로세싱 구역에서 질소-함유 전구체들에 플라즈마 전력을 전달함으로써 생성될 수 있다. 일부 실시예들에서, 질소-함유 전구체들에 전달되는 플라즈마 전력은 약 1000와트 이하, 약 750와트 이하, 약 500와트 이하, 약 400와트 이하, 약 300와트 이하, 또는 그 미만일 수 있다. 부가적인 실시예들에서, 게르마늄 배리어 층의 형성 동안, 플라즈마 프로세싱 구역은 약 500℃ 이하, 약 450℃ 이하, 약 425℃ 이하, 약 400℃ 이하, 약 375℃ 이하, 약 350℃ 이하, 약 325℃ 이하, 약 300℃ 이하 또는 그 미만의 온도를 특징으로 할 수 있다.
[0055] 일부 실시예들에서, 증착-직후 게르마늄 배리어 층은 게르마늄 프리이고, 다른 동작들 중에서도, 기판의 온도를 약 500℃ 이상으로 상승시키는 프로세싱 동작들 이를테면, 노 어닐링 또는 급속 열적 어닐링 동안 게르마늄-프리 층 내로의 게르마늄의 이동을 감소시키거나 방지한다. 감소된 게르마늄 이동은 게르마늄-프리 층과 인접한 게르마늄-함유 층 사이의 에칭 선택성을 유지한다. 층들 사이의 높은 에칭 선택성은 3D NAND 디바이스들과 같은 제조 메모리 디바이스들에서 게르마늄-프리 층들로부터, 이격된 메모리 셀들의 형성 동안 게르마늄-함유 층들의 더 빠르고 더 정밀한 제거를 허용한다. 게르마늄-프리 층들에서 감소된 게르마늄 이동은 또한 그러한 층들에서 더 적은 게르마늄-함유 결정 형성을 초래한다. 이러한 결정들은 게르마늄-프리 층들로 만들어진 메모리 셀들에 대한 감소된 항복 전압을 야기하는 것과 같이 디바이스 성능에 해를 끼칠 수 있는 결함들을 게르마늄-프리 층들에 생성한다.
[0056] 본 기술의 실시예들에서, 방법(400)은 게르마늄 배리어 층 상에 게르마늄-함유 층을 형성하는 단계(416)를 더 포함할 수 있다. 일부 실시예들에서, 게르마늄-함유 층은 게르만(GeH4)과 같은 게르마늄-함유 증착 전구체들로부터 형성된 증착 플라즈마로 형성될 수 있다. 부가적인 실시예들에서, 게르마늄-함유 증착 전구체는 다른 실리콘-함유 전구체들 중에서도, 실란(SiH4), 디실란(Si2H6) 및 테트라실란(Si4H10)과 같은 실리콘-함유 증착 전구체와 결합될 수 있다. 이들 실시예들에서, 증착된 게르마늄-함유 층은 증착-직후 SiGe 층 내의 일정량의 게르마늄을 갖는 실리콘 게르마늄(SiGe) 층일 수 있으며, 증착-직후 SiGe 층 내의 일정량의 게르마늄은 약 4 원자% 이상, 약 5 원자% 이상, 약 10 원자% 이상, 약 15 원자% 이상, 약 20 원자% 이상, 약 25 원자% 이상, 약 30 원자% 이상, 약 35 원자% 이상, 약 40 원자% 이상, 또는 그 초과일 수 있다. 부가적인 실시예들에서, 게르마늄-함유 전구체는 다른 공동-전구체들 중에서도, 수소(H2), 헬륨(He), 아르곤(Ar) 및 질소(N2)와 같은 하나 이상의 공동-전구체들을 포함할 수 있다.
[0057] 본 기술의 일부 실시예들에서, 방법(400)은 선택적으로, 게르마늄-함유 층 상에 부가적인 배리어 층을 형성하는 단계(421)를 포함할 수 있다. 부가적인 배리어 층은 게르마늄-함유 층으로부터 인접한 게르마늄-프리 층으로의 게르마늄의 이동을 차단할 수 있다. 일부 실시예들에서, 부가적인 배리어 층은 배리어 층을 형성하기 위해 게르마늄-함유 층과 반응하는 가스 또는 플라즈마에 게르마늄-함유 층을 노출시킴으로써 형성될 수 있다. 부가적인 실시예들에서, 부가적인 배리어 층은 게르마늄-함유 층 상에 부가적인 배리어 층을 증착하는 증착 가스 또는 플라즈마에 게르마늄-함유 층을 노출시킴으로써 형성될 수 있다. 실시예들은 다른 유전체 재료들 중에서도, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 게르마늄 질화물, 또는 게르마늄 산질화물과 같은 하나 이상의 유전체 재료들로 만들어진 부가적인 배리어 층의 형성을 포함할 수 있다. 부가적인 배리어 층은 약 20Å 이하, 약 17.5Å 이하, 약 15Å 이하, 약 12.5Å 이하, 약 10Å 이하 또는 그 미만의 두께를 가질 수 있다. 부가적인 배리어 층은 약 5초 이하, 약 4초 이하, 약 3초 이하, 약 2초 이하, 약 1초 이하, 또는 그 미만에 형성될 수 있다.
[0058] 일부 실시예들에서, 방법(400)은 기판 상에 층 스택을 만들기 위해 게르마늄-프리 층, 게르마늄 배리어 층, 게르마늄-함유 층, 및 선택적으로 부가적인 배리어 층을 형성하는 둘 이상의 사이클들을 포함할 수 있다. 부가적인 실시예들에서, 방법(400)은 기판 상에 층 스택을 만들기 위해 약 50 사이클 이상, 약 100 사이클 이상, 약 150 사이클 이상, 약 200 사이클 이상, 약 250 사이클 이상, 약 300 사이클 이상 또는 그 초과를 포함할 수 있다. 다른 실시예들에서, 게르마늄-프리 층들은 실리콘 층들일 수 있고, 게르마늄 배리어 층들 및 부가적인 층들은 실리콘 산화물 층들일 수 있으며, 게르마늄-함유 층들은 실리콘-게르마늄 층들일 수 있다. 이들 실시예들에서, 층 스택은 Si-및-SiGe 층들의 2개 이상의 쌍들로 만들어질 수 있다. 예컨대, 층 스택은 Si-및-SiGe 층들의 약 50개 이상의 쌍들로 만들어질 수 있다.
[0059] 본 기술의 실시예들에서, 방법(400)은 또한, 게르마늄-프리 층과 게르마늄-함유 층의 적어도 하나의 쌍 ― 게르마늄 배리어 층이 층들 사이에 포지셔닝됨 ― 을 갖는 기판을 어닐링하는 단계(426)를 포함할 수 있다. 일부 실시예들에서, 어닐링은 급속 열적 어닐링으로서 특징화될 수 있다. 부가적인 실시예들에서, 어닐링은 노 어닐링으로서 특징화될 수 있다. 실시예들에서, 어닐링 온도는 약 800℃ 이상, 약 850℃ 이상, 약 900℃ 이상, 약 950℃ 이상, 약 1000℃ 이상, 약 1050℃ 이상 또는 그 초과일 수 있다. 노 어닐링들의 실시예들에서, 어닐링 시간은 약 30분 이상, 약 1시간 이상, 약 2시간 이상, 또는 그 초과일 수 있다. 급속 열적 어닐링들의 실시예들에서, 어닐링 시간은 약 10분 이하, 약 5분 이하, 약 1분 이하, 약 30초 이하, 또는 그 미만일 수 있다.
[0060] 일부 실시예들에서, 어닐링 동작은 게르마늄-프리 층 및 게르마늄-함유 층의 2개 이상의 쌍들, 층들 사이에 포지셔닝되는 게르마늄 배리어 층, 및 선택적으로, 게르마늄-함유 층 상에 형성된 부가적인 배리어 층의 스택 층을 갖는 기판 상에서 수행될 수 있다. 부가적인 실시예들에서, 스택 층은 Si 층 및 SiGe 층의 둘 이상의 쌍들을 포함할 수 있으며, 여기서 Si 층은 게르마늄-프리 층일 수 있고, SiGe 층은 게르마늄-함유 층일 수 있다. 이들 실시예들에서, 실리콘 산화물 층과 같은 얇은 유전체 층이 Si 층과 SiGe 층 사이의 게르마늄 배리어 층 및 게르마늄-함유 층 상에 형성된 부가적인 배리어 층으로서 작용할 수 있다.
[0061] 실시예들에서, 스택 층 내의 유전체 배리어 층들은 SiGe 층들로부터 Si 층들로의 게르마늄의 이동을 늦추거나 방지할 수 있다. 예컨대, 어닐링 동작 후, 스택 층 내의 적어도 하나의 Si 층은 약 2 원자% 이하, 약 1 원자% 이하, 약 0.5 원자% 이하, 약 0.1 원자% 이하 또는 그 미만인 게르마늄의 양을 특징으로 할 수 있다. 어닐링된 스택 층의 Si 층 내의 낮은 레벨의 게르마늄은 Si 층들에서 게르마늄 결정화의 양을 감소시킨다. 일부 실시예들에서, 스택 층 내의 어닐링된 Si 층들은 약 1 중량% 이하, 약 0.5 중량% 이하, 약 0.1 중량% 이하, 약 0.05 중량% 이하 또는 그 미만의 게르마늄-함유 결정들의 중량을 특징으로 할 수 있다. 유전체 배리어 층들은 어닐링된 Si 층들 또는 층 스택에서 게르마늄-함유 결정들을 감소시키거나 제거할 수 있지만, Si 층들에서 실리콘 결정들의 형성을 방해하지는 않는다. 일부 실시예들에서, 어닐링된 스택 층 내의 Si 층들은 증착-직후 비정질 Si 층에 비해 증가된 레벨의 실리콘 결정화를 특징으로 할 수 있다. 실시예들에서, 어닐링된 Si 층들 중 하나 이상은 폴리실리콘 층 또는 결정질 실리콘 층으로서 특징화될 수 있다.
[0062] 또한, 유전체 배리어 층들은 또한 어닐링된 게르마늄-함유 층들에서 게르마늄-함유 결정들의 형성을 방지하지 않는다는 것이 인지되어야 한다. 적층된 스택이 Si 및 SiGe 층들의 쌍들을 포함하는 실시예들에서, 게르마늄-함유 층 내의 게르마늄 결정들은 Si 층에 대한 그의 에칭 선택성을 실질적으로 낮추지 않으며, 일부 실시예들에서는 에칭 선택성을 증가시킬 수 있다. 실시예들에서, SiGe 층들 대 Si 층의 에칭 레이트 비는 약 10:1 이상, 약 20:1 이상, 약 30:1 이상, 약 40:1 이상, 약 50:1 이상 또는 그 초과일 수 있다. 유전체 배리어 층들은 또한 Si 층들에서 어닐링 후 게르마늄의 양을 감소시킴으로써 Si 층들에 대한 SiGe 층들의 높은 에칭 선택성을 유지한다. Si 층들과 SiGe 층들 사이의 게르마늄 레벨들의 차이가 증가될 때, SiGe 층들 대 Si 층들의 에칭 레이트 비가 또한 증가될 수 있다.
[0063] 실시예들에서, 게르마늄-프리 층들에 대한 게르마늄-함유 층들의 높은 에칭 선택성은 에칭 동작 후에 이격된 게르마늄-프리 층들의 더 빠르고 더 정밀한 형성을 제공한다. 예컨대, 3D NAND 디바이스들의 제조에서, Si 층들에 대한 SiGe 층들의 더 높은 에칭 선택성은 메모리 셀들로의 형성을 위한 이격된 Si 층들을 남기도록 SiGe 층들이 더 적은 시간에 그리고 더 정밀하게 제거되도록 허용한다. 일부 실시예들에서, 제거된 SiGe 층들에 의해 남겨진 공간들은 3D NAND 메모리 디바이스에서 워드 라인들을 형성하기 위해 텅스텐과 같은 전도성 재료로 대체될 수 있다.
[0064] 도 5a 내지 도 5c는 본 기술의 일부 실시예들에 따른 프로세싱 방법들로 만들어질 수 있는 예시적인 반도체 구조들의 단면도들을 도시한다. 도 5a는 게르마늄-프리 층(506)에 인접한 게르마늄 배리어 층(504)에 인접한 게르마늄-함유 층(502)을 포함하는 구조(500)의 실시예를 도시한다. 도시된 실시예에서, 게르마늄-프리 층(506)은 또한 기판 층(512) 상에 형성되는 선택적인 희생 층(508) 및 반도체 층(510)에 인접해 있다. 일부 실시예들에서, 게르마늄 배리어 층(604)은 약 20Å 이하의 두께를 특징으로 할 수 있다. 부가적인 실시예들에서, 게르마늄-함유 층(502)은 약 20 nm 이상의 두께를 특징으로 할 수 있고, 게르마늄-프리 층(506)은 약 20 nm 이상의 두께를 특징으로 할 수 있다. 다른 실시예들에서, 게르마늄-함유 층(502) 또는 게르마늄-프리 층(606) 중 적어도 하나 대 게르마늄 배리어 층(504)의 두께 비는 약 10:1 이상일 수 있다. 게르마늄-함유/게르마늄-프리 층들(502, 506)과 게르마늄 배리어 층(504) 사이의 큰 두께 차이는 게르마늄-함유 층(502)으로부터 게르마늄-프리 층(506)으로의 게르마늄 이동을 감소시키거나 중단시키는 배리어 층(504)의 효율성을 반영한다. 실시예들에서, 유효 게르마늄 배리어 층(504)은 게르마늄 배리어 층이 없는 게르마늄-함유/게르마늄-프리 층 쌍에 비해 약 50 원자% 이상, 약 75 원자% 이상, 약 90 원자% 이상, 또는 그 초과만큼 게르마늄-프리 층(506) 내의 게르마늄 양의 어닐링 후 감소를 특징으로 할 수 있다.
[0065] 일부 실시예들에서, 게르마늄-함유 층(502)은 실리콘-게르마늄 층(SiGe 층)일 수 있고 게르마늄-프리 층(506)은 실리콘 층(Si 층)일 수 있다. 실시예들에서, 게르마늄-함유 층(502)은 약 5 중량% 이상, 약 10 중량% 이상, 약 15 중량% 이상, 약 20 중량% 이상, 약 25 중량% 이상, 약 30 중량% 이상, 약 35 중량% 이상, 약 40 중량% 이상, 또는 그 초과인 게르마늄의 양을 갖는 것으로서 특징화될 수 있다. 일부 실시예들에서, 어닐링 동작에 후속하여, 예컨대, 게르마늄-프리 층(506)은 약 1.0 중량% 이하의 게르마늄을 포함하는 것으로서 특징화될 수 있고, 약 0.5 중량% 이하의 게르마늄, 약 0.3 중량% 이하의 게르마늄, 약 0.1 중량% 이하의 게르마늄, 약 0.07 중량% 이하의 게르마늄, 약 0.05 중량% 이하의 게르마늄, 약 0.03 중량% 이하의 게르마늄, 약 0.01 중량% 이하의 게르마늄, 또는 그 미만을 포함하는 것으로서 특징화될 수 있고, 층은 일부 실시예들에서 실질적으로 또는 본질적으로 게르마늄이 없을 수 있다. 실시예들에서, 게르마늄-함유 층(502)은 게르마늄 결정들을 포함하는 어닐링된 층일 수 있다. 추가 실시예들에서, 게르마늄-프리 실리콘 층(506)은 비정질 실리콘, 폴리실리콘 및 결정질 실리콘 중 하나 이상을 포함할 수 있다.
[0066] 부가적인 실시예들에서, 게르마늄 배리어 층(504)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 게르마늄 질화물 및 게르마늄 산질화물 중 하나 이상으로부터 만들어진 유전체 층일 수 있다. 추가 실시예들에서, 선택적인 희생 층(508)은 인접 층들(예컨대, 게르마늄-프리 층(506) 및 반도체 층(510))보다 더 쉽게 선택적으로 제거될 수 있는 재료로부터 만들어질 수 있다. 또 다른 실시예들에서, 반도체 층(510)은 폴리실리콘으로 만들어질 수 있고, 기판 층(512)은 실리콘, 실리콘 산화물, 실리콘 질화물, 스트레인드 실리콘, 실리콘-온-절연체(silicon-on-insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리, 및 사파이어 중 하나 이상으로 만들어질 수 있다.
[0067] 도 5b는 게르마늄-함유 층(502) 상에 형성된 추가적인 배리어 층(514)을 갖는 구조(500)의 실시예를 도시한다. 실시예들에서, 부가적인 배리어 층(514)은 게르마늄-함유 층(502)으로부터, 게르마늄-함유 층(502) 상에 형성된 부가적인 게르마늄 프리 층(미도시)으로의 게르마늄의 이동을 감소시키거나 방지하는 기능을 할 수 있다. 실시예들에서, 부가적인 배리어 층(514)은 게르마늄-함유 층 상에 형성 또는 증착될 수 있으며, 약 20Å 이하의 두께를 가질 수 있다. 다른 실시예들에서, 부가적인 배리어 층은 하나 이상의 재료들 이를테면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 게르마늄 질화물 및 게르마늄 산질화물로 만들어질 수 있다.
[0068] 도 5c는 게르마늄 배리어 층들(504a-b)에 의해 분리된 게르마늄-함유 층들(502a-b) 및 게르마늄-프리 층들(506a-b)의 층 쌍들(552a-b)을 포함하는 층 스택(550)의 실시예를 도시한다. 도시된 실시예들에서, 층 스택(550)은 또한 인접한 층 쌍들(552a-b)에서 게르마늄-프리 층(506a-b)으로부터 게르마늄 함유 층들(502a-b)을 분리하는 부가적인 배리어 층들(514a-b)을 포함한다. 본 기술의 실시예들에서, 부가적인 층 쌍들(미도시)이 층 쌍들(552a-b) 상에 형성될 수 있다. 일부 실시예들에서, 층 스택은 약 50개 이상의 층 쌍들을 포함할 수 있다.
[0069] 도 5a 내지 도 5c의 디바이스 구조들에서 도시된 본 기술의 실시예들은 3D NAND 메모리 디바이스들과 같은 다양한 반도체 디바이스들을 형성하는 데 사용될 수 있다. 게르마늄-프리 층들과 게르마늄-함유 층들 사이의 게르마늄 배리어 층들은, 게르마늄-프리 층들로의 상당한 게르마늄 이동 ― 이는 디바이스의 제조에서 후속 동작들 동안 게르마늄-함유 층의 제거를 위한 에칭 선택성을 낮출 수 있음 ― 없이 층들이 어닐링되도록 허용한다. 낮은 게르마늄 이동은, 또한 게르마늄-프리 층 내의 게르마늄-함유 결정들의 상당한 형성 ― 이는 디바이스 성능을 해칠 수 있음 ― 을 방지한다. 또한, 게르마늄-프리 층들 및 게르마늄-함유 층들에 비해 게르마늄 배리어 층들이 얇아, 에칭할 재료가 더 적기 때문에 층들을 통한 수직 홀들 및 채널들의 더 빠르고 더 정밀한 에칭이 허용된다. 약 50개 이상의 층 쌍들을 포함하는 층 스택들의 경우, 재료의 누적 감소는 층 스택을 통한 수직 에칭을 실질적으로 더 빠르고 더 정밀하게 만들 수 있다.
[0070] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 다수의 세부사항들이 제시되었다. 그러나, 이들 세부사항 중 일부가 없이, 또는 부가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0071] 여러 실시예들에 개시되었지만, 실시예들의 사상으로부터 벗어나지 않으면서, 다양한 수정들, 대안적인 구조들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 부가적으로, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들이 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 이해되지 않아야 한다.
[0072] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0073] 본원에서 그리고 첨부된 청구항들에 이용된 바와 같이, 단수 형태들은, 맥락에서 명확히 다르게 나타내지 않으면 복수의 지시대상들을 포함한다. 따라서, 예컨대, “전구체”에 대한 지칭은 복수의 그러한 전구체들을 포함하고, “층”에 대한 지칭은 하나 이상의 층들, 및 당업자에게 알려져 있는 그 층들의 등가물들에 대한 지칭을 포함하는 등이다.
[0074] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    Si-및-SiGe 층들의 쌍들로부터 반도체 층 스택을 형성하는 단계를 포함하고, 상기 Si-및-SiGe 층들의 쌍들은,
    실리콘 층을 형성하고;
    상기 실리콘 층 상에 게르마늄 배리어 층을 형성하고 ― 상기 게르마늄 배리어 층은 약 20Å 이하임 ―; 그리고
    상기 게르마늄 배리어 층 상에 실리콘-게르마늄 층을 형성함으로써
    형성되는, 반도체 프로세싱 방법.
  2. 제1항에 있어서,
    상기 게르마늄 배리어 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 게르마늄 산화물, 게르마늄 질화물 또는 게르마늄 산질화물 중 적어도 하나를 포함하는, 반도체 프로세싱 방법.
  3. 제1항에 있어서,
    상기 게르마늄-배리어 층은 O2를 포함하는 산화 전구체로부터 생성된 산화 플라즈마에 상기 실리콘 층을 노출시킴으로써 형성된 실리콘 산화물 층을 포함하고, 상기 실리콘 층은 약 5초 이하 동안 상기 산화 플라즈마에 노출되는, 반도체 프로세싱 방법.
  4. 제1항에 있어서,
    상기 실리콘-게르마늄 층은 약 5 원자% 이상의 게르마늄을 포함하는, 반도체 프로세싱 방법.
  5. 제1항에 있어서,
    상기 방법은 상기 실리콘-게르마늄 층 상에 제2 게르마늄 배리어 층을 형성하는 단계를 더 포함하고, 상기 제2 게르마늄 배리어 층은 약 20Å 이하인, 반도체 프로세싱 방법.
  6. 제1항에 있어서,
    상기 방법은 약 800℃ 이상의 온도에서 상기 반도체 층 스택을 어닐링하는 단계를 더 포함하는, 반도체 프로세싱 방법.
  7. 제1항에 있어서,
    상기 방법은 약 1000℃ 이상의 온도에서 급속 열적 어닐링으로 상기 반도체 층 스택을 처리하는 단계를 더 포함하는, 반도체 프로세싱 방법.
  8. 제1항에 있어서,
    상기 반도체 층 스택은 약 50개 이상의 쌍들의 Si-및-SiGe 층들을 갖는, 반도체 프로세싱 방법.
  9. 반도체 프로세싱 방법으로서,
    기판 상에 실리콘 층을 형성하는 단계;
    O2를 포함하는 산화 전구체로부터 생성된 산화 플라즈마에 상기 실리콘 층을 노출시키는 단계 ― 상기 실리콘 층은 약 5초 이하 동안 상기 산화 플라즈마에 노출되고, 상기 노출은 상기 실리콘 층 상에 실리콘 산화물 층을 형성함 ―;
    상기 실리콘 산화물 층 상에 실리콘-게르마늄 층을 증착하는 단계; 및
    약 800℃ 이상의 온도에서 상기 실리콘-게르마늄 층을 포함하는 상기 기판을 어닐링하는 단계를 포함하는, 반도체 프로세싱 방법.
  10. 제9항에 있어서,
    상기 산화 전구체는 아르곤을 더 포함하는, 반도체 프로세싱 방법.
  11. 제9항에 있어서,
    플라즈마 전력이 상기 산화 플라즈마를 생성하기 위해 상기 산화 전구체로 전달되고, 상기 산화 전구체로 전달되는 상기 플라즈마 전력은 약 500와트 이하인, 반도체 프로세싱 방법.
  12. 제9항에 있어서,
    상기 산화 플라즈마는 상기 기판을 홀딩하는 기판 프로세싱 챔버에서 생성되고, 상기 기판 프로세싱 챔버는 상기 산화 플라즈마의 생성 동안 약 5 Torr 이상의 압력을 특징으로 하는, 반도체 프로세싱 방법.
  13. 제9항에 있어서,
    상기 실리콘 산화물 층은 약 20Å 이하의 두께를 특징으로 하는, 반도체 프로세싱 방법.
  14. 반도체 구조로서,
    실리콘-게르마늄 층;
    게르마늄 배리어 층 ― 상기 게르마늄 배리어 층은 약 20Å 이하의 두께를 특징으로 함 ―; 및
    실리콘 층을 포함하고,
    상기 게르마늄 배리어 층은 상기 실리콘 층 및 상기 실리콘-게르마늄 층과 직접 접촉하고, 상기 실리콘 층과 상기 실리콘-게르마늄 층 사이에 포지셔닝되며, 상기 실리콘 층은 약 0.1 중량% 이하의 게르마늄을 특징으로 하는, 반도체 구조.
  15. 제14항에 있어서,
    상기 실리콘 층 내의 약 0.1 중량% 이하의 게르마늄은 결정질 게르마늄을 포함하는, 반도체 구조.
  16. 제14항에 있어서,
    상기 구조는 상기 실리콘-게르마늄 층과 접촉하는 제2 게르마늄 배리어 층을 더 포함하고, 상기 제2 게르마늄 배리어 층은 약 20Å 이하인, 반도체 구조.
  17. 제14항에 있어서,
    상기 실리콘-게르마늄 층 및 상기 실리콘 층 중 적어도 하나는 약 20 nm 이상의 두께를 특징으로 하는, 반도체 구조.
  18. 제14항에 있어서,
    상기 게르마늄 배리어 층은 실리콘 산화물을 포함하는, 반도체 구조.
  19. 제14항에 있어서,
    상기 실리콘-게르마늄 층은 약 5 원자% 이상의 게르마늄을 특징으로 하는, 반도체 구조.
  20. 제14항에 있어서,
    상기 실리콘 층은 결정화된 실리콘을 포함하는, 반도체 구조.
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