CN116348993A - 针对锗的扩散阻挡层 - Google Patents

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Abstract

本技术的示例包括用于在半导体结构中形成针对锗的扩散阻挡层的半导体处理方法。所述方法可包括从多对Si与SiGe层形成半导体层堆叠。可通过形成硅层，然后形成硅层的锗阻挡层来形成Si与SiGe层对。在一些实施例中，锗阻挡层可以是小于或约
Figure DDA0004112694360000011
硅锗层可形成在锗阻挡层上，以完成Si与SiGe层对的形成。在一些实施例中，硅层可以是非晶硅层，而SiGe层可特征在于大于或约5原子％的锗。本技术的示例还包括半导体结构，所述半导体结构包括硅锗层、锗阻挡层和硅层。

Description

针对锗的扩散阻挡层
相关申请的交叉引用
本申请要求2020年8月27日提交的题为“DIFFUSION BARRIERS FOR GERMANIUM(针对锗的扩散阻挡层)”的美国专利申请第17/004,262号的权益和优先权，所述美国专利申请通过引用以其全文结合于此。
技术领域
本技术涉及用于半导体处理的方法和系统。更具体地，本技术涉及用于生产在半导体结构中针对锗的扩散阻挡层的系统与方法。
背景技术
通过在基板表面上生产复杂地图案化的材料层的工艺使得制造集成电路成为可能。在基板上生产图案化材料需要用于形成与移除材料的受控方法。随着器件尺寸持续缩小，膜特性会导致对器件性能的更大影响。用于形成材料层的材料可影响所生产的器件的操作特性。随着材料厚度持续缩小，膜的沉积态(as-deposited)特性会对器件性能有更大影响。
因此，存在对于可用于生产高质量器件与结构的改良系统与方法的需求。这些与其他的需求由本技术解决。
发明内容
本技术的实施例包括用于在基板上形成针对锗的扩散阻挡层的半导体处理方法。这些扩散阻挡层防止锗迁移出含锗层(例如，硅锗(SiGe)层)进入相邻层(例如，硅(Si)层)，在退火操作期间锗可能在相邻层中形成不期望的晶体。本技术可用于制造诸如3D NAND器件之类的半导体器件，包括用于形成与退火多对Si与SiGe层的操作，其中经退火层中来自锗结晶的缺陷较少。在一些实施例中，方法可包括由多对Si与SiGe层形成半导体层堆叠。可通过形成硅层，然后形成硅层的锗阻挡层来形成Si与SiGe层对。在一些实施例中，锗阻挡层可以是小于或约
Figure BDA0004112694340000021
硅锗层可形成在锗阻挡层上以完成Si与SiGe层对的形成。在一些实施例中，硅层可以是非晶硅层，并且SiGe层可以特征在于大于或约5原子％的锗。
在示例性实施例中，锗阻挡层可由诸如氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗、或氮氧化锗之类的一种或多种材料制成。在一些实施例中，锗阻挡层可以是氧化硅层，通过将硅层暴露于由包含分子氧(O2)的氧化前驱物产生的氧化等离子体来形成氧化硅层。在额外实施例中，氧化前驱物可包括臭氧(O3)、水(H2O)和一氧化二氮(N2O)中的一者或多者。硅层可暴露于氧化等离子体达小于或约5秒，以形成用作锗阻挡层的氧化硅层。在一些实施例中，在另一Si与SiGe层对形成之前，第二锗阻挡层可形成在SiGe层上。在这些实施例中，锗阻挡层形成在半导体层堆叠中的每个Si层与SiGe层之间。在一些实施例中，半导体层堆叠可具有大于或约50个Si与SiGe层对。
在额外示例性实施例中，锗阻挡层可以是氮化硅层，通过将硅层暴露于由含氮前驱物产生的含氮等离子体来形成氮化硅层。在实施例中，含氮前驱物可包括分子氮(N2)、N2与H2的组合、以及氨(NH3)、以及其他含氮前驱物中的一者或多者。在额外实施例中，含氮前驱物可以是无氧的。
形成在半导体层堆叠中的锗扩散阻挡层减缓在退火操作期间锗原子从SiGe层迁移进入Si层。在一些实施例中，这些退火操作可包括将半导体层堆叠暴露于大于或约800℃的温度。退火操作的示例性实施例可包括快速热退火，所述快速热退火将半导体层堆叠快速地加热至大于或约1000℃的温度。
本技术的实施例也可包括在基板上形成硅层和将硅层暴露于氧化等离子体的半导体处理方法。氧化等离子体可由含O2的氧前驱物产生，所述含O2的氧前驱物处理硅层达小于或约5秒以在暴露的硅层上形成氧化硅层。在一些实施例中，氧化硅层的特征在于小于或约
Figure BDA0004112694340000022
的厚度。方法可进一步包括在氧化硅层上沉积硅锗层。含有硅锗层的基板可在大于或约800℃的温度退火。
在示例性实施例中，含O2的氧前驱物可递送至固持基板的基板处理腔室，并且腔室可以特征在于在氧化等离子体的产生期间的大于或约5托的压力。在一些实施例中，小于或约500瓦的等离子体功率可递送至含O2的前驱物以产生氧化等离子体。在进一步实施例中，含O2的前驱物可包括诸如氩之类的额外气体。
本技术的实施例进一步包括半导体结构。在一些实施例中，半导体结构可包括硅锗层、锗阻挡层和硅层。锗阻挡层可直接接触硅层与硅锗层，并且可以特征在于小于或约
Figure BDA0004112694340000031
的厚度。在一些实施例中，锗阻挡层可以是氧化硅层。硅层可以特征在于小于或约0.01重量％的锗，并且在一些实施例中，存在于硅层中的锗可包括结晶锗。
在半导体结构的示例性实施例中，硅锗层可以特征在于大于或约5原子％的锗，并且硅层可包括结晶硅。在额外实施例中，硅锗层与硅层中的至少一者可特征在于大于或约20nm的厚度。在进一步示例性实施例中，半导体结构可包括半导体层堆叠，所述半导体层堆叠的特征在于由锗阻挡层分开的硅层与硅锗层的Si与SiGe层对。在这些实施例中的一些中，第二锗阻挡层可接触硅锗层。在示例性实施例中，半导体结构可包括具有大于或约50个Si与SiGe层对的半导体层堆叠。
与缺少在Si与SiGe层之间的锗阻挡层的半导体处理方法和结构相比，本技术可提供许多益处。锗阻挡层可减少或防止锗从SiGe层迁移至Si层。在像在3D NAND器件中形成Si存储器通道的制造工艺中，减少的锗迁移进入Si层中的量维持了用于移除Si层之间的SiGe层的高水平的蚀刻选择性。Si层中的减少的锗迁移也造成较少的含锗晶体形成在Si层中。这些晶体在Si层中创造会伤害器件性能的缺陷，诸如导致由Si层制成的存储器单元的降低的击穿电压。这些与其他的实施例以及它们的许多优点和特征将结合以下说明与附图被更详细地说明。
附图说明
通过参照本说明书的剩余部分与附图，可实现对所公开的发明的本质与优点的进一步理解。
图1示出根据本技术的一些实施例的示例性处理系统的俯视图。
图2A示出根据本技术的一些实施例的示例性半导体处理腔室的示意性剖面图。
图2B示出根据本技术的一些实施例的额外示例性半导体处理腔室的示意性剖面图。
图3示出根据本技术的一些实施例的示例性半导体支撑件和静电吸盘的示意性剖面图。
图4示出根据本技术的一些实施例的半导体处理方法的操作。
图5A至图5C示出根据本技术的一些实施例的示例性半导体结构的剖面图。
若干附图被包括作为示意图。将理解，这些附图是用于说明目的，并且除非明确地说明是按照比例的，否则不应被当作按比例的。此外，作为示意图，附图被提供以帮助理解，并且与现实表示相比，可以不包括所有的方面或信息，并且可包括夸大的材料以用于说明目的。
在附图中，类似部件和/或特征可具有相同的附图标记。此外，相同类型的各种部件可通过随着附图标记之后的用于区别类似的部件的字母来区分。如果在本说明书中仅使用第一附图标记，则说明可适用于具有相同的第一附图标记的类似部件中的任一者，而无论字母如何。
具体实施方式
本技术包括半导体处理系统、方法和结构，所述半导体处理系统、方法和结构在半导体材料的两个相邻层之间形成针对锗的阻挡层，所述两个相邻层中的一者包括锗。本技术的实施例解决锗从含锗层(诸如硅锗层)迁移至不以锗形成的相邻层(诸如硅层)的问题。当相邻层经受诸如快速热退火之类的热处理时，渗透所述层的锗通常形成锗晶体。锗晶体在这些先前的无锗层中创造缺陷，所述缺陷会降低包括所述层的半导体器件的性能。例如，经退火硅层中的锗晶体可增加所述层的电子电导率，从而要求以所述层制成的半导体器件具有更高的操作电压和更多的热产生。锗晶体污染也会降低半导体器件的击穿电压，造成对于存储器存储应用的更高的电荷泄漏率和更差的性能。因此，在许多常规技术中，旨在是无锗的层事实上会包括远远超过1.0％的锗污染。
降低相邻层中的锗水平的一种常规方法是减少含锗层中的锗的量。例如，当含锗层为SiGe层时，减少所述层中的锗对硅的摩尔比或重量比可造成对于相邻层的较少锗迁移。然而，减少Ge对Si的摩尔比或重量比也降低SiGe层相对于相邻层(例如，Si层)的蚀刻选择性。在像3D NAND之类的器件结构中，相对于相邻Si层选择性地移除SiGe层一直是追求这些材料而不是用常规材料制成的材料(诸如氧化硅与氮化硅的交替层)的主要驱动力。因此，在SiGe层中减少Ge对Si的摩尔比或重量比使得这些材料更难以作为3DNAND制造中常规SiO/SiN层的替代物。
减少相邻层中的锗水平的另一种常规方法为增加相邻层的厚度，使得渗透的锗在所述层中的浓度较低。例如，相邻Si层可制造得更厚以降低所述层中由SiGe层迁移的锗的浓度。然而，增加Si层的厚度也会增加它们的沉积时间以及用于蚀刻诸如穿过所述层的触点孔洞之类的半导体特征的时间。对于诸如可包括数百个Si层的3D NAND器件之类的器件结构，即使Si层厚度的小量增加也会造成对于层堆叠的形成与蚀刻时间的较大增加。
本技术通过提供形成针对锗的薄阻挡层以减少或防止锗迁移至初始形成为无锗的相邻层的半导体处理系统、方法和结构来解决这些问题和其他问题。在一些实施例中，锗阻挡层可形成为小于或约
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厚的含硅或含锗介电层。已经发现到这种低厚度的阻挡层有效地减少或防止锗迁移进入相邻层。由于阻挡层的薄厚度，它们可在短时间段(诸如小于或约5秒)内沉积。它们还对层堆叠添加相对小的厚度，所述层堆叠可包括大于或约50对含锗层与初始形成为无锗的相邻层。在一些实施例中，本技术允许更快且更薄地形成具有更少退火后缺陷的Si与SiGe层堆叠，以用于诸如3D NAND器件形成之类的应用。
虽然剩余的说明书将例行地识别利用所公开的技术的特定沉积工艺，但将容易理解的是，系统与方法同样可应用于可发生在所说明的腔室或任何其他腔室中的其他沉积与处理工艺。因此，本技术不应被视为局限于仅以用于与这些特定沉积工艺或腔室一起使用。在说明根据本技术的实施例的系统的额外变化与调整之前，本说明书将讨论一种可能的系统与腔室，其可用于执行根据本技术的一些实施例的处理方法。
图1示出根据实施例的沉积、蚀刻、烘烤和固化腔室的半导体处理系统100的一个实施例的俯视平面图。在图中，一对前开式标准舱102供应各种尺寸的基板，所述基板由机器臂104接收，并且被放置到低压固持区域106中，然后被放置到定位在串联区段109a-c中的基板处理腔室108a-f中的一者中。第二机器臂110可用于将基板晶片从固持区域106传送至基板处理腔室108a-f和返回。每个基板处理腔室108a-f可被配备以执行多个基板处理操作，除了包括本文所述的半导体材料的堆叠的形成之外，还包括等离子体增强化学气相沉积、原子层沉积、物理气相沉积、蚀刻、预清洗、除气、定向、以及其他基板处理，包括退火等等。
基板处理腔室108a-f可包括一个或多个系统部件以用于沉积、形成、退火和/或蚀刻基板上的含硅层(例如，Si层)与含锗层(例如，SiGe层)。在一个配置中，两对处理腔室(例如，108c-d与108e-f)可用于在基板上沉积含硅与含硅锗材料，以及在每个含硅层与含锗层之间形成锗阻挡层。第三对处理腔室(例如，108a-b)可用于退火与蚀刻所沉积/形成的层。在另一个配置中，所有的三对腔室(例如，108a-f)可设置用于半导体层堆叠的基板沉积，所述半导体层堆叠的特征在于由锗阻挡层分开的交替的Si层与SiGe层。所说明的工艺中的任一者或多者可在与不同实施例中示出的制造系统分开的腔室中执行。将领会到系统100构想到用于层的沉积、形成、退火和蚀刻腔室的额外配置。
图2A与图2B示出根据本技术的一些实施例的示例性半导体处理系统232与280的示意性剖面图。图中可说明并入本技术的一个或多个方面的系统的概观，和/或所述系统可被具体配置为执行根据本技术的实施例的一个或多个操作。系统232与280的额外细节和执行的方法将在下文进一步说明。根据本技术的一些实施例，系统232与280可用于形成由锗阻挡层分开的一对或多对含硅层(例如，Si层)与含锗层(例如，SiGe层)，尽管将理解到所述方法可类似地在其中可发生层形成的任何系统中执行。
现在参照图2A，半导体处理系统232包括半导体处理腔室200，半导体处理腔室200可包括限定基板处理区226的顶壁224、侧壁201与底壁222。气体面板230与控制器210可耦接至处理腔室200。基板支撑组件246可提供在处理腔室200的基板处理区226中。
基板支撑组件246可包括通过杆260支撑的静电吸盘250。静电吸盘250可由铝、陶瓷、以及诸如不锈钢之类的其他合适材料制造。静电吸盘250可使用位移机构(未示出)在处理腔室200内在垂直方向上移动。诸如热电偶之类的温度传感器272可嵌入静电吸盘250以监测静电吸盘250的温度。测量的温度可被控制器210用于控制供应至加热器元件270的功率，以将基板维持在期望温度。
真空泵202可耦接至形成在处理腔室200的底部中的端口。真空泵202可用于维持处理腔室200中的期望气体压力。真空泵202也从处理腔室200排空处理后气体和处理的副产物。
具有多个孔228的气体分配组件220可设置在静电吸盘250之上的处理腔室200的顶部上。气体分配组件220的孔228用于引导诸如沉积前驱物或氧化前驱物之类的处理气体进入处理腔室200。孔228可具有不同尺寸、数量、分布、形状、设计和直径，以促进用于不同的处理要求的各种处理气体的流动。气体分配组件220连接至气体面板230，气体面板230允许在处理期间各种气体流动至处理容积226。等离子体由离开气体分配组件220的处理气体混合物形成，以增强处理气体的热分解和/或离子化，造成在定位在静电吸盘250上的基板290的顶表面291上的材料的沉积或形成。
气体分配组件220与静电吸盘250可形成处理容积226中的一对间隔开的电极。一个或多个RF电源240通过匹配网络238(其是可选的)提供偏压电位至气体分配组件220，以促进气体分配组件220与静电吸盘250之间的等离子体形成。替代地，RF电源240与匹配网络238可耦接至气体分配组件220、静电吸盘250，或耦接至气体分配组件220与静电吸盘250两者，或耦接至设置在处理腔室200外部的天线(未示出)。在一些实施例中，RF电源240可以以大于或约100KHz、大于或约500KHz、大于或约1MHz、大于或约10MHz、大于或约20MHz、大于或约50MHz、大于或约100MHz的频率、以及其他频率范围产生功率。通过RF电源240产生的功率的频率的具体示例包括350KHz、2MHz、13.56MHz、27MHz、40MHz、60MHz、100MHz、与162MHz、以及其他频率。
控制器210包括中央处理器(CPU)212、存储器216、与支持电路214，用于控制工艺序列和调节来自气体面板230的气流。CPU 212可以是任何形式的可在工业设定中使用的通用计算机处理器。软件例程可存储在存储器216中，诸如随机存取存储器、只读存储器、软盘、或硬盘驱动器、或其他形式的数字存储。支持电路214耦接至CPU 212并且可包括高速缓存、时钟电路、输入/输出系统、电源等。控制器210与基板处理系统232的各种部件之间的双向通信通过统称为信号总线218的许多信号电缆来处理，信号总线218中的一些图示在图2A中。
图2B描绘可用于实践本文所述的实施例的另一个基板处理系统280的示意性剖面图。基板处理系统280类似于图2A的基板处理系统232，除了基板处理系统280配置成从气体面板230经由侧壁201使处理气体跨越基板290的顶表面291径向地流动。此外，在图2A中描绘的气体分配组件220被电极282取代。电极282可配置用于二次电子产生。在一个实施例中，电极282是含硅电极。
图3描绘可在系统的实施例中使用的基板支撑组件346的示意性剖面图。基板支撑组件346可包括静电吸盘350，静电吸盘350可包括适用于控制在静电吸盘350的上表面392上支撑的基板390的温度的加热器元件370。加热器元件370可嵌入静电吸盘350。通过从加热器电源306施加电流至加热器元件370，可电阻地加热静电吸盘350。加热器电源306可通过RF滤波器316耦接以保护加热器电源306免受RF能量的影响。通过控制器310调节从加热器电源306供应的电流，以控制由加热器元件370产生的热，从而将基板390与静电吸盘350在膜沉积期间维持在基本上恒温。可调整供应的电流以在沉积、氧化和/或热退火操作期间选择性将静电吸盘350的温度控制在大于或约100℃。
在一些实施例中，静电吸盘350包括吸附电极410，吸附电极410可以是导电材料的网格。吸附电极410可嵌入静电吸盘350。吸附电极410耦接至吸附电源412，当施加能量时，吸附电极410将基板390静电地夹持到静电吸盘350的上表面392。
吸附电极310可配置作为单极或双极电极，或具有另一种合适布置。吸附电极410可通过RF滤波器414耦接至吸附电源412，吸附电源412提供直流(DC)功率以将基板390静电地固定到静电吸盘350的上表面392。RF滤波器414防止用于在处理腔室内形成等离子体的RF功率损坏电子设备。静电吸盘350可由诸如AlN或Al2O3之类的陶瓷材料制造。
功率施加系统420耦接至基板支撑组件346。功率施加系统420可包括加热器电源306、吸附电源412、第一射频(RF)电源430和第二RF电源440。功率施加系统420的实施例可额外地包括控制器310与传感器装置450，传感器装置450与控制器310以及第一RF电源430和第二RF电源440两者通信。通过来自第一RF电源430与第二RF电源440的RF功率的施加，控制器310也可用于控制来自处理气体的等离子体，以在基板390上沉积材料层。
如上所述，静电吸盘350包括吸附电极410，吸附电极410在一方面中可用于吸附基板390，同时也用作第一RF电极。静电吸盘350还可包括第二RF电极460，并且第二RF电极460与吸附电极410一起可施加RF功率以调谐等离子体。第一RF电源430可耦接至第二RF电极460，而第二RF电源440可耦接至吸附电极410。第一匹配网络与第二匹配网络可分别被提供用于第一RF电源430与第二RF电源440。第二RF电极460可以是导电材料的固体金属板或导电材料的网格。
第一RF电源430与第二RF电源440可以以相同频率或不同频率产生功率。在一些实施例中，第一RF电源430与第二RF电源440中的一者或两者可独立地以大于或约100KHz、大于或约500KHz、大于或约1MHz、大于或约10MHz、大于或约20MHz、大于或约50MHz、大于或约100MHz的频率、以及其他频率范围产生功率。由RF电源430、440独立地产生的功率的频率的具体示例包括350KHz、2MHz、13.56MHz、27MHz、40MHz、60MHz、100MHz和162MHz，以及其他频率。来自第一RF电源430与第二RF电源440中的一者或两者的RF功率可变动以调谐等离子体。
图4示出根据本技术的一些实施例的处理方法400中的示例性操作。在一些实施例中，方法400可包括在基板上形成层堆叠。层堆叠可包括由锗阻挡层分开的无锗层与含锗层的交替对。在一些实施例中，交替的层对的数量可以是大于或约50个层对。形成在基板上的层堆叠的实施例可用于制造诸如3D NAND器件之类的存储器器件。层堆叠中无锗层与含锗层的交替对之间的锗阻挡层减少或防止由于诸如对一个或多个交替对的退火或对完全形成的层堆叠的退火之类的处理操作而造成的无锗层中的锗晶体生长。无锗层中的锗晶体的减少或消除增加层的导电性，以及对器件性能的其他改进。
处理方法400可在各种处理腔室中执行，所述处理腔室包括上述的处理系统232、280和118。方法400可包括在所述方法操作开始之前的一个或多个操作，包括前端处理、沉积、蚀刻、抛光、清洗、或可在所述操作之前执行的任何其他操作。方法可包括图中所表示的多个可选操作，所述可选操作可以或可以不具体地与根据本技术的方法相关联。例如，描述许多的操作是为了提供更广阔范围的半导体工艺，但对于技术而言并不是关键的，或者可通过将在下文进一步讨论的替代方法来执行。
方法400可包含可选的操作以开发半导体结构用于特定制造操作。虽然在一些实施例中的方法400可在基底结构上执行，但在一些实施例中，可在其他材料形成或移除操作之后执行所述方法。例如，可执行任意数量的沉积、形成、或移除操作以在基板上产生任意数量的结构特征。产生下方结构的操作可在其中可执行方法400的各方面的同一腔室中执行，并且一个或多个操作也可在一个或多个腔室中在与其中可执行方法400的操作的腔室类似的平台上或在其他平台上执行。
方法400可包括在基板上形成无锗层的操作406。基板可定位在基板处理腔室的基板处理区中。在实施例中，基板为半导体晶片。在进一步实施例中，基板可由硅、氧化硅、氮化硅、应变硅、绝缘体上硅、碳掺杂氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃和蓝宝石中的一者或多者制成。在又进一步实施例中，基板可由诸如元素金属、金属合金和金属氮化物之类的一种或多种导电材料、以及其他导电材料制成。在一些实施例中，在无锗层的第一沉积之前，基板可经受预处理操作。示例性预处理操作可包括在第一沉积之前，抛光、蚀刻、还原、羟基化、氮化、退火和烘烤基板中的一者或多者。在额外实施例中，基板预处理操作也可包括在无锗层的第一沉积之前，在基板上形成一个或多个材料层。
在实施例中，一个或多个材料层可包括形成在基板上的半导体层(例如，多晶硅层)。在进一步实施例中，一个或多个层可以可选地包括形成在半导体层上的牺牲层。牺牲层可由相对于相邻层(例如，半导体层与无锗层)可被选择性地移除的材料制成。在又进一步实施例中，一个或多个材料层可包括形成在半导体层上或牺牲层上(如果存在)的润湿层。润湿层可由与无锗层相同的材料形成，但特征在于可以比形成无锗层的沉积速率更小的沉积速率。在实施例中，润湿层可用作有助于无锗层的沉积的成核层。示例性基板可以采用各种形状，诸如圆形、矩形、或方形，并且可具有例如200mm、300mm或450mm的直径、侧边或对角线尺寸。在又更多实施例中，基板预处理操作可进一步包括在基板中形成基板特征。这些基板特征的示例可包括可形成在基板中的阶梯、孔洞、掺杂区、或沟槽、以及其他基板特征中的一者或多者。在仍更多实施例中，基板预处理操作可进一步包括在形成在基板上的一个或多个材料层中形成基板特征。
在一些实施例中，在基板上的无锗层的形成可包括递送沉积前驱物至基板处理区，在基板处理区中沉积前驱物被激活以在基板上形成沉积态(as-deposited)的无锗层。在额外实施例中，沉积前驱物通过供应等离子体功率至前驱物和产生在基板上沉积无锗层的沉积等离子体来激活。沉积态的无锗层可特征在于大于或约20nm、大于或约25nm或更大、大于或约30nm或更大、大于或约35nm或更大、大于或约40nm或更大、大于或约45nm或更大、大于或约50nm或更大、或更大的厚度。
在一些实施例中，无锗层可以是以由含硅沉积前驱物形成的沉积等离子体而形成的含硅层。含硅沉积前驱物的实施例可包括硅烷(SiH4)、二硅烷(Si2H6)和四硅烷(Si4H10)、以及其他含硅前驱物。在一些实施例中，沉积前驱物也可包括一个或多个共前驱物，诸如氢(H2)、氦(He)、氩(Ar)与氮(N2)、以及其他共前驱物。通过含硅沉积前驱物沉积的含硅层的实施例可包括非晶硅层、半结晶硅层、或多晶硅层、其他类型的硅层。沉积态的无锗的硅层的实施例可特征在于小于或约2原子％的锗、小于或约1.5原子％的锗、小于或约1原子％的锗、小于或约0.5原子％的锗、小于或约0.25原子％的锗、小于或约0.1原子％的锗、小于或约0.05原子％的锗、或更少的锗。无锗层中较少的锗增加含锗层相对于无锗层的蚀刻选择性。无锗层中较少的锗也减少在高温退火操作期间在层中形成的含锗晶体的数量与尺寸。带有较少与较小含锗晶体的无锗层可形成为具有较低电阻和较高击穿电压、以及其他特征的半导体器件部件，例如，存储器单元。
在额外实施例中，在基板上形成无锗层的操作406可进一步特征在于维持基板处理区中的等离子体沉积温度。在一些实施例中，在无锗层的形成期间，等离子体处理区可特征在于小于或约450℃、小于或约425℃、小于或约400℃、小于或约375℃、小于或约350℃、小于或约325℃、小于或约300℃、或更低的温度。在实施例中，与在较低温度下形成的层相比，等离子体处理区中的较高温度可形成更致密且蚀刻更慢的无锗层。另一方面，等离子体处理区中的较高温度可增加从相邻含锗层迁移进入正在形成的无锗层的锗的量。通过在无锗层与相邻含锗层之间放置锗阻挡层，本技术的实施例允许在等离子体处理区中在较高温度下形成无锗层，而不会成比例地增加所述层的锗水平。
在本技术的实施例中，方法400可进一步包括在无锗层上形成锗阻挡层411。在一些实施例中，通过将无锗层暴露于与无锗层反应以形成阻挡层的气体或等离子体来形成锗阻挡层。在额外实施例中，可通过将无锗层暴露于在无锗层上沉积阻挡层的沉积气体或等离子体来形成阻挡层。实施例可包括由一种或多种介电材料制成的锗阻挡层的形成，所述一种或多种介电材料诸如氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗、或氮氧化锗、以及其他介电材料。阻挡层可具有小于或约
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或更小的厚度。锗阻挡层可在小于或约5秒、小于或约4秒、小于或约3秒、小于或约2秒、小于或约1秒、或更短的时间内形成。在实施例中，较薄的锗阻挡层创造较少的材料，在形成诸如3D NAND存储器器件之类的半导体器件的处理方法中，孔、通孔、通道等等可蚀刻穿过所述较少的材料。较薄的锗阻挡层也可在较短的时间内形成，这可增加处理效率。经蚀刻阻挡层材料与形成时间的减少乘以在由多组无锗层、锗阻挡层、含锗层和可选的额外阻挡层制成的堆叠层中形成的阻挡层的数量。在一些实施例中，堆叠层可包括大于或约50组这些层。
在一些实施例中，锗阻挡层可包括氧化硅，所述氧化硅可通过下方硅层暴露于氧化等离子体来形成。在实施例中，硅层可暴露于氧化等离子体达小于或约5秒。在进一步实施例中，氧化等离子体可由包括氧(O2)气体的氧化前驱物产生。在又进一步实施例中，氧化前驱物可包括臭氧(O3)、水(H2O)、与一氧化二氮(N2O)中的一者或多者。在又进一步实施例中，氧化前驱物可包括一个或多个共前驱物，诸如氦或氩，以及其他共前驱物。氧化前驱物可递送至基板处理腔室的基板处理区，其中所述腔室可特征在于在阻挡层的形成期间的大于或约5托的压力。通过递送等离子体功率至基板处理腔室的基板处理区中的氧化前驱物可产生氧化等离子体。在一些实施例中，递送至氧化前驱物的等离子体功率可以是小于或约1000瓦、小于或约750瓦、小于或约500瓦、小于或约400瓦、小于或约300瓦、或更小。在额外实施例中，在锗阻挡层的形成期间，等离子体处理区可特征在于小于或约500℃、小于或约450℃、小于或约425℃、小于或约400℃、小于或约375℃、小于或约350℃、小于或约325℃、小于或约300℃、或更低的温度。
在额外实施例中，锗阻挡层可包括氮化硅，所述氮化硅可通过下方硅层暴露于含氮等离子体来形成。在进一步实施例中，含氮等离子体可以是无氧的。在实施例中，硅层可暴露于含氮等离子体达小于或约5秒。在又进一步实施例中，含氮等离子体可由包括氮(N2)气体的含氮前驱物产生。在又进一步实施例中，含氮前驱物可包括氮(N2)与氢(H2)的组合、和氨(NH3)、以及其他含氮前驱物中的一者或多者。在又进一步实施例中，含氮前驱物可包括一个或多个共前驱物，诸如氦或氩，以及其他共前驱物。含氮前驱物可递送至基板处理腔室的基板处理区，其中所述腔室可特征在于在氮化硅阻挡层的形成期间的大于或约5托的压力。可通过递送等离子体功率至基板处理腔室的基板处理区中的含氮前驱物来产生含氮等离子体。在一些实施例中，递送至含氮前驱物的等离子体功率可以是小于或约1000瓦、小于或约750瓦、小于或约500瓦、小于或约400瓦、小于或约300瓦、或更小。在额外实施例中，在锗阻挡层的形成期间，等离子体处理区可特征在于小于或约500℃、小于或约450℃、小于或约425℃、小于或约400℃、小于或约375℃、小于或约350℃、小于或约325℃、小于或约300℃、或更低的温度。
在一些实施例中，沉积态的锗阻挡层为无锗的，并且减少或防止在处理操作期间锗进入无锗层的迁移，所述处理操作诸如炉退火或快速热退火、以及将基板的温度提高至大于或约500℃的其他操作。减少的锗迁移维持无锗层与相邻含锗层之间的蚀刻选择性。层之间的高蚀刻选择性允许在制造诸如3D NAND器件之类的存储器器件中，在间隔开的存储器单元的形成期间，从无锗层更快速且更精确地移除含锗层。无锗层中减少的锗迁移也造成较少的含锗晶体形成在那些层中。这些晶体在无锗层中创造缺陷，所述缺陷会损害器件性能，诸如导致由无锗层制成的存储器单元的降低的击穿电压。
在本技术的实施例中，方法400可进一步包括在锗阻挡层上形成含锗层416。在一些实施例中，含锗层可以由诸如锗烷(GeH4)之类的含锗沉积前驱物形成的沉积等离子体形成。在额外实施例中，含锗沉积前驱物可与含硅沉积前驱物结合，所述含硅沉积前驱物诸如硅烷(SiH4)、二硅烷(Si2H6)、与四硅烷(Si4H10)、以及其他含硅前驱物。在这些实施例中，所沉积的含锗层可以是硅锗(SiGe)层，其中在沉积态SiGe层中的锗的量可以是大于或约4原子％、大于或约5原子％、大于或约10原子％、大于或约15原子％、大于或约20原子％、大于或约25原子％、大于或约30原子％、大于或约35原子％、大于或约40原子％、或更大。在额外实施例中，含锗前驱物可包括一个或多个共前驱物，诸如氢(H2)、氦(He)、氩(Ar)和氮(N2)、以及其他共前驱物。
在本技术的一些实施例中，方法400可以可选地包括在含锗层上形成额外阻挡层421。额外阻挡层可阻挡锗从含锗层迁移到相邻无锗层。在一些实施例中，可通过将含锗层暴露于与含锗层反应以形成阻挡层的气体或等离子体来形成额外阻挡层。在额外实施例中，可通过将含锗层暴露于在含锗层上沉积额外阻挡层的沉积气体或等离子体来形成额外阻挡层。实施例可包括由一种或多种介电材料制成的额外阻挡层的形成，所述一种或多种介电材料诸如氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗、或氮氧化锗、以及其他介电材料。额外阻挡层可具有小于或约
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或更小的厚度。额外阻挡层可在小于或约5秒、小于或约4秒、小于或约3秒、小于或约2秒、小于或约1秒、或更短的时间内形成。
在一些实施例中，方法400可包括形成无锗层、锗阻挡层、含锗层、以及可选的额外阻挡层的两个或更多个循环，以在基板上制造层堆叠。在额外实施例中，方法400可包括大于或约50个循环、大于或约100个循环、大于或约150个循环、大于或约200个循环、大于或约250个循环、大于或约300个循环、或更多个循环以在基板上制造层堆叠。在进一步实施例中，无锗层可以是硅层，锗阻挡层与额外层可以是氧化硅层，并且含锗层可以是硅锗层。在这些实施例中，层堆叠可由两对或更多对Si与SiGe层制成。例如，层堆叠可由大于或约50对Si与SiGe层制成。
在本技术的实施例中，方法400也可包括退火基板426，所述基板具有至少一对无锗层与含锗层，其中锗阻挡层定位在所述层之间。在一些实施例中，退火可表征为快速热退火。在额外实施例中，退火可表征为炉退火。在实施例中，退火温度可以是大于或约800℃、大于或约850℃、大于或约900℃、大于或约950℃、大于或约1000℃、大于或约1050℃、或更高。在炉退火的实施例中，退火时间可以是大于或约30分钟、大于或约1小时、大于或约2小时、或更长。在快速热退火的实施例中，退火时间可以是小于或约10分钟、小于或约5分钟、小于或约1分钟、小于或约30秒、或更短。
在一些实施例中，退火操作可在具有堆叠层的基板上执行，堆叠层具有两对或更多对的无锗层和含锗层，定位在所述层之间的锗阻挡层，并且可选的额外阻挡层形成在含锗层上。在额外实施例中，堆叠层可包括两对或更多对Si层和SiGe层，其中Si层可以是无锗层，而SiGe层可以是含锗层。在这些实施例中，诸如氧化硅层之类的薄介电层可作为Si层与SiGe层之间的锗阻挡层，并且可作为形成在含锗层上的额外阻挡层。
在实施例中，堆叠层中的介电阻挡层可减缓或防止锗从SiGe层迁移至Si层。例如，在退火操作之后，堆叠层中的至少一个Si层可特征在于锗的量为小于或约2原子％、小于或约1原子％、小于或约0.5原子％、小于或约0.1原子％、或更小。经退火堆叠层的Si层中的低水平的锗减少Si层中的锗结晶的量。在一些实施例中，堆叠层中的经退火Si层可特征在于含锗晶体的重量为小于或约1重量％、小于或约0.5重量％、小于或约0.1重量％、小于或约0.05重量％、或更小。虽然介电阻挡层可减少或消除经退火Si层或层堆叠中的含锗晶体，但介电阻挡层不阻碍Si层中的硅晶体的形成。在一些实施例中，经退火堆叠层中的Si层可特征在于与沉积态非晶Si层相比增加的硅结晶水平。在实施例中，经退火Si层中的一者或多者可表征为多晶硅层或结晶硅层。
还应领会到，介电阻挡层也不防止经退火含锗层中的含锗晶体的形成。在层堆叠包括多对Si与SiGe层的实施例中，含锗层中的锗晶体上不显著降低含锗层相对于Si层的蚀刻选择性，并且在一些实施例中，可增加蚀刻选择性。在实施例中，SiGe层相对于Si层的蚀刻速率比率可以是大于或约10：1、大于或约20：1、大于或约30：1、大于或约40：1、大于或约50：1、或更大。通过减少Si层中的退火后锗的量，介电阻挡层也维持SiGe层相对于Si层的高蚀刻选择性。当Si层与SiGe层之间的锗水平的差异增加时，SiGe层相对于Si层的蚀刻速率比率也可增加。
在实施例中，含锗层相较于无锗层的高蚀刻选择性提供在蚀刻操作之后更快速且更精确的间隔开的无锗层的形成。例如，在3D NAND器件的制造中，SiGe层相对于Si层的较高蚀刻选择性允许在较短时间内且较精确地移除SiGe层以留下间隔开的Si层，以用于形成为存储器单元。在一些实施例中，由移除的SiGe层所留下的空间可被诸如钨之类的导电材料取代，以在3DNAND存储器器件中形成字线。
图5A至图5C示出可以用根据本技术的一些实施例的处理方法制成的示例性半导体结构的剖面图。图5A示出结构500的实施例，结构500包括邻接锗阻挡层504的含锗层502，锗阻挡层504邻接无锗层506。在所示的实施例中，无锗层506还邻接形成在基板层512上的可选的牺牲层508与半导体层510。在一些实施例中，锗阻挡层604可特征在于小于或约
Figure BDA0004112694340000171
的厚度。在额外实施例中，含锗层502可特征在于大于或约20nm的厚度，并且无锗层506可特征在于大于或约20nm的厚度。在进一步实施例中，含锗层502或无锗层606中的至少一者与锗阻挡层504的厚度比率可以是大于或约10：1。含锗层502/无锗层506与锗阻挡层504之间的厚度中的大差异反映出阻挡层504在减少或停止锗从锗层502迁移至无锗层506方面的有效性。在实施例中，有效的锗阻挡层504可特征在于，与缺少锗阻挡层的含锗层/无锗层对相比，在无锗层506中的锗的量的退火后减少是大于或约50原子％、大于或约75原子％、大于或约90原子％、或更大。
在一些实施例中，含锗层502可以是硅锗层(SiGe层)，并且无锗层506可以是硅层(Si层)。在实施例中，含锗层502可以表征为具有大于或约5重量％、大于或约10重量％、大于或约15重量％、大于或约20重量％、大于或约25重量％、大于或约30重量％、大于或约35重量％、大于或约40重量％、或更大的锗的量。在一些实施例中，在退火操作之后，例如，无锗层506可以表征为包括小于或约1.0重量％的锗，并且可以表征为包括小于或约0.5重量％的锗、小于或约0.3重量％的锗、小于或约0.1重量％的锗、小于或约0.07重量％的锗、小于或约0.05重量％的锗、小于或约0.03重量％的锗、小于或约0.01重量％的锗、或更少的锗，并且在一些实施例中所述层可以是基本上或实质上无锗。在实施例中，含锗层502可以是包括锗晶体的经退火层。在进一步实施例中，无锗的硅层506可包括非晶硅、多晶硅和结晶硅中的一者或多者。
在额外实施例中，锗阻挡层504可以是由氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗、与氮氧化锗中的一者或多者制成的介电层。在进一步实施例中，可选的牺牲层508可由比相邻层(例如，无锗层506与半导体层510)更易于被选择性地移除的材料制成。在又进一步实施例中，半导体层510可由多晶硅制成，并且基板层512可由硅、氧化硅、氮化硅、应变硅、绝缘体上硅、碳掺杂氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、与蓝宝石中的一者或多者制成。
图5B示出具有形成在含锗层502上的额外阻挡层514的结构500的实施例。在实施例中，额外阻挡层514可用于减少或防止锗从含锗层502迁移至形成在含锗层502上的额外无锗层(未示出)。在实施例中，额外阻挡层514可形成或沉积在含锗层上，并且可具有小于或约
Figure BDA0004112694340000181
的厚度。在进一步实施例中，额外阻挡层可由诸如氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗、与氮氧化之类的一种或多种材料制成。
图5C示出层堆叠550的实施例，层堆叠550包括由锗阻挡层504a-b分开的含锗层502a-b与无锗层506a-b的层对552a-b。在所示的实施例中，层堆叠550还包括将相邻层对552a-b中的含锗层502a-b从无锗层506a-b分开的额外阻挡层514a-b。在本技术的实施例中，额外层对(未示出)可形成在层对552a-b上。在一些实施例中，层堆叠可包括大于或约50个层对。
在图5A至图5C的器件结构中示出的本技术的实施例可用于形成各种半导体器件，诸如3D NAND存储器器件。无锗层与含锗层之间的锗阻挡层允许所述层被退火而没有显著的锗迁移进入无锗层中，锗迁移会降低在器件的制造中的后续操作期间用于含锗层的移除的蚀刻选择性。低锗迁移也防止在无锗层中大量形成会损害器件性能的含锗晶体。此外，因为要蚀刻的材料较少，锗阻挡层相对于无锗层与含锗层的薄厚度允许更快速、更精确地蚀刻穿过所述层的垂直孔和通道。对于包括大于或约50个层对的层堆叠，材料的累积减少可使得穿过层堆叠的垂直蚀刻显著更快速且更精确。
在前面的说明中，为了解释的目的，已说明许多细节以提供对本技术的各种实施例的理解。然而，对于本领域技术人员将显而易见的是，某些实施例可在没有这些细节中的一些或在具有额外的细节的情况下实践。
已经公开若干实施例，本领域技术人员将认知到，可以在不背离实施例的精神的情况下使用各种修改、变化架构与等效物。此外，并未描述多个众所周知的工艺与元件，以避免不必要地混淆本技术。因此，以上描述不应被视作限制本技术的范围。
当提供值的范围时，应理解，除非上下文另有明确规定，否则在此范围的上限值与下限值之间的每个中间值，直到下限值的单位的最小分数也被具体公开。在阐明范围中的任何阐明值或未阐明中间值与在此阐明范围中的任意其他阐明的值或中间值之间的任意较窄范围也被涵盖。那些较小范围的上限值与下限值可被独立地包括或排除在范围中，并且这两个限值中的任一者、两者都不或两者都被包括在较小范围中的每个范围也被涵盖在本技术内，受限于阐明范围中任何明确地排除的限值。在阐明范围包括限值中的一者或两者时，排除那些所包括限值中的任一者或两者的范围也被包括。
如在本文与所附权利要求书中使用时，单数形式的“一(a)”、“一(an)”与“所述”包括复数指代，除非上下文清楚地指明并非如此。因此，例如，对“一前驱物”的指代包括多个此类前驱物，并且对“所述层”的指代包括对一个或多个层及其对本领域技术人员已知的等效物的指代，等等。
而且，当在本说明书与所附权利要求书中使用时，词语“包含(comprise(s))”、“包含(comprising)”、“含有(contain(s))”、“含有(containing)”、“包括(include(s))”与“包括(including)”旨在指明所阐明特征、整数、部件、或操作的存在，但它们不排除一个或多个其他特征、整数、部件、操作、动作、或群组的存在或添加。

Claims (20)

1.一种半导体处理方法，包含以下步骤：
由多对Si与SiGe层形成半导体层堆叠，其中所述多对Si与SiGe层通过以下步骤形成：
形成硅层；
在所述硅层上形成锗阻挡层，其中所述锗阻挡层为小于或约
Figure FDA0004112694330000013
以及
在所述锗阻挡层上形成硅锗层。
2.如权利要求1所述的半导体处理方法，其中所述锗阻挡层包含氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗、或氮氧化锗中的至少一者。
3.如权利要求1所述的半导体处理方法，其中所述锗阻挡层包含氧化硅层，通过将所述硅层暴露于由包含O2的氧化前驱物产生的氧化等离子体来形成所述氧化硅层，并且其中所述硅层暴露于所述氧化等离子体达小于或约5秒。
4.如权利要求1所述的半导体处理方法，其中所述硅锗层包含大于或约5原子％的锗。
5.如权利要求1所述的半导体处理方法，其中所述方法进一步包含以下步骤：在所述硅锗层上形成第二锗阻挡层，其中所述第二锗阻挡层为小于或约
Figure FDA0004112694330000011
Figure FDA0004112694330000012
6.如权利要求1所述的半导体处理方法，其中所述方法进一步包含以下步骤：在大于或约800℃的温度下退火所述半导体层堆叠。
7.如权利要求1所述的半导体处理方法，其中所述方法进一步包含以下步骤：在大于或约1000℃的温度下用快速热退火处理所述半导体层堆叠。
8.如权利要求1所述的半导体处理方法，其中所述半导体层堆叠具有大于或约50对Si与SiGe层。
9.一种半导体处理方法，包含以下步骤：
在基板上形成硅层；
将所述硅层暴露于由包含O2的氧化前驱物产生的氧化等离子体，其中所述硅层暴露于所述氧化等离子体达小于或约5秒，并且其中所述暴露步骤在所述硅层上形成氧化硅层；
在所述氧化硅层上沉积硅锗层；以及
在大于或约800℃的温度下退火含有所述硅锗层的所述基板。
10.如权利要求9所述的半导体处理方法，其中所述氧化前驱物进一步包含氩。
11.如权利要求9所述的半导体处理方法，其中等离子体功率递送至所述氧化前驱物以产生所述氧化等离子体，并且其中递送至所述氧化前驱物的所述等离子体功率是小于或约500瓦。
12.如权利要求9所述的半导体处理方法，其中所述氧化等离子体产生在固持所述基板的基板处理腔室中，并且其中所述基板处理腔室的特征在于在所述氧化等离子体的所述产生步骤期间的大于或约5托的压力。
13.如权利要求9所述的半导体处理方法，其中所述氧化硅层的特征在于小于或约
Figure FDA0004112694330000021
的厚度。
14.一种半导体结构，包含：
硅锗层；
锗阻挡层，其中所述锗阻挡层的特征在于小于或约
Figure FDA0004112694330000031
的厚度；以及
硅层，其中所述锗阻挡层直接接触所述硅层与所述硅锗层，并且所述锗阻挡层定位在所述硅层与所述硅锗层之间，并且其中所述硅层的特征在于小于或约0.1重量％的锗。
15.如权利要求14所述的半导体结构，其中所述硅层中的小于或约0.1重量％的锗包含结晶锗。
16.如权利要求14所述的半导体结构，其中所述结构进一步包含第二锗阻挡层，所述第二锗阻挡层接触所述硅锗层，其中所述第二锗阻挡层为小于或约
Figure FDA0004112694330000032
17.如权利要求14所述的半导体结构，其中所述硅锗层与所述硅层中的至少一者的特征在于大于或约20nm的厚度。
18.如权利要求14所述的半导体结构，其中所述锗阻挡层包含氧化硅。
19.如权利要求14所述的半导体结构，其中所述硅锗层的特征在于大于或约5原子％的锗。
20.如权利要求14所述的半导体结构，其中所述硅层包含结晶硅。
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