TW202226334A - 用於鍺之擴散屏障 - Google Patents

用於鍺之擴散屏障 Download PDF

Info

Publication number
TW202226334A
TW202226334A TW110130077A TW110130077A TW202226334A TW 202226334 A TW202226334 A TW 202226334A TW 110130077 A TW110130077 A TW 110130077A TW 110130077 A TW110130077 A TW 110130077A TW 202226334 A TW202226334 A TW 202226334A
Authority
TW
Taiwan
Prior art keywords
germanium
layer
silicon
less
semiconductor
Prior art date
Application number
TW110130077A
Other languages
English (en)
Other versions
TWI823128B (zh
Inventor
王慧圓
蘇史密辛哈 羅伊
越澤武仁
波 戚
亞伯希吉特巴蘇 馬禮克
尼汀Ｋ 英格爾
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202226334A publication Critical patent/TW202226334A/zh
Application granted granted Critical
Publication of TWI823128B publication Critical patent/TWI823128B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02562—Tellurides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明的實例包括形成用於在半導體結構中的鍺的擴散屏障的半導體處理方法。此方法可包括形成多個Si與SiGe層對的半導體層堆疊。可藉由形成矽層，然後形成矽層的鍺屏障層來成多個Si與SiGe層對。在一些實施例中，鍺屏障層可為小於或約20 Å。矽鍺層可形成在鍺屏障層上，以完成Si與SiGe層對的形成。在一些實施例中，矽層可為非晶矽層，而SiGe層可藉由大於或約5原子%的鍺為特徵。本發明的實例也包括半導體結構，此半導體結構包括矽鍺層、鍺屏障層、及矽層。

Description

用於鍺之擴散屏障
本案請求2020年8月27日提出的標題為「用於鍺之擴散屏障(DIFFUSION BARRIERS FOR GERMANIUM)」之美國專利申請案第17/004,262號之優先權權益，其以參照全文的方式併入本文。
本發明關於用於半導體處理的方法及系統。更具體地，本發明關於生產在半導體結構中用於鍺的擴散屏障的系統與方法。
藉由在基板表面上生產複雜地圖案化的材料層的處理而得以製造積體電路。在基板上生產圖案化材料需要用於形成與移除材料的受控方法。隨著裝置尺寸持續縮小，膜特性會造成更大的影響於裝置效能。用以形成材料層的材料可影響所生產的裝置的可操作特性。隨著材料厚度持續縮小，膜的剛沉積(as-deposited)特性會具有更大的影響於裝置效能。
因此，有著對於可用以生產高品質裝置與結構的改良系統與方法的需求。這些與其他的需求由本發明所滿足。
本發明的實施例包括形成用於基板上的鍺的擴散屏障的半導體處理方法。這些擴散屏障防止鍺遷移出含鍺層(例如，矽鍺(SiGe)層)進入相鄰層(例如，矽(Si)層)，鍺在相鄰層中於退火操作期間會形成不期望的晶體。本發明可用以製造諸如3D NAND裝置的半導體裝置，包括操作以形成與退火多個Si與SiGe層對，帶有在經退火層中來自鍺結晶的較少缺陷。在一些實施例中，此方法可包括由Si與SiGe層對形成的半導體層堆疊。可藉由形成矽層，然後形成矽層的鍺屏障層來形成Si與SiGe層對。在一些實施例中，鍺屏障層可小於或約20 Å。矽鍺層可形成在鍺屏障層上以完成Si與SiGe層對的形成。在一些實施例中，矽層可為非晶矽層，及SiGe層可以大於或約5原子%的鍺為特徵。
在範例實施例中，鍺屏障層可由諸如氧化矽、氮化矽、氮氧化矽、氧化鍺、氮化鍺、或氮氧化鍺的一或多種材料所製成。在一些實施例中，鍺屏障層可為氧化矽層，藉由將矽層暴露至由包含分子氧(O 2)的氧化前驅物所產生的氧化電漿來形成氧化矽層。在額外實施例中，氧化前驅物可包括臭氧(O 3)、水(H 2O)、及一氧化二氮(N 2O)中的一或多者。矽層可暴露至氧化電漿持續小於或約5秒，以形成作用為鍺屏障層的氧化矽層。在一些實施例中，在另一Si與SiGe層對形成之前，第二鍺屏障層可形成在SiGe層上。在這些實施例中，鍺屏障層形成在半導體層堆疊中的每個Si層與SiGe層之間。在一些實施例中，半導體層堆疊可具有大於或約50個Si與SiGe層對。
在額外範例實施例中，鍺屏障層可為氮化矽層，藉由將矽層暴露至由含氮前驅物所產生的含氮電漿來形成氮化矽層。在實施例中，含氮前驅物可包括分子氮(N 2)、N 2與H 2的組合、及氨(NH 3)、除此之外的含氮前驅物中的一或多者。在額外實施例中，含氮前驅物可為無氧的。
形成在半導體層堆疊中的鍺擴散屏障減緩在退火操作期間的鍺原子從SiGe層遷移進入Si層。在一些實施例中，這些退火操作可包括將半導體層堆疊暴露至大於或約800°C的溫度。退火操作的範例實施例可包括快速熱退火，快速熱退火快速地加熱半導體層堆疊至大於或約1000°C的溫度。
本發明的實施例也可包括在基板上形成矽層及將矽層暴露至氧化電漿的半導體處理方法。氧化電漿可由含O 2的氧前驅物所產生，氧前驅物處理矽層持續小於或約5秒以在暴露的矽層上形成氧化矽層。在一些實施例中，氧化矽層以小於或約20 Å的厚度為特徵。此方法可進一步包括在氧化矽層上沉積矽鍺層。含有矽鍺層的基板可在大於或約800°C的溫度退火。
在範例實施例中，含O 2的氧前驅物可遞送至固持基板的基板處理腔室，及此腔室可以在氧化電漿的產生期間之大於或約5托的壓力為特徵。在一些實施例中，小於或約500瓦的電漿功率可遞送至含O 2的氧前驅物以產生氧化電漿。在進一步實施例中，含O 2的氧前驅物可包括諸如氬的額外氣體。
本發明的實施例進一步包括半導體結構。在一些實施例中，半導體結構可包括矽鍺層、鍺屏障層、及矽層。鍺屏障層可直接接觸矽層與矽鍺層，且可以小於或約20 Å的厚度為特徵。在一些實施例中，鍺屏障層可為氧化矽層。矽層可以小於或約0.01重量%的鍺為特徵，及在一些實施例中，存在於矽層中的鍺可包括結晶鍺。
在半導體結構的範例實施例中，矽鍺層可以大於或約5原子%的鍺為特徵，及矽層可包括結晶矽。在額外實施例中，矽鍺層與矽層中的至少一者以大於或約20 nm的厚度為特徵。在進一步範例實施例中，半導體結構可包括半導體層堆疊，半導體層堆疊以藉由鍺屏障層所分開的矽層與矽鍺層的Si與SiGe層對為特徵。在一些的這些實施例中，第二鍺屏障層可接觸矽鍺層。在範例實施例中，半導體結構可包括具有大於或約50個Si與SiGe層對的半導體層堆疊。
本發明相較於缺少在Si與SiGe層之間的鍺屏障層的半導體處理方法與結構可提供許多益處。鍺屏障層可減少或防止鍺從SiGe層遷移至Si層。減少數量的進入Si層的鍺遷移維持在像是3D NAND裝置中形成Si記憶體通道的製造處理中，用於移除Si層之間的SiGe層的高位準的蝕刻選擇性。Si層中的減少鍺遷移也造成較少的含鍺晶體形成在Si層中。這些晶體在Si層中創造會傷害裝置效能的缺陷，諸如致使對於由Si層所製成的記憶體單元的降低的崩潰電壓。這些與其他的實施例，及它們的許多優點及特徵，結合之後的說明書與隨附圖式而被更詳細地說明。
本發明包括半導體處理系統、方法、及結構，其形成在半導體材料的兩個相鄰層之間用於鍺的屏障層，半導體材料的兩個相鄰層中的一者包括鍺。本發明的實施例解決鍺從諸如矽鍺層的含鍺層遷移至諸如矽層之不以鍺來形成的相鄰層的問題。當層經受諸如快速熱退火的熱處理時，滲透相鄰層的鍺通常形成鍺晶體。鍺晶體在這些先前的無鍺層中創造缺陷，缺陷會降低包括此等層的半導體裝置的效能。例如，經退火矽層中的鍺晶體可增加此層的導電度，要求以此層所製成的半導體裝置具有更高的操作電壓及更多的熱產生。鍺晶體污染也會降低半導體裝置的崩潰電壓，造成對於記憶體儲存應用之更高的電荷漏洩率及更不佳的效能。因此，在許多習知技術中，意欲為無鍺的層事實上會包括超過1.0%的鍺污染。
降低相鄰層中的鍺位準的一種習知方法是減少含鍺層中的鍺含量。例如，當含鍺層為SiGe層時，減少此層中的鍺對矽的莫耳或重量比率可造成對於相鄰層的較少鍺遷移。然而，減少Ge對Si的莫耳或重量比率也降低SiGe層相對於相鄰層(例如，Si層)的蝕刻選擇性。在像是3D NAND的裝置結構中，在以諸如氧化矽與氮化矽的交替層的習知材料所製成的材料上方繼續這些材料，相較於相鄰Si層之SiGe層的選擇性移除已經是主要驅動機制。因此，在SiGe層中減少Ge對Si的莫耳或重量比率使得這些材料更難以作為3D NAND製造中習知SiO/SiN層的替代物。
減少相鄰層中的鍺位準的另一種習知方法為增加相鄰層的厚度，所以滲透的鍺在此層中濃度較低。例如，相鄰Si層可製造得更厚以降低由SiGe層遷移的此等Si層中的鍺的濃度。然而，增加Si層的厚度也會增加它們的沉積時間及用於諸如蝕刻穿過此等層的觸點孔洞的半導體特徵的時間。對於諸如可包括數以百計的Si層的3D NAND裝置的裝置結構，即使小量的增加Si層的厚度也會造成對於層堆疊的形成與蝕刻時間的較大的增加。
本發明解決這些問題及除此之外的其他問題，藉由提供半導體處理系統、方法、及結構，其形成用於鍺的薄屏障層，以減少或防止鍺遷移至初始形成為無鍺的相鄰層。在一些實施例中，鍺屏障層可形成為小於或約20 Å厚的含矽或含鍺介電層。已經發現到此低厚度的屏障層有效地減少或防止鍺遷移進入相鄰層。由於屏障層的此厚度，它們可在短的時間期間中沉積，諸如小於或約5秒。它們也添加相對小的厚度至可包括大於或約50對的含鍺層與初始形成為無鍺的相鄰層的層堆疊。本發明在一些實施例中容許Si與SiGe層堆疊的更快與更薄的形成，帶有對於諸如3D NAND裝置形成之應用的更少退火後缺陷。
雖然剩餘的說明書將例行地識別利用所揭示的技術之特定沉積處理，但將輕易地理解到此系統與方法同樣地可應用於可發生在所說明的腔室或任何其他腔室中的其他沉積與處理製程。因此，本發明不應當作如此侷限於單獨地以這些特定沉積處理或腔室而使用。在說明根據本發明的實施例的此系統的額外變化與調整之前，本說明書將論述一種可能的系統與腔室，其可用以執行根據本發明的一些實施例的處理方法。
第1圖顯示根據實施例之沉積、蝕刻、烘烤、及固化腔室之半導體處理系統100的一實施例的頂部平面視圖。在此圖示中，一對的前開式晶圓傳送盒102供給各種尺寸的基板，基板藉由機器臂104接收，及在放置進入定位在串列區段109a-c中的基板處理腔室108a-f的一者之前，被放置進入低壓固持區域106。第二機器臂110可用以將基板晶圓從固持區域106傳送至基板處理腔室108a-f及返回固持區域106。每個基板處理腔室108a-f可被配備以執行若干基板處理操作，除了包括本文所述的半導體材料的堆疊的形成之外，還包括電漿增強化學氣相沉積、原子層沉積、物理氣相沉積、蝕刻、預清洗、除氣、定向、及其他基板處理，包括退火、等等。
基板處理腔室108a-f可包括一或多個系統部件，用以沉積、形成、退火、及/或蝕刻基板上的含矽層(例如，Si層)與含鍺層(例如，SiGe層)。在一種組態中，兩對的處理腔室，例如，108c-d與108e-f，可用以在基板上沉積含矽與含矽鍺材料，也在每個含矽層與含鍺層之間形成鍺屏障層。第三對的處理腔室，例如，108a-b，可用以退火與蝕刻經沉積/形成的層。在另一種組態中，所有的三對的腔室，例如，108a-f，可設置用以半導體層堆疊的基板沉積，半導體層堆疊以藉由鍺屏障層分開的交替Si層與SiGe層為特徵。所說明的處理中的任一者或多者可執行在與顯示在不同實施例中的製造系統分開的腔室中。將領會到系統100可構思出用於層的沉積、形成、退火、及蝕刻腔室的額外組態。
第2A與2B圖顯示根據本發明的一些實施例之範例半導體處理系統232與280的圖解剖面視圖。此等圖示可繪示併入本發明的一或多個態樣的系統的概觀，及/或此系統可被明確地設置以執行根據本發明的實施例的一或多個操作。系統232與280的額外細節及執行的方法將在之後進一步說明。根據本發明的一些實施例，系統232與280可用以形成一對或多對的藉由鍺屏障層分開的含矽層(例如，Si層)與含鍺層(例如，SiGe層)，然而將理解到此方法可同樣地執行在其中可發生層形成的任何系統中。
現在參照第2A圖，半導體處理系統232包括半導體處理腔室200，半導體處理腔室200可包括界定基板處理區226的頂壁224、側壁201與底壁222。氣體分配盤230與控制器210可耦接至處理腔室200。基板支撐組件246可提供在處理腔室200的基板處理區226中。
基板支撐組件246可包括藉由桿260支撐的靜電吸盤250。靜電吸盤250可由鋁、陶瓷、及諸如不鏽鋼的其他合適材料所製造。靜電吸盤250使用位移機構(未示出)在處理腔室200內可在垂直方向上移動。諸如熱電偶的溫度感測器272可嵌入靜電吸盤250以監測靜電吸盤250的溫度。測量的溫度可被控制器210使用，以控制供應至加熱器元件270的功率，以將基板維持在期望溫度。
真空泵202可耦接至形成在處理腔室200的底部中的埠。真空泵202可用以維持處理腔室200中的期望氣體壓力。真空泵202也從處理腔室200排空處理後氣體及處理的副產物。
具有複數個孔228的氣體分配組件220可安置在靜電吸盤250之上的處理腔室200的頂部上。氣體分配組件220的孔228用以引導諸如沉積前驅物或氧化前驅物的處理氣體進入處理腔室200。孔228可具有不同尺寸、數目、分佈、形狀、設計、及直徑，以促進用於不同的處理要求的各種處理氣體的流動。氣體分配組件220連接至氣體分配盤230，氣體分配盤230容許在處理期間各種氣體流動至處理容積226。電漿由離開氣體分配組件220的處理氣體混合物所形成，以增進處理氣體的熱分解及/或離子化，造成在位於靜電吸盤250上的基板290的頂表面291上的材料的沉積或形成。
氣體分配組件220與靜電吸盤250可形成處理容積226中一對的間隔開的電極。一或多個RF電源240透過匹配網路238(其為任選的)提供偏壓電位至氣體分配組件220，以促進氣體分配組件220與靜電吸盤250之間的電漿形成。或者，RF電源240與匹配網路238可耦接至氣體分配組件220、靜電吸盤250，或耦接至氣體分配組件220與靜電吸盤250兩者，或耦接至安置在處理腔室200外部的天線(未示出)。在一些實施例中，RF電源240可產生功率為頻率大於或約100 KHz、大於或約500 KHz、大於或約1MHz、大於或約10 MHz、大於或約20 MHz、大於或約50 MHz、大於或約100 MHz、除此之外的其他頻率範圍。藉由RF電源240產生的功率的頻率的具體實例包括350 KHz、2 MHz、13.56 MHz、27 MHz、40 MHz、60 MHz、100 MHz、與162 MHz、除此之外的其他頻率。
控制器210包括中央處理器(CPU)212、記憶體216、與支持電路214，用以控制處理序列及調節來自氣體分配盤230的氣流。CPU 212可為任何形式的可使用在工業設定中的通用電腦處理器。軟體常式可儲存在記憶體216中，諸如隨機存取記憶體、唯讀記憶體、軟碟、或硬碟機、或其他形式的數位儲存。支持電路214耦接至CPU 212及可包括快取、時鐘電路、輸入/輸出系統、電源、偶類似物。控制器210與基板處理系統232的各種部件之間的雙向通訊透過集合地稱作信號匯流排218的許多信號電纜而處理，一些的信號匯流排218繪示在第2A圖中。
第2B圖描繪可用於實施本文所述的實施例的另一個基板處理系統280的圖解剖面視圖。基板處理系統280類似於第2A圖的基板處理系統232，除了基板處理系統280設置以從氣體分配盤230經由側壁201將處理氣體徑向地流動跨越基板290的頂表面291。此外，描繪在第2A圖中的氣體分配組件220被電極282取代。電極282可設置用於第二電子產生。在一實施例中，電極282是含矽電極。
第3圖描繪可使用在系統的實施例中的基板支撐組件346的圖解剖面視圖。基板支撐組件346可包括靜電吸盤350，靜電吸盤350可包括適用於控制在靜電吸盤350的上表面392上支撐的基板390的溫度的加熱器元件370。加熱器元件370可嵌入靜電吸盤350。藉由從加熱器電源306施加電流至加熱器元件370，可電阻地加熱靜電吸盤350。加熱器電源306可透過RF濾波器316耦接以從RF能量保護加熱器電源306。藉由控制器310調節從加熱器電源306供給的電流，以控制加熱器元件370產生的熱，因而將基板390與靜電吸盤350在膜沉積期間維持於實質上定溫。可調整供給的電流以在沉積、氧化、及/或熱退火操作期間選擇性控制靜電吸盤350的溫度為大於或約100 °C。
在一些實施例中，靜電吸盤350包括吸附電極410，吸附電極410可為導電材料的網格。吸附電極410可嵌入靜電吸盤350。吸附電極410耦接至吸附電源412，當施加能量時，吸附電極410靜電地將基板390夾持於靜電吸盤350的上表面392。
吸附電極310可設置作為單極或雙極電極，或具有另一種合適佈置。吸附電極410可透過RF濾波器414耦接至吸附電源412，吸附電源412提供直流(DC)功率以靜電地將基板390固定於靜電吸盤350的上表面392。RF濾波器414防止用以在處理腔室內形成電漿的RF功率損害電子設備。靜電吸盤350可由諸如AlN或Al 2O 3的陶瓷材料所製造。
功率施加系統420耦接至基板支撐組件346。功率施加系統420可包括加熱器電源306、吸附電源412、第一射頻(RF)電源430、及第二RF電源440。功率施加系統420的實施例可額外地包括控制器310與感測器裝置450，感測器裝置450與控制器310及第一RF電源430與第二RF電源440兩者通訊。藉由來自第一RF電源430與第二RF電源440的RF電源的施加，控制器310也可用以控制來自處理氣體的電漿，以在基板390上沉積材料層。
如上所述，靜電吸盤350包括吸附電極410，吸附電極410在一態樣中可作用以吸附基板390，同時也作用為第一RF電極。靜電吸盤350也可包括第二RF電極460，及與吸附電極410一起可施加RF功率以調整電漿。第一RF電源430可耦接至第二RF電極460，而第二RF電源440可耦接至吸附電極410。第一匹配網路與第二匹配網路可被提供分別用於第一RF電源430與第二RF電源440。第二RF電極460可為導電材料的固體金屬板或導電材料的網格。
第一RF電源430與第二RF電源440可產生相同頻率或不同頻率的功率。在一些實施例中，第一RF電源430與第二RF電源440的一者或兩者可獨立地產生功率為頻率大於或約100 KHz、大於或約500 KHz、大於或約1MHz、大於或約10 MHz、大於或約20 MHz、大於或約50 MHz、大於或約100 MHz、除此之外的頻率範圍。RF功率電源430、440所獨立地產生的功率的頻率的具體實例包括350 KHz、2 MHz、13.56 MHz、27 MHz、40 MHz、60 MHz、100 MHz、及162 MHz，除此之外的頻率。來自第一RF電源430與第二RF電源440的一者或兩者的RF功率可變動以調整電漿。
第4圖顯示根據本發明的一些實施例之處理方法400中的範例操作。在一些實施例中，方法400可包括在基板上形成層堆疊。層堆疊可包括藉由鍺屏障層分開的無鍺層與含鍺層的交替層對。在一些實施例中，交替層對的數目可為大於或約50個層對。形成在基板上的層堆疊的實施例可用以製造諸如3D NAND裝置的記憶體裝置。層堆疊中無鍺層與含鍺層的交替層對之間的鍺屏障層減少或防止由於諸如交替層對中一或多者的退火或完全形成的層堆疊的退火的處理操作的結果之無鍺層中的鍺晶體成長。無鍺層中的鍺晶體的減少或消除增加層的導電性，除此之外改善裝置效能。
處理方法400可執行在各種處理腔室中，包括上述的處理系統232、280、及118。在所述方法操作的起始之前，方法400可包括一或多個操作，包括前段處理、沉積、蝕刻、拋光、清洗、或可在所述操作之前執行的任何其他操作。此方法可包括圖示中所表示的若干任選的操作，任選的操作可為或可不為明確地與根據本發明的方法相關聯。例如，說明許多的操作以提供半導體處理的更廣闊範疇，但對於技術並非關鍵的，或可藉由將在之後進一步論述的替代方法來執行。
方法400可包含任選的操作以發展半導體結構至特定製造操作。雖然在一些實施例中的方法400可執行在基底結構上，但在一些實施例中，可在其他材料形成或移除操作之後執行此方法。例如，可執行任意數目的沉積、形成、或移除操作以在基板上產生任意數目的結構特徵。產生下方結構的操作可執行在其中可執行方法400的多個部分的相同腔室中，及一或多個操作也可執行在如其中可執行方法400的操作的腔室的類似平台上的一或多個腔室中，或在其他平台上的一或多個腔室中。
方法400可包括在形成上形成無鍺層的操作406。基板可定位在基板處理腔室的基板處理區中。在實施例中，基板為半導體晶圖。在進一步實施例中，基板可由矽、氧化矽、氮化矽、應變矽、絕緣體上矽、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、及藍寶石中的一或多者所製成。在又進一步實施例中，基板可由諸如元素金屬、金屬合金、及金屬氮化物的導電材料、除此之外的導電材料中的一或多者所製成。在一些實施例中，在無鍺層的第一沉積之前，基板可經受預處理操作。範例預處理操作可包括在第一沉積之前的拋光、蝕刻、還原、羥基化、氮化、退火、及烘烤基板中的一或多者。在額外實施例中，基板預處理操作也可包括在無鍺層的第一沉積之前，在基板上形成一或多個材料層。
在實施例中，一或多個材料層可包括形成在基板上的半導體層(例如，多晶矽層)。在進一步實施例中，一或多個層可任選地包括形成在半導體層上的犧牲層。犧牲層可由相較於相鄰層(例如，半導體層與無鍺層)會被選擇性移除的材料所製成。在又進一步實施例中，一或多個材料層可包括形成在半導體層上或犧牲層上(若存在)任一者的潤濕層。潤濕層可由與無鍺層相同的材料所形成，但藉由會小於形成無鍺層的沉積速率的沉積速率為特徵。在實施例中，潤濕層可作為助於無鍺層的沉積的成核層。範例基板可為各種形狀，諸如圓形、矩形、或方形，及可具有在直徑、側邊、或對角線上的各種尺寸，例如，200 mm、300 mm、或450 mm。在又更多實施例中，基板預處理操作可進一步包括在基板中形成基板特徵。這些基板特徵的實例可包括可形成在基板中的階梯、孔洞、摻雜區、或溝槽、除此之外的基板特徵中的一或多者。在還有更多的實施例中，基板預處理操作可進一步包括在形成在基板上的一或多個材料層中形成基板特徵。
在一些實施例中，在基板上的無鍺層的形成可包括遞送沉積前驅物至基板處理區，在基板處理區中沉積前驅物被活化以在基板上形成剛沉積(as-deposited)的無鍺層。在額外實施例中，沉積前驅物藉由供給電漿功率至前驅物及產生在基板上沉積無鍺層的沉積電漿而可被活化。剛沉積的無鍺層可藉由大於或約20 nm、大於或約25 nm或更大、大於或約30 nm或更大、大於或約35 nm或更大、大於或約40 nm或更大、大於或約45 nm或更大、大於或約50 nm或更大、或更大的厚度為特徵。
在一些實施例中，無鍺層可為以由含矽沉積前驅物所形成的沉積電漿而形成的含矽層。含矽沉積前驅物的實施例可包括矽烷(SiH 4)、二矽烷(Si 2H 6)、及四矽烷(Si 4H 10)、除此之外的含矽前驅物。在一些實施例中，沉積前驅物也可包括一或多個共前驅物，諸如氫(H 2)、氦(He)、氬(Ar)、與氮(N 2)、除此之外的共前驅物。藉由含矽沉積前驅物所沉積的含矽層的實施例可包括非晶矽層、半結晶矽層、或多晶矽層、除此之外類型的矽層。剛沉積之無鍺的矽層的實施例可藉由小於或約2原子%的鍺、小於或約1.5原子%的鍺、小於或約1原子%的鍺、小於或約0.5原子%的鍺、小於或約0.25原子%的鍺、小於或約0.1原子%的鍺、小於或約0.05原子%的鍺、或更少的鍺為特徵。無鍺層中較少的鍺增加含鍺層相較於無鍺層的蝕刻選擇性。無鍺層中較少的鍺也減少在高溫退火操作期間在層中形成的含鍺晶體的數目與尺寸。帶有較少與較小含鍺晶體的無鍺層可形成為半導體裝置部件，例如，記憶體單元，帶有較低電阻及較高崩潰電壓、除此之外的特徵。
在額外實施例中，在基板上形成無鍺層的操作406可進一步藉由維持基板處理區中的電漿沉積溫度為特徵。在一些實施例中，在無鍺層的形成期間，電漿處理區可藉由小於或約450°C、小於或約425°C、小於或約400°C、小於或約375°C、小於或約350°C、小於或約325°C、小於或約300°C、或更小的溫度為特徵。在實施例中，電漿處理區中的較高溫度相較於在較低溫度所形成的層，會形成更密實及更慢蝕刻的無鍺層。另一方面，電漿處理區中的較高溫度會增加從相鄰含鍺層遷移進入形成的無鍺層的鍺的含量。藉由在無鍺層與相鄰含鍺層之間放置鍺屏障層，本發明的實施例容許在電漿處理區中的較高溫度下的無鍺層的形成，而不會成比例地增加此層的鍺位準。
在本發明的實施例中，方法400可進一步包括在無鍺層上形成鍺屏障層411。在一些實施例中，藉由將無鍺層暴露至氣體或電漿而形成鍺屏障層，此氣體或電漿與無鍺層反應以形成屏障層。在額外實施例中，藉由將無鍺層暴露至沉積氣體或電漿而形成屏障層，此沉積氣體或電漿在無鍺層上沉積屏障層。實施例可包括由一或多個介電材料所製成的鍺屏障層的形成，一或多個介電材料諸如氧化矽、氮化矽、氮氧化矽、氧化鍺、氮化鍺、或氮氧化鍺、除此之外的介電材料。屏障層可具有厚度為小於或約20 Å、小於或約17.5 Å、小於或約15 Å、小於或約12.5 Å、小於或約10 Å、或更小。鍺屏障層可形成在小於或約5秒、小於或約4秒、小於或約3秒、小於或約2秒、小於或約1秒、或更小。在實施例中，較薄的鍺屏障層創造較少的材料，在形成諸如3D NAND記憶體裝置的半導體裝置的處理方法中，孔、通孔、通道、等等可蝕刻穿過此較少的材料。較薄的鍺屏障層也可在較少的時間形成，其可增加處理效率。經蝕刻屏障層材料與形成時間中的減少被形成在堆疊層中的屏障層的數目所加乘，此堆疊層由多組的無鍺層、鍺屏障層、含鍺層、及任選地額外的屏障層所製成。在一些實施例中，堆疊層可包括大於或約50組的這些層。
在一些實施例中，鍺屏障層可包括氧化矽，藉由下方矽層暴露至氧化電漿可形成氧化矽。在實施例中，矽層可暴露至氧化電漿持續小於或約5秒。在進一步實施例中，氧化電漿可由包括氧(O 2)氣體的氧化前驅物所產生。在又進一步實施例中，氧化前驅物可包括臭氧(O 3)、水(H 2O)、與一氧化二氮(N 2O)中的一或多者。在又進一步實施例中，氧化前驅物可包括一或多個共前驅物，諸如氦或氬，除此之外的共前驅物。氧化前驅物可遞送至基板處理腔室的基板處理區，其中此腔室可藉由屏障層的形成期間之大於或約5托的壓力為特徵。藉由遞送電漿功率至基板處理腔室的基板處理區中的氧化前驅物可產生氧化電漿。在一些實施例中，遞送至氧化前驅物的電漿功率可小於或約1000瓦、小於或約750瓦、小於或約500瓦、小於或約400瓦、小於或約300瓦、或更小。在額外實施例中，在鍺屏障層的形成期間，電漿處理區可藉由小於或約500°C、小於或約450°C、小於或約425°C、小於或約400°C、小於或約375°C、小於或約350°C、小於或約325°C、小於或約300°C、或更小的溫度為特徵。
在額外實施例中，鍺屏障層可包括氮化矽，藉由下方矽層暴露至含氮電漿可形成氮化矽。在進一步實施例中，含氮電漿可為無氧的。在實施例中，矽層可暴露至含氮電漿持續小於或約5秒。在又進一步實施例中，含氮電漿可由包括氮(N 2)氣體的含氮前驅物所產生。在又進一步實施例中，含氮前驅物可包括氮(N 2)與氫(H 2)的組合、及氨(NH 3)、除此之外的含氮前驅物中的一或多者。在又進一步實施例中，含氮前驅物可包括一或多個共前驅物，諸如氦或氬，除此之外的共前驅物。含氮前驅物可遞送至基板處理腔室的基板處理區，其中此腔室可藉由氮化矽屏障層的形成期間之大於或約5托的壓力為特徵。藉由遞送電漿功率至基板處理腔室的基板處理區中的含氮前驅物可產生含氮電漿。在一些實施例中，遞送至含氮前驅物的電漿功率可小於或約1000瓦、小於或約750瓦、小於或約500瓦、小於或約400瓦、小於或約300瓦、或更小。在額外實施例中，在鍺屏障層的形成期間，電漿處理區可藉由小於或約500°C、小於或約450°C、小於或約425°C、小於或約400°C、小於或約375°C、小於或約350°C、小於或約325°C、小於或約300°C、或更小的溫度為特徵。
在一些實施例中，剛沉積的鍺屏障層為無鍺的，及減少或防止在處理操作期間之鍺進入無鍺層的遷移，此處理操作諸如爐退火或快速熱退火、除此之外之提高基板的溫度至大於或約500°C的操作。減少的鍺遷移維持無鍺層與相鄰含鍺層之間的蝕刻選擇性。層之間的高蝕刻選擇性容許在製造諸如3D NAND裝置的記憶體裝置中，在間隔的記憶體單元的形成期間，從無鍺層更快速及更精確的移除含鍺層。無鍺層中減少的鍺遷移也造成較少的含鍺晶體形成在這些層中。這些晶體在無鍺層中創造缺陷，其會損害裝置效能，諸如對於由無鍺層所製成的記憶體單元致使降低的崩潰電壓。
在本發明的實施例中，方法400可進一步包括在鍺屏障層上形成含鍺層416。在一些實施例中，含鍺層可以由諸如鍺烷(GeH 4)的含鍺沉積前驅物所形成的沉積電漿所形成。在額外實施例中，含鍺沉積前驅物可與含矽沉積前驅物結合，含矽沉積前驅物諸如矽烷(SiH 4)、二矽烷(Si 2H 6)、與四矽烷(Si 4H 10)、除此之外的含矽前驅物。在這些實施例中，經沉積含鍺層可為矽鍺(SiGe)層，帶有在剛沉積SiGe層中的鍺含量可為大於或約4原子%、大於或約5原子%、大於或約10原子%、大於或約15原子%、大於或約20原子%、大於或約25原子%、大於或約30原子%、大於或約35原子%、大於或約40原子%、或更大。在額外實施例中，含鍺前驅物可包括一或多個共前驅物，諸如氫(H 2)、氦(He)、氬(Ar)、及氮(N 2)、除此之外的共前驅物。
在本發明的一些實施例中，方法400可任選地包括在含鍺層上形成額外屏障層421。額外屏障層可阻擋來自含鍺層的鍺遷移至相鄰無鍺層。在一些實施例中，藉由將含鍺層暴露至氣體或電漿可形成額外屏障層，此氣體或電漿與含鍺層反應以形成屏障層。在額外實施例中，藉由將含鍺層暴露至沉積氣體或電漿可形成額外屏障層，此沉積氣體或電漿在含鍺層上沉積額外屏障層。實施例可包括由一或多個介電材料製成的額外屏障層的形成，一或多個介電材料諸如氧化矽、氮化矽、氮氧化矽、氧化鍺、氮化鍺、或氮氧化鍺、除此之外的介電材料。額外屏障層可具有厚度為小於或約20 Å、小於或約17.5 Å、小於或約15 Å、小於或約12.5 Å、小於或約10 Å、或更小。額外屏障層可形成在小於或約5秒、小於或約4秒、小於或約3秒、小於或約2秒、小於或約1秒、或更小。
在一些實施例中，方法400可包括形成無鍺層、鍺屏障層、含鍺層、及任選地額外屏障層的兩個或更多個循環，以在基板上製造層堆疊。在額外實施例中，方法400可包括大於或約50個循環、大於或約100個循環、大於或約150個循環、大於或約200個循環、大於或約250個循環、大於或約300個循環、或更多個循環以在基板上製造層堆疊。在進一步實施例中，無鍺層可為矽層，鍺屏障層與額外層可為氧化矽層，及含鍺層可為矽鍺層。在這些實施例中，層堆疊可由兩對或更多對的Si與SiGe層所製成。例如，層堆疊可由大於或約50對的Si與SiGe層所製成。
在本發明的實施例中，方法400也可包括退火具有帶有定位在層之間的鍺屏障層的至少一對的無鍺層與含鍺層的基板426。在一些實施例中，此退火可以快速熱退火為特徵。在額外實施例中，此退火可以爐退火為特徵。在實施例中，退火溫度可大於或約800°C、大於或約850°C、大於或約900°C、大於或約950°C、大於或約1000°C、大於或約1050°C、或更大。在爐退火的實施例中，退火時間可大於或約30分鐘、大於或約1小時、大於或約2小時、或更大。在快速熱退火的實施例中，退火時間可小於或約10分鐘、小於或約5分鐘、小於或約1分鐘、小於或約30秒、或更小。
在一些實施例中，退火操作可執行在具有堆疊層的基板上，此堆疊層為兩對或更多對的無鍺層及含鍺層，鍺屏障層定位在此等層之間，及任選地額外屏障層形成在含鍺層上。在額外實施例中，堆疊層可包括兩對或更多對的Si層及SiGe層，其中Si層可為無鍺層，而SiGe層可為含鍺層。在這些實施例中，諸如氧化矽層的薄介電層可作為Si層與SiGe層之間的鍺屏障層，及可作為形成在含鍺層上的額外屏障層。
在實施例中，堆疊層中的介電屏障層可減緩或防止來自SiGe層的鍺遷移至Si層。例如，在退火操作之後，堆疊中的至少一Si層可藉由鍺的含量為小於或約2原子%、小於或約1原子%、小於或約0.5原子%、小於或約0.1原子%、或更小的原子%為特徵。經退火堆疊層的Si層中的低位準的鍺減少Si層中的鍺結晶的含量。在一些實施例中，堆疊層中的經退火Si層可藉由含鍺晶體的重量為小於或約1重量%、小於或約0.5重量%、小於或約0.1重量%、小於或約0.05重量%、或更小的重量%為特徵。雖然介電屏障層可減少或消除經退火Si層或層堆疊中的含鍺晶體，但介電屏障層不阻礙Si層中的矽晶體的形成。在一些實施例中，經退火堆疊層中的Si層可藉由相較於剛沉積非晶Si層有著矽結晶的增加位準為特徵。在實施例中，經退火Si層中的一或多者可藉由多晶矽層或結晶矽層為特徵。
也應領會到介電屏障層也不防止經退火含鍺層中的含鍺晶體的形成。在層堆疊包括多對的Si與SiGe層的實施例中，含鍺層中的鍺晶體實質上不降低含鍺層相較於Si層的蝕刻選擇性，及在一些實施例中，可增加蝕刻選擇性。在實施例中，SiGe層相較於Si層的蝕刻速率比例可大於或約10：1、大於或約20：1、大於或約30：1、大於或約40：1、大於或約50：1、或更大。藉由減少Si層中的退火後鍺的含量，介電屏障層也維持SiGe層相較於Si層的高蝕刻選擇性。當Si層與SiGe層之間的鍺位準的差異增加，SiGe層相較於Si層的蝕刻速率比例也可增加。
在實施例中，含鍺層相較於無鍺層的高蝕刻選擇性提供在蝕刻操作之後更快速及更精確的間隔的無鍺層的形成。例如，在3D NAND裝置的製造中，SiGe層相較於Si層的較高蝕刻選擇性容許以較少時間及較精確地移除SiGe層以留下間隔的Si層，用於形成記憶體單元。在一些實施例中，藉由移除的SiGe層所留下的空間可被諸如鎢的導電材料所取代，以在3D NAND記憶體裝置中形成字元線。
第5A～5C圖顯示可以根據本發明的一些實施例之處理方法所製成的範例半導體結構的剖面視圖。第5A圖顯示結構500的一實施例，包括鄰接鍺屏障層504的含鍺層502，鍺屏障層504鄰接無鍺層506。在所示的實施例中，無鍺層506也鄰接形成在半導體層512上的任選的犧牲層508與半導體層510。在一些實施例中，鍺屏障層604可藉由小於或約20 Å的厚度為特徵。在額外實施例中，含鍺層502可藉由大於或約20 nm的厚度為特徵，及無鍺層506可藉由大於或約20 nm的厚度為特徵。在進一步實施例中，含鍺層502或無鍺層606中的至少一者與鍺屏障層504的厚度比例可為大於或約10：1。含鍺/無鍺層502、506與鍺屏障層504之間的厚度中的大差異反映出屏障層504於減少或停止來自含鍺層502的鍺遷移至無鍺層506的有效性。在實施例中，有效鍺屏障層504可藉由相較於缺少鍺屏障層的含鍺/無鍺層對，在無鍺層506中的鍺含量的退火後減量為大於或約50原子%、大於或約75原子%、大於或約90原子%、或更大的原子%為特徵。
在一些實施例中，含鍺層502可為矽鍺層(SiGe層)，及無鍺層506可為矽層(Si層)。在實施例中，含鍺層502可以具有大於或約5重量%、大於或約10重量%、大於或約15重量%、大於或約20重量%、大於或約25重量%、大於或約30重量%、大於或約35重量%、大於或約40重量%、或更大的鍺含量為特徵。在一些實施例中，在退火操作之後，無鍺層506可以包括小於或約1.0重量%的鍺為特徵，及可以包括小於或約0.5重量%的鍺、小於或約0.3重量%的鍺、小於或約0.1重量%的鍺、小於或約0.07重量%的鍺、小於或約0.05重量%的鍺、小於或約0.03重量%的鍺、小於或約0.01重量%的鍺、或更小重量%的鍺為特徵，及此層在一些實施例中可為實質上或基本上無鍺。在實施例中，含鍺層502可為包括鍺晶體的經退火層。在進一步實施例中，無鍺的矽層506可包括非晶矽、多晶矽、及結晶矽的一或多者。
在額外實施例中，鍺屏障層504可為由氧化矽、氮化矽、氮氧化矽、氧化鍺、氮化鍺、與氮氧化鍺中的一或多者所製成的介電層。在進一步實施例中，任選的犧牲層508可由相較於相鄰層(例如，無鍺層506與半導體層510)更易於被選擇性移除的材料所製成。在又進一步實施例中，半導體層510可由多晶矽所製成，及基板層512可由矽、氧化矽、氮化矽、應變矽、絕緣體上矽、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、與藍寶石中的一或多者所製成。
第5B圖顯示具有形成在含鍺層502上的額外屏障層514的結構500的實施例。在實施例中，額外屏障層514可作用以減少或防止來自含鍺層502的鍺遷移至形成在含鍺層502上的額外無鍺層(未示出)。在實施例中，額外屏障層514可形成或沉積在含鍺層上，及可具有小於或約20 Å的厚度。在進一步實施例中，額外屏障層可由諸如氧化矽、氮化矽、氮氧化矽、氧化鍺、氮化鍺、與氮氧化中的一或多種材料所製成。
第5C圖顯示層堆疊550的一實施例，層堆疊550包括藉由鍺屏障層504a-b分開的含鍺層502a-b與無鍺層506a-b的層對552a-b。在所示的實施例中，層堆疊550也包括將相鄰層對552a-b中的含鍺層502a-b從無鍺層506a-b分開的額外屏障層514a-b。在本發明的實施例中，額外層對(未示出)可形成在層對552a-b上。在一些實施例中，層堆疊可包括大於或約50個層對。
顯示在第5A～5C圖的裝置結構中的本發明的實施例可用以形成各種半導體裝置，諸如3D NAND記憶體裝置。無鍺層與含鍺層之間的鍺屏障層容許此等層被退火而無顯著的鍺遷移進入無鍺層中，鍺遷移會降低在裝置的製造中的後續操作期間用於含鍺層的移除之蝕刻選擇性。低鍺遷移也防止在無鍺層中會損害裝置效能之含鍺晶體的顯著形成。此外，因為蝕刻較少的材料，鍺屏障層相對於無鍺層與含鍺層的薄度容許穿過此等層的垂直孔及通道的更快速、更精確蝕刻。對於包括大於或約50個層對的層堆疊，材料中累積的減量可使得穿過層堆疊的垂直蝕刻實質上更快速及更精確。
在前面的說明中，為了解釋的目的，已說明許多細節以提供理解本發明的各種實施例。然而，在沒有一些的這些細節或帶有額外的細節下可實行特定實施例，對於本領域的通常知識者會是顯而易見。
已經揭示數個實施例，本領域的通常知識者將認知到在不背離實施例的精神下可利用各種修改、變化架構、與等效物。此外，並未揭示若干廣為人知的處理與元件，以避免不必要地混淆本發明。因此，上方的說明書不應作為限制本發明的範疇。
當提供數值的範圍時，理解到在此範圍的上限值與下限值之間的至下限值的單位的最小部分的每個中介數值(除非上下文清楚地指明並非如此)也被明確地揭示。在敘明範圍中的任何敘明數值或未敘明數值之間的任意較窄範圍及在此敘明範圍中的任意其他敘明或中介數值也被涵蓋。這些較小範圍的上限值與下限值可被獨立地包括或排除在此範圍中，及任一限值、不含限值、或限值兩者被包括在較小範圍中的每個範圍也被涵蓋在本發明內，取決於敘明範圍中任何明確地排除的限值。在敘明範圍包括限值的一者或兩者時，排除那些包括限值的任一者或兩者的範圍也被包括。
在本文與隨附申請專利範圍中使用時，單數形式「一(a)」、「一(an)」與「該」包括複數參照，除非上下文清楚地指明並非如此。因此，例如，參照「一前驅物」包括複數個此前驅物，及參照「該層」包括參照一或多個層及本領域的通常知識者所知的等效物，等等。
又，字詞「包含(comprise(s))」、「包含(comprising)」、「含有(contain(s))」、「含有(containing)」、「包括(include(s))」、與「包括(including)」，當在本說明書與隨附申請專利範圍中使用時，意於指明所敘明特徵、整體、部件、或操作的存在，但不排除一或多個其他特徵、整體、部件、或操作、動作、或群組的存在或添加。
100:半導體處理系統 102:前開式晶圓傳送盒 104:機器臂 106:固持區域 108a,108b,108c,108d,108e,108f:基板處理腔室 109a,109b,109c:串列區段 110:第二機器臂 200:半導體處理腔室 201:側壁 202:真空泵 210:控制器 212:中央處理器(CPU) 214:支持電路 216:記憶體 218:信號匯流排 220:氣體分配組件 222:底壁 224:頂壁 226:基板處理區 228:孔 230:氣體分配盤 232:半導體處理系統 238:匹配網路 240:RF電源 246:基板支撐組件 250:靜電吸盤 260:桿 270:加熱器元件 272:溫度感測器 282:電極 290:基板 291:頂表面 306:加熱器電源 310:控制器 346:基板支撐組件 350:靜電吸盤 370:加熱器元件 390:基板 392:上表面 400:處理方法 406,411,416,421,426:操作 410:吸附電極 412:吸附電源 420:功率施加系統 430:第一RF電源 440:第二RF電源 450:感測器裝置 460:第二RF電極 500:結構 502,502a,502b:含鍺層 504,504a,504b:鍺屏障層 506,506a,506b:無鍺層 508:犧牲層 510:半導體層 512:半導體層 514,514a,514b:額外屏障層 550:層堆疊 552a,552b:層對
藉由參照本說明書的剩餘部分與圖式，可實現所揭示的發明的本質與優點的進一步理解。
第1圖顯示根據本發明的一些實施例之範例處理系統的頂視圖。
第2A圖顯示根據本發明的一些實施例之範例半導體處理腔室的圖解剖面視圖。
第2B圖顯示根據本發明的一些實施例之額外範例半導體處理腔室的圖解剖面視圖。
第3圖顯示根據本發明的一些實施例之範例半導體支撐件及靜電吸盤的圖解剖面視圖。
第4圖顯示根據本發明的一些實施例之半導體處理方法的操作。
第5A～5C圖顯示根據本發明的一些實施例之範例半導體結構的剖面視圖。
包括數個圖示以作為圖式。將理解到這些圖示用於作為說明目的，且除非明確地說明為按照比例的，否則不被當作按比例的。此外，作為圖式，提供這些圖示以助於理解且可不包括與現實代表物相比較所有的態樣或資訊，及可包括誇大的材料以用於說明目的。
在隨附圖示中，類似部件及/或特徵可具有相同的元件符號。此外，相同類型的各種部件可藉由隨著元件符號之後的用以區別類似的部件的字母來區分。若在本說明書中僅使用第一元件符號，此說明可應用於具有相同的第一元件符號的類似部件的任一者，而不論其字母。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
400:處理方法
406,411,416,421,426:操作

Claims (20)

  1. 一種半導體處理方法，包含以下步驟： 由多對的Si與SiGe層形成一半導體層堆疊，其中該多對的Si與SiGe層藉由以下步驟形成： 形成一矽層； 在該矽層上形成一鍺屏障層，其中該鍺屏障層小於或約20 Å；及 在該鍺屏障層上形成一矽鍺層。
  2. 如請求項1所述之半導體處理方法，其中該鍺屏障層包含氧化矽、氮化矽、氮氧化矽、氧化鍺、氮化鍺、或氮氧化鍺中的至少一者。
  3. 如請求項1所述之半導體處理方法，其中該鍺屏障層包含一氧化矽層，藉由將該矽層暴露於由包含O 2的一氧化前驅物所產生的一氧化電漿來形成該氧化矽層，及其中該矽層暴露於該氧化電漿持續小於或約5秒。
  4. 如請求項1所述之半導體處理方法，其中該矽鍺層包含大於或約5原子%的鍺。
  5. 如請求項1所述之半導體處理方法，其中該方法進一步包含以下步驟：在該矽鍺層上形成一第二鍺屏障層，其中該第二鍺屏障層小於或約20 Å。
  6. 如請求項1所述之半導體處理方法，其中該方法進一步包含以下步驟：在大於或約800°C的一溫度退火該半導體層堆疊。
  7. 如請求項1所述之半導體處理方法，其中該方法進一步包含以下步驟：在大於或約1000°C的一溫度的一快速熱退火，處理該半導體層堆疊。
  8. 如請求項1所述之半導體處理方法，其中該半導體層堆疊具有大於或約50對的Si與SiGe層。
  9. 一種半導體處理方法，包含以下步驟： 在一基板上形成一矽層； 將該矽層暴露於由包含O 2的一氧化前驅物所產生的一氧化電漿，其中該矽層暴露於該氧化電漿持續小於或約5秒，及其中暴露步驟在該矽層上形成一氧化矽層； 在該氧化矽層上沉積一矽鍺層；及 在大於或約800°C的一溫度退火含有該矽鍺層的該基板。
  10. 如請求項9所述之半導體處理方法，其中該氧化前驅物進一步包含氬。
  11. 如請求項9所述之半導體處理方法，其中一電漿功率遞送至該氧化前驅物以產生該氧化電漿，及其中遞送至該氧化前驅物的該電漿功率小於或約500瓦。
  12. 如請求項9所述之半導體處理方法，其中該氧化電漿產生在固持該基板的一基板處理腔室中，及其中該基板處理腔室以在該氧化電漿的產生期間之大於或約5托的一壓力為特徵。
  13. 如請求項9所述之半導體處理方法，其中該氧化矽層以小於或約20 Å的一厚度為特徵。
  14. 一種半導體結構，包含： 一矽鍺層； 一鍺屏障層，其中該鍺屏障層以小於或約20 Å的一厚度為特徵；及 一矽層，其中該鍺屏障層直接接觸該矽層與該矽鍺層，且該鍺屏障層位於該矽層與該矽鍺層之間，及其中該矽層以小於或約0.1重量%的鍺為特徵。
  15. 如請求項14所述之半導體結構，其中該矽層中小於或約0.1重量%的鍺包含結晶鍺。
  16. 如請求項14所述之半導體結構，其中該結構進一步包含一第二鍺屏障層，該第二鍺屏障層接觸該矽鍺層，其中該第二鍺屏障層小於或約20 Å。
  17. 如請求項14所述之半導體結構，其中該矽鍺層與該矽層中的至少一者以大於或約20 nm的一厚度為特徵。
  18. 如請求項14所述之半導體結構，其中該鍺屏障層包含氧化矽。
  19. 如請求項14所述之半導體結構，其中該矽鍺層以大於或約5原子%的鍺為特徵。
  20. 如請求項14所述之半導體結構，其中該矽層包含結晶矽。
TW110130077A 2020-08-27 2021-08-16 用於鍺之擴散屏障 TWI823128B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/004,262 US11791155B2 (en) 2020-08-27 2020-08-27 Diffusion barriers for germanium
US17/004,262 2020-08-27

Publications (2)

Publication Number Publication Date
TW202226334A true TW202226334A (zh) 2022-07-01
TWI823128B TWI823128B (zh) 2023-11-21

Family

ID=80353781

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110130077A TWI823128B (zh) 2020-08-27 2021-08-16 用於鍺之擴散屏障

Country Status (6)

Country Link
US (1) US11791155B2 (zh)
JP (1) JP2023540216A (zh)
KR (1) KR20230054721A (zh)
CN (1) CN116348993A (zh)
TW (1) TWI823128B (zh)
WO (1) WO2022046411A1 (zh)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030228475A1 (en) * 2002-04-18 2003-12-11 Minoru Komada Barrier film and laminated material, container for wrapping and image display medium using the same, and manufacturing method for barrier film
US7102232B2 (en) * 2004-04-19 2006-09-05 International Business Machines Corporation Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer
DE102004036803A1 (de) * 2004-07-29 2006-03-23 Robert Bosch Gmbh Verfahren zum Ätzen einer Schicht auf einem Substrat
DE102005004878B4 (de) * 2005-02-03 2015-01-08 Robert Bosch Gmbh Mikromechanischer kapazitiver Drucksensor und entsprechendes Herstellungsverfahren
DE102005004877A1 (de) * 2005-02-03 2006-08-10 Robert Bosch Gmbh Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
US20070054505A1 (en) * 2005-09-02 2007-03-08 Antonelli George A PECVD processes for silicon dioxide films
JP5291467B2 (ja) 2006-09-29 2013-09-18 東京エレクトロン株式会社 プラズマ酸化処理方法、記憶媒体、及び、プラズマ処理装置
US20090311877A1 (en) 2008-06-14 2009-12-17 Applied Materials, Inc. Post oxidation annealing of low temperature thermal or plasma based oxidation
NL2004787A (en) * 2009-06-30 2011-01-04 Asml Netherlands Bv Spectral purity filter, lithographic apparatus, and method for manufacturing a spectral purity filter.
US8681530B2 (en) * 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US20130252440A1 (en) * 2011-09-26 2013-09-26 Applied Materials, Inc. Pretreatment and improved dielectric coverage
EP2908345A1 (en) * 2014-02-13 2015-08-19 IMEC vzw Contact formation in Ge-containing semiconductor devices
TWI825991B (zh) 2015-05-11 2023-12-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US9570590B1 (en) * 2015-12-10 2017-02-14 International Business Machines Corporation Selective oxidation of buried silicon-germanium to form tensile strained silicon FinFETs
US11177128B2 (en) 2017-09-12 2021-11-16 Applied Materials, Inc. Apparatus and methods for manufacturing semiconductor structures using protective barrier layer
US10892267B2 (en) 2018-02-15 2021-01-12 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10263100B1 (en) * 2018-03-19 2019-04-16 International Business Machines Corporation Buffer regions for blocking unwanted diffusion in nanosheet transistors
US10707333B2 (en) * 2018-07-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11043493B2 (en) * 2018-10-12 2021-06-22 International Business Machines Corporation Stacked nanosheet complementary metal oxide semiconductor field effect transistor devices
US10892328B2 (en) * 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures

Also Published As

Publication number Publication date
WO2022046411A1 (en) 2022-03-03
CN116348993A (zh) 2023-06-27
KR20230054721A (ko) 2023-04-25
US11791155B2 (en) 2023-10-17
JP2023540216A (ja) 2023-09-22
TWI823128B (zh) 2023-11-21
US20220068640A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US10837122B2 (en) Method and apparatus for precleaning a substrate surface prior to epitaxial growth
TW202247471A (zh) 製造熱穩定之低介電常數鰭式場效電晶體間隔物之方法
JP6601257B2 (ja) 基板処理方法
TWI791508B (zh) 用於沉積低介電常數膜的方法與設備
JPWO2004017396A1 (ja) 半導体基体上の絶縁膜を形成する方法
TWI823128B (zh) 用於鍺之擴散屏障
TW202229614A (zh) 硼矽薄膜中之硼濃度可調性
US10593543B2 (en) Method of depositing doped amorphous silicon films with enhanced defect control, reduced substrate sensitivity to in-film defects and bubble-free film growth
TW202132897A (zh) 高硼含量硬遮罩材料
TWI794915B (zh) 低應力含碳層的沉積
TWI785711B (zh) 低應力含硼層之沉積
US11894228B2 (en) Treatments for controlling deposition defects
US11769666B2 (en) Selective deposition of silicon using deposition-treat-etch process
JP2023542174A (ja) ドーピング半導体膜
WO2024054977A1 (en) Fluorine-doped silicon-containing materials