KR101216199B1 - 낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하기 위한 방법 및 장치 - Google Patents

낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하기 위한 방법 및 장치 Download PDF

Info

Publication number
KR101216199B1
KR101216199B1 KR1020117011387A KR20117011387A KR101216199B1 KR 101216199 B1 KR101216199 B1 KR 101216199B1 KR 1020117011387 A KR1020117011387 A KR 1020117011387A KR 20117011387 A KR20117011387 A KR 20117011387A KR 101216199 B1 KR101216199 B1 KR 101216199B1
Authority
KR
South Korea
Prior art keywords
dielectric layer
target
substrate
chamber
plasma
Prior art date
Application number
KR1020117011387A
Other languages
English (en)
Other versions
KR20110074602A (ko
Inventor
타이 쳉 챠우
스티븐 헝
파트리시아 엠 리우
타츠야 사토
알렉스 엠 패터슨
발렌틴 토도로브
존 피 홀랜드
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/614,019 external-priority patent/US7678710B2/en
Priority claimed from US11/614,022 external-priority patent/US20070209930A1/en
Priority claimed from US11/614,027 external-priority patent/US7837838B2/en
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20110074602A publication Critical patent/KR20110074602A/ko
Application granted granted Critical
Publication of KR101216199B1 publication Critical patent/KR101216199B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02351—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 기판 상에 고품질 유전체 게이트층을 형성하도록 구성되는 방법들 및 장치들을 제공한다. 본 방법에서 금속 플라즈마 처리 프로세스가 기판 상에 하이 유전상수의 층을 형성하는데 있어 표준 질화 프로세스 대신에 이용된다. 게이트 유전체층, 이를 테면 실리콘 이산화물층에 대한 이온 충돌 손상을 감소시키고 하부에 놓인 실리콘 속으로 금속 원자들이 통합되는 것을 방지하기 위해, 본 장치는 비교적 낮은 에너지의 금속 이온들을 "주입"하도록 구성된다. 일반적으로, 프로세스는 하이-k 유전체를 형성하는 단계 및 그 이후에 게이트 전극과 하이-k 유전체 물질 사이에 양호한 계면이 형성되도록 증착된 물질을 처리하는 단계를 포함한다. 실시예들은 또한 하이-k 유전체 물질을 형성하고, 하이 k-유전체 물질의 표면을 종결시키며, 원하는 후처리 단계들을 수행하고 게이트 층들을 형성하도록 구성되는 클러스터 툴을 제공한다.

Description

낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하기 위한 방법 및 장치{METHOD AND APPARATUS FOR FABRICATING A HIGH DIELECTRIC CONSTANT TRANSISTOR GATE USING A LOW ENERGY PLASMA SYSTEM}
본 발명의 실시예들은 일반적으로 하이-k 유전체층을 형성하는 방법 및 장치에 관한 것이다. 특히, 본 발명의 실시예들은 게이트 유전체층을 형성하는 방법에 관한 것이다.
집적회로들은 트랜지스터들, 캐패시터들, 및 레지스터들과 같은 다수의, 이를 테면 수 백만개의 소자들로 구성된다. 전계 효과 트랜지스터들과 같은 트랜지스터들은 통상적으로 소스, 드레인, 및 게이트 스택을 포함한다. 통상적으로 게이트 스택은 실리콘 기판과 같은 기판, 게이트 유전체 및 게이트 유전체 상의 다결정성 실리콘과 같은 게이트 전극을 포함한다. 게이트 유전체층은 실리콘 이산화물(SiO2)과 같은 유전체 물질들, 또는 SiON, SiN, 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO2), 하프늄 실리콘 산질화물(HfSiON), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 바륨 스트론튬 티타네이트(BaSrTiO3 또는 BST), 납 지르코네이트 티타네이트(
Figure 112012029108322-pat00001
또는 PZT) 및 이와 유사한 것과 같은 4.0을 초과하는 유전상수를 가지는 하이-k 유전체 물질로 형성된다. 그러나, 막 스택이 다른 물질들로 형성된 층들을 포함할 수 있다는 것을 주목해야 한다.
도 1a는 게이트 유전체층(14)을 포함하는 FET(전계 효과 트랜지스터)(10)의 단면을 도시한다. 이 도면은 상부에 게이트 유전체층(14) 및 게이트 전극(16)이 배치되는 기판(12)을 도시한다. 측벽 스페이서들(18)은 게이트 전극(16) 및 게이트 유전체층(14)의 수직 측벽들과 인접한 것으로 도시된다. 소스/드레인 접합부들(13)은 게이트 전극(16)의 대향 수직 측벽들과 실질적으로 인접하게 기판(12)에 형성된다.
집적회로 크기들 및 집적회로 위의 트랜지스터들의 크기들이 감소함에 따라, 트랜지스터의 속도를 증가시키기 위해 요구되는 게이트 구동 전류는 증가한다. 게이트 캐패시턴스가 증가함에 따라 구동 전류는 증가하며, 캐패시턴스=kA/d이며, 여기서 k는 게이트의 유전상수이며, d는 유전체 두께이며, A는 소자의 면적이다. 유전체 두께를 감소시키고 게이트 유전체의 유전상수를 증가시키는 것은 게이트 캐패시턴스와 구동 전류를 증가시키는 방법들이다.
SiO2 게이트 유전체들의 두께를 20Å 미만(below)으로 감소시키기 위한 시도들이 이루어졌다. 그러나, 20Å 미만의 SiO2 게이트 유전체들의 사용이 종종, 게이트 성능 및 내구성에 바람직하지 않은 영향들을 초래한다는 것이 발견되었다. 예를 들어, 붕소 도핑 게이트 전극으로부터의 붕소는 얇은 SiO2 게이트 유전체를 통해 하부에 놓인 실리콘 기판 내로 침투할 수 있다. 또한, 얇은 유전체들로 인해, 통상적으로 게이트 누설 전류, 즉 터널링 전류의 증가가 있고 이는 게이트에 의해 소모되는 전력량을 증가시킨다. 얇은 SiO2 게이트 유전체들은 NMOS 핫 캐리어 열화에 쉽게 영향을 받을 수 있고, NMOS 핫 캐리어 열화에서, 유전체에 걸쳐 이동하는 높은 에너지 캐리어들이 채널을 손상시키거나 파손시킬 수 있다. 또한, 얇은 SiO2 게이트 유전체들은 PMOS 네거티브 바이어스 온도 불안정성(NBTI)에 쉽게 영향을 받을 수 있으며, PMOS 네거티브 바이어스 온도 불안정성(NBTI)에서, 임계 전압 또는 구동 전류가 게이트의 동작에 따라 드리프트한다.
MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)에서 게이트 유전체층으로 이용하기에 적합한 유전체층을 형성하는 방법은 질소-함유 플라즈마에서 얇은 실리콘 산화물막을 질화시키는 것(nitridizing)을 포함한다. 유전상수를 증가시키기 위해 게이트 산화물에서 순(net) 질소 함량을 증가시키는 것은 몇 가지 이유들로 바람직하다. 예를 들면, 산화물 유전체의 벌크(bulk)는 플라즈마 질화 프로세스 동안 질소와 약하게(lightly) 통합(incorporate)될 수 있고, 이는 개시 산화물에 걸쳐 등가적 산화물 두께(EOT)를 감소시킨다. 이는 질화되지 않은 산화물 유전체와 동일한 EOT에서, FET의 동작 동안의 터널링으로 인해, 게이트 누설 감소를 야기할 수 있다. 동시에, 유전체의 두께가 F-N(Fowler-Nordheim) 터널링 전류 범위에서 제공된다면, 이러한 증가된 질소 함량은 차후 프로세싱 동작들 동안 F-N 터널링 전류들에 의해 유도되는 손상을 또한 감소시킬 수 있다. 게이트 산화물의 순 질소 함량을 증가시키는 것의 다른 장점은, 질화된 게이트 유전체가 게이트 에칭 언더컷의 문제에 대해 보다 내성이 있다는 것이고, 이는 순차로 게이트 에지에서 누설 전류 및 결함 상태들을 감소시킨다.
"감소된 누설 게이트 유전체층들에 대한 플라즈마 질화"란 명칭으로 2003년 8월 26일자로 발행된 미국 특허 번호 제6,610,615호에서, 맥파든 등은 열적 및 플라즈마 질화 프로세스들 모두에 대해 실리콘 산화물막에서의 질소 프로파일들을 비교한다(도 1b 참조). 질화된 산화물막들은 실리콘 기판상에 배치된다. 도 1b는 산화물막 아래의 결정질 실리콘에서의 질소 프로파일들을 추가로 도시한다. 열적으로 질화된 산화물에 대한 질소 프로파일 데이터(22)는 일반적으로 산화물의 더 깊은 곳에서 질소 농도가 감소되는 산화물층의 상부 표면에서 질소의 제 1 농도, 산화물-실리콘 계면에서의 질소의 계면 축적, 및 마지막으로 일반적으로 기판 속으로 거리를 두고 감소되는 질소 농도 기울기(gradient)를 나타낸다. 대조적으로, 플라즈마 질화 프로세스가 본질적으로 산화물-실리콘 계면을 통해 산화물층의 상부 표면으로부터 기판 속으로 단조적으로 감소하는 질소 프로파일(24)을 생성한다는 것을 알 수 있다. 열적 질화 프로세스로 나타나는 질소의 바람직하지 않은 계면 축적은 질소 플라즈마의 이온 충돌로 발생하지는 않는다. 더구나, 기판에서의 질소 농도는 열적 질화 프로세스로 달성되는 것보다 모든 깊이들에서 더 낮다.
앞서 언급된 바와 같이, 게이트 전극-게이트 산화물 계면에서 질소 농도를 증가시키는 것의 장점은, 게이트 산화물 속으로 또는 게이트 산화물을 통한 폴리실리콘 게이트 전극들로부터의 도펀트, 예컨대 붕소의 외부-확산(out-diffusion)이 감소된다는 것이다. 이는 예를 들어, 붕소 도핑 폴리실리콘 게이트 전극으로부터 내부-확산된(in-diffused) 붕소에 의해 야기되는 게이트 산화물의 벌크에서의 결함 상태들을 감소시킴으로써 소자 신뢰성을 개선시킨다. 게이트 산화물-실리콘 채널 계면에서 질소 함량을 감소시키는 것의 다른 장점은 고정 전하 및 계면 상태 밀도의 감소이다. 이는 채널 이동도 및 트랜스컨덕턴스를 개선시킨다. 따라서, 플라즈마 질화 프로세스는 열적 질화 프로세스보다 장점들을 갖는다.
반도체 소자들이 작아짐에 따라, 실리콘 질화 게이트 산화물층의 크기는 그 실제적 한계에 도달하였다. 그러나, 질화 실리콘 이산화물 게이트 유전체의 보다 작은 물리적 두께들(10Å 부터)로의 추가의 스케일링으로, 게이트 누설은 실제 소자 애플리케이션들에 대해 허용불가능한 레벨들로 증가된다. 감소된 소자 크기들에 대한 요구가 남아있기 때문에, 새로운 게이트 유전체 물질들 및/또는 프로세스들이 요구된다.
실리콘 이산화물(SiO2)을 하이-k 유전체 타입 물질로 교체하는 것은 과제들을 제시한다. 예를 들어, 통상적으로 하이-k 유전체 물질들은 탄소 함유 전구체 물질 및 다른 오염물들이 증착된 막에 통합되게 하는 경향이 있는 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 기술들을 사용하여 증착된다. 탄소 및 다른 오염물들은 게이트 유전체층의 유전체 특성들에 악영향을 미친다. 또한, 화학적 기상 증착(CVD) 또는 원자층 증착(ALD)으로 증착된 하이 k-막과 채널 영역 사이의 계면의 품질은 실리콘 이산화물층처럼 견고하지(robust) 않다.
따라서, 개선된 유전체 특성들 및 더 작은 EOT를 갖는 게이트 유전체층을 형성하기 위한 방법 및 장치에 대한 요구가 당업계에 존재한다.
본 발명은 일반적으로, 반도체 소자를 형성하는 방법을 제공하며, 상기 방법은 기판의 표면 상에 원하는 두께를 갖는 유전체층을 형성하는 단계, 낮은 에너지 스퍼터링 프로세스를 이용하여, 형성된 유전체층의 두께의 적어도 일부를 통해 농도 기울기를 형성하도록 유전체층 내에서 일정량의(an amount of) 제 1 물질을 배치하는 단계 ? 상기 낮은 에너지 스퍼터링 프로세스는 유전체층 내에 제 1 물질의 타겟이 배치될 수 있도록 낮은 에너지 스퍼터링 챔버의 프로세싱 영역에 제 1 RF 주파수 및 제 1 RF 전력에서 RF 에너지를 제공하는 단계를 포함함 ?, 및 유전체층 위에 제 2 물질을 증착하는 단계를 포함한다.
본 발명의 실시예들은, 하이-k 유전체층을 형성하기 위한 장치를 추가로 제공하며, 상기 장치는 이송 영역을 형성하는 하나 이상의 벽들 및 이송 영역에 위치되는 이송 로봇을 갖는 이송 챔버, 이송 챔버에 결합되며 질화물 챔버의 제 1 프로세싱 영역에서 기판의 표면 상에 질화물을 형성하도록 구성되는 플라즈마 질화물 챔버 ? 상기 플라즈마 질화물 챔버는 제 1 프로세싱 영역과 전기적으로 연통하는 RF 소스, 및 제 1 프로세싱 영역과 선택적으로 연통하는 질소 함유 가스 소스를 포함함 ?, 및 로봇과 이송가능하게 연통하며 이송 챔버와 결합되는 제 1 낮은 에너지 플라즈마 프로세싱 챔버 ? 상기 제 1 낮은 에너지 플라즈마 프로세싱 챔버는 제 2 프로세싱 영역을 형성하는 하나 이상의 벽들, 제 2 프로세싱 영역에 노출된 표면을 가지며 제 1 물질을 포함하는 타겟, 제 1 RF 주파수에서 제 2 프로세싱 영역에 에너지를 공급하도록 구성된 제 1 RF 생성기, 및 제 2 프로세싱 영역에 위치된 기판 지지체를 포함함 ? 를 포함한다.
본 발명의 실시예들은 하이-k 유전체층을 형성하기 위한 장치를 추가로 제공하며, 상기 장치는 프로세싱 영역을 형성하는 하나 이상의 벽들, 프로세싱 영역에 노출되는 표면을 가지는 타겟, 프로세싱 영역을 대면하는 적어도 하나의 표면을 가지는 기판 지지체 ? 상기 기판 지지체는 기판의 표면 상에 형성된 유전체층을 갖는 기판을 지지하도록 구성됨 ?, 타겟과 전기적으로 연통하며 약 1MHz 내지 약 200MHz 사이의 주파수에서 제 1 양(amount)의 에너지를 타겟에 전달함으로써 프로세싱 영역에서 용량성 결합된 플라즈마를 유지하도록 구성된 제 1 생성기 ? 상기 제 1 생성기는 타겟으로부터 물질이 스퍼터링될 수 있도록 타겟의 표면상에 바이어스를 생성하도록 구성됨 ?, 및 제 1 생성기에 의해 타겟에 전달된 주파수를 제어하도록 구성된 제어기를 포함한다.
본 발명의 실시예들은 하이-k 유전체층을 형성하기 위한 장치를 추가로 제공하며, 상기 장치는 프로세싱 영역을 형성하는 하나 이상의 벽들, 프로세싱 영역에 노출되는 표면을 가지며 DC 전력원과 전기적으로 연통하는 타겟, 제 1 생성기 및 프로세싱 영역과 전기적으로 연통하는 제 1 코일 ? 상기 제 1 코일 및 상기 제 1 생성기는 타겟의 표면에 인접한 프로세싱 영역에서 플라즈마를 생성하도록 구성됨 ?, 및 프로세싱 영역에 위치되는 기판 지지체를 포함한다.
본 발명의 실시예들은 낮은 에너지 스퍼터링 프로세스를 이용하여 하이-k 유전체층을 형성하는 방법을 추가로 제공하며, 낮은 에너지 스퍼터링 프로세스는, 상부에 유전체층이 형성된 기판을 플라즈마 프로세싱 챔버의 프로세싱 영역에 위치시키는 단계, 및 낮은 에너지 스퍼터링 프로세스를 이용하여 유전체층에 제 1 물질을 배치하는 단계를 포함하며, 상기 낮은 에너지 스퍼터링 프로세스는, 제 1 RF 생성기로부터 제 1 물질을 포함하는 타겟으로 다수의 RF 에너지 펄스들을 전달하는 단계, 및 DC 소스 어셈블리로부터 타겟으로 다수의 DC 펄스들을 전달하는 단계를 포함하며, 각 펄스의 RF 에너지는 제 1 RF 주파수에서 전달되며, 다수의 RF 에너지 펄스들 및 다수의 DC 펄스들은 동기화된다.
본 발명의 실시예들은 낮은 에너지 스퍼터링 프로세스를 이용하여 하이-k 유전체층을 형성하는 방법을 추가로 제공하며, 낮은 에너지 스퍼터링 프로세스는, 상부에 유전체층이 형성된 기판을 플라즈마 프로세싱 챔버의 프로세싱 영역에 위치시키는 단계, 및 낮은 에너지 스퍼터링 프로세스를 이용하여 유전체층에 제 1 물질을 배치하는 단계를 포함하며, 상기 낮은 에너지 스퍼터링 프로세스는, 제 1 RF 생성기로부터 프로세싱 영역과 전기적으로 연통하는 코일에 다수의 RF 에너지 펄스들을 전달하는 단계, 및 DC 소스 어셈블리로부터 제 1 물질을 포함하는 타겟으로 다수의 DC 펄스들을 전달하는 단계를 포함하며, 상기 RF 에너지는 제 1 RF 주파수 및 제 1 전력에서 전달되며, 다수의 RF 에너지 펄스들 및 다수의 DC 펄스들은 동기화된다.
본 발명의 실시예들은 낮은 에너지 스퍼터링 프로세스를 이용하여 하이-k 유전체층을 형성하는 방법을 추가로 제공하며, 낮은 에너지 스퍼터링 프로세스는, 상부에 유전체층이 형성된 기판을 플라즈마 프로세싱 챔버의 프로세싱 영역에 위치시키는 단계, 및 낮은 에너지 스퍼터링 프로세스를 이용하여 유전체층에 제 1 물질을 배치하는 단계를 포함하며, 낮은 에너지 스퍼터링 프로세스는, 제 1 RF 주파수에서 제 1 RF 생성기로부터 프로세싱 영역과 전기적으로 연통하는 코일로 제 1 다수의 RF 에너지 펄스들을 전달하는 단계 및 제 2 RF 주파수에서 제 1 RF 생성기로부터 프로세싱 영역과 전기적으로 연통하는 타겟으로 제 2 다수의 RF 에너지 펄스들을 전달하는 단계를 포함하며, 다수의 RF 에너지 펄스들 및 다수의 DC 펄스들은 동기화된다.
본 발명의 앞서 언급된 특징들을 상세하게 이해할 수 있도록, 앞서 간략하게 요약된 본 발명의 보다 특정한 설명은 실시예들을 참조로 이루어질 수 있고, 실시예들 중 일부는 첨부되는 도면들에 예시된다. 그러나, 본 발명이 다른 등가적인 유효 실시예들을 허용할 수 있기 때문에, 첨부되는 도면들은 단지 본 발명의 전형적인 실시예들을 예시하는 것이며, 따라서 본 발명의 범주를 제한하는 것으로 간주되지 않는다는 것을 주목해야 한다.
도 1a(종래기술)는 본 발명에 따라 생산될 수 있는 FET의 개략적 단면도이다.
도 1b(종래기술)는 종래의 열적 질화 프로세스 동안에 그리고 종래의 플라즈마 질화 프로세스 동안에, 2차 이온 질량 분광 데이터에 기초하는 질소 농도 프로파일들을 도시하는 그래프이다.
도 2a는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법을 도시하는 프로세스 흐름도이다.
도 2b는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법을 도시하는 프로세스 흐름도이다.
도 2c는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법을 도시하는 프로세스 흐름도이다.
도 2d는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법을 도시하는 프로세스 흐름도이다.
도 2e는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법을 도시하는 프로세스 흐름도이다.
도 2f는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법을 도시하는 프로세스 흐름도이다.
도 3a-3f는 도 2a의 방법을 사용하여 상부에 게이트 구조물이 제조되는 기판의 일련의 개략적 단면도들을 도시한다.
도 4a는 본 발명의 또 다른 실시예에 따른 플라즈마 처리 챔버의 개략적 단면도를 도시한다.
도 4b는 본 발명의 또 다른 실시예에 따른 플라즈마 처리 챔버의 개략적 단면도를 도시한다.
도 4c는 본 발명의 일 실시예에 따른 플라즈마 처리 챔버의 개략적 단면도를 도시한다.
도 4d는 본 발명의 일 실시예에 따른 하프늄 및 란탄 타겟들의 다양한 특성들을 나타내는 이론적 계산치들의 표이다.
도 4e는 본 발명의 일 실시예에 따른 용량성 결합된 플라즈마 프로세싱 챔버에 대한 셀프-바이어스 전압 대 주파수의 그래프이다.
도 4f는 본 발명의 일 실시예에 따른 플라즈마 프로세싱 챔버의 개략적 단면도를 도시한다.
도 4g는 본 발명의 일 실시예에 따른 플라즈마 프로세싱 챔버의 개략적 단면도를 도시한다.
도 4h는 본 발명의 일 실시예에 따른 플라즈마 프로세싱 챔버의 개략적 단면도를 도시한다.
도 5a는 본 발명의 또 다른 실시예에 따라 타겟에 인가되는 펄스형 RF/VHF 여기 에너지 및 펄스형 DC 전압의 오프-주기의 타이밍을 도시한다.
도 5b는 본 발명의 또 다른 실시예에 따라 타겟에 인가되는 펄스형 RF/VHF 여기 에너지 및 펄스형 DC 전압의 오프-주기의 타이밍을 도시한다.
도 5c는 본 발명의 또 다른 실시예에 따라 타겟에 인가되는 펄스형 DC 전압 및 연속형 RF/VHF 에너지의 오프-주기의 타이밍을 도시한다.
도 6a는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법(100)을 도시하는 프로세스 흐름도이다.
도 6b-6g는 도 6a의 방법을 사용하여 상부에 게이트 구조물이 제조되는 기판의 일련의 개략적 단면도들을 도시한다.
도 7은 본 발명의 일 실시예에 따른 통합된 프로세싱 시스템을 도시한다.
본 발명은 일반적으로 기판 상에 고품질 유전체 게이트층을 형성하도록 구성된 장치들 및 방법들을 제공한다. 실시예들은 기판 상에 하이 유전상수층을 형성하기 위해 표준 질화 프로세스 대신 금속 플라즈마 처리 프로세스가 이용되는 방법을 고려한다. 실시예들은 실리콘 이산화물층과 같은 게이트 유전체층에 대한 이온 충격 손상을 감소시키고, 하부에 놓인 실리콘 속으로 금속 원자들이 통합되는 것을 방지하기 위해, 비교적 낮은 에너지의 금속 이온들을 "주입(implant)"하도록 구성된 장치를 추가로 고려한다. 본 발명의 실시예들은 로직 또는 메모리 소자들과 같은 반도체 소자들의 형성에 있어 유용할 수 있다.
하이 유전상수 트랜지스터 게이트를 제조하는 방법
현재 최신 소자 제조 프로세스들은 낮은 누설 전류를 가지는 5-10Å EOT를 갖는 게이트 유전체층을 생성하는데는 어려움이 있다. 65nm 내지 90nm 트랜지스터 노드에서 10-16Å EOT에 대한 현재 최신 프로세스는 플라즈마 질화 프로세스를 이용한다. 그러나, 질화된 실리콘 이산화물 게이트 유전체층들이 보다 얇은 물리적 두께들로, 예를 들면, 10Å로 스케일링됨에 따라, 게이트 누설은 실제의 소자 애플리케이션들에 대해 허용할 수 없는 레벨로 증가될 수 있다. 더 작은 유전체층 두께들에서의 게이트 누설 문제를 해결하기 위해, 하기 프로세스들은 플라즈마 질화 프로세스를, 하프늄(Hf), 란탄(La), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 스트론튬(Sr), 납(Pb), 이트륨(Y), 또는 바륨(Ba)과 같은 물질들을 함유하는 하이-k 유전체 산화물 또는 실리케이트를 형성할 증착 프로세스로 대체하는데 이용될 수 있다.
본 발명은 약 5 내지 약 10 옴스트롱(Å) 등가적(전기적) 산화물 두께(EOT)의 얇은 게이트 유전체 두께를 가지는, 로직 형태의 애플리케이션들을 위한 전계 효과 트랜지스터에서 게이트 유전체를 제조하기 위한 방법을 고려한다. 본 발명은 약 10Å 내지 약 30Å 등가적(전기적) 산화물 두께(EOT)인 게이트 유전체층을 가지는 메모리 형태 애플리케이션들을 위한 전계 효과 트랜지스터에서 게이트 유전체층을 제조하기 위한 방법을 또한 고려한다. 이러한 프로세스는 통합된 반도체 소자들 및 회로들의 제조에서 이용될 수 있다.
게이트 산화물층 형성 방법 및 장치
45 나노미터(nm) 및 더 작은 MOS 형태 소자들에서 발견되는 공통 게이트 성능 문제들을 해결하기 위한 노력으로, 페르미-레벨 피닝(pinning) 또는 임계 전압 피닝과 같은 결함들을 감소 및/또는 제거하기 위한 신규한 프로세스들이 생성되어왔다. 일반적으로, 상기 프로세스는 하이-k 유전체를 형성하는 단계 및 그 이후에, 게이트 전극과 하이-k 유전체 물질 사이에 양호한 계면을 형성하기 위해, 증착된 하이-k 물질의 표면을 종결(terminate)시키는 단계를 포함한다. 또한, 본 발명의 실시예들은 하이-k 유전체 물질을 형성하고, 하이-k 유전체 물질의 표면을 종결시키고, 하나 이상의 후(post) 처리 단계들을 수행하고, 폴리실리콘 및/또는 금속 게이트층들을 형성하도록 구성되는 클러스터 툴을 제공한다.
도 2a는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하는데 이용되는 일련의 방법 단계들을 포함하는 프로세스 시퀀스(251)를 도시한다. 프로세스 시퀀스(251)는 일반적으로 예시적인 MOS 형태 소자의 게이트 구조물을 형성하기 위해 기판 상에서 수행되는 프로세싱 단계들을 포함한다. 도 3a-3f는 도 2a에 도시된 프로세스 시퀀스(251)의 단계들을 이용하여, 상부에 게이트 산화물층 및 게이트가 형성되는 기판(401)의 영역을 도시한다. 도 3a-3f의 이미지들은 스케일대로 도시된 것은 아니며 예시 목적들을 위해 간략화되었다. 프로세스 시퀀스(251)의 적어도 일부들은 도 7에 도시된 것처럼, 통합된 반도체 기판 프로세싱 시스템(즉, 클러스터 툴)에서의 프로세싱 반응기들을 이용하여 수행될 수 있다.
프로세스 시퀀스(251)는 단계(252)에서 시작되어 단계(268)로 진행된다. 단계(252)에서, 실리콘(Si) 기판(401)(예를 들어, 200mm 웨이퍼, 300mm 반도체 웨이퍼)이 제공되고 기판의 표면으로부터 자연 산화물층(401A)(예를 들어, 실리콘 이산화물(SiO2))을 제거하기 위한 세정액에 노출된다(도 3a). 일 실시예에서, 자연 산화물층(401A)은 불화수소(HF) 및 탈이온(DI)수를 포함하는 세정액을 이용하여 제거된다. 일 실시예에서, 세정액은 약 20 내지 약 30℃의 온도로 유지되는 약 0.1 내지 약 10 중량%의 HF를 함유하는 수용액이다. 일 예에서, 세정액은 약 25℃의 온도에서 유지되는 약 0.5wt%의 HF를 포함한다. 단계(252) 동안, 기판(401)은 세정액에 침지된 다음 탈이온수에서 린스처리될 수 있다. 단계(252)는 단일 기판 프로세싱 챔버 또는 프로세싱 동안에 초음파 에너지의 전달을 포함할 수 있는 다중 기판 배치형(batch type) 프로세싱 챔버에서 수행될 수 있다. 대안적으로, 단계(252)는 통합된 프로세싱 시스템(600)(도 7)의 단일 기판 습식 세정 반응기를 사용하여 수행될 수 있다. 또 다른 실시예에서, 자연 산화물층(401A)은 RCA 세정 방법을 사용하여 제거될 수 있다. 단계(252)의 완료시, 기판(401)은 진공 로드락 또는 질소(N2) 정화된 환경에 위치된다. 대안적으로, 단계(252)는 통합된 프로세싱 시스템(600)(도 7)의 단일 기판 습식 세정 반응기를 사용하여 수행될 수 있다.
단계(254)에서, 열적 산화물(SiO2)층(402)은 기판(401)의 세정된 표면(401B) 상에서 성장한다(도 3b). 일반적으로, 열적 산화물층(402)은 약 3 내지 약 35 옴스트롱의 두께를 가질 수 있다. 로직 형태 애플리케이션들에서, 열적 산화물층(402)은 약 6 내지 약 15 옴스트롱의 두께를 가질 수 있는 반면, 메모리 형태 애플리케이션들에서는 열적 산화물층(402)이 약 15 옴스트롱 내지 약 40 옴스트롱의 두께를 가질 수 있다. 본 발명의 실시예들은 열적 산화물층(402)이 35 옴스트롱을 초과하는 두께를 가질 수 있는 애플리케이션들에서도 또한 사용될 수 있다. 열적 산화 단계(254)는 실리콘 유전체막 계면 상에 실리콘 이산화물(SiO2) 서브-층들의 형성을 야기한다. 단계(254)는 증착되는 유전체층들(예를 들면, 도 3d의 하이-k 유전체층(404)) 위의 유전체/실리콘 계면의 품질 및 신뢰성을 강화시키면서, 표면(401B) 아래의 채널 영역에서 전하 캐리어들의 이동도를 또한 증가시키는 것으로 여겨진다. 단계(254)는 도 7에 도시된 통합된 프로세싱 시스템(600)에서의 기판 프로세싱 챔버들(614A-614F) 중 하나에 위치된 급속 열처리(RTP) 반응기를 이용하여 수행될 수 있다. 하나의 적절한 RTP 챔버는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 입수가능한
Figure 112012029108322-pat00002
챔버이다. 일 예에서, 6Å 실리콘 이산화물(SiO2) 막이, 2 slm 유량의 산소(O2) 가스를 가지는 18초, 750℃, 2 Torr 프로세스를 이용하여, 기판(401)의 표면(401B) 상에 형성된다. 본 예에서, 산소는 열적 산화물층(402)의 형성 동안에 프로세스 챔버에 주입되는 반응성 가스인 반면, 일부 경우들에서는 원하는 챔버 압력을 달성하기 위해 불활성 캐리어 가스가 프로세스 챔버에 첨가될 수 있다. 대안적으로, 일부 경우들에서는, 단계(254) 동안, 일산화질소(NO) 및 아산화질소(N2O)와 같은 반응성 가스, 또는 수소(H2)/산소(O2) 및 아산화질소(N2O)/수소(H2)와 같은 반응성 가스 혼합물을 이용하는 것이 바람직할 수 있다.
단계(257)에서, 열적 산화물층(402)은 하이-k 유전체층(403)을 형성하기 위해 원하는 물질로 열적 산화물층을 도핑하는데 이용되는 금속 이온 함유 플라즈마에 노출된다. 단계(257)에서 형성된 하이-k 유전체층(403)은 하프늄(Hf), 란탄(La) 또는 다른 유사한 물질로 도핑되는 실리콘 이산화물층일 수 있다. 일 실시예에서, 낮은 에너지 증착 프로세스는 이제 하기에 참조되는, 도 4a-4c 및 도 4f를 참조로 기술되는 챔버들과 유사한 프로세스 챔버를 이용하여 수행된다. 일 실시예에서, 프로세싱 영역(522)으로 전달되는 RF 에너지를 이용하여 플라즈마를 생성하고 그 후에 타겟(예를 들어, 도 4a에서 참조번호 505 또는 도 4b에서 참조 번호 571) 상에 음극성(cathodic) 바이어스를 형성하여 타겟으로부터 물질을 스퍼터링함으로써, 열적 산화물층(402)에 도펀트 물질을 전달하는 것이 바람직하다. 일 양상에서, 스퍼터링되고 이온화된 물질이 열적 산화물층(402) 내에서 원하는 깊이 범위로 주입되도록 하기 위해 기판 지지체(562)를 RF 바이어싱, DC 바이어싱 또는 접지시키는 것이 또한 바람직하다. 또 다른 양상에서, 셀프 바이어스의 생성으로 인해 플라즈마에 대해 기판 지지체(562) 사이에 생성되는 전압이, 열적 산화물층(402)을 가격하는 이온화된 물질의 에너지를 감소시키기 위해 낮게 되도록, 기판 지지체(562)가 전기적으로 "플로팅(float)"되도록 허용하는 것이 바람직하다. 열적 산화물층(402)을 도핑하기 위해 낮은 에너지 물질을 전달하는 다양한 방법들이 도 4a-4f 및 도 5a-5c와 함께 하기에서 논의된다. 챔버 압력, RF 전력, 펄스형 DC 전력, 기판 지지체(562)에 인가되는 바이어스 및/또는 프로세싱 시간의 신중한 제어에 의해, 열적 산화물층(402) 내의 도펀트의 양 및 도펀트 물질의 농도 대 깊이가 제어될 수 있다. 일 실시예에서, 플라즈마는 하프늄, 란탄, 알루미늄, 티타늄, 지르코늄, 스트론튬, 납, 이트륨 및 바륨과 같은 금속 이온 및 아르곤 이온들뿐만 아니라 하나 이상의 선택적 불활성 가스들을 함유할 수 있다. 전형적인 불활성 가스들은 네온(Ne), 헬륨(He), 크립톤(Kr), 크세논(Xe), 질소(N2) 및 이와 유사한 것을 포함할 수 있다. 일 예에서, 열적 산화물층(402)은 약 5 내지 약 30 원자 퍼센트(atomic %)의 하프늄(Hf)으로 도핑된다. 일반적으로, 열적 산화물층(402)에서의 도펀트 농도가 열적 산화물층(402)과 실리콘 채널 표면(예를 들어, 표면(401B)) 사이의 계면에서 또는 그 계면의 적어도 몇 옴스트롱 이전에 거의 제로로 차츰 감소되도록, 열적 산화물층(402)에서의 도펀트 농도를 감소시키는 것이 바람직하다. 일 예에서, 유도적으로 결합된 버전의 프로세싱 챔버(도 4a의 참조번호 500)를 사용하는 경우, "플로팅" 기판 페데스탈을 사용함으로써 5% 듀티 주기를 이용하여 13.56MHz의 주파수 및 50 와트의 전력에서 코일(참조번호 509)로 RF 에너지를 전달하고 하프늄 타겟(참조번호 505)에 -150VDC를 인가하는, 180초 및 10mTorr 챔버 압력 프로세스(예를 들어, 주로 아르곤 가스)를 이용하여 10원자%(평균) 농도의 하프늄(Hf)이 열적 산화물층(402) 내에 배치된다. 또 다른 예에서, 도 4g에 도시된 것과 유사한 프로세스 구성을 이용하는 경우, "플로팅" 기판 페데스탈을 이용함으로써 13.56MHz의 주파수에서 코일(509)에 평균 약 100 와트의 RF 전력(즉, ~5% 듀티 주기 및 ~2000W 피크 RF 전력)을 인가하고 하프늄 함유 타겟(505)에 평균 약 100 와트의 RF 전력(즉, ~5% 듀티 주기 및 ~2000W 피크 RF 전력)을 인가하는, 180초 및 10mTorr 챔버 압력 프로세스(예를 들어, 주로 아르곤 가스)를 이용하여 7원자% 농도(평균)의 하프늄(Hf)이 열적 산화물층(402)내에 배치된다. 일 실시예에서, 단계(257) 동안 열적 산화물층(402)에 대한 손상을 방지하기 위해, 평균 RF 전력은 약 1000W 미만의 레벨로 유지된다. 또 다른 실시예에서, 단계(257) 동안 사용되는 평균 RF 전력은 약 200W 미만이다. 또 다른 실시예에서, 단계(257) 동안 이용되는 평균 RF 전력은 약 50W 미만이다. 일 실시예에서, 단계(257)는 도 7에 도시된 통합된 프로세싱 시스템(600)에서의 기판 프로세싱 챔버들(614A-614F) 중 하나에 위치되는 낮은 에너지 플라즈마 프로세싱 챔버(예를 들어, 프로세싱 챔버(500) 또는 프로세스 챔버(501))를 이용하여 수행된다.
일 실시예에서, 도 2a 및 도 3d에 도시된 것처럼, 단계들(254 및 257)을 이용하여 열적 산화물층(402)으로부터 하이-k 유전체층(403)을 형성하는 대신에, 금속 유기 화학적 기상 증착(MoCVD) 프로세스, 원자층 증착(ALD) 프로세스 또는 다른 유사한 증착 프로세스를 이용하여 기판(401)의 표면(401B) 상에 하이-k 유전체층(404)을 증착하기 위해 대안적인 단계(256)가 수행될 수 있다. 하이-k 유전체층(404)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfxOy), 하프늄 실리케이트 산화물들(HfxSi1-xOy), 란탄 산화물들(La2O3), 및/또는 알루미늄 산화물(Al2O3)을 함유할 수 있지만, 이들에 한정되지는 않는다. 단계(256)는 원자층 증착 시스템, 예를 들면, 어플라이드 머티리얼스사로부터 입수가능한 센튜라(Centura) ALD 하이-k 시스템을 이용하여 수행될 수 있다. 또한, ALD형 반응기는 도 7에 도시된 통합된 프로세싱 시스템(600)의 기판 프로세싱 챔버들(614A-614F) 중 하나에 위치될 수도 있다.
단계(259)에서, 하이-k 유전체층(403) 또는 하이-k 유전체층(404)의 표면은 플라즈마 증착 프로세스를 수행함으로써 종결되어, 종결(terminating) 영역(405)을 형성한다. 일반적으로, 층 물질을 증착함으로써 및/또는 하이-k 유전체층(403) 또는 하이-k 유전체층(404)의 영역을 도핑함으로써 종결 영역(405)이 형성된다. 란탄 산화물(La2O3) 또는 알루미늄 산화물(Al2O3)과 같은 패시베이팅 물질을 함유하는 종결 영역(405)의 추가는 표면을 패시베이팅하고, 종래의 ALD 또는 MoCVD 하이-k 막들에서 공통적으로 발견되는 문제점들인 페르미-레벨 피닝 또는 임계 전압 이동을 해결할 것으로 여겨진다. 일 실시예에서, 하이-k 유전체층(403) 또는 하이-k 유전체층(404)은 약 0.1 내지 약 10 원자%의 란탄(La) 및/또는 약 0.1 내지 약 10 원자%의 알루미늄(Al)으로 도핑된다. 또 다른 실시예에서, 하이-k 유전체층(403), 또는 하이-k 유전체층(404)은 약 0.25 내지 약 5 원자%의 란탄(La) 및/또는 약 1 내지 약 10 원자%의 알루미늄(Al)으로 도핑된다. 하이-k 유전체층(403) 또는 하이-k 유전체층(404)에서의 도펀트 농도가 하이-k 유전체층(403) 또는 하이-k 유전체층(404) 내에서 단지 몇 옴스트롱만이 연장되도록, 하이-k 유전체층(403) 또는 하이-k 유전체층(404)에서의 도펀트 농도를 감소시키는 것이 바람직하다고 여겨진다. 일 실시예에서, 란탄(La) 도펀트는 이하 도 4a-4c에서 논의되는 프로세스 챔버들을 이용하여 하이-k 유전체층(403)으로 주입된다. 일 예에서, 0.5원자%(평균) 농도의 란탄(La)은, "플로팅" 기판 페데스탈을 사용함으로써 5% 듀티 주기를 이용하여 13.56MHz의 주파수 및 50 와트의 전력에서 코일(예를 들어, 도 4a에서 참조번호 509)에 RF 에너지를 전달하고 란탄 타겟(예를 들어, 도 4a에서 참조번호 505)에 -100VDC를 인가하는, 120초 및 10mTorr 챔버 압력 프로세스(예를 들어, 주로 아르곤 가스)를 이용하여 10 원자% 하프늄 도핑 하이-k 유전체층(403) 속에 주입된다.
일 실시예에서, 단계(259)는 도 4a-4c에 도시된 프로세스 챔버(500) 또는 프로세스 챔버(501)와 유사한 프로세스 챔버에서 수행될 수 있다. 이러한 구성에서, 종결 영역(405)은 상기한 단계(257)에서의 프로세스와 유사한 낮은 에너지 주입형 프로세스를 수행함으로써 형성된다. 일 양상에서, 프로세싱 영역(522)으로 전달되는 RF 에너지를 이용하여 플라즈마를 생성하고 그 후에 타겟(505) 상에 음극성 바이어스를 형성하여 타겟으로부터 물질을 스퍼터링함으로써, 도펀트 물질이 하이-k 유전체층(403)의 최상위 영역으로 전달된다. 스퍼터링되고 이온화된 물질이 하이-k 유전체층(403) 속으로 주입되도록 기판 지지체(562)가 RF 바이어싱, DC 바이어싱, 접지 또는 플로팅될 수 있다. 하이-k 유전체층(403)을 도핑하기 위해 낮은 에너지 물질을 전달하는 다양한 방법들이 이하 도 4a-4f 및 도 5a-5c와 함께 논의된다. 따라서, 챔버 압력, RF 전력, 펄스형 DC 바이어스, 기판 지지체(562)에 인가되는 선택적 바이어스 및/또는 프로세싱 시간의 신중한 제어에 의해, 하이-k 유전체층(403) 내의 도펀트의 양 및 도펀트 물질의 농도 대 깊이가 제어될 수 있다. 일 실시예에서, 도펀트는 알루미늄 함유 물질, 란탄 함유 물질, 또는 다른 유사한 물질이다.
일 실시예에서, 단계(259)는 도 7에 도시된 통합된 프로세싱 시스템(600)의 기판 프로세싱 챔버들(614A-614F) 중 하나에 위치되는 프로세싱 챔버(500)를 이용하여 수행될 수 있다. 일 양상에서, 단계(259)를 수행하기 위해 이용되는 프로세싱 챔버(500)는 단계(257)를 수행하기 위해 이용되는 프로세싱 챔버와 상이한 프로세싱 챔버이다. 또 다른 실시예에서, 통합된 프로세싱 시스템(600)에 부착되는 단일 프로세싱 챔버(500)가 단계들(257 및 259)을 수행하는데 이용되지만, 각각의 단계는 프로세싱 챔버(500)의 프로세싱 영역(522) 내에 배치되는 상이한 타겟 물질을 이용하여 수행된다.
단계(259)의 또 다른 실시예에서, 종결 영역(405)은 스퍼터링 프로세스를 수행함으로써 하이-k 유전체층(403)의 표면 상에 증착되는 추가의 물질층일 수 있다. 일 양상에서, 도 4a-4c에 도시된 프로세스 챔버(500) 또는 프로세스 챔버(501)와 유사한 프로세스 챔버를 이용하여 스퍼터링 프로세스가 수행된다. 이러한 구성에서, 프로세싱 영역(522)으로 전달되는 RF 에너지를 이용하여 플라즈마를 생성하고 그 후에 타겟(505) 상에 음극성 바이어스를 형성하여 타겟으로부터 물질을 스퍼터링함으로써, 하이-k 유전체층(403)의 상부에 타겟 물질을 증착하여 종결 영역(405)이 형성된다. 기판 지지체(562)는 하이-k 유전체층(403)으로 주입될 스퍼터링되고 이온화된 물질의 에너지 및 깊이를 제어하기 위해 RF 바이어싱, 접지 또는 전기적으로 플로팅될 수 있다. 일 실시예에서, 증착된 층은 알루미늄(Al), 란탄(La), 또는 다른 적절한 물질들을 함유한다.
일 실시예에서, 선택적 단계(260)는 노출된 물질들을 산화시켜 이들을 유전체 물질로 전환시키기 위해 산소 함유 RF 플라즈마를 이용한다. 일 실시예에서, 하이-k 유전체층(403), 하이-k 유전체층(404) 및/또는 종결 영역(405)은 알루미늄 산화물 또는 란탄 산화물을 형성하기 위해 산소 함유 플라즈마에 노출된다. 또 다른 실시예에서, 플라즈마는 질소(N2)를 함유하며, 또한 O2, NO, N2O와 같은 하나 이상의 산화 가스를 함유할 수도 있다. 또한 플라즈마는 아르곤(Ar) 및 헬륨(He)과 같은 하나 이상의 선택적 불활성 가스들을 함유할 수도 있다. 단계(260)는 예를 들면, 통합된 프로세싱 시스템(600)(도 7)의 DPN(decoupled plasma nitridation) 플라즈마 반응기를 이용하여 수행될 수 있다. 일 실시예에서, 열적 산화 단계는 노출된 물질을 산화시켜 이를 유전체 물질로 전환시키기 위해 플라즈마 산화 단계 대신에 이용된다. 일 예에서, 플라즈마 산화 프로세스는 노출된 물질들을 산화시키기 위해 약 100sccm의 산소 유량 및 약 100sccm의 질소 유량을 이용하여 30초 동안 13.56MHz의 RF 주파수에서 5% 듀티 주기 및 1000W 피크 전력(즉, 50W 평균 전력)을 이용하여 수행된다.
대안적인 실시예에서, 선택적 단계(262)가 단계(260) 대신 사용된다. 단계(262)에서, 하이-k 유전체층(403) 또는 하이-k 유전체층(404), 및 기판(401)은 약 600℃ 내지 약 1100℃의 온도에서 어닐링된다. 약 600℃ 내지 약 800℃의 온도에서 수행되는 어닐링과 같은 더 낮은 온도 어닐링은 이전에 증착된 물질, 예컨대 실리콘(Si), 산소(O2) 또는 실리콘 및 산소 모두를 갖는 하프늄의 결정화를 방지하는데 바람직하게 이용될 수 있다. 단계(262)는 단일 기판 또는 배치 퍼니스(batch furnace)중 하나 또는 통합된 프로세싱 시스템(600)의
Figure 112012029108322-pat00048
또는
Figure 112012029108322-pat00003
반응기와 같은 적절한 열적 어닐링 챔버를 이용하여 수행될 수 있다. 단계(262)는 하이-k 유전체층(403) 또는 종결 영역(405) 내에서 실리케이트 서브-층들의 형성을 야기한다. 일 실시예에서, 단계(262)는 약 600 내지 약 1100℃의 기판 표면 온도, 및 약 0.1 내지 약 50 Torr로 프로세스 챔버의 압력을 유지하면서, 약 2 내지 약 5000sccm의 산소(O2) 및 약 100 내지 약 5000sccm의 일산화질소(NO)(양(either) 가스는 선택적으로 질소(N2)와 혼합됨)중 적어도 하나를 제공함으로써 수행될 수 있다. 프로세스는 약 5-180초 동안 수행될 수 있다. 일 예에서, 단계(262)는 60sccm의 산소(O2) 가스 유량 및 940sccm의 질소(N2) 가스 유량을 갖는 15초, 900℃, 1Torr 프로세스이다. 또 다른 예에서, 약 15초의 지속기간 동안, 약 1Torr의 압력 및 약 1000℃의 온도로 프로세스 챔버를 유지하면서 O2가 약 200sccm(예를 들어, 약 200mT의 산소 부분압)으로 제공되며 질소(N2)가 약 800sccm으로 제공된다. 또 다른 예에서, 약 15초의 지속기간 동안 약 0.5Torr의 압력 및 약 1000℃의 기판 온도로 챔버를 유지하면서, NO가 약 500sccm으로 제공된다.
일 실시예에서, 단계(256), 단계(257), 또는 단계(259) 중 어느 하나의 수행이후에는, 단계(260) 또는 단계(262) 중 어느 것도 수행되지 않는다. 프로세스 시퀀스(251)의 일 실시예에서, 단계(260) 또는 단계(262)와 유사한 산화 단계는 하이-k 유전체층(403) 위에 종결 영역(405)이 증착되기 이전에 단계(257)에서 증착된 도펀트 물질을 재산화시키기 위해 단계들(257 및 259) 사이에서 수행될 수 있다.
단계(264)에서, 종결 영역(405), 및 하이-k 유전체층(403) 또는 하이-k 유전체층(404)은 이러한 영역들에서 질소의 양을 증가시키기 위해 질소 플라즈마로 처리된다. 프로세스는 약 10 내지 약 2000sccm의 질소(N2), 약 20 내지 약 500℃의 기판 페데스탈 온도, 및 약 5 내지 약 200mTorr의 반응 챔버의 압력을 제공함으로써 DPN 반응기를 사용하여 형성될 수 있다. 무선-주파수(RF) 플라즈마는 예를 들어, 13.56MHz 또는 60MHz에서 약 3 내지 약 5kW까지의 연속파(CW) 또는 펄스형 플라즈마 전력원 중 하나를 이용하여 에너지화된다. 펄싱 동안에, 피크 RF 전력, 주파수 및 듀티 주기는 통상적으로 약 10 내지 약 3000W, 약 10kHz, 및 약 2 내지 약 100% 범위들로 각각 선택된다. 이러한 프로세스는 약 1 초 내지 약 180초 동안 수행될 수 있다. 일 예에서, 약 15초 내지 약 180초 동안, 약 25℃의 온도 및 약 10 내지 약 80mTorr의 압력에서, 약 1000W의 피크 RF 전력이 약 5%의 듀티 주기로 약 10kHz로 펄싱되어 유도성 플라즈마 소스에 인가되고, N2가 약 200sccm으로 제공된다. 플라즈마는 다른 플라즈마 소스들 중에서도 특히 유사-원격(quasi-remote) 플라즈마 소스, 유도성 플라즈마 소스, 또는 RLSA(radial line slotted antenna) 소스를 이용하여 생성될 수 있다. 대안적인 실시예들에서, CW 및/또는 펄스형 마이크로파 전력의 소스들은 높은 질소 함량을 갖는 영역을 형성하는데 이용될 수 있다.
단계(266)에서, 기판(401) 상에 형성된 층들 간의 누설 전류를 감소시키고 표면(401B) 아래의 채널 영역에서 전하 캐리어들의 이동도를 증가시킬 뿐만 아니라 형성된 소자의 신뢰성을 개선하기 위해서 기판(401)이 어닐링될 수 있다. 단계(266)는 기판(401) 상에 형성된 층들에서의 결함들의 개수를 감소시키도록 보조할 수 있다. 어닐링 또는 패시베이팅의 작용으로, 단계(266) 동안 단계(264)에서 형성된 질화된 층이 붕소 도핑 폴리실리콘 게이트 전극으로부터의 붕소의 확산에 대한 효과적인 배리어의 형성을 촉진하는 것을 또한 보조할 것으로 여겨진다. 단계(266)는 단일 기판 또는 배치 퍼니스 중 하나 또는 통합된 프로세싱 시스템(600)의
Figure 112012029108322-pat00006
또는
Figure 112012029108322-pat00049
반응기와 같은 적절한 열적 어닐링 챔버를 사용하여 수행될 수 있다. 일 실시예에서, 단계(266)의 어닐링 프로세스는 약 800 내지 약 1100℃의 기판 표면 온도 및 약 0.1 내지 약 50Torr의 반응 챔버의 압력을 유지하면서, 약 2 내지 약 5000sccm의 유량의 산소(O2) 및 약 100 내지 약 5000sccm의 유량의 일산화질소(NO)(양 가스는 선택적으로 질소(N2)와 혼합됨)중 적어도 하나를 제공함으로써 수행될 수 있다. 프로세스는 약 5-180초 동안 수행될 수 있다. 일 실시예에서, 산소(O2) 가스는 약 15초의 지속기간 동안, 약 1000℃의 온도 및 약 0.1Torr의 압력으로 챔버를 유지하면서 약 500sccm으로 제공된다. 일 실시예에서, 단계(266)는 앞서 논의된, 단계(262)에 사용되는 것과 유사한 프로세스 레시피를 이용한다.
단계(260), 단계(262), 단계(264) 또는 단계(266)의 완료시, 단계(268)를 이용하여, 형성된 MOS 소자의 게이트 영역 또는 게이트 전극을 형성하기 위해 하나 이상의 층들이 형성된 층들 위에 증착된다. 단계(268)의 일 실시예에서, 게이트 전극을 제공하기 위해 앞서 기술된 층들 위의 게이트 영역에 폴리실리콘층이 증착된다. 일 예에서, 폴리실리콘층은 종래의 폴리실리콘 증착 프로세스를 이용하여 증착된다. 일 실시예에서, 폴리실리콘 증착 챔버(미도시)는 통합된 프로세싱 시스템(600)의 일부이다. 일 실시예에서, 폴리실리콘은 도 7에 도시된 통합된 프로세싱 시스템(600)의 기판 프로세싱 챔버들(614A-614F) 중 하나를 포함하는, 어플라이드 머티리얼스사로부터 입수가능한 센튜라 CVD 반응기와 같은 CVD 또는 ALD 반응기를 이용하여 프로세스 시퀀스(251) 동안 형성된 층들 위에 증착된다.
도 3f에 도시된 것처럼, 단계(268)의 또 다른 실시예에서, 게이트 영역(408)은 얇은 금속층(407) 및 폴리실리콘층(406)과 같은 다수의 전도성층들을 포함한다. 일 실시예에서, 게이트 영역(408)은 통상의 폴리실리콘 게이트 물질들보다 더 높은 캐리어 농도를 가지는 게이트 물질을 제공하기 위해 프로세스 시퀀스(251) 동안 형성된 층들 위에 증착되는 얇은 금속층(407)을 포함한다. 얇은 금속층(407)은 약 5 내지 약 200 옴스트롱(Å), 보다 바람직하게는 약 30Å 미만의 두께를 가질 수 있다. 일 실시예에서, 얇은 금속층(407)은 탄탈(Ta), 탄탈 질화물(TaN), 탄탈 카바이드(TaC), 텅스텐(W), 텅스텐 질화물(WN), 탄탈 실리콘 질화물(TaSiN), 하프늄(Hf), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 티타늄(Ti), 니켈(Ni), 티타늄 알루미늄 질화물(TiAlN), 루테늄 질화물(RuN), 하프늄 질화물(HfN), 니켈 실리사이드(NiSi), 티타늄 질화물(TiN) 또는 다른 적절한 물질과 같은 금속을 함유한다. 얇은 금속층(407)은 도 7에 도시된 통합된 프로세싱 시스템(600)에 부착되는 프로세스 챔버(500)(도 4a) 또는 프로세스 챔버(501)(도 4b-4c)를 이용하여 바람직하게 형성될 수 있다. 이러한 구성에서, RF 에너지를 이용하여 플라즈마를 생성하고 타겟으로부터 금속을 스퍼터링하도록 타겟을 바이어싱하며, 그 후에 기판 지지체(562)(도 4a-4b)를 선택적으로 바이어싱하여 스퍼터링되고 이온화된 금속 물질이 앞서 형성된 층들 위로 증착되게 하는 것을 통해, 프로세스 시퀀스(251) 동안 형성된 층들 위에 타겟 물질을 증착함으로써 얇은 금속층(407)이 형성된다. 스퍼터링 증착 프로세스를 구동시키기 위한 RF 에너지의 사용은 기판 표면상에 소량의 물질이 매우 신뢰성있게 증착될 수 있게 한다. 반대로, 얇은 금속층을 형성하기에 충분히 낮은 레벨로 증착 속도를 낮추기 위해 요구되는 인가 스퍼터링(DC) 전압이 일반적으로 스퍼터링 플라즈마를 유지하지 않을 것이기 때문에, 종래의 물리적 기상 증착 또는 스퍼터링 기술들은 물질의 작은 층들을 신뢰성있게 증착하기 위한 이들의 능력에 있어 엄격히 제한된다. 다른 실시예들에서, 얇은 금속층(407)은 종래의 CVD, PECVD, 또는 ALD 프로세스를 사용하여 형성될 수 있다.
도 2b는 프로세스 시퀀스(251)의 다른 실시예를 도시한다. 도 2b에 도시된 프로세스 시퀀스(251)는, 단계(259)와, 단계(257) 또는 단계(256) 사이에 2개의 선택적인 단계들(258A 및/또는 258B) 중 적어도 하나가 부가된다는 것을 제외하고는 도 2a에 도시된 방법 단계들과 동일하다. 일 실시예에서, 플라즈마 질화 단계는 단계(254), 단계(256), 또는 단계(257) 중 하나의 단계 동안 형성된 하이-k 유전체층(403) 또는 하이-k 유전체층(404)에서 발견되는 물질들 중 하나 이상을 질화하기 위해 프로세스 시퀀스(251)에 부가된다. 일 예에서, 단계(258B), 단계(262) 또는 단계(266)와 같은 후속 어닐링 단계 동안, 하이-k 유전체층(403) 또는 하이-k 유전체층(404)에서 발견되는 하프늄 물질의 결정화를 방지하기 위해 플라즈마 질화 프로세스를 이용하여 하프늄 질화물 함유층을 형성하는 것이 바람직하다. 일 실시예에서, 단계(258A)는 단계(264)와 함께 본 발명에 논의된 프로세스들을 이용하여 수행된다.
일 실시예에서, 선택적인 열적 어닐링 단계인 단계(258B)는, 형성된 소자의 신뢰성을 개선하도록, 형성된 하이-k 유전체층(403) 또는 하이-k 유전체층(404)의 결함들 및 스트레스를 감소시키기 위해 프로세스 시퀀스(251)에 부가된다. 일 실시예에서, 단계(258B)는 단계(262) 및/또는 단계(266)와 함께 본 발명에 논의된 프로세스들을 이용하여 수행된다. 일 실시예에서, 단계(258B)는 앞서 논의된 단계(258A)를 수행한 이후에 완료된다. 일 예에서, 단계(258B)는 60sccm의 산소(O2) 가스 유량 및 940sccm의 질소(N2) 가스 유량을 가지는, 15초, 900℃, 1Torr 프로세스이다.
도 2c는 프로세스 시퀀스(251)의 또 다른 실시예를 도시한다. 도 2c에 도시된 프로세스 시퀀스(251)는 단계(252)와 단계(254) 사이에 단계(253)가 부가되고 단계(254) 이후에 단계(256)가 수행된다는 것을 제외하고는, 도 2a에 도시된 단계들과 동일하다. 이 실시예에서, 플라즈마 질화 단계인 단계(253)는 단계(254) 또는 단계(256)를 수행하기 이전에 기판의 표면을 질화시키기 위해 단계(252)에서 자연 산화물층을 제거한 후 프로세스 시퀀스(251)에 부가된다. 질화된 실리콘 기판 표면은 차후 열적 산화 단계(단계(254)) 동안 형성되는 실리콘 산화물층의 표면에 또는 그 부근에 남아있는 바람직한 실리콘 산질화물(SiON)층의 형성을 보조하는 것으로 여겨진다. 형성된 실리콘 이산화물층의 표면에 또는 그 부근에 남아있는 SiON층의 형성은 차후 프로세싱 단계들 동안 게이트 유전체층 속으로의 게이트 전극 물질(단계(268))의 확산 최소화를 보조할 수 있다. 본 실시예에서 단계들(256 및 254)이 수행되는 순서는, 단계들(256)을 이용하는 하이-k 유전체층의 증착 이전에 실리콘 산질화물(SiON) 계면층이 형성되게 허용하도록 변경되고, 이는 하이-k 유전체층과 소자의 채널 영역 사이의 계면의 특성들의 강화를 보조할 것이다. 단계(253)는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 입수가능한 DPN 반응기에서 수행될 수 있다. 일 예에서, 단계(253)는 25W 평균 RF 전력(500W 피크 RF 전력에서 5% 듀티 주기), 200sccm의 N2 가스 흐름, 및 약 25℃의 기판 온도를 이용하는, 10초, 70mTorr 프로세스를 이용한다. 또한, 프로세스 시퀀스(251)의 일 실시예에서, 단계(253)에서 수행되는 질화된 실리콘 표면의 바람직한 특성들이 지속되는 것이 보장되도록 단계(254)가 변경된다. 이 경우, 고품질 유전체막이 형성되는 것을 보장하기 위해 단계(254) 동안 프로세스 챔버 속으로 산소와 함께, 질소(N2)와 같은 다른 반응성 가스를 또한 주입하는 것이 바람직할 수 있다. 일 예에서, 실리콘 산질화물(SiON)막은, 15초 동안 4.5slm의 질소(N2) 가스 유량 및 0.5slm의 산소(O2) 가스 유량의 변형된 가스 셋팅(setting)이 후속되는 15sccm의 산소(O2) 가스 유량 및 5 slm의 질소(N2) 가스 유량을 갖는 30초, 1050℃, 5Torr(즉, 15mT 부분압 O2) 프로세스를 이용하여 표면(401B) 상에 형성된다.
도 2d는 프로세스 시퀀스(251)의 또 다른 실시예를 도시한다. 도 2d에 도시된 프로세스 시퀀스(251)는 2개의 선택적 단계(255A) 또는 단계(255B)가 단계들(254 및 257) 사이에 부가될 수 있다는 것을 제외하고는, 도 2a에 도시된 단계들과 동일하다. 일 실시예에서, 선택적 플라즈마 질화 단계인 단계(255A)는, SiON층을 형성하도록 단계들(254) 동안 형성된 열적 산화물층의 상부 표면을 질화시키기 위해 단계(254) 및 단계(257) 사이에 부가된다. SiON층은 게이트 유전체층으로 게이트 전극 물질이 확산되는 것을 방지하기 위한 확산 배리어로서 작용할 수 있다. 일 예에서, 단계(255A)는 50W의 평균 RF 전력(1000W 피크 RF 전력에서 5% 듀티 주기), 200sccm의 N2 가스 흐름, 및 약 25℃의 기판 온도를 이용하는 30초, 10mTorr 프로세스를 이용한다.
도 2d를 참조하면, 일 실시예에서, 형성된 소자의 신뢰성이 개선되도록, 형성된 하이-k 유전체층(403)에서의 결함들 및 스트레스를 감소시키기 위해 선택적인 열적 어닐링 단계인 단계(255B)가 프로세스 시퀀스(251)에 부가된다. 일 예에서, 단계(255B)의 어닐링 프로세스는 약 1050℃의 기판 표면 온도, 및 약 1 내지 5Torr 로 반응 챔버의 압력을 유지하면서, 약 15sccm 유량의 산소(O2) 및 약 500sccm 유량의 질소(N2) 중 적어도 하나를 제공함으로써 수행될 수 있다. 또 다른 실시예에서, 단계(255B)는 단계(262) 및/또는 단계(266)와 함께 본 발명에 논의된 프로세스들을 이용하여 수행된다. 일 실시예에서, 단계(255B)는 앞서 논의된 단계(255A)를 수행한 이후에 완료된다.
도 2e는 프로세스 시퀀스(251)의 또 다른 실시예를 도시한다. 도 2e에 도시된 프로세스 시퀀스(251)는, 단계(254)가 제거되고 단계(252)가 변형되어(새로운 단계 252A) 습식 세정 프로세스가 계면형 실리콘 산화물 함유층을 형성하게 허용하는 것을 제외하고는, 도 2a에 도시된 단계들과 동일하다. 이러한 실시예에서, 새로운 단계(252A)는 습식 세정 프로세스를 이용하여 세정하고 기판의 표면(401B) 위에 산화물층을 의도적으로 형성한다. 새로운 단계(252A)는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 입수가능한
Figure 112012029108322-pat00007
챔버에서 수행될 수 있다. 일 예에서, 희석한 불화수소산(HF) 배쓰(bath)에 8분 동안 기판을 침지시키고 그 후에 린스처리하고 6분 동안 50℃에서 유지되는 표준 세정 1(SC1) 배쓰(예를 들어, 암모늄 수산화물(NH4OH)의 <5% vol./과산화수소(H2O2)의 <3% vol./밸런스 DI 수)에 기판을 침지시키고 그 후에 원하는 시간 기간 동안 DI 수를 함유하는 메가소닉 작동 탱크(즉, 1500W)에서 기판을 린스처리함으로써, 4 내지 5 옴스트롱(Å) 산화물층이 단계(252A) 동안 형성된다. 또 다른 예에서, 오존(O3)을 함유하는 세정액을 이용하는 습식 세정 프로세스에 의해 산화물층이 형성될 수 있다.
도 2f는 프로세스 시퀀스(251)의 또 다른 실시예를 도시한다. 도 2f에 도시된 프로세스 시퀀스(251)는 단계(254) 이후에 단계(256)가 수행된다는 것을 제외하고는 도 2a에 도시된 단계들과 동일하다. 이러한 실시예에서, 단계들(256 및 254)이 수행되는 순서는 단계들(256) 동안 하이-k 유전체층이 증착되기 이전에 얇은 실리콘 이산화물(SiO2)층(예를 들어,
Figure 112012029108322-pat00010
)이 형성되게 허용하도록 변경되었다. 일 실시예에서, 얇은 하이-k 유전체층(404)은 ALD형 증착 프로세스를 이용하여 단계(254)에서 성장된 열적 산화물층(402) 상에 증착된다. 이러한 구성은, 단계(254) 동안 형성된 얇은 실리콘 이산화물층이, 완성 스택의 바람직한 유전체 특성들을 제공하면서, 소자의 채널 영역과 유전체층 사이의 접합부에 양호한 유전체/채널 영역 계면을 제공할 것이기 때문에 유용한 것으로 여겨진다.
설계의 하드웨어 양상들
앞서 논의한 바와 같이, 앞서 논의된 단계들(257 및 259)과 함께 논의되는 플라즈마 처리 프로세스를 이용하여 하이-k 유전체층을 형성하는 것이 바람직하다. 예를 들어, 수십 볼트 정도의 큰 플라즈마 전위들을 이용하는 플라즈마 프로세스들은 얇은 게이트 유전체층들에 대한 손상을 야기할 수 있고 심지어 형성된 MOS 소자의 하부에 놓인 채널 영역으로의 충돌 금속 원자들의 통합을 야기할 수 있다. 유전체층, 이를 테면 실리콘 이산화물에 대한 손상 또는 하부에 놓인 영역으로의 금속 원자들의 통합은 소자 성능의 감소 및 증가된 전류 누설로 인해 바람직하지 않다. 하기에 논의되는 다양한 실시예들은 플라즈마 처리 프로세스를 이용하여 게이트 유전체층을 신뢰성있게 형성하는데 이용될 수 있다. 이러한 금속 플라즈마 처리를 수행하기 위해 이용될 수 있는 다양한 장치들의 예들이 도 4a-4c 및 도 4f와 함께 이하에서 기술된다.
유도적으로 결합된 플라즈마 프로세싱 챔버
도 4a는 상기 단계들(257 및/또는 259)에 기술된 프로세스들을 수행하기 위해 이용될 수 있는 플라즈마 프로세싱 챔버(500)의 일 실시예의 개략적 단면도를 도시한다. 이러한 구성에서, 프로세싱 챔버(500)는 프로세싱 영역(522)에서 기판(502), 이를 테면 기판(401)(도 3a)을 프로세싱할 수 있는 유도적으로 결합된 플라즈마 프로세싱 챔버이다. 일 실시예에서, 프로세싱 챔버(500)는 유도적으로 결합된 RF 소스를 이용하는, 산타클라라의 어플라이드 머티리얼스사로부터 입수가능한 변형된 DPN(Decoupled Plasma Nitridation) 챔버이다.
일반적으로 프로세스 챔버(500)는 유도성 RF 소스 어셈블리(591), DC 소스 어셈블리(592), 타겟(505), 시스템 제어기(602), 프로세스 챔버 어셈블리(593), 및 기판 지지 어셈블리(594)를 포함한다. 일반적으로 프로세스 챔버 어셈블리(593)는 플라즈마 프로세스가 내부에서 수행될 수 있도록 프로세싱 영역(522)에 진공을 형성할 수 있는 부품들을 포함한다. 일반적으로 프로세스 챔버 어셈블리(593)는 프로세싱 영역(522)을 밀봉되게 둘러싸는 챔버 베이스(527), 챔버 벽들(528) 및 챔버 리드(529)를 포함할 것이다. 프로세싱 영역(522)은 챔버 베이스(527) 및/또는 챔버 벽들(528)을 통해 프로세싱 영역(522)에 접속되는 진공 펌프(510)를 사용하여 원하는 진공 압력으로 배기될 수 있다. 일반적으로, 챔버 벽들(528) 및 챔버 베이스(527)는 금속, 이를 테면 알루미늄 또는 다른 적절한 물질로 형성될 수 있다. 일 실시예에서, 챔버 벽들(528)은 타겟(505)으로부터 스퍼터링된 물질이 챔버 벽들(528) 상에 안착되는 것을 방지하는 제거가능한 챔버 차폐물들(미도시)을 가질 수 있다.
일반적으로 유도성 RF 소스 어셈블리(591)는 챔버 리드(529)에 인접하게 위치되는 코일(509)에 접속되는 RF 매칭(508A) 및 RF 생성기(508)를 포함한다. 일 실시예에서, RF 생성기(508)는 약 400kHz 내지 약 20MHz의 주파수에서 약 0 내지 약 3000W에서 동작할 수 있다. 일 예에서, RF 생성기(508)는 13.56MHz의 주파수에서 동작한다. 일반적으로 챔버 리드(529)는 유도성 RF 소스 어셈블리(591)로부터 전달되는 RF 에너지가 프로세싱 영역(522)에 플라즈마를 형성하는 것을 허용하도록 구성된 유전체 부품(예를 들어, 석영, 세라믹 물질)이다. 일 실시예에서, 코일(509)은 프로세싱 영역(522)에서 생성된 플라즈마가 스퍼터링 프로세스 동안 타겟의 활성 표면 부근에서 형성되도록 타겟(505)에 가깝게 위치될 수 있다. 활성 표면 부근에서의 플라즈마의 제어는 낮은 에너지 스퍼터링 증착 프로세스 동안에 스퍼터링되는 타겟의 영역 부근의 플라즈마 밀도의 제어를 보조할 수 있다. 이러한 구성은 또한 코일(509)에 의해 생성된 플라즈마로 인한 매우-얇은(ultra-thin) 게이트 유전체층의 원치 않는 플라즈마 충돌의 양을 감소시키는데 유용할 수 있다.
일 실시예에서, 챔버 리드(529)는 진공-밀봉 전기적 피드-쓰루(feed-through)(504)가 프로세싱 영역(522)에 위치되는 타겟(505)과 접촉되게 허용하도록 변형된다. 이러한 구성에서, 동축 케이블(506)은, 플라즈마에서 생성된 이온들이 타겟(505)으로부터의 물질이 기판(502) 상에 스퍼터링되게 하도록 DC 전력원(507)으로부터의 에너지를 전달하기 위해 진공-밀봉 전기적 피드-쓰루(504)로부터 접속된다. 도 5a-5c와 함께 이하 논의되는 일 양상에서, 시스템 제어기(602)는, DC 소스(592) 어셈블리로부터 전달되는 DC 전력 및 RF 생성기(508)로부터의 출력을 동기화시키는데 이용된다. 일 실시예에서, 타겟(505)은 하프늄(Hf), 란탄(La), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 스트론튬(Sr), 납(Pb), 이트륨(Y), 또는 바륨(Ba)의 그룹으로부터 선택되는 원소를 포함하는 순수한 물질 또는 합금으로 형성될 수 있다.
일 양상에서, 프로세스 챔버 어셈블리(593)는, 챔버 베이스(527), 챔버 벽들(528) 및 챔버 리드(529)에 의해 형성된 프로세싱 영역(522)으로 하나 이상의 프로세스 가스들을 전달하도록 구성된 가스 전달 시스템(550)을 또한 포함한다. 프로세싱 영역(522)에서의 압력은 스로틀 밸브(511)에 의해 조절되는 진공 펌프(510)의 펌핑 속도 및 가스 전달 시스템(550)에 의해 전달되는 가스 유량을 조절하는데 이용되는 시스템 제어기(602)를 사용하여 제어될 수 있다. 일 양상에서, 프로세싱 동안 챔버 압력은 약 5mTorr 내지 약 100mTorr이다.
일반적으로 기판 지지 어셈블리(594)는 기판 지지 부재(562A)를 포함하는 기판 지지체(562)를 포함한다. 기판 지지 부재(562A)는 프로세싱 동안에 기판을 활성적으로 보유하는데 이용될 수 있는 종래의 정전 척(chuck)일 수 있거나, 또는 단순히 기판 지지체 페데스탈일 수 있다. 일반적으로, 온도 제어기(561)는 통상의 수단, 이를 테면 열 교환기(미도시)에 결합된 내장형 저항성 가열 엘리먼트들 또는 유체 냉각 채널들을 사용하여 온도 제어기(561)에 의해 설정된 원하는 온도로 기판 지지 부재(562A)를 가열 및/또는 냉각시키도록 구성된다. 일 양상에서, 온도 제어기(561)는 약 20℃ 내지 약 800℃의 온도로 기판 지지 부재(562A) 상에 위치되는 기판(502)을 동작시키고 가열하도록 구성된다. 프로세싱 동안, 기판 지지체(562)는 프로세싱 영역(522)에 생성되는 플라즈마에 존재하는 이온들을 기판(502)의 표면으로 끌어당길 수 있도록 RF 바이어스가 기판 지지체(562)의 부분들에 인가될 수 있게 RF 생성기(523)에 접속될 수 있다. 일 실시예에서, 기판 지지 부재(562A)는 기판(502)의 이온 충돌 손상을 최소화시키기 위해 플라즈마 프로세스 동안 접지, DC 바이어싱, 또는 전기적으로 플로팅된다.
RF 생성기(508)로부터 프로세싱 영역(522)으로 RF 에너지를 전달하는 것은 프로세싱 영역에서 가스 원자들이 이온화되게 한다. 플라즈마에서 이온화된 가스 원자들은 그 후에 DC 소스 어셈블리(592)에 의해 타겟(505)에 인가되는 음극성 바이어스로 인해 타겟(505)으로 유인되어 물질이 타겟(505)으로부터 스퍼터링되고 기판(502)의 표면 상에 안착될 수 있다. 유도성 RF 소스 어셈블리(591)로부터 전달되는 RF 에너지 및 DC 소스 어셈블리(592)로부터 인가되는 DC 바이어스의 간섭 및 상호작용을 감소시키기 위한 노력으로, 증착률, 막 균일성 및 막 품질을 최대화시키면서 간섭이 최소화될 수 있도록 DC 소스 어셈블리(592)와 RF 소스 어셈블리(591)로부터 전달되는 에너지의 펄스들을 동기화시키는 것이 종종 바람직하다. 플라즈마를 여기시키기 위해 유도성 RF 소스를 펄싱하는 것은, 낮은 전자 온도 및 낮은 이온 에너지 플라즈마를 생성 및 유지함으로써 기판의 표면에 대한 손상을 야기하는 높은 플라즈마 전위들과 관련된 문제를 완화시킨다. 일반적으로, 이온들은 플라즈마 내에 위치된 기판을 손상시키지 않을 낮은 이온 에너지들(예를 들어,
Figure 112012029108322-pat00011
)을 갖는 이온들을 생성하는 펄스형 RF 유도성 플라즈마에 의해 생성된다. 이는 본 명세서에서 참조되어 통합되는, 공동 양도되며 2003년 6월 12일자로 출원된 미국 특허 6,831,021호에 보다 상세하게 기술된다. 이론적 계산들(도 4d 참조)은, 낮은 이온 에너지들의 대부분의 불활성 가스들, 이를 테면, 아르곤(Ar), 네온(Ne), 크립톤(Kr) 또는 크세논(Xe)은 하프늄(Hf), 란탄(La) 또는 다른 중금속들 또는 유전체 물질들로 형성된 타겟으로부터 원자들을 스퍼터링하기에는 펄스형 RF 소스로부터 충분한 에너지를 얻지 못할 것임을 제시한다. 예를 들어, 아르곤 플라즈마에 대해, Hf 및 La 타겟의 스퍼터링 임계 에너지들은 각각 42.3eV 및 25.5eV이며, 게이트 산화물로의 이온 주입을 위한 안전한 이온 에너지는 일반적으로 10eV 미만이다. 따라서, RF 유도성 플라즈마에 대해, 게이트 유전체층을 형성하는데 안전하게 되기에 충분히 낮은 이온 에너지들은 타겟 물질로부터 원하는 금속 이온들을 스퍼터링하기에 충분히 높지 않다. 따라서, 스퍼터링 프로세스를 수행하기 위해 DC 소스 어셈블리(592)로부터 타겟에 인가되는 DC 바이어스를 사용하기 위한 필요가 존재한다. 다양한 펄스 증착 프로세스의 양상들이 도 5a-5c를 참조하여 이하에서 논의된다.
용량성 결합된 플라즈마 프로세싱 챔버
도 4b-4c는 앞서 도시된 단계들(257 및/또는 259)에 기술된 프로세스들을 수행하기 위해 이용될 수 있는 플라즈마 프로세싱 챔버의 또 다른 실시예의 개략적 단면도를 도시한다. 이러한 구성에서, 프로세스 챔버(501)는 프로세싱 영역(522)에서 기판(502)을 프로세싱할 수 있는 용량성 결합된 플라즈마 프로세싱 챔버이다. 일반적으로 프로세스 챔버(501)는 VHF 소스 어셈블리(595), 타겟 어셈블리(573), 시스템 제어기(602), 프로세스 챔버 어셈블리(596), 및 기판 지지 어셈블리(594)를 포함한다. 이러한 구성에서, 용량성 결합된 플라즈마는 타겟(571)과 접속되는 VHF 소스 어셈블리(595)를 사용함으로써 프로세스 챔버 어셈블리(596)에 포함된 접지된 챔버 벽들(528)과 타겟(571) 사이의 프로세싱 영역(522)에 형성된다. 일반적으로, 프로세스 챔버 어셈블리(596)는, 챔버 리드(529)가 챔버 벽(528) 상에 밀봉가능하게 위치되는 전기적 절연체(572) 및 타겟 어셈블리(573)로 대체되었다는 것을 제외하고, 앞서 도 4a와 함께 논의된 모든 부품들을 포함한다. 프로세스 챔버 어셈블리(596) 및 기판 지지 어셈블리(594)에서의 부품들은 프로세싱 챔버(500)를 참조하여 기술된 것들과 동일하거나 또는 유사하며, 이로써 동일한 숫자들이 적절한 곳에 사용되었으며 하기에서는 반복되지 않는다.
도 4b를 참조하면, 일 실시예에서, VHF 소스 어셈블리(595)는 타겟 어셈블리(573)의 하나 이상의 부분들을 통해 프로세싱 영역(522)으로 RF 에너지를 전달하도록 구성된 RF 소스(524) 및 매칭(524A)을 포함한다. 일반적으로 타겟 어셈블리(573)는 백킹 플레이트 어셈블리(570) 및 타겟(571)을 포함한다. 백킹 플레이트 어셈블리(570)는 프로세싱 동안 열 교환기(미도시)로부터 전달되는 유체를 이용해 타겟을 냉각시키기 위한 유체 채널(미도시) 및 타겟 물질의 완전한 이용을 촉진하고 증착 균일성을 강화시키도록 구성된 마그네트론 어셈블리(미도시)를 포함한다.
프로세스 챔버(501)의 동작 동안에, VHF 소스 어셈블리(595)는 타겟(571)을 형성하는 물질에서의 원자들이 기판(502)의 표면상에 증착될 수 있도록, 타겟(571)을 바이어싱하는데 이용된다. 일 실시예에서, VHF 소스 어셈블리(595)의 RF 소스(524)는 약 0.01 내지 약 5kW의 전력에서 약 1 내지 약 200MHz의 RF 주파수로 타겟 어셈블리(573)를 통해 프로세싱 영역(522)으로 전력을 전달하도록 구성된다. 일 실시예에서, VHF 소스 어셈블리(595)는 플라즈마 시쓰(sheath)에 걸친 전압 강하로 인해, 플라즈마에 의해 생성된 이온들이 타겟(571) 표면으로부터 물질을 스퍼터링시키기에 충분한 에너지를 제공하는 용량성 결합된 타겟(571) 상에 셀프-바이어스를 생성하기 위해 이용된다. VHF 소스를 이용하여 바이어싱되는 용량성 결합된 전극 또는 타겟(571)은 애노드와 캐소드(예를 들면, 타겟(571))의 표면적의 차이로 인해, 일반적으로 셀프 바이어스 전압에 도달할 것이다. 프로세싱 동안에 타겟(571)이 도달하는 셀프-바이어스 전압은 타겟(571)의 스퍼터링 속도를 최적화기 위해 조절될 수 있다. 도 4e는 셀프-바이어스 전압 대 주파수의 그래프를 도시한다. 일반적으로, 그래프는 전극이 점차적으로 보다 높은 주파수들에서 바이어스될 때 전극의 셀프 바이어스 전압에 대한 주파수의 영향을 도시한다. 주파수가 증가함에 따라 셀프-바이어스 전압이 크기가 감소하는 경향이 있고 따라서 VHF 소스 어셈블리(595)의 주파수를 증가시킴으로써, 타겟을 가격하는 이온들의 에너지가 감소될 수 있다는 것이 주목될 것이다. 예를 들어, 27MHz의 주파수에서 RF 신호를 이용하여 바이어스되는 타겟은 약 -200V의 바이어스 전압을 가질 것이고, 100MHz에서 RF 신호를 이용하여 바이어스되는 타겟은 300W의 RF 전력 및 아르곤을 이용하는 50mTorr의 압력에서 단지 약 10V인 전압을 가질 것이다. 또 다른 예에서, 타겟 상의 DC 바이어스는 약 400W의 일정한 RF 전력을 이용하여 약 60MHz와 약 100MHz 사이에서 RF 주파수를 변화시킴으로써 약 -50V에서 약 -20V까지 변할 수 있다.
VHF 범위의 RF 주파수들에서 타겟(571)으로 에너지를 전달하는 것은, 타겟(571)으로 전달되는 RF 전력의 변화 및 주파수의 변화의 함수로서 타겟 상의 DC 바이어스에서의 감소된 변화로 인해, 더 낮은 RF 주파수들에서 수행되는 프로세스들에 비해 단계들(257 및/또는 259)의 프로세스 결과들을 개선할 수 있다. 낮은 전력 스퍼터링 동작들을 수행할 때에, DC 바이어스에서의 변화를 감소시키는 것은 중요할 수 있다. 따라서, RF 에너지의 주파수 및 전력을 제어함으로써, 이를 테면 원하는 듀티 주기(하기 논의됨)로 타겟(571)에 전력을 전달함으로써, 타겟의 DC 바이어스는 정확하게 그리고 반복적으로 제어될 수 있다. DC 바이어스의 정확하고 정밀한 제어는 매우-얇은 게이트 유전체층을 도핑하는 프로세스가 정확하게 그리고 반복적으로 수행될 수 있는 것을 보장할 것이다.
도 4d를 참조하면, 일 예에서, 스퍼터링 가스가 주로 아르곤(Ar)이고 타겟이 란탄(La)으로 만들어진 경우, 타겟 표면으로부터 란탄 원자들을 스퍼터링하는데 요구되는 에너지는 적어도 25.5eV이다. 이는, 타겟 상에 생성되는 셀프 바이어스 전압이 타겟 표면으로부터 일부의 란탄 원자들이 스퍼터링될 것을 보장하기 위해 약 25.5eV의 이온 에너지를 생성하기에 충분히 높도록 요구된다는 것을 의미한다. 따라서, 타겟(571)에 전달되는 전력(예를 들어, 와트) 및 주파수를 제어함으로써, 스퍼터링 속도, 가스 원자 이온 에너지, 스퍼터링 원자들의 이온 에너지, 및 기판 상에 증착되는 원자들의 에너지가 제어될 수 있다. 또한, 프로세싱 동안 기판 지지체(562) 상의 바이어스는, 스퍼터링된 원자들이 게이트 유전체층 상에 증착되거나 또는 게이트 유전체층에 주입될 때에 스퍼터링된 원자들이 갖는 에너지를 추가로 제어하도록 조절될 수 있다.
일반적으로, 스퍼터링 프로세스는 약 1sccm 내지 약 500sccm의 아르곤 유량, 및 약 20℃ 내지 약 800℃ 범위의 히터 온도를 이용하여, 1mTorr 내지 약 100mTorr 범위의 챔버 압력으로 프로세스 챔버(501)에서 수행될 수 있다. 바람직하게, 기판의 온도는 약 200 내지 약 300℃이다. RF 소스(524) 여기 주파수는, 타겟 물질이 플라즈마 속으로 그리고 기판 표면상으로 스퍼터링되도록 정확한 셀프 바이어스 DC 전압을 얻기 위해서 약 1MHz 내지 약 200MHz에서 조절될 수 있다. 바람직하게, RF 소스(524) 여기 주파수는 약 27MHz 내지 약 100MHz의 주파수로, 보다 바람직하게는 약 30MHz 내지 약 60MHz의 주파수로 조절될 수 있다. 일 예에서, 란탄 타겟에 대해, 원하는 스퍼터링 에너지를 제공하고 낮은 에너지 플라즈마를 유지하기 위해 60MHz의 주파수가 선택될 수 있다. 일 실시예에서, 기판 표면 상에 증착되는 스퍼터링된 원자들의 에너지 및 균일성을 조절하기 위해 기판(502)의 표면과 타겟(571)의 표면 사이의 간격을 조절하는 것이 바람직할 수 있다. 일 양상에서, 게이트 산화물층의 스퍼터링 물질 깊이 및/또는 증착 균일성을 조절하기 위해 증착 프로세스 동안 타겟(571)의 표면에 대한 기판(502)의 간격을 조절하는 것이 바람직할 수 있다.
도 4c는 프로세스 챔버(501)의 제 2 실시예를 도시하고, 도 4b에 도시된 VHF 소스 어셈블리(595)는 프로세스 동안 상이한 시간들에서 상이한 스퍼터링 특성들을 제공하기 위해 상이한 주파수들 및/또는 전력들에서 프로세스 챔버(501)의 프로세싱 영역(522)으로 에너지를 전달하도록 각각이 구성되는 2개의 RF 생성기들(524, 525)을 포함하는 듀얼 VHF 소스 어셈블리(597)로 대체된다. 도 4c에 도시된 프로세스 챔버(501)는 일반적으로 RF 소스(524), 제 2 RF 소스(525), RF 스위치(526) 및 타겟 어셈블리(573)와 접속되는 매칭(524A)을 포함할 것이다. 이러한 구성에서, 듀얼 VHF 소스 어셈블리(597)로부터 타겟 어셈블리(573)로 전달되는 에너지는 RF 소스(524)와 제 2 RF 소스(525) 사이에서 RF 스위치(526)를 사용함으로써 전환될 수 있다. 스위치(526)의 상태는 시스템 제어기(602)에 의해 제어된다. 이러한 실시예는, 초기 장착 동안 또는 긴 유휴 시간 이후 타겟 표면 상에 형성될 수 있는 산화물들을 제거하기 위해 빠른 초기 시즈닝을 요구하는 타겟 물질들에 대해 유용할 수 있다. 더 낮은 주파수 소스(예를 들어, 약 27MHz 이하)로의 전환 능력은 타겟(571) 상에 높은 셀프 바이어스 DC 전압이 형성하게 할 것이고, 이는 보다 빠른 타겟 스퍼터링 속도를 유도한다. 따라서, 초기 처리 이후에, 스퍼터링 속도를 감소시키고 스퍼터링된 원자 이온 에너지를 감소시키도록 더 높은 주파수(예를 들어, 60MHz)로 전환하고 따라서 기판 표면 상에서 게이트 유전체층에 대한 잠재적 손상을 감소시킴으로써 듀얼 VHF 소스 어셈블리(597)의 출력이 변할 수 있다. 일 예에서, RF 소스(524)는 약 27MHz의 주파수에서 0 내지 약 2000와트의 전력에서 RF 에너지를 전달할 수 있고, 제 2 RF 소스(525)는 약 40 내지 약 200MHz의 주파수에서 0 내지 약 500와트의 전력에서 RF 에너지를 전달할 수 있다.
일 실시예에서, DC 소스 어셈블리(592)는 플라즈마 프로세싱 단계 동안 DC 에너지의 하나 이상의 펄스들을 전달하기 위해 타겟 어셈블리(573)에 선택적으로 접속된다. DC 바이어스는 VHF 소스 어셈블리(예를 들어, 참조 번호들 595 및 597)로부터 전달된 VHF 신호 위에 중첩될 수 있다. 타겟(571)에 인가되는 DC 전압은 스퍼터링 프로세스 동안 타겟(571)을 가격하는 이온화된 가스 원자들의 에너지를 보다 직접적으로 제어하는데 이용될 수 있다.
일 실시예에서, 앞서 논의된 바와 같이, RF 또는 VHF 바이어스가 기판 지지체(562)의 부분들에 인가되어 기판(502)의 표면으로 플라즈마에 존재하는 이온들을 끌어당길 수 있도록, 프로세싱 동안 기판 지지체(562)는 RF 생성기(523)에 접속될 수 있다. 일 실시예에서, 기판 지지 부재(562A)는 기판(502)의 이온 충돌 손상을 최소화하기 위해서 플라즈마 프로세스 동안에 접지, DC 바이어싱 또는 전기적으로 플로팅된다.
펄스형 플라즈마 프로세싱
도 5a-5c는 앞서 논의된 단계들(257 및/또는 259) 동안에 기판(502)의 표면 상에, 도 4a에 도시된 타겟(505) 또는 도 4b 및 도 4c에 도시된 타겟(571)으로부터 스퍼터링되는 물질을 증착하는데 이용될 수 있는 다양한 펄스형 플라즈마 프로세스의 도식적인 표현들이다. 도 5a-5c에 도시된 것처럼, 펄스형 플라즈마 프로세스들은 일반적으로 유도성 RF 소스 어셈블리(591) 또는 VHF 소스 어셈블리(즉, 듀얼 VHF 소스 어셈블리(597)의 VHF 소스 어셈블리(595))의 사용에 의해 시간의 함수로서 프로세싱 영역(522)으로 전달되는 일련의 순차적인 에너지 펄스들, 및 DC 소스 어셈블리(592)로부터 타겟에 전달되는 DC 에너지 펄스들이다. 도 5a는 유도성 RF 소스 어셈블리(591) 또는 VHF 소스 어셈블리로부터 전달되는 RF 에너지(531) 및 DC 소스 어셈블리(592)로부터 전달된 DC 전압(535)이 시간의 함수로서 도시되는 프로세스를 도시한다. 도 5a는 유도성 RF 소스 어셈블리(591) 또는 VHF 소스 어셈블리(595)에 의해 전달되는 RF 에너지(531)의 플롯(plot) 및 시간의 함수로서 타겟에 전달된 DC 전압(535)의 플롯을 도시하고, 따라서 DC 및 RF 또는 VHF(이하에서, RF/VHF) 펄스들이 동기화되는 일 실시예를 도시한다. 이러한 실시예에서, RF 에너지(531) 및 DC 전압(535)의 펄스들은 이들이 동시에 인가되지 않도록 동기화된다. 일반적으로, DC 펄스들(532)은 플라즈마에 존재하는 RF/VHF 여기된 이온들에 순간적인 인력을 공급하여, 이온들이 타겟으로부터 플라즈마로 물질을 스퍼터링하기에 충분한 에너지로 타겟(505)을 향해 가속되게 한다. 타겟 표면을 벗어나는 스퍼터링된 물질은 펄스형 RF/VHF 펄스(533) 동안 프로세싱 영역(522)에 형성된 플라즈마로 진입되며, 스퍼터링된 물질은 그 후에 이온화될 수 있다. 기판 지지 부재(562A)가 RF/VHF 바이어싱되었는지, 접지되었는지 또는 플로팅되었는지 여부에 따라, 이온화되고 스퍼터링된 원자들은 기판 표면 부근에 생성된 플라즈마 시쓰에 의해 설정된 에너지로 기판 표면에 전달될 수 있다. 대부분의 경우들에서, 낮은 에너지 바이어스를 사용할 때 원하는 이온 밀도 및 스퍼터링 속도가 달성될 수 있음을 보장하기 위해, DC 전압 펄스(또는 DC 전류 펄스들)가 전달되는 경우, 프로세싱 챔버에 충분한 플라즈마가 존재하도록 RF/VHF 펄스(533)의 마지막을 동기화시키는 것이 바람직하다.
계속하여 도 5a를 참조하면, 일반적으로는, 특히 유도적으로 결합된 플라즈마 챔버 설계들을 이용하여, 타겟으로의 DC 바이어스의 인가에 의해 스퍼터링된 원자들의 에너지가 보다 쉽게 제어될 수 있도록, 타겟으로부터 원자들을 스퍼터링하기 위한 충분한 에너지를 갖지 않는 RF/VHF 펄스(533) 동안 이온들을 생성하는 것이 바람직하다. 일부 경우들에서, 기판이 위치되는 페데스탈에 인가되는 낮은 전위 바이어스의 사용에 의해 낮은 에너지에서 기판의 표면으로 스퍼터링된 타겟 원자들이 가속되어 주입될 수 있도록, 스퍼터링된 타겟 원자들을 이온화시키기 위해 RF/VHF 펄스들을 이용하는 것이 바람직할 수 있다. 일 양상에서, 타겟으로의 DC 전압 펄스(또는 DC 전류 펄스)의 인가는 펄스형 RF/VHF 오프-주기와 동기화되어 DC 에너지의 인가로 인한 플라즈마 에너지에서의 순(net) 증가를 감소시킴으로써, 플라즈마에서 생성된 이온들의 에너지가 보다 쉽게 제어되게 허용한다. DC 펄스형 전압은 도핑 프로세스를 위해 플라즈마 속으로 타겟 물질들을 스퍼터링하기 위해 아르곤 이온들에 충분한 에너지를 제공하는 값으로 인가될 수 있다.
원하는 플라즈마 밀도, 스퍼터링 증착 속도 및 플라즈마 이온 에너지를 달성하기 위해서 시스템 제어기(602)가 RF/VHF 펄스들(533) 및 DC 펄스들(532) 및 듀티 주기를 동기화시키는데 이용될 수 있다는 것을 주목해야 한다. 도 5a를 참조하면, RF 에너지(531)의 펄스들의 전체 기간(t3)으로 나뉜 "온(on)" 시간(t1)인 듀티 주기가 원하는 평균 밀도의 플라즈마가 제어되는 것을 보장하기 위해 최적화될 수 있다는 것이 주목될 것이다. 또한, DC 전압(535)의 펄스의 전체 기간(t6)으로 나뉜 "온" 시간(t4)인 듀티 주기는 원하는 평균 증착 속도가 달성되는 것을 보장하기 위해 최적화될 수 있다는 것도 주목될 것이다.
도 4b-4c 및 도 5a-5c를 참조하면, 일 실시예에서, VHF 소스 어셈블리(595)는 1 Hz 내지 50kHz의 펄싱 주파수 및 0.1 내지 99%의 듀티 주기에서 펄싱 모드로 설정된다. 이러한 구성에서, 펄스형 VHF 소스는 평균 플라즈마 밀도 및 이온 에너지를 감소시키면서 프로세싱 영역(522)에 형성되는 플라즈마를 생성 및 유지하는데 이용된다. 시스템 제어기(602)는 플라즈마, 이온 및 스퍼터링된 물질 에너지를 제어하기 위해 듀티 주기, 펄스들의 주파수, RF 에너지(즉, RF 전력)의 크기, 및 RF 에너지의 주파수를 조절하는데 이용될 수 있다. 일 실시예에서, 기판의 표면으로 낮은 에너지의 스퍼터링된 물질을 전달하기 위해, 시스템 제어기(602)는 약 1% 내지 약 50%의 듀티 주기로 코일(509)(도 4a)에 RF 에너지를 전달하는데 이용된다. 선택적으로, 일 실시예에서, 낮은 에너지의 스퍼터링된 물질은 약 1% 내지 약 50%의 듀티 주기로 RF 에너지를 타겟(571)(도 4b)에 전달함으로써 기판의 표면에 전달된다. 일부 경우들에서, 플라즈마의 이온들로 전달되는 에너지를 최소화시키기 위해, 코일(509)(도 4a) 또는 타겟(571)(도 4b)으로 전달되는 듀티 주기를 약 1% 내지 약 10%로 유지하는 것이 바람직하다.
도 5b는 RF 소스 어셈블리(591) 또는 VHF 소스 어셈블리(즉, 듀얼 VHF 소스 어셈블리(597)의 VHF 소스 어셈블리(595))로부터 전달되는 펄스형 RF 에너지(531)의 적어도 일부 동안에 DC 펄스(532)가 전달되는 펄스 플라즈마 프로세스의 또 다른 실시예를 도시한다. 또 다른 실시예에서, 도 5c에 도시된 것처럼, RF 에너지(531)는 시간 기간(t1) 동안 일정한 레벨로 유지되고 펄스형 DC 전압(535)은 RF 에너지가 "온"인 동안에 타겟(505)에 전달된다. 전달된 신호들 간의 임의의 가능한 간섭을 감소시키기 위해 DC 펄스들(532) 동안에 RF 에너지(531)의 크기를 감소시키는 것이 바람직할 수 있다는 것을 주목해야 한다. 일 실시예에서, 프로세스의 RF/VHF 플라즈마 생성 및/또는 펄스형 DC 스퍼터링 단계들의 다양한 부분들 동안 그 상부에 위치된 기판으로 이온들을 유인하는 바이어스를 생성하는데 사용되는 RF 생성기(523)(도 4a)를 이용하여 기판 지지체(562)를 바이어싱하는 것이 바람직할 수 있다.
또 다른 일 실시예에서, 플라즈마에서의 생성된 이온들이 타겟 물질을 스퍼터링하기에 충분한 에너지를 갖지 않도록 RF/VHF 에너지를 펄싱하는 것이 바람직하다. 이 경우에, 타겟에 인가되는 DC 바이어스는 타겟 물질의 스퍼터링을 촉진하는데 이용될 수 있다.
일 실시예에서, 펄스형 RF/VHF 신호는 기판 표면을 통해 플라즈마를 생성하고 유지하기 위해 기판 지지체(562)에 인가된다. 따라서, 일 실시예에서, 동기화된 DC 펄스는 타겟(571)에 전달되며 동기화된 VHF 펄스는 게이트 유전체 속으로의 도핑을 위해 플라즈마 속으로 타겟 물질을 스퍼터링하도록 기판 지지체(562)에 전달된다.
접지된 조준기 설계
도 4f는 도핑된 게이트 유전체층을 형성하기 위해 게이트 유전체층의 금속 플라즈마 처리, 즉 낮은 에너지 스퍼터링 프로세스를 위해 이용될 수 있는 프로세싱 챔버(500)의 또 다른 실시예의 개략적 단면도를 도시한다. 이러한 실시예에서, 접지된 조준기(540)는 하전된 금속 이온들을 포획하기 위해 기판(502)과 타겟(505) 사이에 설치된다. 접지된 조준기(540)의 추가는, 잠재적으로 단일 단층 만큼 작게 기판(502)의 표면상에 얇은 금속층을 형성하기 위해 주로 중성으로 스퍼터링된 원자들이 기판(502)에 도달하게 한다. 일반적으로 조준기는, 타겟 부근의 프로세싱 영역으로부터 기판의 표면으로 중성자 원자들 및 가능하게는 일부 이온들이 통과하게 허용하도록, 접지된 플레이트에 걸쳐 분포되는 다수의 홀들(540A)을 포함하는 접지된 플레이트 또는 와이어 메쉬(wire mesh)이다. 이러한 방법에 의해 게이트 유전체의 표면상에 이러한 층을 증착하는 것은 일반적으로 매우 작은 이온 충돌 손상을 생성하며, 이는 중성자 에너지가 일반적으로 타겟 표면으로부터 원자를 스퍼터링하는데 요구되는 에너지의 일부(a fraction of)이며 중성자들이 플라즈마 전위에 의해 영향을 받지 않기 때문이다. 그 후에 이러한 금속층은 차후 형성된 산화물막 속으로 통합될 수 있고, 따라서 금속 또는 질소 이온 주입 및 관련된 문제들, 이를 테면 기판의 하부에 놓인 실리콘층 속으로의 금속의 관통 및 실리콘 손상 없이, 하이 유전상수, 또는 "하이-k" 유전체층을 생성할 수 있다. 당업자는 게이트 유전체층의 손상을 감소시키기 위해, 하전된 입자들이 기판 표면을 가격하기 이전에, 플라즈마의 큰 비율의 하전된 입자들을 포획하는 동일한 기능을 달성할 수 있도록, 도 4b 및 도 4c에 도시된 프로세스 챔버(501)가 또한 타겟(571)과 기판(502)의 표면 사이에 접지된 조준기(540)를 포함하도록 구성될 수 있다는 것을 인식할 것이다.
대안적인 프로세스 챔버 설계
도 4g는 도핑된 게이트 유전체층을 형성하기 위해 게이트 유전체층의 금속 플라즈마 처리, 즉 낮은 에너지 스퍼터링 프로세스를 위해 사용될 수 있는 프로세싱 챔버(500)의 또 다른 실시예의 개략적 단면도를 도시한다. 프로세스 챔버(500)의 일 실시예에서, 유도성 소스 어셈블리(591)의 출력은 타겟(505)과 접속되어, 코일(509) 및 용량성 결합된 타겟(505)의 사용에 의해 프로세싱 영역(522)에 플라즈마가 생성될 수 있다. 일 실시예에서, 타겟(505)은 RF 매칭(508A)을 통해 전력이 생성기(508)에 의해 전달될 때 공진을 달성할 수 있도록 사이징되는(sized) 코일(508B)을 통해 RF 매칭(508A)의 출력과 결합된다. 도 4a를 참조하면, 타겟(505)의 RF 바이어스의 부가는 코일(509)이 플라즈마를 생성 및 형상화하게 허용하면서, 타겟(505)에 전달되는 RF 전력 및 RF 주파수가 DC 바이어스를, 따라서 타겟(505)을 가격하는 이온들의 에너지를 제어하게 허용한다. 또한, 원하는 듀티 주기로 펄싱될 수 있는 용량성 결합된 플라즈마 생성 부품들 및 유도적으로 결합된 플라즈마 생성 부품들의 이용은, 타겟에 인가되는 DC 바이어스(즉, 셀프-바이어스), 스퍼터링 속도, 및 스퍼터링된 이온 에너지가 보다 쉽게 제어되게 허용한다. 챔버 압력, RF 주파수, RF 전력, 듀티 주기, 기판 지지체(562)에 인가되는 바이어스 및/또는 프로세싱 시간의 신중한 제어에 의해, 스퍼터링되는 물질의 양 및 유전체층에서 스퍼터링되는 물질의 농도 대 깊이가 제어될 수 있다. 단일 RF 생성기(508) 및 RF 매칭(508A)의 사용은 또한 챔버 비용 및 시스템 복잡도를 감소시킬 것이다. 일 실시예에서, DC 소스 어셈블리(592)는 타겟(505)에 결합되어, DC 펄스들이 RF 생성기(508)에 의해 전달되는 RF 펄스들 동안 또는 그들 사이에 타겟(505)으로 전달될 수 있다.
도 4h에 도시된 또 다른 실시예에서, RF 생성기(508) 및 RF 매칭(508A)의 사용에 의해 코일(509)이 개별적으로 RF 바이어싱되면서, 타겟(505)에 RF 에너지를 공급하는 개별 RF 생성기(565) 및 RF 매칭(565A)을 갖는 것이 바람직하다. 이러한 구성에서, 새로운 RF 매칭(565A) 및 RF 생성기(565)는 시스템 제어기(602)의 사용에 의해 유도성 소스 어셈블리(591) 부품들로부터 개별적으로 제어될 수 있다. 일 양상에서, DC 소스 어셈블리(592)는 또한 유도성 RF 소스 어셈블리(591) 부품들 및/또는 RF 생성기(565)에 의해 전달되는 RF 펄스들 동안 또는 이들 사이에서, DC 펄스들이 타겟(505)에 전달될 수 있도록 타겟(505)에 결합된다.
플라즈마 프로세싱 시스템
앞서 도 4a-4c 및 도 4f에 기술된 것들과 같은 하나 이상의 플라즈마 프로세싱 챔버들은, 멀티-챔버, 멀티-프로세스 기판 프로세싱 플랫폼, 이를 테면 도 7에 도시된 통합된 프로세싱 시스템(600)에 바람직하게 통합될 수 있다. 본 발명에 유용하게 적용될 수 있는 통합된 프로세싱 시스템들의 예들은 1999년 3월 16일자로 출원된 공동 양도된 미국 특허 번호 5,882,165호; 1993년 2월 16일 출원된 미국 특허 번호 5,186,718호; 및 2002년 8월 27일자로 출원된 미국 특허 번호 6,440,261호에 기술되어 있으며, 상기 문헌들은 그들 전체가 본 명세서에서 참조에 의해 통합된다. 통합된 프로세싱 시스템(600)은 팩토리 인터페이스(604), 로드 포트들(605A-D), 시스템 제어기(602), 진공 로드락들(606A, 606B), 이송 챔버(610), 및 다수의 기판 프로세싱 챔버들(614A-614F)을 포함할 수 있다. 하나 이상의 기판 프로세싱 챔버들(614A-614F)은 앞서 논의된 도 2-5와 함께 본 명세서에서 기술되는 플라즈마 처리를 수행하기 위해 이용되는 플라즈마 프로세싱 챔버들, 이를 테면 프로세싱 챔버(500) 및/또는 하나 이상의 프로세스 챔버들(501)로 구성될 수 있다. 또 다른 실시예들에서, 통합된 프로세싱 시스템(600)은 6개보다 많은 프로세싱 챔버들을 포함할 수 있다.
본 발명의 양상들에 따라, 통합된 프로세싱 시스템(600)은 일반적으로 다수의 챔버들 및 로봇들을 포함하며, 바람직하게는 통합된 프로세싱 시스템(600)에서 수행되는 다양한 방법들 및 시퀀스들을 제어하고 실행하도록 프로그래밍된 시스템 제어기(602)를 구비한다. 일반적으로 시스템 제어기(602)는 전체 시스템의 제어 및 자동화를 용이하게 하도록 설계되며 통상적으로는 중앙 처리 유닛(CPU)(미도시), 메모리(미도시), 및 지지 회로들(또는 I/O)(미도시)을 포함할 수 있다. CPU는 다양한 시스템 기능들, 챔버 프로세스들 및 지지 하드웨어(예를 들어, 검출기들, 로봇들, 모터들, 가스 소스들 하드웨어, 등)를 제어하기 위한 산업적 셋팅에서 이용되고 시스템 및 챔버 프로세스들(예를 들어, 챔버 온도, 프로세스 시퀀스 스루풋, 챔버 프로세스 시간, I/O 신호들, 등)을 모니터링하는 임의의 형태의 컴퓨터 프로세서들 중 하나 일 수 있다. 로봇(613)은 로드락 챔버(606A) 또는 로드락 챔버(606B)로부터 위치들(614A-F)에 장착된 다양한 프로세싱 챔버들 중 하나로 기판들을 이송하도록 이송 챔버(610)의 중앙에 배치된다. 일반적으로 로봇(613)은 로봇 구동 어셈블리(613C)에 부착되는 블레이드 어셈블리(613A), 암 어셈블리들(613B)을 포함한다. 로봇(613)은 시스템 제어기(602)로부터 전송된 명령들의 사용에 의해 다양한 프로세싱 챔버들로 기판 "W"을 이송하도록 구성된다. 본 발명에서 유용하도록 구성될 수 있는 로봇 어셈블리는 1994년 8월 30일자로 출원되고 "2-축의 자기적으로 결합된 로봇"이란 명칭의, 공동 양도된 미국 특허 번호 5,469,035호; 1994년 4월 11일자로 "로봇 어셈블리"란 명칭으로 출원된 미국 특허 번호 5,447,409호; 및 2000년 4월 14일자로 "반도체 기판들의 처리를 위한 로봇"이란 명칭의 미국 특허 번호 6,379,095호에 개시되며, 이들은 본 명세서에서 그 전체로서 참조에 의해 통합된다. 다수의 슬릿 밸브들(미도시)은 각각의 챔버가 본 발명에 기술된 프로세싱 시퀀스들 동안 진공 프로세스를 수행하도록 개별적으로 배기될 수 있게, 이송 챔버(610)로부터 프로세스 챔버들(614A-614F) 각각을 선택적으로 고립시키는데 이용될 수 있다.
통합된 프로세싱 시스템(600)에 플라즈마 챔버를 통합하는 것의 중요한 장점은, 공기로의 노출이 없이 기판상에서 순차적인 프로세스 단계들이 수행될 수 있다는 것이다. 이는 새롭게 증착된 매우-얇은 금속층(들)의 산화 없이, 도 2-5와 함께 앞서 기술된, 기판의 표면 상에 스퍼터링된 원자들의 증착과 같은 프로세스들이 발생되게 허용한다. 안정화 어닐링을 수행하기 이전에 새로이(freshly)-증착된 물질들의 제어되지 않은 산화는 또한, 어닐링 단계를 수행할 수 있는 프로세스 챔버를 포함하는 통합된 프로세싱 시스템(600)에 다수의 프로세스 챔버들을 통합시킴으로써 방지된다. 통합된 시스템은 비-통합된 프로세스들에서 발생할 산소의 주변(ambient) 소스들에 기판을 노출시키지 않음으로써, 하이-k 유전체층(403) 또는 하이-k 유전체층(404) 내에서 발견되는 물질들(예를 들면, 도펀트 물질들)의 산화를 방지한다. 따라서, 비-통합된 프로세스들에서 발견되는 오염물은 소자 제조 프로세스 재현성 및 평균 소자 성능에 직접적으로 영향을 미칠 수 있다.
통합된 프로세싱 시스템(600)의 일 실시예에서, 기판 프로세싱 챔버(614A) 또는 팩토리 인터페이스(604)에 접속된 챔버는 프로세스 단계(252)에서 앞서 언급된 바와 같이 RCA 세정을 수행하도록 구성될 수 있다. 그 후에, 자연 산화물층(401A)(도 3a 참조)의 제거 이후에, 기판은 프로세싱 챔버(614B)에서 수행되는 통상의 급속 열 산화(RTO) 프로세스, 플라즈마 강화 화학적 기상 증착(PECVD), 또는 ALD를 사용하여 그 상부에 형성되는 유전체층(예를 들어, 열적 산화물층(402), 하이-k 유전체층(404))을 포함할 수 있다. 기판 프로세싱 챔버들(614C 및 614D)은 프로세스 단계들(257 및 259)을 수행하기 위해, 앞서 기술된 프로세싱 챔버(500) 및/또는 프로세스 챔버(501)와 유사한 플라즈마 프로세싱 챔버들로서 구성된다. 따라서, 플라즈마 프로세스는, 기판 상에 배치되는 다양한 층들 상에서의 자연 산화물의 재성장이 방지되도록, 진공 상태로 기판을 유지하면서, 프로세싱 챔버(614C 및 614D) 내의 기판상에서 수행될 있다. 이는 노출된 층들이 란탄과 같이 산소에 대해 높은 친화력을 가지는 물질들을 포함하는 경우에 특히 중요할 수 있다. 일 양상에서, 단계(260)는 기판 프로세싱 챔버(614D)에서 형성되는 금속 표면을 산화시키기 위해 기판 프로세싱 챔버(614E)의 기판 상에서 순차적으로 수행된다. 선택적 양상에서, 단계(262)는 기판 프로세싱 챔버(614E)에 위치된 RTP 챔버에서 수행될 수 있다. 그 후에, 플라즈마 질화 프로세스(단계(264)), 이를테면 어플라이드 머티리얼스사로부터 입수가능한 DPN 프로세스가 프로세싱 챔버(614F)에서 수행될 수 있다. 또 다른 양상에서, 단계(266)는 기판 프로세싱 챔버(614E), 또는 이용가능한 경우, 기판 프로세싱 챔버(614F)에 배치된 RTP 챔버에서 수행될 수 있다.
또 다른 실시예에서, 단계(252)(즉, 자연 산화물 제거 단계) 및 단계(254)(즉, 열적 산화물층 증착 단계의 형성)는 상이한 시스템에서 수행될 수 있다. 이러한 실시예에서, 기판 프로세싱 챔버들(614A 및 614B)은 프로세스 단계들(257 및 259)을 수행하기 위해 프로세싱 챔버(500) 및/또는 프로세스 챔버(501)와 유사한 플라즈마 프로세싱 챔버들로서 구성될 수 있다. 일 양상에서, 단계(260)는 기판 프로세싱 챔버(614B)에서 형성된 금속 표면을 산화시키기 위해 기판 프로세싱 챔버들(614C) 내의 기판상에서 순차적으로 수행된다. 선택적으로, 또 다른 양상에서, 단계(262)는 RTP 챔버(614C)에서 수행될 수 있다. 그 후에 플라즈마 질화 프로세스(단계(264)), 이를 테면 어플라이드 머티리얼사로부터 입수가능한 DPN 프로세스는 기판 프로세싱 챔버(614D)에 위치된 프로세싱 챔버에서 수행될 수 있다. 일 양상에서, 단계(266)는 RTP 챔버(614E) 또는 이용가능한 경우 기판 프로세싱 챔버(614C)에서 수행될 수 있다. 일 양상에서, 단계(260)가 기판 프로세싱 챔버(614C)에서 완료된 이후에, 표면 질화 단계는 기판이 진공으로부터 제거되어 공기에 노출됨이 없어, 기판 프로세싱 챔버(614D)에서 수행될 수 있다.
게이트 산화물층을 형성하는 대안적인 방법
도 6a는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 게이트 유전체를 제조하기 위한 방법(100)을 도시하는 프로세스 흐름도이다. 방법(100)은 예시적인 CMOS 전계 효과 트랜지스터의 게이트 구조물의 제조 동안에 기판상에서 수행되는 프로세싱 단계들을 포함한다. 도 6a는 방법(100)의 전체 프로세스의 도식적 요약을 도시한다. 방법(100)의 적어도 일부들은 통합된 반도체 기판 프로세싱 시스템(즉, 클러스터 툴)의 프로세싱 반응기들을 이용하여 수행될 수 있다. 하나의 이러한 프로세싱 시스템은 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 입수가능한
Figure 112012029108322-pat00012
통합된 프로세싱 시스템이다.
도 6b-6g는 도 6a의 방법을 이용하여 그 위에 게이트 구조물이 제조되는 기판의 일련의 개략적 단면도들을 도시한다. 도 6b-6g의 단면도들은 트랜지스터의 보다 큰 게이트 구조물(미도시)에서 게이트 유전체를 제조하기 위해 수행되는 개별 프로세싱 단계들과 관련된다. 도 6b-6g의 이미지들은 스케일대로 도시된 것은 아니며 예시적 설명을 위해 간략화되었다.
방법(100)은 단계(102)에서 시작하여 단계(118)로 진행된다. 먼저 도 6a 및 도 6b를 참조하면, 단계(104)에서, 실리콘(Si) 기판(200)(예를 들어, 200mm 웨이퍼, 300mm 웨이퍼)이 제공되며 기판의 표면으로부터 자연 산화물(SiO2)층(204)을 제거하기 위한 용액에 노출된다. 일 실시예에서, 층(204)은 불화수소(HF) 및 탈이온(DI)수를 포함하는 세정 용액(즉, 불화수소산 용액)을 이용하여 제거된다. 일 실시예에서, 세정 용액은 약 20 내지 약 30℃의 온도로 유지되는 약 0.1 내지 약 10 중량%의 HF를 함유하는 수용액이다. 또 다른 실시예에서, 세정 용액은 약 25℃의 온도로 유지되는 약 0.5wt%의 HF를 갖는다. 단계(104) 동안, 기판(200)은 세정 용액에 침지될 수 있고 그 이후에, 탈이온수에서 린스처리될 수 있다. 단계(104)는 단일 기판 프로세싱 챔버 또는 프로세싱 동안 초음파 에너지의 전달을 포함할 수 있는 다중 기판 배치(batch)형 프로세싱 챔버에서 수행될 수 있다. 선택적으로, 단계(104)는 통합된 프로세싱 시스템(600)(도 7)의 단일 기판 습식 세정 반응기를 사용하여 수행될 수 있다. 또 다른 실시예에서, 층(204)은 RCA 세정 방법을 이용하여 제거될 수 있다. 단계(104)의 완료 시에, 기판(200)은 진공 로드락 또는 질소(N2) 정화 환경에 배치된다.
단계(106)에서, 열적 산화물(SiO2)층(206)은 기판(200) 상에서 성장된다(도 6c). 일반적으로, 열적 산화물층(206)은 약 3 옴스트롱(Å) 내지 약 35Å의 두께를 가질 수 있다. 일 실시예에서, 열적 산화물층(206)은 약 6Å 내지 약 15Å의 두께를 갖는다. 단계(106) 동안 열적 산화물층을 증착하는 프로세스는 도 7에 도시된 통합된 프로세싱 시스템(600) 상에 위치된
Figure 112012029108322-pat00013
반응기와 같은 RTP 반응기를 사용하여 수행될 수 있다.
Figure 112012029108322-pat00014
반응기는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 입수가능하다.
단계(108)에서, 열적 산화물층(206)은 금속 이온 함유 플라즈마에 노출된다. 예시적으로, 단계(108)는 기판(200) 상에 실리콘 금속 산화물 또는 실리케이트 또는 산질화물막의 금속성 서브층(209)을 형성한다(도 6d). 일 실시예에서, 약 1Å 내지 약 5Å의 막 두께를 가지는 금속층(208)은 단계(108) 동안 열적 산화물층(206)의 표면 상에 바람직하게 형성될 수 있다. 일 실시예에서, 금속 이온 함유 플라즈마는 하프늄 또는 란탄과 같은 적어도 하나의 금속 이온 및 불활성 가스를 포함한다. 불활성 가스는 아르곤 및 하나 이상의 선택적 불활성 가스들, 이를 테면 네온(Ne), 헬륨(He), 크립톤(Kr), 또는 크세논(Xe)을 포함할 수 있다. 일 양상에서, 금속 이온 함유 플라즈마는 질소(N2) 가스를 함유할 수 있다.
단계(110)에서, 열적 산화물층(206)은 산소 함유 플라즈마에 노출되어 금속성 서브층(209) 및 적용가능한 경우 금속성층(208)을 산화시키며 금속성층(208)을 유전체 영역(210)으로 전환시킨다(도 6e). 또 다른 실시예에서, 플라즈마는 질소(N2) 및 하나 이상의 산화 가스들, 이를 테면,
Figure 112012029108322-pat00015
를 포함할 수 있다. 또한 플라즈마는 하나 이상의 불활성 가스들, 이를 테면, 아르곤(Ar), 네온(Ne), 헬륨(He), 크립톤(Kr), 또는 크세논(Xe)을 포함할 수 있다. 단계(110)는 예를 들면, 통합된 프로세싱 시스템(600)(도 7)의 DPN(decoupled plasma nitridation) 플라즈마 반응기를 이용하여 수행될 수 있다.
단계(110) 대신에 단계(112)가 사용되는 대안적인 실시예에서, 기판(200)은 약 800 내지 약 1100℃의 온도로 어닐링된다. 단계(112)는 통합된 프로세싱 시스템(600)의
Figure 112012029108322-pat00016
또는
Figure 112012029108322-pat00017
반응기, 또는 단일 기판 또는 배치 퍼니스 중 하나와 같은 적절한 열적 어닐링 챔버를 이용하여 수행될 수 있다. 열적 산화 단계(112)는 유전체 물질들을 함유하는 유전체 영역(210)의 형성을 초래한다. 일 양상에서, 유전체 영역(210)은 실리케이트 물질을 포함할 수 있다. 일 실시예에서, 단계(112)의 어닐링 프로세스는 약 800 내지 약 1100℃의 기판 표면 온도, 및 약 0.1 내지 약 50Torr의 반응 챔버의 압력을 유지하면서, 약 2 내지 약 5000sccm 유량의 산소(O2) 가스 및 약 100 내지 약 5000sccm 유량의 일산화질소(NO)(양 가스는 선택적으로 질소(N2)가 혼합됨)를 제공함으로써 수행될 수 있다. 어닐링 프로세스는 약 5 내지 약 180초 동안 수행될 수 있다. 일 실시예에서, 산소(O2)는 약 15초의 지속기간 동안에 약 0.1Torr의 압력 및 약 1000℃의 온도로 챔버를 유지하면서, 약 500sccm의 유량으로 제공된다. 또 다른 예에서, 일산화질소(NO)는 약 15초의 지속기간 동안에 약 0.5Torr의 압력 및 약 1000℃의 기판 온도로 챔버를 유지하면서, 약 500sccm의 유량으로 제공된다.
단계(114)에서, 기판(200)의 표면은, 형성된 구조물의 상부 표면에서 질소의 양이 증가되도록 질소 플라즈마에 노출되어 질화된 층(214)을 형성한다(도 6f). 프로세스는 약 10-2000sccm의 질소(N2), 약 20-500℃의 기판 페데스탈 온도, 및 약 5-1000mTorr의 반응 챔버의 압력을 제공함으로써 DPN 반응기를 이용하여 형성될 수 있다. 무선-주파수(RF) 플라즈마는 약 3-5kW에 이르는 연속파(CW) 또는 펄스형 플라즈마 전력원을 이용하여 예를 들어, 13.56MHz에서 에너지화된다. 펄싱 동안에, 피크 RF 전력, 주파수 및 듀티 주기는 각각 약 10-3000W, 약 2-100kHz, 및 약 2-100% 범위에서 전형적으로 선택된다. 이러한 프로세스는 약 1-180초 동안 수행될 수 있다. 일 실시예에서, N2는 약 200sccm으로 제공되며,약 15-180초 동안, 약 25℃의 온도 및 약 100-80mTorr에서, 유도성 플라즈마 소스에 인가되는 약 1000W 피크 RF 전력은 약 5% 듀티 쥬기로 약 10kHz에서 펄싱된다. 플라즈마는 다른 플라즈마 소스들 중에서도 특히 유사-원격 플라즈마 소스, 유도성 플라즈마 소스, 또는 RLSA(radial line slotted antenna) 소스를 이용하여 생성될 수 있다. 선택적 실시예들에서, CW 및/또는 펄스형 마이크로파 전력의 소스들은 질화된 층(214)을 형성하는데 이용될 수 있다. 질화된 층(214)은 유전체 영역(210)의 상부 표면 상에 형성될 수 있다(도 6e).
단계(116)에서, 게이트 유전체층들(206, 214 및 209) 및 기판(200)이 어닐링된다. 단계(116)는 전체 게이트 유전체의 신뢰성을 개선할 뿐만 아니라, 실리콘 이산화물(SiO2) 서브-층들(216) 아래의 채널 영역에서 전하 캐리어들의 이동도를 증가시키며 층들(206, 214 및 209)의 누설 전류 감소를 개선한다. 단계(116)는 통합된 프로세싱 시스템(300)의
Figure 112012029108322-pat00018
또는
Figure 112012029108322-pat00019
반응기와 같은 적절한 열적 어닐링 챔버 또는 단일 기판 또는 배치 퍼니스를 이용하여 수행될 수 있다. 열적 산화 단계(116)는 실리콘 유전체막 계면 상에 실리콘 이산화물(SiO2) 서브-층들(216)이 형성되게 한다(도 6g). 단계(116)는 유전체/실리콘 계면의 신뢰성을 개선할 뿐만 아니라, 실리콘 이산화물(SiO2) 서브-층들(216) 아래의 채널 영역에서 전하 캐리어들의 이동도를 증가시킨다.
일 실시예에서, 단계(116)의 어닐링 프로세스는 약 800-1100℃의 기판 표면 온도, 및 약 0.1-50 Torr의 반응 챔버의 압력을 유지하면서, 약 2-5000sccm의 산소(O2) 및 약 100-5000sccm의 일산화질소(NO), 또는 질소(N2)와 선택적으로 혼합된 가스 중 적어도 하나를 제공함으로써 수행될 수 있다. 프로세스는 약 5-180초 동안 수행될 수 있다. 일 실시예에서, 산소(O2)는 약 15초의 지속기간 동안, 약 1000℃의 온도 및 약 0.1 Torr의 압력으로 챔버를 유지하면서 약 500sccm으로 제공된다.
단계(116)의 완료 시에, 단계(118)에서, 방법(100)은 종료된다. 집적회로들의 제조시, 바람직하게 방법(100)은 개선된 누설 전류 감소를 갖는 매우-얇은 게이트 유전체들을 형성하고 채널 영역에서 전하 캐리어들의 이동도 증가시킨다.
지금까지는 본 발명의 실시예들에 관한 것이나, 하기 특허청구항들에 의해 결정되는 본 발명의 기본 범주를 벗어나지 않고 본 발명의 다양한 다른 추가적 실시예들이 고안될 수 있다.

Claims (10)

  1. 하이-k 유전체층을 형성하기 위한 장치로서,
    이송 영역을 형성하는 하나 이상의 벽들 및 상기 이송 영역에 위치되는 이송 로봇을 갖는 이송 챔버;
    상기 이송 챔버에 결합되는 플라즈마 질화물 챔버(nitride chamber) ? 상기 플라즈마 질화물 챔버는 상기 플라즈마 질화물 챔버의 제 1 프로세싱 영역에서 기판의 표면상에 질화물을 형성하도록 구성됨 ?;
    상기 로봇과 이송가능하게 연통하며 상기 이송 챔버에 결합되는 제 1 플라즈마 프로세싱 챔버; 및
    상기 이송 영역과 이송가능하게 연통하며 800℃ 내지 1100℃의 온도로 상기 기판을 어닐링하도록 구성되는 어닐링 챔버
    를 포함하며,
    상기 플라즈마 질화물 챔버는,
    상기 제 1 프로세싱 영역과 전기적으로 연통하는 RF 소스; 및
    상기 제 1 프로세싱 영역과 선택적으로 연통하는 질소 함유 가스 소스를 포함하고,
    상기 제 1 플라즈마 프로세싱 챔버는,
    제 2 프로세싱 영역을 형성하는 하나 이상의 벽들;
    상기 제 2 프로세싱 영역에 노출되는 표면을 갖는 타겟 ? 상기 타겟은 제 1 물질을 포함함 ?;
    제 1 RF 주파수에서 상기 제 2 프로세싱 영역에 에너지를 공급하도록 구성된 제 1 RF 생성기; 및
    상기 제 2 프로세싱 영역에 위치된 기판 지지체
    를 포함하는,
    하이-k 유전체층을 형성하기 위한 장치.
  2. 제1항에 있어서,
    상기 이송 영역과 이송가능하게 연통하며 상기 기판의 표면상에 폴리실리콘층을 증착하도록 구성되는 폴리실리콘 증착 챔버를 더 포함하는,
    하이-k 유전체층을 형성하기 위한 장치.
  3. 삭제
  4. 제1항에 있어서,
    이송 영역과 이송가능하게 연통하며 CVD 또는 ALD 증착 프로세스를 이용하여 상기 기판의 표면상에 하이-k 유전체층을 형성하도록 구성되는 프로세싱 챔버를 더 포함하는,
    하이-k 유전체층을 형성하기 위한 장치.
  5. 하이-k 유전체층을 형성하기 위한 장치로서,
    프로세싱 영역을 형성하는 하나 이상의 벽들;
    상기 프로세싱 영역에 노출되는 표면을 갖는 타겟;
    상기 타겟에 결합되는 DC 전압 소스 ? 상기 DC 전압 소스는 물질이 상기 타겟으로부터 스퍼터링될 수 있도록 상기 타겟을 바이어싱하도록 구성됨 ? ;
    상기 프로세싱 영역을 대면하는 적어도 하나의 표면을 갖는 기판 지지체 ? 상기 기판 지지체는 기판을 지지하도록 구성되며 상기 기판은 상기 기판의 표면상에 형성되는 유전체층을 가짐 ?;
    상기 타겟과 전기적으로 연통하며, 1MHz 내지 200MHz의 주파수에서 상기 타겟에 제 1 양의 에너지를 전달함으로써 상기 프로세싱 영역에서 용량성 결합된 플라즈마를 유지하도록 구성되는 제 1 생성기 ? 상기 제 1 생성기는 물질이 상기 타겟으로부터 스퍼터링될 수 있도록 상기 타겟의 표면상에 바이어스를 생성하도록 구성됨 ?; 및
    상기 제 1 생성기에 의해 상기 타겟으로 전달되는 상기 주파수를 제어하도록 구성되는 제어기
    를 포함하는,
    하이-k 유전체층을 형성하기 위한 장치.
  6. 하이-k 유전체층을 형성하기 위한 장치로서,
    프로세싱 영역을 형성하는 하나 이상의 벽들;
    상기 프로세싱 영역에 노출되는 표면을 가지며 DC 전력원과 전기적으로 연통하는 타겟;
    제 1 생성기 및 상기 프로세싱 영역과 전기적으로 연통하는 제 1 코일 ? 상기 제 1 코일 및 상기 제 1 생성기는 상기 타겟의 상기 표면에 인접한 상기 프로세싱 영역에서 플라즈마를 생성하도록 구성됨 ? ; 및
    상기 프로세싱 영역에 위치되는 기판 지지체
    를 포함하는,
    하이-k 유전체층을 형성하기 위한 장치.
  7. 스퍼터링 프로세스를 이용하여 하이-k 유전체층을 형성하는 방법으로서,
    상기 스퍼터링 프로세스는,
    상부에 유전체층이 형성된 기판을 플라즈마 프로세싱 챔버의 프로세싱 영역에 위치시키는 단계; 및
    스퍼터링 프로세스를 이용하여 상기 유전체층에 제 1 물질을 배치하는 단계
    를 포함하고,
    상기 스퍼터링 프로세스는,
    제 1 RF 생성기로부터 상기 제 1 물질을 포함하는 타겟으로 다수의 RF 에너지 펄스들을 전달하는 단계 ? 각 펄스의 상기 RF 에너지는 제 1 RF 주파수에서 전달됨 ? ; 및
    DC 소스 어셈블리로부터 상기 타겟으로 다수의 DC 펄스들을 전달하는 단계 ? 상기 다수의 RF 에너지 펄스들 및 상기 다수의 DC 펄스들은 동기화됨?;
    를 포함하는,
    하이-k 유전체층을 형성하는 방법.
  8. 제7항에 있어서,
    상기 방법은 상기 타겟으로 제 2 다수의 RF 에너지 펄스들을 전달하는 단계를 더 포함하고,
    상기 제 2 다수의 RF 에너지 펄스들의 RF 에너지는 제 2 RF 주파수에서 전달되며, 상기 제 2 주파수는 상기 제 1 주파수보다 더 큰,
    하이-k 유전체층을 형성하는 방법.
  9. 스퍼터링 프로세스를 이용하여 하이-k 유전체층을 형성하는 방법으로서,
    상기 스퍼터링 프로세스는,
    상부에 유전체층이 형성된 기판을 플라즈마 프로세싱 챔버의 프로세싱 영역에 위치시키는 단계; 및
    스퍼터링 프로세스를 이용하여 상기 유전체층에 제 1 물질을 배치하는 단계
    를 포함하고,
    상기 스퍼터링 프로세스는,
    제 1 RF 생성기로부터 상기 프로세싱 영역과 전기적으로 연통하는 코일로 다수의 RF 에너지 펄스들을 전달하는 단계 ? 상기 RF 에너지는 제 1 RF 주파수 및 제 1 전력에서 전달됨 ? ; 및
    DC 소스 어셈블리로부터 상기 제 1 물질을 포함하는 타겟으로 다수의 DC 펄스들을 전달하는 단계 ? 상기 다수의 RF 에너지 펄스들 및 상기 다수의 DC 펄스들은 동기화됨 ?
    를 포함하는,
    하이-k 유전체층을 형성하는 방법.
  10. 스퍼터링 프로세스를 이용하여 하이-k 유전체층을 형성하는 방법으로서,
    상기 스퍼터링 프로세스는,
    상부에 유전체층이 형성된 기판을 플라즈마 프로세싱 챔버의 프로세싱 영역에 위치시키는 단계; 및
    스퍼터링 프로세스를 이용하여 상기 유전체층에 제 1 물질을 배치하는 단계
    를 포함하고,
    상기 스퍼터링 프로세스는,
    제 1 RF 생성기로부터 상기 프로세싱 영역과 전기적으로 연통하는 코일로 제 1 RF 주파수에서 제 1 다수의 RF 에너지 펄스들을 전달하는 단계; 및
    제 2 RF 생성기로부터 상기 프로세싱 영역과 전기적으로 연통하는 타겟으로 제 2 RF 주파수에서 제 2 다수의 RF 에너지 펄스들을 전달하는 단계 ? 상기 제 1 다수의 RF 에너지 펄스들 및 상기 제 2 다수의 RF 에너지 펄스들은 동기화됨 ?
    를 포함하는,
    하이-k 유전체층을 형성하는 방법.
KR1020117011387A 2006-03-09 2007-02-27 낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하기 위한 방법 및 장치 KR101216199B1 (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US78150806P 2006-03-09 2006-03-09
US60/781,508 2006-03-09
US11/614,019 US7678710B2 (en) 2006-03-09 2006-12-20 Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US11/614,027 2006-12-20
US11/614,022 2006-12-20
US11/614,019 2006-12-20
US11/614,022 US20070209930A1 (en) 2006-03-09 2006-12-20 Apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US11/614,027 US7837838B2 (en) 2006-03-09 2006-12-20 Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
PCT/US2007/062841 WO2007106660A2 (en) 2006-03-09 2007-02-27 Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020087024385A Division KR101117450B1 (ko) 2006-03-09 2007-02-27 낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하는 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20110074602A KR20110074602A (ko) 2011-06-30
KR101216199B1 true KR101216199B1 (ko) 2012-12-27

Family

ID=38510145

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020117011387A KR101216199B1 (ko) 2006-03-09 2007-02-27 낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하기 위한 방법 및 장치
KR1020087024385A KR101117450B1 (ko) 2006-03-09 2007-02-27 낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하는 방법 및 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020087024385A KR101117450B1 (ko) 2006-03-09 2007-02-27 낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하는 방법 및 장치

Country Status (3)

Country Link
KR (2) KR101216199B1 (ko)
CN (1) CN101401194B (ko)
WO (2) WO2007106660A2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7371467B2 (en) 2002-01-08 2008-05-13 Applied Materials, Inc. Process chamber component having electroplated yttrium containing coating
US7758763B2 (en) 2006-10-31 2010-07-20 Applied Materials, Inc. Plasma for resist removal and facet control of underlying features
JP5264163B2 (ja) * 2007-12-27 2013-08-14 キヤノン株式会社 絶縁膜の形成方法
JP5221121B2 (ja) * 2007-12-27 2013-06-26 キヤノン株式会社 絶縁膜の形成方法
US8540851B2 (en) * 2009-02-19 2013-09-24 Fujifilm Corporation Physical vapor deposition with impedance matching network
US8223534B2 (en) 2009-04-03 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Raising programming currents of magnetic tunnel junctions using word line overdrive and high-k metal gate
CN102479708B (zh) * 2010-11-25 2015-06-03 中芯国际集成电路制造(北京)有限公司 Mos晶体管的形成方法
US9315900B2 (en) 2012-01-27 2016-04-19 Applied Materials, Inc. Isolation of microwave sources through bellows
US9177787B2 (en) * 2013-03-15 2015-11-03 Applied Materials, Inc. NH3 containing plasma nitridation of a layer of a three dimensional structure on a substrate
CN104103548B (zh) * 2013-04-02 2018-02-13 中芯国际集成电路制造(上海)有限公司 有源区衬垫氧化前的晶片预清洗方法
KR102276021B1 (ko) * 2019-08-12 2021-07-12 아주대학교산학협력단 높은 유전상수 및 낮은 누설전류를 갖는 스트론튬 티타네이트 기반 유전막의 제조방법 및 상기 스트론튬 티타네이트 기반 유전막을 구비하는 커패시터의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030008501A1 (en) 2000-02-22 2003-01-09 Applied Materials, Inc. Tantalum nitride CVD deposition by tantalum oxide densification

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
US6436801B1 (en) * 1999-02-26 2002-08-20 Texas Instruments Incorporated Hafnium nitride gate dielectric
US6576967B1 (en) * 2000-09-18 2003-06-10 Motorola, Inc. Semiconductor structure and process for forming a metal oxy-nitride dielectric layer
KR100768176B1 (ko) * 2001-02-07 2007-10-17 삼성에스디아이 주식회사 광학적 전기적 특성을 지닌 기능성 박막
US6998014B2 (en) 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6703277B1 (en) * 2002-04-08 2004-03-09 Advanced Micro Devices, Inc. Reducing agent for high-K gate dielectric parasitic interfacial layer
US7887711B2 (en) * 2002-06-13 2011-02-15 International Business Machines Corporation Method for etching chemically inert metal oxides
JP2004079729A (ja) * 2002-08-15 2004-03-11 Renesas Technology Corp 半導体装置
US7179754B2 (en) * 2003-05-28 2007-02-20 Applied Materials, Inc. Method and apparatus for plasma nitridation of gate dielectrics using amplitude modulated radio-frequency energy
SG143940A1 (en) * 2003-12-19 2008-07-29 Agency Science Tech & Res Process for depositing composite coating on a surface
US20060042755A1 (en) * 2004-08-30 2006-03-02 Plasmamed, Llc Large surface area dry etcher

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030008501A1 (en) 2000-02-22 2003-01-09 Applied Materials, Inc. Tantalum nitride CVD deposition by tantalum oxide densification

Also Published As

Publication number Publication date
WO2007121007A2 (en) 2007-10-25
KR101117450B1 (ko) 2012-03-13
WO2007121007A3 (en) 2008-10-02
KR20080100386A (ko) 2008-11-17
KR20110074602A (ko) 2011-06-30
WO2007106660A2 (en) 2007-09-20
WO2007106660A3 (en) 2007-12-13
CN101401194B (zh) 2011-12-28
CN101401194A (zh) 2009-04-01

Similar Documents

Publication Publication Date Title
US7645710B2 (en) Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7678710B2 (en) Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
KR101216199B1 (ko) 낮은 에너지 플라즈마 시스템을 이용하여 하이 유전상수 트랜지스터 게이트를 제조하기 위한 방법 및 장치
US20070209930A1 (en) Apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
JP4931939B2 (ja) 半導体デバイスを形成する方法
US7163877B2 (en) Method and system for modifying a gate dielectric stack containing a high-k layer using plasma processing
US7902018B2 (en) Fluorine plasma treatment of high-k gate stack for defect passivation
JP3758138B2 (ja) 誘電体層を形成する方法
US6750126B1 (en) Methods for sputter deposition of high-k dielectric films
KR20080046647A (ko) 게이트 유전층의 높은-ｋ 질화에서의 질소 프로파일엔지니어링
US8404594B2 (en) Reverse ALD
US20060110939A1 (en) Enhanced thin-film oxidation process
CN100401478C (zh) 半导体器件的制造方法
US7393761B2 (en) Method for fabricating a semiconductor device
JP2003249497A (ja) 半導体装置の製造方法
TWI459471B (zh) 使用低能量電漿系統製造高介質常數電晶體閘極的方法與設備
JP2004266263A (ja) 半導体装置の製造方法
US6933157B2 (en) Semiconductor wafer manufacturing methods employing cleaning delay period
JP2005079563A (ja) 電子デバイスの製造方法
JP4719166B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20110519

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20120227

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120509

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20121126

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20121220

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20121221

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20150930

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20161125

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20170929

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20201201

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20211122

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20221123

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20231128

Start annual number: 12

End annual number: 12