CN102479708B - Mos晶体管的形成方法 - Google Patents
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Abstract
一种MOS晶体管的形成方法，包括：提供半导体基底，所述半导体基底上依次形成有栅介质层和伪栅电极；刻蚀所述伪栅电极，至剩余的伪栅电极的厚度为预设厚度；对所述栅介质层进行离子注入，注入离子为金属离子；去除所述剩余的伪栅电极，在所述栅介质层上形成栅电极。本发明降低了MOS晶体管的栅电极与源区和漏区之间的寄生电容，改善了器件性能。
Description
技术领域
本发明涉及半导体制造技术，尤其涉及一种MOS晶体管的形成方法。
背景技术
随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(CD，Critical Dimension)越来越小，为了解决小尺寸器件带来的一系列问题，高介电常数(high-k)材料的栅介质层和金属栅(metal gate)电极相结合的技术被引入至MOS晶体管的制造过程中。
为避免金属栅电极的金属材料对MOS晶体管的其他结构造成影响，所述金属栅电极与高k栅介质层的栅极叠层结构通常采用后栅(gate-last)工艺制作。在该工艺中，在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极；而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口；之后，再在所述栅极开口中依次填充高k的栅介质层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。
图1至图5示出了现有技术采用后栅工艺形成MOS晶体管的剖面结构示意图。
如图1所示，提供半导体基底10，所述半导体基底10上形成有伪栅结构11，所述伪栅结构11的材料一般为多晶硅，以所述伪栅结构11为掩膜进行离子注入，在伪栅结构11两侧的半导体基底10内形成源区12和漏区13。
如图2所述，在所述半导体基底10上形成介质层14，所述介质层14的表面与伪栅结构11的表面齐平。
如图3所示，去除所述伪栅结构，在原伪栅结构的位置形成开口15。
如图4所示，依次形成栅介质材料层16和金属材料层17，覆盖所述介质层14的表面以及开口的侧壁和底部，所述栅介质材料层16为高介电常数材料。
如图5所示，对所述栅介质材料层16和金属材料层17进行平坦化，至暴露出所述介质层14的表面，形成栅介质层16a和栅电极17a。
但是，使用上述方法形成的MOS晶体管中，栅介质层16a包围所述栅电极17a，即栅电极17a的侧壁上也形成有高介电常数材料，使得栅电极17a与源区12、漏区13之间的寄生电容增大，降低了器件的响应速度，增大了器件的功耗。
专利号为6864145的美国专利中公开了一种后栅工艺，在形成栅介质材料层之后，形成金属材料层之前，对去除伪栅结构后形成的开口侧壁上的栅介质材料层进行离子注入，以降低其介电常数，但是，离子注入的过程也会涉及到开口底部的栅介质材料层，使其介电常数下降，从而影响了MOS晶体管的性能。
专利号为7148099的美国专利中公开了另一种后栅工艺，在对栅介质材料层和金属材料层平坦化形成栅介质层和栅电极之后，对栅电极侧壁的栅介质层进行离子注入，以降低其介电常数，但是，由于离子注入的过程需穿透栅电极而进入侧壁的栅介质层，注入离子可能无法深及栅介质层，使得栅电极侧壁的栅介质层的介电常数仍然很大，导致栅电极和源区、漏区之间的寄生电容较大。
发明内容
本发明解决的问题是降低MOS晶体管的栅电极与源区和漏区之间的寄生电容，以改善器件性能。
为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：
提供半导体基底，所述半导体基底上依次形成有栅介质层和伪栅电极；
刻蚀所述伪栅电极，至剩余的伪栅电极的厚度为预设厚度；
对所述栅介质层进行离子注入，注入离子为金属离子；
去除所述剩余的伪栅电极，在所述栅介质层上形成栅电极。
可选的，所述预设厚度为至
可选的，所述金属离子为铪(Hf)离子、锆(Zr)离子、镧(La)离子、钛(Ti)离子或钽(Ta)离子。
可选的，所述注入金属离子的注入方向垂直于所述半导体基底的表面。
可选的，所述注入金属离子的注入能量为1KeV至10KeV，注入剂量为1e16/cm2至10e16/cm2。
可选的，所述栅介质层的材料为氧化硅。
可选的，所述栅介质层的厚度为至
可选的，所述伪栅电极的材料为多晶硅。
可选的，使用四甲基氢氧化铵(TMAH)溶液去除所述剩余的伪栅电极。
可选的，去除所述剩余的伪栅电极之后，形成所述栅电极之前，还包括：对所述栅介质层进行快速热氧化(RTO)。
可选的，所述快速热氧化的温度为800℃至1000℃，持续时间为30s至2min。
可选的，去除所述剩余的伪栅电极之后，形成所述栅电极之前，还包括：对所述栅介质层进行快速热氮化(RTN)。
可选的，所述快速热氮化的温度为800℃至1000℃，持续时间为30s至2min。
可选的，所述栅电极为金属材料。
可选的，所述金属材料为铝、钨、钛、钴或镍。
可选的，所述栅介质层和伪栅电极两侧的半导体基底中形成有源区和漏区，所述栅介质层和伪栅电极周围的半导体基底上还形成有介质层。
可选的，去除所述剩余的伪栅电极之后，形成所述栅电极之前，还包括：形成功函数层，所述功函数层覆盖所述栅介质层，并覆盖所述介质层靠近所述栅介质层一侧的侧壁。
可选的，所述功函数层的材料为钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)及其导电氧化物、以及Hf(铪)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)及其合金的一种或多种。
可选的，所述形成栅电极包括：在所述栅介质层上形成金属材料并平坦化，使其表面与所述介质层的表面齐平。
可选的，所述栅介质层和伪栅电极侧壁的介质层中还形成有侧墙。
与现有技术相比，本发明具有以下优点：
本技术方案对伪栅电极进行刻蚀，至剩余的伪栅电极的厚度为预设厚度，并对所述栅介质层进行离子注入，注入离子为金属离子，之后在所述栅介质层上形成栅电极，通过对栅介质层的离子注入，增大了栅介质层的介电常数，等效于高介电常数材料的形成过程，并同时避免了在栅电极侧壁形成高介电常数材料，利于减小栅电极与源区和漏区之间的寄生电容，改善器件性能。
进一步的，本技术方案中栅介质层上剩余的伪栅电极为预设厚度，即保留了一定厚度的伪栅电极，注入离子经由一定厚度的伪栅电极后进入栅介质层，从而避免了注入离子进入半导体基底对器件性能造成影响。
更进一步的，本技术方案中所述离子注入的注入方向垂直于半导体基底的表面，使得离子注入仅针对栅介质层进行，而不会影响到器件的其他部分。
附图说明
图1至图5是现有技术MOS晶体管的形成方法的中间结构的剖面图；
图6是本发明实施例的MOS晶体管的形成方法的流程示意图；
图7至图12是本发明实施例的MOS晶体管的形成方法的中间结构的剖面图。
具体实施方式
现有技术在形成MOS晶体管的过程中，会在栅电极的侧壁上也形成高介电常数的栅介质层，增大了栅电极与源区和漏区之间的寄生电容，使得器件响应速度下降，影响器件性能。
本技术方案对伪栅电极进行刻蚀，至剩余的伪栅电极的厚度为预设厚度，并对所述栅介质层进行离子注入，注入离子为金属离子，之后在所述栅介质层上形成栅电极，通过对栅介质层的离子注入，增大了栅介质层的介电常数，等效于高介电常数材料的形成过程，并同时避免了在栅电极侧壁形成高介电常数材料，利于减小栅电极与源区和漏区之间的寄生电容，改善器件性能。
进一步的，本技术方案中栅介质层上剩余的伪栅电极为预设厚度，注入离子经由剩余的伪栅电极后进入栅介质层，从而避免了注入离子进入半导体基底对器件性能造成影响。
更进一步的，本技术方案中所述离子注入的注入方向垂直于半导体基底的表面，使得离子注入仅针对栅介质层进行，而不会影响到器件的其他部分。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图6示出了本发明实施例的MOS晶体管的形成方法的流程示意图，包括：
步骤S21，提供半导体基底，所述半导体基底上依次形成有栅介质层和伪栅电极；
步骤S22，刻蚀所述伪栅电极，至剩余的伪栅电极的厚度为预设厚度；
步骤S23，对所述栅介质层进行离子注入，注入离子为金属离子；
步骤S24，去除所述剩余的伪栅电极，在所述栅介质层上形成栅电极。
图7至图12示出了本发明实施例的MOS晶体管的形成方法的中间结构的剖面图，下面结合图6和图7至图12对本发明的实施例进行详细说明。
结合图6和图7，执行步骤S21，提供半导体基底，所述半导体基底上依次形成有栅介质层和伪栅电极。具体的，提供半导体基底20，所述半导体基底20上依次形成有栅介质层21和伪栅电极22。所述半导体基底20上形成有MOS晶体管。所述半导体基底20可以是单晶硅，也可以是硅锗化合物，还可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。本实施例中所述栅介质层21的材料优选为氧化硅，所述伪栅电极22的材料优选为多晶硅。
所述栅介质层21和伪栅电极22两侧的半导体基底20中还形成有源区23和漏区24，所述栅介质层21和伪栅电极22周围的半导体基底20上还形成有介质层25，所述介质层25中栅介质层21和伪栅电极22的侧壁上还形成有侧墙26。所述介质层25的材料可以是氧化硅、硼硅玻璃、磷硅玻璃、硼磷硅玻璃等；所述侧墙26的材料可以是氧化硅、氮化硅或其叠层结构；所述源区23和漏区24的掺杂类型根据MOS晶体管的类型确定，对于PMOS晶体管为P型掺杂，对于NMOS晶体管为N型掺杂。
图7所示的结构的形成方法与现有技术的后栅工艺类似，主要包括：提供半导体基底20；在所述半导体基底20上依次形成栅介质层21和伪栅电极22；在所述栅介质层21和伪栅电极22侧壁的半导体基底20上依次形成侧墙26和介质层25，并对所述介质层25进行平坦化，使其表面与所述伪栅电极22的表面齐平。
结合图6和图8，执行步骤S22，刻蚀所述伪栅电极，至剩余的伪栅电极的厚度为预设厚度。具体的，对所述伪栅电极22进行刻蚀，至剩余的伪栅电极22的厚度d为预设厚度。刻蚀可以为干法刻蚀或湿法刻蚀，本实施例中采用湿法刻蚀，具体为使用四甲基氢氧化铵溶液对多晶硅材料的伪栅电极22进行刻蚀，使得剩余的伪栅电极22的厚度d为预设厚度，本实施例中所述预设厚度为至
结合图6和图9，执行步骤S23，对所述栅介质层进行离子注入，注入离子为金属离子。具体的，对栅介质层21进行离子注入，注入离子为金属离子，所述金属离子穿过所述剩余的伪栅电极22进入栅介质层21中。所述金属离子可以为铪离子、锆离子、镧离子、钛离子或钽离子，注入能量为1KeV至10KeV，注入剂量为1e16/cm2至10e16/cm2，注入的方向垂直于所述半导体基底20的表面。本实施例中栅介质层21的材料为氧化硅，注入的金属离子与栅介质层21中的硅、氧相结合，生成铪、锆、镧、钛、钽的氧化物以及铪、锆、镧、钛、钽的硅氧化物，使得原本是低k的氧化硅材质的栅介质层21转化为高k材料。
所述离子注入包括现有技术中常用的掩膜技术，即：在介质层25上形成掩膜图形，如光刻胶等，定义出栅介质层21的图形；之后以掩膜图形为掩膜进行离子注入。由于离子注入的注入方向垂直于半导体基底20的表面，因此，注入离子经由伪栅电极22进入栅介质层21中，并不会涉及器件的其他部分，如源区23、漏区24、侧墙26等，不会对器件的性能造成影响。
由于注入离子经过剩余的伪栅电极22进入栅介质层21，剩余的伪栅电极22起到了缓冲作用，本实施例中剩余的栅介质层21的厚度为预设厚度，优选为至避免了注入离子进入栅介质层21下方的半导体基底20对器件性能的影响。
需要说明的是，在本发明的其他具体实施例中，所述预设厚度也可以小于甚至是0，即将伪栅电极22全部去除，注入离子直接进入栅介质层21，但是需要对注入能量进行调节，以避免注入离子进入栅介质层21下方的半导体基底20中。
结合图6和图10至图12，执行步骤S24，去除所述剩余的伪栅电极，在所述栅介质层上形成栅电极。
首先参考图10，去除栅介质层21上剩余的伪栅电极，具体可以使用四甲基氢氧化铵溶液去除所述多晶硅材料的伪栅电极，形成暴露出所述栅介质层21的开口。
在去除所述伪栅电极之后，对所述栅介质层21进行快速热氧化或者快速热氮化，所述快速热氧化或快速热氮化的温度为800℃至1000℃，持续时间为30s至2min。经过快速热氧化或快速热氮化之后，有利于注入的金属离子与栅介质层21中的材料进一步反应结合，提高栅介质层21的介电常数，使其与高k材料的介电常数相当。
参考图11，依次形成功函数层27和金属材料28，所述功函数层27覆盖所述栅介质层21以及介质层25，即覆盖所述介质层25表面及所述开口的侧壁和底部，所述金属材料28覆盖所述功函数层27，填充所述开口。所述功函数层27用于调节MOS晶体管的阈值电压，其材料可以是钯、铂、钴、镍及其导电氧化物、以及铪、锆、钛、钽、铝及其合金的一种或多种，形成方法可以是物理气相沉积(PVD)，形成的厚度可以根据所需要的阈值电压进行调节。所述金属材料28的材料可以为铝、钨、钛、钴或镍，其形成方法可以是物理气相沉积。
当然，在其他具体实施例中，也可以不形成所述功函数层27，而直接在所述栅介质层21和介质层25上形成金属材料28，填充所述开口。
参考图12，对所述金属材料和功函数层进行平坦化，至暴露出所述介质层25的表面，所述平坦化的方法可以是化学机械抛光(CMP)。至此，形成了功函数层27a和栅电极28a。由于本实施例形成的MOS晶体管的栅电极28a的侧壁上并没有形成高k材料，因而降低了栅电极28a与源区23、漏区24之间的寄生电容，以及与后续形成在源区23、漏区24之上的栓塞之间的寄生电容，利于提高器件响应速度，改善器件性能。
综上，本技术方案对伪栅电极进行刻蚀，至剩余的伪栅电极的厚度为预设厚度，并对所述栅介质层进行离子注入，注入离子为金属离子，之后在所述栅介质层上形成栅电极，通过对栅介质层的离子注入，增大了栅介质层的介电常数，等效于高介电常数材料的形成过程，并同时避免了在栅电极侧壁形成高介电常数材料，利于减小栅电极与源区和漏区之间的寄生电容，改善器件性能。
进一步的，本技术方案中栅介质层上剩余的伪栅电极为预设厚度，即保留了一定厚度的伪栅电极，注入离子经由所述保留的一定厚度的伪栅电极后进入栅介质层，从而避免了注入离子进入半导体基底对器件性能造成影响。
更进一步的，本技术方案中所述离子注入的注入方向垂直于半导体基底的表面，使得离子注入仅针对栅介质层进行，而不会影响到器件的其他部分。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (19)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底上依次形成有栅介质层和伪栅电极；
刻蚀所述伪栅电极，至剩余的伪栅电极的厚度为预设厚度；
对所述栅介质层进行离子注入，注入离子为金属离子，增加栅介质层的介电常数；
所述金属离子为铪离子、锆离子、镧离子、钛离子或钽离子；
去除所述剩余的伪栅电极，在所述栅介质层上形成栅电极。
2.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述预设厚度为至
3.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述注入金属离子的注入方向垂直于所述半导体基底的表面。
4.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述注入金属离子的注入能量为1KeV至10KeV，注入剂量为1e16/cm2至10e16/cm2。
5.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅。
6.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述栅介质层的厚度为至
7.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述伪栅电极的材料为多晶硅。
8.根据权利要求7所述的MOS晶体管的形成方法，其特征在于，使用四甲基氢氧化铵溶液去除所述剩余的伪栅电极。
9.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，去除所述剩余的伪栅电极之后，形成所述栅电极之前，还包括：对所述栅介质层进行快速热氧化。
10.根据权利要求9所述的MOS晶体管的形成方法，其特征在于，所述快速热氧化的温度为800℃至1000℃，持续时间为30s至2min。
11.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，去除所述剩余的伪栅电极之后，形成所述栅电极之前，还包括：对所述栅介质层进行快速热氮化。
12.根据权利要求11所述的MOS晶体管的形成方法，其特征在于，所述快速热氮化的温度为800℃至1000℃，持续时间为30s至2min。
13.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述栅电极为金属材料。
14.根据权利要求13所述的MOS晶体管的形成方法，其特征在于，所述金属材料为铝、钨、钛、钴或镍。
15.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述栅介质层和伪栅电极两侧的半导体基底中形成有源区和漏区，所述栅介质层和伪栅电极周围的半导体基底上还形成有介质层。
16.根据权利要求15所述的MOS晶体管的形成方法，其特征在于，去除所述剩余的伪栅电极之后，形成所述栅电极之前，还包括：形成功函数层，所述功函数层覆盖所述栅介质层，并覆盖所述介质层靠近所述栅介质层一侧的侧壁。
17.根据权利要求16所述的MOS晶体管的形成方法，其特征在于，所述功函数层的材料为钯、铂、钴、镍及其导电氧化物、以及铪、锆、钛、钽、铝及其合金的一种或多种。
18.根据权利要求15所述的MOS晶体管的形成方法，其特征在于，所述形成栅电极包括：在所述栅介质层上形成金属材料并平坦化，使其表面与所述介质层的表面齐平。
19.根据权利要求15所述的MOS晶体管的形成方法，其特征在于，所述栅介质层和伪栅电极侧壁的介质层中还形成有侧墙。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |