JP2001313292A - 高誘電率膜の電気的特性を改善するための方法 - Google Patents

高誘電率膜の電気的特性を改善するための方法

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Abstract

(57)【要約】 【課題】 誘電体の電気的特性を改善した高誘電率膜を
形成すること。 【解決手段】 半導体デバイスのための誘電体層を形成
する方法であって、ａ）半導体基板を提供する工程と、
ｂ）基板上に初期誘電体層を形成する工程と、ｃ）チャ
ンバ内に基板を配置する工程と、ｄ）チャンバ内にプラ
ズマ放電を生成することによって、初期誘電体層にイオ
ンを注入する工程であって、プラズマ放電が注入される
材料を含むことで、材料が誘電体層に注入される、工程
と、ｅ）基板をアニーリングし、注入後の誘電体層を適
切に調整する工程とを包含する方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、半導体技術
に関し、さらに詳細には、高誘電率膜の電気的特性を改
善する方法に関する。
【０００２】
【従来の技術】現在のＳｉ ＶＬＳＩ技術は、ＭＯＳデ
バイスのゲート誘電体としてＳｉＯ2を用いる。デバイ
スの寸法が縮小し続けるので、ゲートとチャネル領域間
で同一のキャパシタンスを維持するためには、ＳｉＯ2
層の厚さも減少させなければならない。将来的には、２
ナノメートル（ｎｍ）未満の厚さが予想される。しかし
ながら、そのような薄いＳｉＯ2の層を流れる高いトン
ネル電流の発生により、代替材料を考慮する必要があ
る。高誘電率を有する材料では、ゲート誘電体層を逆に
厚くすることができるので、トンネル電流の問題を改善
できる。これらの、いわゆるｈｉｇｈ−ｋ誘電体膜は、
本明細書中において、二酸化シリコンを凌ぐ高誘電率を
有するものとして定義される。典型的には、二酸化シリ
コンは、約４の比誘電率を有するが、約１０を越える比
誘電率を有するゲート誘電体材料を用いることが望まし
い。
【０００３】
【発明が解決しようとする課題】高い直流のトンネル電
流が生じるので、１．５ｎｍ未満のＳｉＯ2膜は、一般
にＣＭＯＳデバイスのゲート誘電体としては使用できな
い。ＴｉＯ2、Ｔａ2Ｏ5、（Ｂａ，Ｓｒ）ＴｉＯ3をＳｉ
Ｏ2の代用とするために、現在懸命に研究が行われてお
り、これらの材料は最大の注目を集めている。これらの
ｈｉｇｈ−ｋ誘電体に共通した問題の１つは、それらに
は酸素欠損の傾向があることである。この酸素欠損と関
連するリーク電流を低減するために、酸素中で７００℃
を越える温度で、堆積後のアニーリングが必要とされ
る。この酸素中でのアニーリングによって、しばしば、
ｈｉｇｈ−ｋ誘電体とその下にあるシリコンとの間の界
面で界面ＳｉＯ2層が成長する。この界面ＳｉＯ2層は、
ｈｉｇｈ−ｋ誘電体の効果を低減する。およそ２０オン
グストローム（Å）の厚さのオーダーであり得る界面層
が存在することによって、２０Å未満の、酸化物換算膜
厚（ＥＯＴ）としても知られる、等価的なＳｉＯ2層を
得ることが極めて困難になる。アニーリングに関連する
別の問題としては、アニーリングがシリサイド化を引き
起こすことがある。
【０００４】誘電体の電気的特性を改善する、ｈｉｇｈ
−ｋ誘電体を形成する別の方法を用いることができれば
有利である。
【０００５】酸素欠損を克服する別の方法が利用可能で
あれば有利である。
【０００６】界面ＳｉＯ2層を形成しない、ｈｉｇｈ−
ｋ誘電体を形成する別の方法を用いることができれば有
利である。
【０００７】リーク電流を低減したｈｉｇｈ−ｋ誘電体
膜を形成することができれば有利である。これらの高誘
電率材料を集積回路のゲート誘電体および格納キャパシ
タに用いることができれば有利である。
【０００８】
【課題を解決するための手段】本発明による半導体デバ
イスのための誘電体層を形成する方法は、ａ）半導体基
板を提供する工程と、ｂ）該基板上に初期誘電体層を形
成する工程と、ｃ）チャンバ内に該基板を配置する工程
と、ｄ）該チャンバ内にプラズマ放電を生成することに
よって、該初期誘電体層にイオンを注入する工程であっ
て、該プラズマ放電が注入される材料を含むことで、該
材料が該誘電体層に注入される、工程と、ｅ）該基板を
アニーリングし、注入後の該誘電体層を適切に調整する
工程とを包含し、それにより上記目的を達成する。
【０００９】前記初期誘電体層が高誘電率を有してもよ
い。
【００１０】前記初期誘電体層は酸素欠損欠陥を有する
層であることを特徴としてもよい。
【００１１】前記初期誘電体層が、酸化チタン（ＴｉＯ
2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロンチ
ウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）、酸化ジ
ルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、
ケイ酸ジルコニウム（ＺｒＳｉＯ4）、およびケイ酸ハ
フニウム（ＨｆＳｉＯ4）からなる群から選択される材
料を含んでもよい。
【００１２】前記初期誘電体層を形成する前記工程が、
反応性スパッタリング、化学的気相成長法、または蒸着
を用いて該初期誘電体層を堆積する工程を包含してもよ
い。
【００１３】前記イオンを注入する工程が酸素を注入し
てもよい。
【００１４】前記イオン注入する工程が、電圧バイアス
を前記基板に印加する工程をさらに包含してもよい。
【００１５】前記イオンを注入する工程が、パルス状に
された電圧バイアスを前記基板に印加する工程をさらに
包含してもよい。
【００１６】本発明による半導体デバイスのための改善
された誘電体層を形成する方法は、 ａ）半導体基板を提供する工程と、ｂ）該基板上に初期
誘電体層を形成する工程と、ｃ）該初期誘電体層に酸素
イオンを注入する工程と、ｄ）該基板をアニーリング
し、注入後の該初期誘電体層を適切に調整する工程とを
包含し、それにより上記目的を達成する。
【００１７】本発明による半導体デバイスのための改善
された誘電体層を形成する方法は、 ａ）シリコン基板を提供する工程と、ｂ）化学的気相成
長法で、２５〜２００オングストロームの厚さに初期誘
電体層を堆積する工程であって、該初期誘電体層が、酸
化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、バ
リウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）Ｔ
ｉＯ3）、酸化ジルコニウム（ＺｒＯ2）、および酸化ハ
フニウム（ＨｆＯ2）からなる群から選択される、工程
とｃ）酸素イオンを該初期誘電体層に注入する工程であ
って、該シリコン基板をチャンバ内に配置すること、５
０ボルト（Ｖ）〜１０ｋＶの範囲で、パルス幅が１０マ
イクロ秒〜１０００マイクロ秒の負の電圧パルスを、１
００Ｈｚ〜５ｋＨｚの周波数で該シリコン基板に印加す
ること、酸素あるいはオゾンを該チャンバに導入するこ
と、およびプラズマを始動することによって、該プラズ
マ内で生成された正に帯電した酸素イオンが、該シリコ
ン基板に引きつけられ、且つ注入されて、注入された誘
電体層を形成する、工程と、ｄ）３００〜８００℃の温
度での急速熱アニーリング処理によって、該基板を酸素
あるいは酸素、オゾン混合気中でアニーリングし、該注
入された誘電体層および該シリコン基板との界面を調整
する工程、とを包含し、それにより上記目的を達成す
る。
【００１８】従って、本発明は、半導体デバイスのため
の改善された誘電体層を形成する方法を提供する。この
方法は、 ａ）半導体基板を提供する工程と、 ｂ）上記基板上に初期誘電体層を形成する工程と、 ｃ）チャンバ内に上記基板を配置する工程と、 ｄ）上記チャンバ内にプラズマ放電を生成することによ
って、上記初期誘電体層にイオンを注入する工程であっ
て、上記プラズマ放電が注入される材料を含むことで、
上記材料が上記誘電体層に注入される、工程と、 ｅ）上記基板をアニーリングし、注入後の上記誘電体層
を適切に調整する工程と を包含する。
【００１９】望ましくは、上記初期誘電体層が、化学的
気相成長法（ＣＶＤ）、反応性スパッタリング、または
蒸着によって形成される。上記初期誘電体層は、望まし
くは、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（Ｚ
ｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル
（Ｔａ2Ｏ5）、またはバリウムストロンチウムチタン酸
化物（（Ｂａ，Ｓｒ）ＴｉＯ3）等の高誘電率材料を含
む。上記初期誘電体層は、望ましくは、２５〜２００オ
ングストロームの厚さである。
【００２０】上記初期誘電体層が堆積された後に、酸素
イオンが注入され、酸素欠損を補償する。上記酸素イオ
ンはプラズマ浸積イオン注入法（ＰＩＩＩ）を用いて注
入されることが望ましい。上記基板は、ＰＩＩＩチャン
バ内に配置される。酸素を上記ＰＩＩＩチャンバに導入
し、そして活性化してイオン化された酸素のプラズマを
生成する。上記基板が電圧パルスにより負にバイアスさ
れ、正の酸素イオンを引きつけることが望ましい。
【００２１】堆積および注入に続いて、上記半導体基板
全体がアニーリングされ、上記注入材料を調整する。急
速熱アニーリング（ＲＴＡ）処理が基板に施され、注入
時の損傷をアニーリングをして除去し、上記誘電体層を
調整し、全ての酸素欠損を低減することが望ましい。あ
るいは、従来の熱処理が炉を用いて上記基板に施され
る。
【００２２】その後に実施される処理によって、トラン
ジスタ、格納キャパシタ、または強誘電体メモリデバイ
ス等の所望の集積回路（ＩＣ）デバイスの形成が完了す
る。
【００２３】
【発明の実施の形態】次に、例示目的のための（一定縮
尺比ではない）図面を参照して、図１は、本発明の方法
を適用する前の集積回路（ＩＣ）構造１０を示す。集積
回路構造１０は、活性領域１６を形成する分離領域１４
を備えた半導体基板１２を含む。トレンチ分離構造を示
しているが、ＳＯＩ、またはＬＯＣＯＳ分離構造を利用
することは、本発明の範囲内である。誘電体層２０は、
望ましくは、「ウエハ」とも呼ばれる、基板１２の上部
全体に堆積される。誘電体層２０は、スパッタリング、
蒸着、および化学的気相成長を含む、所望の材料を堆積
するための任意の適切な技術を用いて堆積される。誘電
体層２０は、ｈｉｇｈ−ｋ材料から成ることが望まし
い。ｈｉｇｈ−ｋ材料は、酸化チタン（ＴｉＯ2）、酸
化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（Ｈｆ
Ｏ2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロン
チウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）、ケイ
酸ジルコニウム（ＺｒＳｉＯ4）、またはケイ酸ハフニ
ウム（ＨｆＳｉＯ4）から選択されることが望ましい。
【００２４】図２に示すとおり、誘電体層２０の堆積に
続いて、イオン５５（矢印で示す）が注入される。イオ
ン５５は酸素であることが望ましい。酸素イオン注入
は、酸素あるいはオゾンを誘電体層２０に送るための好
適な手段である。注入に続いて、酸素原子が誘電体層２
０全体に分散される。これにより、その後のアニーリン
グをより低い温度で、より短時間にすることができる。
アニーリングの温度および時間を低減することによっ
て、界面ＳｉＯ2層の形成を低減するか、またはなく
す。
【００２５】イオン５５の注入に続いて、基板１２が８
００℃未満の温度（望ましくは約３００〜８００℃）で
アニーリングされる。アニーリングは、酸素、不活性ガ
ス、またはその両方の雰囲気中、あるいは酸素、オゾン
混合気中で急速熱アニーリング（ＲＴＡ）処理を用いて
実現されることが望ましい。ＲＴＡが望ましいが、炉を
用いてアニーリングを実現することも、本発明の範囲内
である。アニーリングは、注入イオンにより生じる注入
時の損傷を取り除き、誘電体層２０と、その下にあるシ
リコンとの間の界面と共に誘電体層２０を調整する。酸
素が注入される場合には、アニーリングによって、酸素
が誘電体層２０を形成するｈｉｇｈ−ｋ材料内の酸素欠
損を補償することができる。
【００２６】アニーリングの後、金属の層（図示せず）
が誘電体層２０の上に堆積され、誘電体層２０とともに
パターニングされ、所望の構造を作製する。本発明は、
トランジスタ、格納キャパシタ、および強誘電体メモリ
等のＩＣ構造で用いる誘電体層に適用され得る。
【００２７】図３は、本発明による処理の後のＩＣ構造
１１０、詳細には、トランジスタ構造の一例を示す。注
入されたｈｉｇｈ−ｋゲート誘電体１２０は、シリコン
基板１１２の活性領域１１６の上にある。活性領域１１
６は、分離領域１１４によって規定される。ゲート電極
１３０は、ゲート誘電体１２０の上にあり、ゲート構造
１３２を形成する。ソース領域１３４およびドレイン領
域１３６は、従来のプロセスによって、ゲート構造１３
２のいずれかの側に形成される。好適な実施形態におい
て、本発明はバルクＣＭＯＳデバイスの形成に適用され
るが、上述のとおり、キャパシタ、強誘電体メモリ、お
よび誘電体層を利用する他のデバイスをにも適してい
る。
【００２８】図４は、本発明のイオン注入工程を実行す
るために適切なプラズマ浸積イオン注入（ＰＩＩＩ）シ
ステム２１０の概略図を示す。
【００２９】プラズマ浸積イオン注入システム２１０
は、チャンバ内のチャック２１６上で支持される１以上
の基板２１４を保持するために適したサイズのプラズマ
チャンバ２１２を含む。基板２１４は、通常「ウエハ」
とも呼ばれる。チャンバ２１２の内部２１８は真空にさ
れ、その圧力は圧力制御システム２２０によって調整さ
れ得る。
【００３０】圧力制御システム２２０は、使用済みガス
および汚染物質があれば、それを排出するためのポンプ
２２２を含む。プラズマチャンバ２１２の内部２１８の
圧力を制御するために、圧力センサー２２４が、スロッ
トルバルブ２２８を制御する圧力制御器２２６に接続さ
れる。圧力制御器２２６が、センサー２２４がチャンバ
２１２の内部２１８内に所定範囲外の圧力を検出したと
判断すると、必要に応じて圧力制御器２２６がバルブ２
２８を調整し、圧力を調節し所定範囲内に戻す。
【００３１】本発明の好適な実施形態において、チャン
バ壁にあるゲートバルブ２３２を介して、適切なハンド
ラー２３０によりチャンバ２１２の内外に個々の基板２
１４を移動させることができる。これにより、基板が処
理のためにチャック２１６へと移動され、次いで、チャ
ンバ２１２から取り出され得る。基板２１４をチャンバ
に移動させるメカニズムは、本発明の方法にとってはそ
れ程重要ではない。
【００３２】イオン注入工程時のプラズマドーピングで
用いられる選択ガスが、２４４で示すバルブによって制
御される、２４２でひとまとめで示す各種のガス供給タ
ンクから、適切なマニホルドシステム２４０を介してチ
ャンバ２１２に導入される。明瞭にするために、ガス供
給タンクは２つだけ示す。さらなるガス供給タンク、ま
たは単一のガス供給タンクのみを有することも当然可能
であり、本発明と相反することではない。概略的に示さ
れたマニホルドシステム２４０は、ガスを混合させるた
めのガス入口、またはチャンバ２１２内にガスを分散さ
せるためのシャワーヘッドを含み得る（いずれも図示せ
ず）。
【００３３】プラズマエネルギーが、ＲＦ発生器２５０
によってチャンバ２１２に供給される。ＲＦ発生器２５
０は、典型的に高周波（ＨＦ）のＲＦ出力をコイル２５
２を介して供給し、チャンバ内のガスを活性化させ、プ
ラズマ生成領域２５４内にプラズマを生成する。ガスを
活性化させてプラズマを生成するプロセスは、「プラズ
マを始動する（ｉｇｎｉｔｉｎｇ ａ ｐｌａｓｍ
ａ）」とも呼ばれる。３００〜３０００ワットの誘導結
合プラズマが、チャンバ２１２内で、約１０〜１００ｍ
Ｔの圧力で用いられる。
【００３４】プラズマは、層１５０を改質させるために
用いられる注入イオン５５を含む（図２参照）。プラズ
マは、希ガスイオン（ｄｉｌｕｔａｎｔ ｇａｓ ｉｏ
ｎ）を含む、さらなるイオンを含み得る。例えば、酸素
（Ｏ）を注入するために、プラズマは、酸素、またはア
ルゴン（Ａｒ）、ネオン（Ｎｅ）、またはヘリウム（Ｈ
ｅ）等の不活性の希ガスと混合された酸素を含む。酸素
を用いることに加えて、一酸化窒素（ＮＯ）またはＨ2
Ｏ等の、酸素および別の元素を含むガスも用いられ得
る。不活性の希ガスまたは水素を用いることが望ましい
が、本発明では不可欠ではない。
【００３５】注入エネルギーを増加させ、且つ注入プロ
セスの制御を向上させるために、基板２１４が、負の電
圧にバイアスされ、プラズマ内で生成された陽イオンを
引きつけることが望ましい。望ましくは、負の電圧バイ
アスがパルス状になる。パルス状になることによって、
注入されたイオンが電気的に中性の状態に戻ることが可
能になり、基板２１４の表面に沿って正の電荷の蓄積を
防ぐことに役立つ。パルス状になった負の電圧バイアス
が、チャック２１６に接続された概略的に示すパルス発
生器２７０によって、基板２１４に印加される。パルス
は、約５０ボルト（Ｖ）〜１０ｋＶであるが、１ｋＶが
望ましい。パルス幅は、約１０マイクロ秒〜１０００マ
イクロ秒であるが、約１００マイクロ秒が望ましく、周
波数は約１００Ｈｚ〜５ｋＨｚであるが、５００Ｈｚが
望ましい。
【００３６】図５は、本発明の方法の工程のフローチャ
ートを示す。第１の工程３１０は、半導体基板を提供す
る。
【００３７】工程３２０は、酸化チタン（ＴｉＯ2）、
酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（Ｈｆ
Ｏ2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロン
チウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）、ケイ
酸ジルコニウム（ＺｒＳｉＯ4）、またはケイ酸ハフニ
ウム（ＨｆＳｉＯ4）等の初期材料の薄い層の堆積工程
である。好適な実施形態において、初期材料は、約２５
Å〜２００Åである。
【００３８】本発明の好適な実施形態において、反応性
スパッタリングが、初期材料を堆積するために用いられ
る。あるいは、化学的気相成長法（ＣＶＤ）または蒸着
が、初期材料を堆積するために用いられる。
【００３９】工程３３０は、初期材料の酸素欠損を減少
させるか、またはなくすため、または一般には、存在す
る酸素量を増加するための酸素注入工程である。この注
入工程は、プラズマ浸積イオン注入（ＰＩＩＩ）法によ
って実現される。基板は、図４を参照して上述したとお
り、プラズマチャンバに導入され、イオンを含有するプ
ラズマに曝される。例えば、上述のとおり、酸素あるい
はオゾンを先に堆積されたＴｉＯ2の層に注入し、酸素
欠損を補償するためには、酸素は、約０．１ｋｅＶ〜２
ｋｅＶのエネルギーで、１回の注入量が１×１０13／ｃ
ｍ2〜１×１０1 8／ｃｍ2で注入されるが、およそ４×１
０17／ｃｍ2が望ましい。注入時間は、１０秒から３分
までである。ＰＩＩＩは、低エネルギー、およびより高
い注入量特性のために望ましいが、注入工程もまた、従
来のイオンビーム注入法を用いても可能である。
【００４０】工程３４０は、注入された材料のアニーリ
ング工程である。注入された材料を含むウエハは、炉ま
たは急速熱アニーリング処理を用いて熱処理され、注入
時の損傷をアニーリングで除去し、適切な組成および結
晶性を実現する。膜は、およそ３００〜８００℃の温度
で、酸素、不活性ガス、またはその両方、あるいは酸
素、オゾン混合気中でアニーリングされる。
【００４１】工程３５０は、適切な材料の電極膜の堆積
工程である。例えば、ＴｉＯ2誘電体層の場合、ＴａＮ
電極膜が堆積され、任意の最新技術による方法で処理さ
れる。この誘電体層および電極膜をパターニングして、
トランジスタのゲート、格納キャパシタ、または強誘電
体メモリデバイスを製造することができる。
【００４２】図６は、本発明の方法を用いて酸素をＴｉ
Ｏ2誘電体層に注入することにより得られた、改善され
た電気的特性のグラフを示す。電気的特性を比較するた
めに、１００μｍ×１００μｍのキャパシタを用いた。
５０ÅのＴｉＯx膜を堆積することによって、第１のウ
エハの集合を処理した。ここで、ｘは０〜２の範囲であ
る。この膜を反応性スパッタリングを用いてシリコンの
分離領域に堆積した。次いで、第１のウエハの集合をチ
ャンバ内に入れ、酸素プラズマを起こした。第１のウエ
ハの集合を酸素プラズマに２分間曝して、プラズマ酸化
を実現した。酸素プラズマに曝す工程は、本発明の注入
工程を含まない。
【００４３】第２のウエハの集合を処理して、５０Åの
膜を製造するが、元々は第１のウエハの集合と同一のも
のである。第２のウエハの集合は、ＰＩＩＩ法を用い
て、２００ボルトで１００マイクロ秒のパルスを５００
Ｈｚの周波数で第２のウエハの集合に印加して、２分間
さらに処理した。この処理中両方のウエハの集合を実質
的に室温（約２３℃）で保持した。その後、両方のウエ
ハの集合を、７５０℃の酸素雰囲気下で１０秒間アニー
リングした。次いで、窒化タンタル（ＴａＮ）電極材料
をＴｉＯ2膜の上に堆積し、パターニングして１００μ
ｍ×１００μｍの金属−誘電体−シリコンキャパシタを
生成した。
【００４４】第１の集合のＩ−Ｖ線４１０（「ＰＩＩＩ
なし」と示す）は、第１のウエハの集合の電流対電圧の
測定結果を示す。第２の集合のＩ−Ｖ線４２０（「ＰＩ
ＩＩ」と示す）は、第２のウエハの集合の電流対電圧の
測定結果を示す。本発明の方法の実施形態に従って処理
された、第２のウエハの集合は、大きく減少したゲート
リーク電流を示した。ゲートリーク電流は、１０-6減少
した。本発明のＰＩＩＩ酸素注入法で処理されたＴｉＯ
2膜に対する破壊電圧も増加した。
【００４５】従って、本発明によれば、初期膜を堆積
し、酸素イオンを注入してその膜を改質し、その膜の酸
素欠損を減少させる一方で、界面二酸化シリコン層の形
成を低減させるか、またはなくすことによって、高誘電
率膜の電気的特性を改善する方法が提供される。高誘電
率の初期材料が、ＣＶＤ法、反応性スパッタリング、ま
たは蒸着によって、シリコン基板上に堆積される。酸素
イオンが、プラズマ浸積イオン注入法（ＰＩＩＩ）を用
いて注入されることが望ましいが、他の方法も提供され
る。注入の後に、基板がアニーリングされ、高誘電率膜
を調整する。
【００４６】本発明はまた、トランジスタ、キャパシ
タ、および強誘電体メモリデバイスを含む、誘電体層を
有するデバイスの形成に良く適する。この方法は、１９
９８年２月２３日に出願された、Ｄａｖｉｄ Ｅｖａｎ
ｓらの「Ｆａｂｒｉｃａｔｉｏｎ Ｏｆ Ａ Ｐｌａｎ
ａｒ ＭＯＳＦＥＴ Ｗｉｔｈ Ｒａｉｓｅｄ Ｓｏｕ
ｒｃｅ／Ｄｒａｉｎ Ｂｙ Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ＆ Ｎｉｔｒｉ
ｄｅ Ｒｅｐｌａｃｅｍｅｎｔ」（出願番号第０９／０
２８，１５７号）、および１９９９年９月３０日に出願
された、Ｙａｎｊｕｎ Ｍａらの「Ｕｓｅ Ｏｆ Ｓｉ
ｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ａｌｌｏｙｓ Ａｎ
ｄ Ｏｔｈｅｒ Ａｌｌｏｙｓ Ａｓ Ｔｈｅ Ｒｅｐ
ｌａｃｅｍｅｎｔ Ｇａｔｅ Ｆｏｒ Ｔｈｅ Ｆａｂ
ｒｉｃａｔｉｏｎ Ｏｆ ＭＯＳＦＥＴ」（出願番号第
０９／４１０，３４６号）に開示されるデバイス構造と
同様の置き換えゲート構造を含む、各種のデバイス構造
と関連して実施され得る。
【００４７】別の実施形態も、本発明の範囲内で可能で
ある。例示した実施例より明らかであるように、本発明
は、さまざまな材料、堆積技術、および注入法を用いて
実行され得る。当業者であれば本発明の範囲内の他の改
変例を思いつくであろう。従って、前述の開示内容およ
びその説明は例示目的のみであり、本発明を制限するも
のではない。本発明は、添付の特許請求の範囲によって
規定される。
【００４８】
【発明の効果】上述したように、本発明によれば、初期
膜を堆積し、酸素イオンを注入してその膜を改質し、そ
の膜の酸素欠損を減少させる一方で、界面二酸化シリコ
ン層の形成を低減させるか、またはなくすことによっ
て、高誘電率膜の電気的特性を改善する方法が提供され
る。本発明によると、シリコン基板上に高誘電率の初期
材料が形成され、酸素イオンを注入し、その後基板をア
ニーリングすることにより、改善された電気的特性を有
する高誘電率膜を得ることができる。
【図面の簡単な説明】
【図１】図１は、初期材料を堆積して層を形成する処理
中のＩＣ構造を示す概略断面図である。
【図２】図２は、イオンが初期材料の層に注入されてい
る状態を示す概略断面図である。
【図３】図３は、注入、アニーリング、およびパターニ
ングして、トランジスタ構造を形成した後の層を示す概
略断面図である。
【図４】図４は、プラズマイオン浸積注入システムを示
す概略図である。
【図５】図５は、本発明の方法の工程を概説するフロー
チャートである。
【図６】図６は、本発明、および従来技術のプロセスに
よって処理されたキャパシタのＩ−Ｖ線の比較を示す。
【符号の説明】
１０、１１０ 集積回路（ＩＣ）構造 １２、１１２ 半導体基板 １４、１１４ 分離領域 １６、１１６ 活性領域 ５５ イオン １２０ ゲート誘電体 １３２ ゲート構造 ２１０ プラズマ浸積イオン注入（ＰＩＩＩ）システム ２１２ チャンバ ２２０ 圧力制御システム ２４２ ガス供給タンク ２５４ プラズマ生成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/10 ４４４Ａ 27/092 29/78 ３０１Ｇ 27/105 ３７１ 29/78 ６１７Ｖ 21/8247 29/788 29/792 29/786 21/336

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスのための誘電体層を形成
    する方法であって、 ａ）半導体基板を提供する工程と、 ｂ）該基板上に初期誘電体層を形成する工程と、 ｃ）チャンバ内に該基板を配置する工程と、 ｄ）該チャンバ内にプラズマ放電を生成することによっ
    て、該初期誘電体層にイオンを注入する工程であって、
    該プラズマ放電が注入される材料を含むことで、該材料
    が該誘電体層に注入される、工程と、 ｅ）該基板をアニーリングし、注入後の該誘電体層を適
    切に調整する工程と を包含する方法。
  2. 【請求項２】 前記初期誘電体層が高誘電率を有する、
    請求項１に記載の方法。
  3. 【請求項３】 前記初期誘電体層は酸素欠損欠陥を有す
    る層であることを特徴とする、請求項１に記載の方法。
  4. 【請求項４】 前記初期誘電体層が、酸化チタン（Ｔｉ
    Ｏ2）、酸化タンタル（Ｔａ2Ｏ5）、バリウムストロン
    チウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ 3）、酸化
    ジルコニウム（ＺｒＯ2）、酸化ハフニウム（Ｈｆ
    Ｏ2）、ケイ酸ジルコニウム（ＺｒＳｉＯ4）、およびケ
    イ酸ハフニウム（ＨｆＳｉＯ4）からなる群から選択さ
    れる材料を含む、請求項１に記載の方法。
  5. 【請求項５】 前記初期誘電体層を形成する前記工程
    が、反応性スパッタリング、化学的気相成長法、または
    蒸着を用いて該初期誘電体層を堆積する工程を包含す
    る、請求項１に記載の方法。
  6. 【請求項６】 前記イオンを注入する工程が酸素を注入
    する、請求項１に記載の方法。
  7. 【請求項７】 前記イオン注入する工程が、電圧バイア
    スを前記基板に印加する工程をさらに包含する、請求項
    １に記載の方法。
  8. 【請求項８】 前記イオンを注入する工程が、パルス状
    にされた電圧バイアスを前記基板に印加する工程をさら
    に包含する、請求項１に記載の方法。
  9. 【請求項９】 半導体デバイスのための改善された誘電
    体層を形成する方法であって、 ａ）半導体基板を提供する工程と、 ｂ）該基板上に初期誘電体層を形成する工程と、 ｃ）該初期誘電体層に酸素イオンを注入する工程と、 ｄ）該基板をアニーリングし、注入後の該初期誘電体層
    を適切に調整する工程と を包含する方法。
  10. 【請求項１０】 半導体デバイスのための改善された誘
    電体層を形成する方法であって、 ａ）シリコン基板を提供する工程と、 ｂ）化学的気相成長法で、２５〜２００オングストロー
    ムの厚さに初期誘電体層を堆積する工程であって、該初
    期誘電体層が、酸化チタン（ＴｉＯ2）、酸化タンタル
    （Ｔａ2Ｏ5）、バリウムストロンチウムチタン酸化物
    （（Ｂａ，Ｓｒ）ＴｉＯ3）、酸化ジルコニウム（Ｚｒ
    Ｏ2）、および酸化ハフニウム（ＨｆＯ2）からなる群か
    ら選択される、工程と ｃ）酸素イオンを該初期誘電体層に注入する工程であっ
    て、該シリコン基板をチャンバ内に配置すること、５０
    ボルト（Ｖ）〜１０ｋＶの範囲で、パルス幅が１０マイ
    クロ秒〜１０００マイクロ秒の負の電圧パルスを、１０
    ０Ｈｚ〜５ｋＨｚの周波数で該シリコン基板に印加する
    こと、酸素あるいはオゾンを該チャンバに導入するこ
    と、およびプラズマを始動することによって、該プラズ
    マ内で生成された正に帯電した酸素イオンが、該シリコ
    ン基板に引きつけられ、且つ注入されて、注入された誘
    電体層を形成する、工程と、 ｄ）３００〜８００℃の温度での急速熱アニーリング処
    理によって、該基板を酸素あるいは酸素、オゾン混合気
    中でアニーリングし、該注入された誘電体層および該シ
    リコン基板との界面を調整する工程、 とを包含する、方法。
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