KR101562955B1 - 반도체 구조에 물질층을 형성하는 방법 - Google Patents

반도체 구조에 물질층을 형성하는 방법 Download PDF

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Abstract

방법은 반도체 구조 상에 제1 물질층의 제1 부분을 증착하는 단계를 포함한다. 후-처리 공정의 제1 런이 상기 제1 물질층의 적어도 제1 부분을 변경시키기 위해 수행된다. 상기 후-처리 공정의 제1 런 이후에, 상기 제1 물질층의 제2 부분이 증착된다. 상기 제2 부분은 상기 제1 부분과 실질적으로 동일한 물질로 형성된다. 상기 제1 물질층의 제2 부분의 증착 이후에, 상기 후-처리 공정의 제2 런이 상기 제1 물질층의 적어도 제2 부분을 변경시키기 위해 수행된다.

Description

반도체 구조에 물질층을 형성하는 방법{METHOD OF FORMING A MATERIAL LAYER IN A SEMICONDUCTOR STRUCTURE}
일반적으로, 본 발명은 집적 회로들의 분야에 관한 것이며, 특히 반도체 구조 상의 물질의 형성에 관한 것이다.
집적 회로들은 통상적으로, 다수의 회로 요소들을 포함하는 바, 상기 회로 요소들은 특히, 전계 효과 트랜지스터들을 포함한다. 전계 효과 트랜지스터에서, 게이트 전극은, 상기 게이트 전극과 채널 영역 사이에 전기적 절연을 제공하는 게이트 절연층에 의해 상기 채널 영역으로부터 분리될 수 있다. 상기 채널 영역에 인접하여, 소스 영역 및 드레인 영역이 형성된다. 상기 채널 영역, 소스 영역 및 드레인 영역은 반도체 물질에 형성될 수 있고, 상기 채널 영역의 도핑은 상기 소스 영역 및 드레인 영역의 도핑과 반대이다. 따라서, 상기 소스 영역과 채널 영역 사이에 그리고 상기 채널 영역과 드레인 영역 사이에 pn-전이(pn-transition)가 존재한다.
상기 게이트 전극에 인가되는 전압에 따라, 상기 전계 효과 트랜지스터는 상기 소스 영역과 드레인 영역 사이에 상대적으로 높은 전기적 컨덕턴스가 존재하는 온-상태(on-state)와 상기 소스 영역과 드레인 영역 사이에 상대적으로 낮은 전기적 컨덕턴스가 존재하는 오프-상태(off-state) 사이에서 스위치될 수 있다. 상기 채널 영역의 도핑에 따라, 상기 전계 효과 트랜지스터는 상기 온-상태에서 상기 소스 영역과 드레인 영역 사이의 전기적 컨덕턴스가 실질적으로 전자들에 의해 제공되는 n-채널 트랜지스터들과 상기 소스 영역과 드레인 영역 사이의 전기적 컨덕턴스가 실질적으로 홀(hole)들에 의해 제공되는 p-채널 트랜지스터들로 구분된다.
전계 효과 트랜지스터들의 소형화에 있어서, 특정한 문제들이 발생할 수 있다. 이 문제들은 채널 영역의 전기적 컨덕턴스의 저하를 포함할 수 있다. 채널 영역의 전기적 컨덕턴스를 증가시키기 위해 실리콘-게르마늄을 포함하는 채널 영역을 제공하는 것이 제안되었다. 특히, 실리콘-게르마늄은 홀들의 우수한 이동도를 제공할 수 있어서, 실리콘-게르마늄 채널 영역은 특히, p-채널 트랜지스터의 채널 영역의 전기적 컨덕턴스를 증가시키기 위해 유용할 수 있다.
전계 효과 트랜지스터들의 소형화에서 발생할 수 있는 추가의 문제들은 채널 길이에 대한 트랜지스터의 구동 전류의 의존성을 포함할 수 있다. 상기 구동 전류는 게이트 전극과 채널 영역 사이의 용량(capacity)에 의해 영향을 받는 바, 상기 용량은 또한, 게이트 절연체의 두께 및 유전 상수에 따라 좌우된다.
통상적으로, 상기 게이트 절연층은 실리콘 이산화물로부터 형성된다. 그러나, 현재의 집적 회로들에서 사용되는 전계 효과 트랜지스터들의 사이즈들에서, 실질적으로 순수한 실리콘 이산화물로부터 형성된 게이트 절연층의 극도로 얇은 두께가 트랜지스터들의 적절한 구동 전류를 획득하기 위해 요구될 수 있다. 그러나, 매우 얇은 게이트 절연층은 이와 관련된 문제들을 가질 수 있는 바, 이 문제들은 특히, 상기 게이트 절연층을 통한 전하들의 터널링에 의해 야기되는 누설 전류들을 포함한다.
이러한 문제들을 회피하기 위해서, 실리콘 이산화물보다 높은 유전 상수를 가진 ("하이-k(high-k) 물질들"로 나타내지는) 물질들이 상기 게이트 절연층의 형성에 사용될 수 있다. 상기 게이트 절연층의 상대적으로 높은 유전 상수는, 낮은 유전 상수를 가진 동일한 두께의 게이트 절연층에 비해 게이트 전극과 채널 영역 사이의 용량을 증가시킬 수 있어서, 상기 게이트 절연층의 높은 유전 상수는 상기 게이트 절연층의 상대적으로 두꺼운 두께에서 상대적으로 높은 용량을 획득하는 것을 가능하게 할 수 있다.
하이-k 물질을 포함하는 게이트 절연 층들은 실리콘-게르마늄 또는 실리콘 채널 영역 상에 형성된 비교적으로 얇은 층의 실리콘 이산화물 및 상기 실리콘 이산화물층 상에 형성된 하이-k 물질의 층을 포함할 수 있다. 상기 실리콘 이산화물층은 상기 실리콘-게르마늄 또는 실리콘 채널 영역의 표면을 패시베이팅(passivate)할 수 있고, 상기 채널 영역의 반도체 물질 상에 하이-k 물질을 바로 증착하는 것에 비해 인터페이스 상태들의 레벨을 감소시킬 수 있다.
그러나, 상술된 바와 같이 하이-k 물질을 포함하는 게이트 절연 층들을 포함하는 전계 효과 트랜지스터들은 이와 관련된 특정한 문제들을 가질 수 있다.
상기 게이트 절연층의 실리콘 이산화물과 채널 영역 사이의 인터페이스에서, GOI(Gate Oxide Integrity) 결함들이 발생할 수 있는 바, 이 결함들은 상기 게이트 절연층의 국부적으로 감소된 브레이크 스루 전압(breakthrough voltage)이 존재하는 위치들을 포함한다. GOI 결함들은 경시 절연 파괴(Time Dependent Dielectric Breakdown)와 같은 고장 메커니즘(failure mechanisms)의 가능성을 증가시킬 수 있고, 게이트 절연층의 유전체 항복(dielectric breakdown)이 상대적으로 낮은 전계의 긴 시간 동안의 인가의 결과로 발생할 수 있다.
상술된 바와 같이 하이-k 물질을 포함하는 게이트 절연층을 가지는 전계 효과 트랜지스터들에서 발생할 수 있는 문제들은 또한, BTI(bias temperature instability)를 포함할 수 있다. p-채널 트랜지스터들에서의 NBTI(negative BTI) 및 n-채널 트랜지스터들에서의 PBTI(positive BTI)를 포함하는 BTI는 일정 시간의 기간 동안 트랜지스터의 임계 전압의 변화(alteration)를 초래할 수 있는 바, 이 변화는 트랜지스터들이 제공되는 집적 회로의 기능성에 악영향을 줄 수 있다. 채널 영역과 게이트 절연층 사이의 인터페이스에서의 결함들 및/또는 게이트 절연층 내의 결함들, 특히, 게이트 절연층 내의 실리콘 이산화물층 내의 결함들은 BTI 발생의 가능성을 증가시킬 수 있다.
실리콘 이산화물을 포함하는 게이트 절연층의 두께 및/또는 상기 게이트 절연층의 부분의 두께의 증가는, 특히 경시 절연 파괴 및 BTI에 관하여 GOI를 개선시킬 수 있다. 그러나, 상기 게이트 절연층의 두께의 증가는 게이트 전극과 채널 영역 사이의 용량에 악영향을 줄 수 있고, 전계 효과 트랜지스터의 임계 전압의 증가를 초래할 수 있다. 따라서, 전계 효과 트랜지스터의 성능은 악영향을 받을 수 있고, 사양 제한들의 위배가 발생할 수 있다. 이러한 문제들 중 일부가 질화(nitridation)와 상기 게이트 절연층 내의 실리콘 이산화물의 증가된 두께를 결합함으로써 감소될 수 있는 반면, 상기 질화는, 전계 효과 트랜지스터가 제공되는 집적 회로의 열화(degradation)와 관련될 수 있고, 제조 비용들을 증가시킬 수 있다.
상술된 상황에 비추어, 본 발명은 게이트 절연층의 질 특히, 실리콘 이산화물보다 높은 유전 상수를 가진 물질의 층에 더하여 실리콘 이산화물을 포함하는 게이트 절연층에서의 실리콘 이산화물의 질을 개선시킬 수 있고 상기의 하나 이상의 문제의 영향들을 회피하거나 또는 적어도 감소시키는 제조 기법들에 관한 것이다.
더욱이, 본 발명은 물질층의 질을 개선시킬 수 있는 제조 기법들에 관한 것이고, 상기 물질층의 형성은 증착 공정 및 상기 증착 공전 이후에 수행되는 후-처리 공정(post-treatment process), 특히 상기 증착 공정에서 증착된 물질을 통한 종들(species)의 확산에 기반하는 후-처리 공정을 포함한다.
본 명세서에 개시된 예시적인 방법은 반도체 구조 상에 제1 물질층의 제1 부분을 증착하는 단계를 포함한다. 상기 제1 물질층의 적어도 제1 부분을 변경(modify)시키기 위한 후-처리 공정의 제1 런(run)이 수행된다. 상기 후-처리 공정의 제1 런 이후에, 상기 제1 물질층의 제2 부분이 증착된다. 상기 제2 부분은 상기 제1 부분과 실질적으로 동일한 물질로 형성된다. 상기 제1 물질층의 제2 부분의 증착 이후에, 후-처리 공정의 제2 런이 상기 제1 물질층의 적어도 제2 부분을 변경시키기 위해 수행된다.
본 명세서에 개시된 전계 효과 트랜지스터를 형성하는 예시적인 방법은 반도체 물질을 포함하는 반도체 구조를 마련하는 단계를 포함한다. 게이트 절연층이 상기 반도체 물질 상에 형성된다. 상기 게이트 절연층을 형성하는 단계는 상기 반도체 물질 상에 실리콘 이산화물층의 제1 부분을 증착하도록 화학적 기상 증착 공정(chemical vapor deposition process)의 제1 런을 수행하는 것을 포함한다. 상기 화학적 기상 증착 공정의 제1 런 이후에, 플라즈마 산화 공정의 제1 런이 수행된다. 상기 플라즈마 산화 공정에서, 상기 실리콘 이산화물층의 제1 부분에 인접한 반도체 물질의 부분이 산화된다. 상기 플라즈마 산화 공정의 제1 런 이후에, 화학적 기상 증착 공정의 제2 런이 상기 실리콘 이산화물층의 제1 부분 상에 실리콘 이산화물층의 제2 부분을 증착하도록 수행된다. 상기 화학적 기상 증착 공정의 제2 런 이후에, 플라즈마 산화 공정의 제2 런이 수행된다. 상기 방법은 상기 게이트 절연층 위에 게이트 전극을 형성하는 단계를 더 포함한다.
추가의 실시예들이 첨부된 특허 청구 범위에 정의되고, 첨부된 도면들을 참조하여 다루어 질 때 다음의 상세한 설명으로 더욱 분명해질 것이다.
도 1a 내지 1g는 예시적인 실시예에 따른 방법의 단계들 동안의 반도체 구조의 개략적인 단면도를 도시한다.
도 2a 및 2b는 예시적인 실시예에 따른 방법의 단계들에서의 반도체 구조의 개략적인 단면도를 도시한다.
본 발명이 다음의 상세한 설명뿐만 아니라 도면들에 예시된 바와 같은 실시예들을 참조하여 기술되지만은, 다음의 상세한 설명뿐만 아니라 도면들은 본 명세서에 개시된 본 발명을 개시된 특별한 예시적인 실시예들에 제한하도록 의도된 것이 아니고, 오히려 기술된 예시적인 실시예들은 단지 본 발명의 다양한 양상들을 예시하는 것이며, 본 발명의 범위는 첨부된 특허 청구 범위에 의해 정의된다.
본 발명은, 물질층의 둘 이상의 부분이 반도체 구조 상에 증착되는 방법들을 제공한다. 상기 물질층의 부분들은 실질적으로 동일한 물질로 형성될 수 있다. 상기 물질층의 각 부분의 증착 이후에, 후-처리 공정의 런이 수행될 수 있다. 후-처리 공정의 각 런에서, 상기 후-처리 공정의 각각의 런 전에 증착된 물질층의 적어도 일부가 변경된다.
실시예들에서, 상기 물질층의 부분들 각각은 실리콘 이산화물을 포함할 수 있고, 화학적 기상 증착 공정의 런에 의해 증착될 수 있다. 상기 화학적 기상 증착 공정은 고온 산화물 공정일 수 있고, 여기서 실리콘 이산화물은, 약 650℃ 내지 약 850℃의 범위의 증착 온도에서 실란(silane)과 아산화질소(nitrous oxide) 사이의 화학 반응에 의해 형성된다. 후-처리 공정은 플라즈마 산화 공정을 포함할 수 있고, 여기서 반도체 구조는 산소를 포함하는 가스에서 방전 예컨대, 무전 주파수 방전에 의해 형성된 산화 분위기(oxidizing ambient)에 노출된다. 상기 플라즈마 산화 공정은 디커플링된 산화 공정(decoupled oxidation process)일 수 있고, 알려진 디커플링된 플라즈마 소스에 의해 수행될 수 ?다. 상기 플라즈마 산화 공정의 각 런에서, 산소 이온들, 원자들 및/또는 분자들은, 후-처리 공정의 각각의 런 전에 증착된 실리콘 이산화물층의 부분 중 실리콘 이산화물과 화학적으로 반응할 수 있다. 따라서, 증착된 실리콘 이산화물은 고밀화(densified)될 수 있고, 상기 증착된 실리콘 이산화물에서의 비어있는 공공(open vacancy)들이 포화(saturate)될 수 있는 바, 이는 상기 실리콘 이산물층의 질을 개선시킬 수 있다.
실시예들에서, 상기 방법은 전계 효과 트랜지스터의 게이트 절연층에 포함된 실리콘 이산화물층을 형성하기 위해 사용될 수 있다. 특히, 상기 실리콘 이산화물층은 실리콘-게르마늄 및/또는 실리콘을 포함하는 채널 영역과 실리콘 이산화물보다 높은 유전 상수를 가진 하이-k 물질 사이에 제공될 수 있다. 이러한 실시예들에서, 상기 실리콘 이산화물층의 제1 부분의 증착 이후에 수행되는 후-처리 공정의 런에서, 상기 실리콘 이산화물층의 제1 부분에 인접한 채널 영역의 반도체 물질의 부분이 산화될 수 있어서, 실리콘 이산화물에서의 비어있는 공공들의 포화에 더하여 실리콘 이산화물과 실리콘-게르마늄 및/또는 실리콘 사이의 인터페이스에서 재성장이 획득될 수 있다. 정의된 재성장을 생성하기 위해, 그에 따라서 플라즈마 파워, 플라즈마 산화 공정의 지속 기간 및 가스들의 흐름(flow), 특히 산소 흐름과 같은 플라즈마 산화 공정의 파라미터들이 조정될 수 있다.
상기 실리콘 이산화물층의 제2, 제3 또는 어떤 추가의 부분의 증착 이후에 수행되는 후-처리 공정의 런에서, 실리콘 이산화물층의 제1 부분 및 선택에 따라서는(optionally), 앞서 증착된 다른 부분들이 실리콘 게르마늄 및/또는 실리콘 반도체 물질과 실리콘 이산화물층 사이의 인터페이스를 향한 산소의 확산을 감소시킬 수 있는 바, 이는 획득되는 재산화를 제한할 수 있다. 따라서, (실리콘-게르마늄과 같이 게르마늄을 포함하는 반도체 물질의 경우) 게르마늄 적층(pileup)과 같은 인터페이스에서의 반도체 물질의 과도한 산화의 악영향들, 좋지 않은 인터페이스(bad interface) 및/또는 전계 효과 트랜지스터의 임계 전압의 시프트가 회피되거나 또는 적어도 감소될 수 있다. 그러나, 증착된 실리콘 이산화물의 고밀화 및 비어 있는 공공들의 포화는, 실리콘 이산화물층의 제2, 제3 또는 다른 추가의 부분을 포함하여 실질적으로 전체 실리콘 이산화물층에서 획득될 수 있다.
따라서, 정의된 재성장, 결함들의 양의 감소 및/또는 비어 있는 공공들의 포화는 실리콘 이산화물층의 상대적으로 넓은 범위의 최종 두께들에 대해 획득될 수 있다. 이는 특히, BTI 및 경시 절연 파괴에 관하여 게이트 절연층의 신뢰성을 향상시키는 것을 가능하게 할 수 있고, 게이트 절연층이 본 명세서에 기술된 바와 같이 형성되는 전계 효과 트랜지스터들을 포함하는 집적 회로의 성능을 향상시킬 수 있으며, 그리고 제조 비용들을 감소시킬 수 있다.
본 발명은, 실리콘 이산화물층이 게이트 절연층을 제공하기 위해 형성되는 실시예들에 제한되지 않는다. 다른 실시예들에서, 본 명세서에 기술된 바와 같은 방법들이 게이트 절연 이외의 다른 목적들을 위해 이용되는 실리콘 이산화물층들을 형성하기 위해 사용될 수 있다.
더욱이, 본 발명은, 실리콘 이산화물이 화학적 기상 증착 공정에 의해 증착되고 플라즈마 산화가 상기 실리콘 이산화물층의 각 부분의 층착 이후에 후-처리로서 수행되는 실시예들에 제한되지 않는다. 대신, 본 명세서에 기술된 바와 같은 방법들은 증착된 층의 다수의 후-처리에 적용될 수 있고, 상기 후-처리 공정이 증착 층을 통한 확산에 의해 제한될 때 특히 유용할 수 있다. 또한, 실리콘 이산화물 외의 다른 물질들이 사용될 수 있다.
추가의 실시예들이 도 1a 내지 1g, 2a 및 2b를 참조하여 기술될 것이다.
도 1a는 실시예에 따른 제조 공정의 제1 단계에서의 반도체 구조(100)의 개략적인 단면도를 도시한다. 상기 반도체 구조(100)는 기판(101)을 포함하고, 상기 기판 위에 반도체층(103)이 형성된다. 상기 기판(101)은 반도체 물질, 절연 물질과 결합한 반도체 물질 등과 같은 어떤 적절한 캐리어 물질을 나타낼 수 있다.
실시예들에서, 상기 기판(101)과 결합한 반도체 물질(103)은 절연체 상의 실리콘(SOI: silicon-on-insulator) 구성을 형성할 수 있고, 여기서 상기 반도체층(103)은 상기 기판(101)의 절연 표면 부분 예컨대, 반도체 웨이퍼 상에 형성된 절연층의 표면의 부분 상에 형성된다.
다른 실시예들에서, 상기 반도체층(103) 및 기판(101)은 벌크 구성을 형성할 수 있고, 여기서 상기 반도체층(103)은 상기 기판(101)의 실질적으로 결정질인 반도체 물질 상에 형성되며, 그리고/또는 상기 반도체층(103) 및 기판(101)은 일체로된다. 상기 반도체층(103) 및/또는 그리고 상기 기판(101)에서의 반도체 물질은 실리콘을 포함할 수 있다.
상기 반도체 구조(100)는 격리 구조(102)를 더 포함하는 바, 실시예들에서, 상기 격리 구조는 상기 반도체층(103)의 다른 부분들(미도시)로부터 상기 격리 구조(102)에 의해 에워싸인 반도체층(103)의 부분을 분리시키는 얕은 트랜치 격리(shallow trench isolation)들의 형태로 제공될 수 있다.
상기 반도체 구조(100)는 상기 반도체층(103)과 다른 반도체 물질을 포함할 수 있는 반도체층(104)을 더 포함한다. 특히, 상기 반도체층(104)은 실리콘-게르마늄을 포함할 수 있고, 상기 반도체층(103)은 실리콘을 포함할 수 있다.
상기 격리 구조(102)에 의해 에워싸인 반도체층들(103, 104)의 부분들은 전계 효과 트랜지스터(116)의 액티브 영역(115)을 형성할 수 있고, 특정한 웰 도핑을 포함할 수 있으며, 도핑의 타입은 상기 전계 효과 트랜지스터(116)의 타입에 따라 선택된다. n-채널 전계 효과 트랜지스터를 형성하기 위해, 상기 격리 구조들(102)에 의해 에워싸인 층(103)의 부분은 p-타입 도펀트가 도핑될 수 있고, p-채널 전계 효과 트랜지스터가 형성되는 경우, 이는 n-타입 도펀트가 도핑될 수 있다.
본 발명은, 서로 다른 물질들로 형성된 반도체층들(103, 104)이 전계 효과 트랜지스터(116)의 액티브 영역(115)에 제공되는 실시예들에 제한되지 않는다. 대안적으로는, 상기 액티브 영역(115)은 예컨대, 실리콘과 같은 단일 반도체 물질을 포함할 수 있다.
실시예들에서, 상기 반도체 구조(100)는, 액티브 영역이 도 1a에 도시된 바와 같이 실리콘층(103) 위에 형성된 실리콘-게르마늄층(104)을 포함하는 p-채널 전계 효과 트랜지스터들을 포함할 수 있고, 추가적으로, 전체 액티브 영역이, 실리콘을 포함하고 그리고/또는 반도체 기판(101)과 일체로된 반도체층에 형성된 n-채널 전계 효과 트랜지스터를 포함할 수 있다.
상기 반도체 구조(100)는 하기와 같이 제조될 수 있다.
기판 상에 형성된 반도체층(103)을 포함하는 기판(101)은 알려진 공정들에 의해 마련될 수 있다. 상기 반도체층(103) 및 기판(101)이 SOI 구성을 형성하는 실시예들에서, 일 반도체 웨이퍼를 반도체 웨이퍼 상에 형성된 절연층을 가진 다른 반도체 웨이퍼에 본딩하는 단계 및 상기 반도체 웨이퍼들 중 하나를 부착(cleaving)하는 단계를 포함하는, SOI 구조를 형성하는 알려진 방법들이 이용될 수 있다. 상기 반도체층(103) 및 기판(101)이 벌크 구성을 형성하는 실시예들에서, 상기 반도체층(103) 및 기판(101)은 일체로된 반도체 웨이퍼의 형태로 제공될 수 있다.
격리 구조(102)는 리소그래피 기법(lithography technique)들, 에칭 기법들뿐만 아니라 증착 및 평탄화 공정들을 포함하여 얕은 트랜치 격리 구조들을 형성하는 잘 정립된 방법들을 이용함으로써 형성될 수 있다. 실시예들에서, 상기 격리 구조들(102)은 실리콘 이산화물, 실리콘 나이트라이드 등을 포함할 수 있다.
상기 반도체층(104)은 반도체 구조 상에 반도체층을 형성하기 위한 잘-정립된 기법들, 예컨대 선택적인 에피택셜 성장 공정(selective epitaxial growth process)에 의해 형성될 수 있고, 여기서 실리콘-게르마늄이 상기 반도체층(103) 상의 표면 상에 선택적으로 증착된다. 어떠한 실리콘-게르마늄층도 형성되지 않아야 하는 반도체 구조(100)의 부분들, 예컨대 n-채널 전계 효과 트랜지스터들이 형성되는 반도체 구조(100)의 부분들은 마스크에 의해 커버될 수 있고, 상기 선택적인 에피택셜 성장 공정은 어떠한 실리콘-게르마늄의 증착도 상기 마스크 상에서 발생하지 않도록 조정된다. 그 이후에, 상기 마스크는 에칭 공정에 의해 제거될 수 있다.
도 1b는 제조 공정의 이후의 단계에서의 반도체 구조(100)의 개략적인 단면도를 도시한다. 물질층(117)의 제1 부분(105)이 반도체 구조(100) 상에 증착될 수 있다. 상기 물질층(117)의 제1 부분(105)은 실리콘 이산화물을 포함할 수 있고, 도 1b의 화살표들(106)에 의해 개략적으로 나타내진 증착 공정의 진행에 의해 반도체층(104)의 표면 상에 증착될 수 있다. 상기 증착 공정은 화학적 기상 증착 공정일 수 있고, 여기서, 반도체 구조(100)는 반응 가스에 노출된다. 상기 반도체 구조(100)의 표면에서, 반응 가스의 컴포넌트들이 서로와 화학적으로 반응한다. 상기 화학적 반응에서, 상기 물질층(117)의 제1 부분(105)의 물질이 형성된다.
실시예들에서, 화학적 기상 증착 공정은 고온 산화물 공정일 수 있고, 여기서 반도체 구조(100)는 실란 및 아산화질소를 포함하는 반응 가스에 노출된다. 상기 화학적 기상 증착 공정은 약 650℃ 내지 약 850℃ 범위의 상대적으로 높은 온도에서 실시될 수 있다. 반도체 구조(100)의 표면에서, 상기 실란과 아산화질소 간의 화학적 반응이 발생할 수 있고, 여기서 실리콘 이산화물이 형성된다. 상기 실리콘 이산화물은 상기 물질층(117)의 제1 부분(105)을 형성하도록 반도체 구조(100) 상에 증착될 수 있다.
본 발명은, 고온 산화물 공정이 상기 물질층(117)의 제1 부분(105)을 증착하기 위해 수행되는 실시예들에 제한되지 않는다. 대안적으로는, 상기 물질층(117)이 실리콘 이산화물을 포함하는 실시예들에서, 반응 가스가 실란 및 산소를 포함하고, 반응이 약 300℃ 내지 약 500℃ 범위의 온도에서 실시되는 화학적 기상 증착 공정인 저온 산화물 공정은 상기 물질층(117)의 제1 부분(105)을 제공하기 위해 사용될 수 있다.
추가의 실시예들에서, 상기 물질층(117)의 제1 부분(105)은 실리콘 이산화물 외의 다른 물질, 예컨대 실리콘 나이트라이드로부터 형성될 수 있고, 실리콘 나이트라이드층을 증착하기 위한 알려진 증착 공정의 런을 수행함으로써 형성될 수 있다.
도 1c는 제조 공정의 이후의 단계에서의 반도체 구조(100)의 개략적인 단면도를 도시한다.
상기 물질층(117)의 제1 부분(105)의 형성 이후에, 상기 물질층(117)의 적어도 제1 부분(105)을 변경시키기 위한 후-처리 공정의 런이 도 1c의 화살표들(108)에 의해 개략적으로 나타내진 바와 같이 실시될 수 있다.
상기 후-처리 공정은 상기 물질층의 제1 부분(105)의 물질 및/또는 반도체층(104)의 물질과 화학적으로 반응할 수 있는 하나 이상의 컴포넌트를 포함하는 가스에 반도체 구조(100)를 노출하는 단계를 포함할 수 있다.
실시예들에서, 상기 후-처리 공정은 산화 공정을 포함할 수 있고, 여기서 반도체 구조(100)는 산화 분위기 예컨대, 산소 플라즈마에 노출된다.
상기 산소 플라즈마는 알려진 디커플링된 플라즈마 소스에 의해 제공될 수 있고, 여기서 반도체 구조(100)는 산소, 예컨대 실질적으로 순수한 산소, 산소 및 수소의 혼합물, 산소 및 질소의 혼합물 및/또는 예컨대, 산소 및 헬륨 및/또는 아르곤의 혼합물과 같은 산소 및 비활성 가스(noble gas)의 혼합물을 포함하는 가스를 포함하는 챔버에 제공되고, 전하가, 산소를 포함하는 가스를 적어도 부분적으로 이온화시키기 위해 산소를 포함하는 가스에서 생성된다. 상기 전하는 무선 주파수 방전일 수 있거나, 상기 전하는 전자파 플라즈마를 생성하기 위해 적응될 수 있다. 무선 주파수 방전을 생성하기 위해, 디커플링된 플라즈마 소스는 제1 무선 주파수 파워 소스에 전기적으로 연결된 유도 코일(inductive coil)과, 상기 유도 코일은 상기 반도체 구조(100) 위에 제공되며, 반도체가 제공되는 기판 홀더와 접지 사이에 전기적으로 연결된 제2 무선 주파수 파워 소스를 포함할 수 있다. 제1 및 제2 무선 주파수 소스는 서로 다른 주파수들에서 동작할 수 있다.
산소 플라즈마로부터의 산소 원자들, 이온들 및/또는 분자들과 같은 종들은 물질층(117)의 제1 부분(105)과 반응할 수 있다. 상기 물질층(117)의 제1 부분(105)이 실리콘 이산화물을 포함하는 실시예들에서, 상기 물질층(117)의 제1 부분(105)의 실리콘 이산화물과 산소 플라즈마로부터의 종들 간의 반응은 상기 물질층(117)의 제1 부분(105)의 비어 있는 공공들을 포화시킬 수 있고, 상기 물질층(117)의 제1 부분(105)을 고밀화시킬 수 있다.
추가적으로, 산소 플라즈마로부터의 산소 원자들, 이온들 및/또는 분자들은 상기 물질층(117)의 제1 부분(105)을 통해 확산될 수 있고, 반도체층(104)의 물질과 반응할 수 있다. 상기 반도체층(104)이 실리콘-게르마늄 또는 실리콘을 포함하는 실시예들에서, 상기 산소 플라즈마로부터의 산소는 실리콘 이산화물을 생성하도록 상기 층(104)으로부터의 실리콘과 반응할 수 있다. 따라서, 반도체층(104)의 산화된 부분(107)은 상기 물질층(117)의 제1 부분(105)에 인접하여 형성될 수 있다. 상기 산화된 부분(107)의 형성은 상기 물질층(117)의 제1 부분(105)과 반도체층(104) 사이의 인터페이스의 질을 개선시킬 수 있다. 특히, 상기 인터페이스에서의 결함들의 밀도가 감소될 수 있다.
플라즈마 산화 공정의 런(108)에서, 플라즈마 산화 공정의 파라미터들은, 약 2옹스트롬 내지 약 6옹스트롬의 범위의 반도체층(104)의 산화된 부분(107)의 두께가 획득되도록 조정될 수 있다. 상기 플라즈마 산화 공정의 파라미터들은 특히, 플라즈마 산화 공정 동안의 무선 주파수 파워, 플라즈마 산화 공정의 시간 및 가스들의 흐름을 포함할 수 있다.
도 1d는 제조 공정의 이후의 단계에서의 반도체 구조(100)의 개략적인 단면도를 도시한다.
후-처리 공정의 런(108) 이후에, 물질층(117)의 제2 부분(109)이 증착될 수 있다. 상기 물질층(117)의 제2 부분(109)은 상기 제1 부분(105)과 실질적으로 동일한 물질로 형성될 수 있다. 특히, 상기 물질층(117)의 제1 부분(105)이 실리콘 이산화물을 포함하는 실시예들에서, 상기 물질층의 제2 부분(109) 역시 실리콘 이산화물을 포함할 수 있다.
상기 물질층(117)의 제2 부분(109)은 도 1d의 화살표들(110)에 의해 개략적으로 나타내진 바와 같이, 상기 물질층(117)의 제1 부분(105)의 형성에서 사용된 증착 공정과 동일한 타입의 증착 공정의 런에 의해 형성될 수 있다.
상기 증착 공정의 런(110)에서, 상기 증착 공정의 파라미터들 중 적어도 일부는 상기 물질층(117)의 제1 부분(105)의 형성에서 사용된 증착 공정의 파라미터들에 실질적으로 대응할 수 있다. 특히, 상기 물질층(117)의 제1 부분(105) 및 제2 부분(109)의 형성을 위해 이용되는 증착 공정이 화학적 기상 증착 공정인 실시예들에서, 반응 가스의 조성(composition), 반응 가스의 컴포넌트들의 흐름 및 온도와 같은 상기 화학적 기상 증착 공정의 파라미터들은 상기 물질층의 제1 부분(105)의 형성에서 그리고 상기 물질층의 제2 부분(109)의 형성에서 실질적으로 동일할 수 있다.
그러나, 상기 물질층(117)의 제2 부분(109)의 형성을 위해 사용되는 상기 증착 공정의 런(110)의 지속 주기는 상기 물질층(117)의 제1 부분(105)의 형성을 위해 사용된 증착 공정의 런(106)의 지속 주기와 다를 수 있어서, 상기 제2 부분(109)은 상기 제1 부분(105)과 다른 두께를 가질 수 있다.
특히, 상기 증착 공정의 런(110)은 상기 증착 공정의 런(106)보다 긴 시간 동안 실시될 수 있어서, 상기 물질층(117)의 제2 부분(109)은 상기 제1 부분(105)보다 두꺼운 두께를 가지거나, 또는 상기 증착 공정의 런(110)은 상기 증착 공정의 런(106)보다 짧은 시간 동안 실시될 수 있어서, 상기 제2 부분(109)은 상기 제1 부분(105)보다 얇다.
대안적으로는, 상기 증착 공정의 런들(106, 110)의 지속 주기들은 실질적으로 동일해서, 상기 물질층(117)의 제1 부분(105)의 두께는 상기 물질층(117)의 제2 부분(109)의 두께와 실질적으로 동일하다.
도 1e는 제조 공정의 이후의 단계에서의 반도체 구조(100)의 개략적인 단면도를 도시한다.
상기 물질층(117)의 제2 부분(109)의 증착 이후에, 후-처리 공정의 제2 런이 도 1e의 화살표들(111)에 의해 개략적으로 나타내진 바와 같이 수행될 수 있다. 상기 물질층(117)의 제2 부분(109)의 증착 이후에 수행되는 후-처리 공정은 상기 물질층(117)의 제1 부분(105)의 증착 이후에 수행된 후-처리 공정과 동일한 타입의 후-처리 공정일 수 있다. 실시예들에서, 후-처리 공정의 파라미터들 중 적어도 일부는 상기 후-처리 공정의 런들(108, 111)에서 실질적으로 동일할 수 있다.
후-처리 공정이 플라즈마, 예컨대 산소 플라즈마에 상기 반도체 구조(100)를 노출시키는 단계를 포함하는 실시예들에서, 상기 후-처리 공정의 런(111)에서 사용된 가스 조성, 압력, 온도 및 가스 흐름(들)과 같은 플라즈마 공정의 파라미터들은 상기 물질층(117)의 제1 부분(105)의 형성 이후에 수행된 후-처리 공정의 런(108)의 파라미터들에 실질적으로 대응할 수 있다.
더욱이, 실시예들에서, 상기 후-처리 공정의 런(111)의 지속 주기는 상기 후-처리 공정의 런(108)의 지속 주기와 실질적으로 동일할 수 있다.
다른 실시예들에서, 후-처리 공정의 적어도 하나의 파라미터는 상기 후-처리 공정의 런들(108, 111)에서 서로 다를 수 있다. 예를 들어, 상기 물질층(117)의 제2 부분(109)이 상기 제1 부분(105)보다 두꺼운 두께를 가지는 실시예들에서, 상기 후-처리 공정의 런(111)은 상기 후-처리 공정의 런(108)보다 긴 시간 동안 수행될 수 있고, 상기 물질층(117)의 제2 부분(109)의 두께가 상기 제1 부분(105)의 두께보다 얇으면 상기 후-처리 공정의 런(111)의 지속 주기는 상기 후-처리 공정의 런(108)의 지속 주기보다 짧을 수 있다.
도 1f는 제조 공정의 이후의 단계에서의 반도체 구조(100)의 개략적인 단면도를 도시한다.
상기 후-처리 공정의 런(111) 이후에, 물질층(112)이 상기 물질층(117) 상에 형성될 수 있다.
상기 물질층(112)은 실리콘 이산화물의 유전 상수보다 높은 유전 상수를 가진 하이-k 물질을 포함할 수 있다. 실시예들에서, 상기 물질층(112)의 물질은 약 10 이상의 유전상수를 가질 수 있다. 상기 물질층(112)은 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 실리케이트(hafnium silicate), 지르코늄 실리케이트(zirconium silicate) 또는 다른 하이-k 물질, 또는 이 물질들 중 하나 이상의 혼합을 포함할 수 있다.
상기 물질층(112)은 도 1f의 화살표들(113)에 의해 개략적으로 나타내진 증착 공정에 의해 형성될 수 있다. 상기 증착 공정(113)은 하이-k 물질들의 증착을 위한 알려진 공정, 예컨대 화학적 기상 증착 및/또는 원자층 증착일 수 있다.
실리콘 이산화물을 포함할 수 있는 물질층(117)과 하이-k 물질을 포함할 수 있는 물질층(112)의 결합은 전계 효과 트랜지스터(116)의 게이트 절연층(118)을 형성할 수 있다.
반도체층(104)의 산화된 부분(107), 물질층(117)의 제1 부분(105), 물질층(117)의 제2 부분(109) 및 물질층(112)의 두께들의 합과 실질적으로 동일한 상기 게이트 절연층(118)의 총 두께는 약 30옹스트롬보다 두꺼울 수 있고 그리고/또는 약 30옹스트롬 내지 약 80옹스트롬의 범위에 있을 수 있다. 게이트 절연층(118)의 이러한 상대적으로 두꺼운 두께는 전계 효과 트랜지스터(116)에서 누설 전류들을 줄이는 것을 도울 수 있다.
도 1g는 제조 공정의 이후의 단계에서의 반도체 구조(100)의 개략적인 단면도를 도시한다.
게이트 전극(114)은 제2 물질층(112) 위에 형성될 수 있고, 상기 게이트 전극(114) 아래에 있지 않은 반도체층(104)의 산화된 부분(107), 물질층(117) 및 물질층(112)의 부분들은 제거될 수 있다.
상기 게이트 전극(114)의 형성은 전계 효과 트랜지스터의 게이트 전극을 형성하기 위한 잘 정립된 기법들에 의해 수행될 수 있다. 실시예들에서, 상기 게이트 전극(114)은 게이트 절연층(118)에 게이트 전극(114)의 일함수(work function)를 적응시키기 위한 하나 이상의 층을 포함할 수 있다. 이러한 층들은 상기 제2 물질층(112)에 인접하여 제공될 수 있다. 더욱이, 실시예들에서, 상기 게이트 전극(114)은 금속 게이트 전극 또는 완전히 실리사이드화된 게이트 전극일 수 있다. 다른 실시예들에서, 게이트 전극(114)은 폴리실리콘 게이트 전극일 수 있다.
전계 효과 트랜지스터(116)의 형성은 게이트 전극(114)에 인접하여, 도핑된 소스 및 드레인 영역들(미도시)을 형성하는 단계를 더 포함할 수 있다. 상기 소스 및 드레인 영역들은 스페이서들의 형성 및/또는 이온 주입을 포함하는 알려진 공정들에 의해 형성될 수 있다. 상기 소스 및 드레인 영역들은 게이트 전극(114)의 형성 이후에 또는 상기 게이트 전극(114)의 형성 전에 형성될 수 있다.
본 발명은, 물질층이, 개별적으로 형성된 오직 두 개의 부분을 포함하는, 그리고 후-처리 공정의 두 개의 런이 수행되는 실시예들에 제한되지 않는다. 다른 실시예들에서, 더 많은 수의 증착 공정의 런들이 수행될 수 있고, 물질층의 부분을 각각 증착하는 단계 및 후-처리 공정의 런은 증착 공정의 각각의 런 이후에 수행될 수 있다.
다음에서, 물질층의 세 개의 부분이 증착되고 후-처리 공정이 각각의 부분의 증착 이후에 수행되는 실시예의 예시적인 예가 도 2a 및 2b를 참조하여 기술될 것이다. 편의를 위해, 한편으로는 도 1a 내지 1g에서 그리고 다른 한편으로는 도 2a 및 2b에서, 유사한 참조 부호들은 유사한 컴포넌트들을 나타내는 데 사용되고, 도 2a 및 2b에 도시된 요소들은 도 1a 내지 1g에 도시된 유사한 참조 부호에 의해 나타내진 요소들에 대응하는 특징들을 가질 수 있다.
도 2a는 제조 공정의 단계에서의 반도체 구조(200)의 개략적인 단면도를 도시한다. 상기 반도체 구조(200)는 기판(101), 절연 구조(102), 반도체 물질의 층들(103, 104), 물질층(217)의 제1 부분(105), 상기 제1 부분(105)과 실질적으로 동일한 물질로부터 형성된 물질층(217)의 제2 부분(109) 및 상기 물질층(217)의 제1 부분(105)과 반도체 물질의 층(104) 사이에 제공되는 반도체 물질의 충(104)의 산화된 부분(107)을 포함한다.
반도체 구조(200)의 이 특징들은 도 1a 내지 1e를 참조하여 상술된 바와 같이 형성될 수 있다. 특히, 증착 공정의 제1 런이 상기 물질층(217)의 제1 부분(105)을 형성하기 위해 수행될 수 있다. 그 이후에, 후-처리 공정의 제1 런이 상기 물질층(217)의 제1 부분(105)을 변경시키고 그리고/또는 반도체 물질의 층(104)의 산화된 부분(107)을 형성하기 위해 수행될 수 있다. 그 이후에, 증착 공정의 제2 런이 상기 물질층(217)의 제2 부분(109)을 형성하기 위해 수행될 수 있고, 후-처리 공정의 제2 런이 상기 물질층(217)의 제2 부분(109)을 변경시키기 위해 수행될 수 있다.
상기 후-처리 공정의 제2 런 이후에, 도 2a의 화살표들(202)에 의해 개략적으로 나타내진 증착 공정의 제3 런이 상기 물질층(217)의 제3 부분(201)을 형성하기 위해 수행될 수 있다. 상기 물질층(217)의 제3 부분(201)을 형성하기 위해 사용되는 증착 공정의 런(202)은 상기 물질층(217)의 제1 부분(105) 및 제2 부분(109)을 형성하기 위해 사용되는 증착 공정의 런들의 특징들에 실질적으로 대응하는 특징들을 가질 수 있다.
특히, 제3 부분(201)을 형성하기 위해 사용되는 증착 공정은 화학적 기상 증착 공정일 수 있고, 여기서 상기 화학적 기상 증착 공정의 파라미터들 중 일부 또는 모두는 상기 제1 부분(105) 및 제2 부분(109)을 증착하기 위해 사용된 화학적 기상 증착 공정의 파라미터들과 실질적으로 동일할 수 있다. 상기 물질층(217)의 제3 부분(201)을 형성하기 위해 사용되는 증착 공정의 런의 지속 주기는, 상기 물질층(217)의 제1 부분(105) 및 제2 부분(109)의 두께들에 비해 상기 물질층(217)의 제3 부분(201)의 두께를 증가 또는 감소시키기 위해 상기 제1 부분(105) 및/또는 제2 부분(109)을 형성하기 위해 사용된 증착 공정의 런들의 지속 주기보다 길거나 또는 짧을 수 있다. 대안적으로는, 상기 물질층(217)의 제3 부분(201)을 형성하기 위해 사용되는 상기 증착 공정의 런(202)의 지속 주기는 상기 물질층(217)의 제1 부분(105)을 형성하기 위한 증착 공정의 런 및/또는 상기 물질층(217)의 제2 부분(109)을 형성하기 위한 증착 공정의 런의 지속 주기와 실질적으로 동일할 수 있다.
도 2b는 제조 공정의 이후의 단계에서의 반도체 구조(200)의 개략적인 단면도를 도시한다.
물질층(217)의 제3 부분(201)의 증착 이후에, 후-처리 공정의 런이 도 2b의 화살표들(203)에 의해 개략적으로 나타내진 바와 같이 수행될 수 있다. 상기 후-처리 공정의 런(203)의 특징들은, 상기 물질층(217)의 제1 부분(105)의 증착 이후에 그리고 상기 물질층(217)의 제2 부분(109)의 증착 이후에 수행되는 후-처리 공정들의 특징들에 실질적으로 대응할 수 있다. 특히, 상기 물질층(217)이 실리콘 이산화물을 포함하는 실시예들에서, 후-처리 공정(203)은 디커플링된 플라즈마 소스에 의해 실시될 수 있는 플라즈마 산화 공정일 수 있다.
상기 후-처리 공정의 런(203) 이후에, 도 1f를 참조하여 상술된 제2 물질층(112)과 유사한 추가의 물질층이 상기 물질층(217)의 제3 부분(201) 상에 형성될 수 있고 그리고/또는 도 1g를 참조하여 상술된 게이트 전극(114)과 유사한 게이트 전극이 제2 물질층(217) 위에 형성될 수 있다. 대안적으로는, 상기 후-처리 공정의 런(203) 이후에, 상기 물질층(217)의 제4 부분이 상기 제3 부분(201) 상에 형성될 수 있고, 상기 제4 부분을 변경시키기 위한 후-처리 공정이 실시될 수 있다. 그 이후에, 추가의 증착 공정들 및 추가의 후-처리 공정들이 선택에 따라 실시될 수 있다.
본 발명의 추가의 수정들 및 변경들이 이 상세한 설명에 비추어 이 기술분야의 숙련자들에게 분명해질 것이다. 따라서, 이 상세한 설명은 예시적인 것으로서만 해석되어야 하며, 이 기술분야의 숙련자들에게 본 명세서에 개시된 원리들을 실시하기 위한 일반적인 방식을 교시하기 위한 것이다. 본 명세서에 도시되고 기술된 형태들은 현재 바람직한 실시예들로서 다루어져야만 함이 이해되어야만 한다.

Claims (20)

  1. 반도체 구조에 물질층을 형성하는 방법으로서,
    상기 반도체 구조 상에 제1 물질층의 제1 부분을 증착하는 단계와;
    상기 제1 물질층의 적어도 상기 제1 부분을 변경(modify)시키기 위해 후-처리 공정의 제1 런(run)을 수행하는 단계와;
    상기 후-처리 공정의 제1 런 이후에, 상기 제1 물질층의 제2 부분을 증착하는 단계와, 상기 제2 부분은 상기 제1 부분과 동일한 물질로 형성되며; 그리고
    상기 제1 물질층의 제2 부분의 증착 이후에, 상기 제1 물질층의 적어도 상기 제2 부분을 변경시키기 위해 후-처리 공정의 제2 런을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  2. 제1항에 있어서,
    상기 후-처리 공정의 제2 런 이후에, 상기 반도체 구조 상에 상기 제1 물질층의 적어도 하나의 추가 부분을 증착하는 단계와, 상기 제1 물질층의 각각의 추가 부분은 상기 제1 물질층의 상기 제1 및 제2 부분과 동일한 물질로 형성되며, 그리고 상기 제1 물질층의 적어도 하나의 추가 부분 중 한 부분의 증착 이후에 상기 후-처리 공정의 런을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  3. 제1항에 있어서,
    상기 제1 물질층의 제1 부분의 증착 및 상기 제1 물질층의 제2 부분의 증착 각각은 증착 공정의 런을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  4. 제3항에 있어서,
    상기 증착 공정은 화학적 기상 증착 공정인 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  5. 제4항에 있어서,
    상기 제1 물질층의 제1 및 제2 부분의 물질은 실리콘 이산화물(silicon dioxide)을 포함하고, 실란(silane) 및 아산화질소(nitrous oxide)를 포함하는 반응 가스가 상기 화학적 기상 증착 공정에서 사용되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  6. 제4항에 있어서,
    상기 후-처리 공정은 플라즈마에 상기 반도체 구조를 노출시키는 단계를 포함하고, 여기서 상기 플라즈마는 상기 화학적 기상 증착 공정에서 사용되는 반응 가스와 다른 조성(composition)을 가진 가스에서 방전에 의해 형성되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  7. 제6항에 있어서,
    상기 플라즈마는 산소(oxygen)를 포함하는 가스에서 방전에 의해 형성되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  8. 제7항에 있어서,
    상기 플라즈마는 디커플링된 플라즈마 소스(decoupled plasma source)에 의해 형성되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  9. 제1항에 있어서,
    상기 제1 물질층 상에 제2 물질층을 형성하는 단계를 더 포함하고, 상기 제2 물질층은 상기 제1 물질층의 물질보다 큰 유전 상수를 가진 물질로 형성되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  10. 제9항에 있어서,
    상기 제1 물질층의 물질은 실리콘 이산화물을 포함하고, 상기 제2 물질층의 물질은 10 이상의 유전 상수를 가진 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  11. 제10항에 있어서,
    상기 제2 물질층의 물질은 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 실리케이트(hafnium silicate) 및 지르코늄 실리케이트(zirconium silicate) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  12. 제1항에 있어서,
    상기 제1 물질층 위에 전계 효과 트랜지스터의 게이트 전극을 형성하는 단계를 더 포함하고, 상기 제1 물질층은 상기 게이트 전극과 채널 영역 사이에 전기적 절연을 제공하기 위해 상기 전계 효과 트랜지스터의 채널 영역과 상기 게이트 전극 사이에 위치되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  13. 제12항에 있어서,
    상기 채널 영역은 실리콘 및 게르마늄 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  14. 제1항에 있어서,
    상기 후-처리 공정은 산화 분위기(oxidizing ambient)에 상기 반도체 구조를 노출시키는 단계를 포함하고, 여기서 상기 제1 물질층에 인접한 반도체 구조의 부분이 상기 후-처리 공정의 제1 런 동안 산화되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  15. 제14항에 있어서,
    상기 제1 물질층에 인접한 산화된 부분은 2옹스트롬 내지 6옹스트롬의 범위의 두께를 갖는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  16. 제9항에 있어서,
    상기 제1 물질층 및 제2 물질층의 총 두께는 30옹스트롬보다 두꺼운 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  17. 제9항에 있어서,
    상기 제1 물질층 및 제2 물질층의 총 두께는 30옹스트롬 내지 80옹스트롬의 범위에 있는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  18. 반도체 구조에 물질층을 형성하는 방법으로서,
    반도체 물질을 포함하는 상기 반도체 구조를 마련하는 단계와;
    상기 반도체 물질 상에 게이트 절연층을 형성하는 단계를 포함하고, 여기서 상기 게이트 절연층을 형성하는 단계는:
    상기 반도체 물질 상에 실리콘 이산화물층의 제1 부분을 증착하도록 화학적 기상 증착 공정의 제1 런을 수행하는 단계와;
    상기 화학적 기상 증착 공정의 제1 런 이후에, 플라즈마 산화 공정의 제1 런을 수행하는 단계와, 여기서 상기 실리콘 이산화물층의 제1 부분에 인접한 반도체 물질의 부분이 산화되고;
    상기 플라즈마 산화 공정의 제1 런 이후에, 상기 실리콘 이산화물층의 제1 부분 상에 실리콘 이산화물층의 제2 부분을 증착하도록 화학적 기상 증착 공정의 제2 런을 수행하는 단계와; 그리고
    상기 화학적 기상 증착 공정의 제2 런 이후에, 플라즈마 산화 공정의 제2 런을 수행하는 단계를 포함하며;
    상기 방법은 상기 게이트 절연층 위에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  19. 제18항에 있어서,
    상기 게이트 절연층을 형성하는 단계는 상기 실리콘 이산화물층 상에 실리콘 이산화물보다 높은 유전 상수를 가진 물질의 층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
  20. 제19항에 있어서,
    상기 게이트 절연층을 형성하는 단계는:
    상기 플라즈마 산화 공정의 제2 런 이후에, 상기 실리콘 이산화물층의 하나 이상의 추가 부분을 증착하도록 상기 화학적 기상 증착 공정의 하나 이상의 런을 수행하는 것을 포함하고, 여기서 상기 플라즈마 산화 공정의 각 런은 상기 화학적 기상 증착 공정의 각 런 이후에 수행되는 것을 특징으로 하는 반도체 구조에 물질층을 형성하는 방법.
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