JP2001284349A - シリコン基材装置のための高誘電率ゲート酸化物 - Google Patents
シリコン基材装置のための高誘電率ゲート酸化物Info
- Publication number
- JP2001284349A JP2001284349A JP2001030331A JP2001030331A JP2001284349A JP 2001284349 A JP2001284349 A JP 2001284349A JP 2001030331 A JP2001030331 A JP 2001030331A JP 2001030331 A JP2001030331 A JP 2001030331A JP 2001284349 A JP2001284349 A JP 2001284349A
- Authority
- JP
- Japan
- Prior art keywords
- rare earth
- semiconductor device
- earth oxide
- silicon
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 48
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 45
- 239000010703 silicon Substances 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 title claims abstract description 36
- 229910001404 rare earth metal oxide Inorganic materials 0.000 claims abstract description 22
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000001301 oxygen Substances 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 18
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 16
- 239000007789 gas Substances 0.000 claims description 10
- 239000000919 ceramic Substances 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 7
- 230000001747 exhibiting effect Effects 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 238000010894 electron beam technology Methods 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 3
- 238000004140 cleaning Methods 0.000 claims 2
- 229910052761 rare earth metal Inorganic materials 0.000 claims 2
- 150000002910 rare earth metals Chemical class 0.000 claims 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical group C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 238000005566 electron beam evaporation Methods 0.000 claims 1
- 238000001704 evaporation Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 238000002161 passivation Methods 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- CMIHHWBVHJVIGI-UHFFFAOYSA-N gadolinium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Gd+3].[Gd+3] CMIHHWBVHJVIGI-UHFFFAOYSA-N 0.000 abstract 1
- GEYXPJBPASPPLI-UHFFFAOYSA-N manganese(III) oxide Inorganic materials O=[Mn]O[Mn]=O GEYXPJBPASPPLI-UHFFFAOYSA-N 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000012528 membrane Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- -1 Ta 2 O 3 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000000862 absorption spectrum Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28238—Making the insulator with sacrificial oxide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】
【課題】 シリコン基材装置のための改良されたゲート
酸化物材料およびその製造方法を提供する。 【解決手段】 Mn2O3形の高誘電性希土類酸化物(例
えばGd2O3またはY2O3)を10-7torrよりも低
いか、またはこれと等しい酸素分圧下で清浄なシリコン
(100)基板表面上で成長させて、通常の超薄SiO
2誘電体内に存在するトンネル電流を排除し、シリコン
基板と誘電体との間の界面での生来の酸化物層の生成を
回避する受容可能なゲート酸化物(誘電率(ε≒18)
および厚さの点で)を作る。エピタキシャル膜は正規の
シリコン基板上で成長させて高誘電性ゲート酸化物を作
ることができる。
酸化物材料およびその製造方法を提供する。 【解決手段】 Mn2O3形の高誘電性希土類酸化物(例
えばGd2O3またはY2O3)を10-7torrよりも低
いか、またはこれと等しい酸素分圧下で清浄なシリコン
(100)基板表面上で成長させて、通常の超薄SiO
2誘電体内に存在するトンネル電流を排除し、シリコン
基板と誘電体との間の界面での生来の酸化物層の生成を
回避する受容可能なゲート酸化物(誘電率(ε≒18)
および厚さの点で)を作る。エピタキシャル膜は正規の
シリコン基板上で成長させて高誘電性ゲート酸化物を作
ることができる。
Description
【0001】
【発明の属する技術分野】本発明はシリコン基材装置の
ための改良されたゲート酸化物材料およびその製造方法
に関するものであり、さらに特に、Gd2O3またはY2
O3を(18のオーダの誘電率εを示す)のような希土
類酸化物を使用して、約10Åのトンネル深さよりも大
きい厚さを維持しながら所望の絶縁特性を持つゲート酸
化物を製造することに関するものである。
ための改良されたゲート酸化物材料およびその製造方法
に関するものであり、さらに特に、Gd2O3またはY2
O3を(18のオーダの誘電率εを示す)のような希土
類酸化物を使用して、約10Åのトンネル深さよりも大
きい厚さを維持しながら所望の絶縁特性を持つゲート酸
化物を製造することに関するものである。
【0002】
【従来の技術】集積回路技術の進歩につれて、MOSF
ETのゲート長さはますます短くなっている。さらに、
ゲート誘電体、典型的にはゲート酸化物の厚さはますま
す薄くなっている。非常に薄いゲート酸化物(例えば、
50Å未満)はサブミクロンMOS装置のためにしばし
ば必要である。
ETのゲート長さはますます短くなっている。さらに、
ゲート誘電体、典型的にはゲート酸化物の厚さはますま
す薄くなっている。非常に薄いゲート酸化物(例えば、
50Å未満)はサブミクロンMOS装置のためにしばし
ば必要である。
【0003】装置の寸法は技術の進歩とともに急速に小
さくなっているので、薄いゲート酸化物の電場は増大し
続けている。このような増大する電場の重要な部分は酸
化物界面、または薄い酸化物内での増大したトラップ発
生である。交互のトラップによるトラップ発生、および
チャンネル電子の捕獲は低周波(1/f)ノイズおよび
相互コンダクタンス(gm)低下の増大を招く。50Å
以下の超薄ゲート酸化物に対しては、トンネル電流も重
大となり、装置特性の加速された劣化を生じる。まさ
に、通常のSiO2ゲート酸化物の薄さは今や10Åの
量子トンネル限界に近づいている。
さくなっているので、薄いゲート酸化物の電場は増大し
続けている。このような増大する電場の重要な部分は酸
化物界面、または薄い酸化物内での増大したトラップ発
生である。交互のトラップによるトラップ発生、および
チャンネル電子の捕獲は低周波(1/f)ノイズおよび
相互コンダクタンス(gm)低下の増大を招く。50Å
以下の超薄ゲート酸化物に対しては、トンネル電流も重
大となり、装置特性の加速された劣化を生じる。まさ
に、通常のSiO2ゲート酸化物の薄さは今や10Åの
量子トンネル限界に近づいている。
【0004】ゲート酸化物のSiO2厚さを減少させる
連続した試みに変わって、いくつかのグループはSiO
2(ε=3.9)よりも実質的に大きい誘電率(ε)を
有する代換え絶縁体、したがって誘電体厚さを比例的に
増大させることができる(したがって、酸化物を通るト
ンネル電流の機会が減少する)ものを見出す試みを行っ
た。高温アニーリング操作の間に基板/誘電体界面でS
iO2、または金属ケイ化物の生成を来す反応を防止す
るように、誘電体はシリコン表面に関して熱力学的に安
定であることが望ましい。現在、いくつかの「高誘電
体」酸化物が考えられている(例えばAl2O3、Ta2
O3、TiO2)がいずれの場合にもゲート酸化物の成長
する間に少なくとも10Åの厚さで界面SiO2層が生
成する。別の試みでは、比較的薄いSiNxバリヤー層
を使用するが、この層は負の酸化物成長を防止するため
に最初にシリコン表面に堆積される。しかしながら、バ
リヤー層の使用は15Åを超える全“有効”酸化物厚さ
を次に必要とし、別の受容できない結果を来す。
連続した試みに変わって、いくつかのグループはSiO
2(ε=3.9)よりも実質的に大きい誘電率(ε)を
有する代換え絶縁体、したがって誘電体厚さを比例的に
増大させることができる(したがって、酸化物を通るト
ンネル電流の機会が減少する)ものを見出す試みを行っ
た。高温アニーリング操作の間に基板/誘電体界面でS
iO2、または金属ケイ化物の生成を来す反応を防止す
るように、誘電体はシリコン表面に関して熱力学的に安
定であることが望ましい。現在、いくつかの「高誘電
体」酸化物が考えられている(例えばAl2O3、Ta2
O3、TiO2)がいずれの場合にもゲート酸化物の成長
する間に少なくとも10Åの厚さで界面SiO2層が生
成する。別の試みでは、比較的薄いSiNxバリヤー層
を使用するが、この層は負の酸化物成長を防止するため
に最初にシリコン表面に堆積される。しかしながら、バ
リヤー層の使用は15Åを超える全“有効”酸化物厚さ
を次に必要とし、別の受容できない結果を来す。
【0005】
【発明が解決しようとする課題】したがって、当該技術
においては、生来の(native)SiO2層の生成を防止
するが10Åに近い有効厚さを示すような、シリコン基
材装置上の“薄い”ゲート誘電体として使用すべき誘電
体材料の必要性が残されている。
においては、生来の(native)SiO2層の生成を防止
するが10Åに近い有効厚さを示すような、シリコン基
材装置上の“薄い”ゲート誘電体として使用すべき誘電
体材料の必要性が残されている。
【0006】
【課題を解決するための手段】当該技術において残され
ている必要性は、シリコン基材装置のための改良された
ゲート酸化物材料およびその製造方法に関し、さらに特
にGd2O3またはY2O3を(たとえば、18のオーダで
SiO2(約4)よりも非常に大きな誘電率εを示す)
のような希土類酸化物を使用して、約10Åのトンネル
深さよりも大きい厚さを維持しながら、所望の絶縁特性
を持つゲート酸化物を製造することに関する本発明によ
って満たされる。
ている必要性は、シリコン基材装置のための改良された
ゲート酸化物材料およびその製造方法に関し、さらに特
にGd2O3またはY2O3を(たとえば、18のオーダで
SiO2(約4)よりも非常に大きな誘電率εを示す)
のような希土類酸化物を使用して、約10Åのトンネル
深さよりも大きい厚さを維持しながら、所望の絶縁特性
を持つゲート酸化物を製造することに関する本発明によ
って満たされる。
【0007】本発明によれば、超高真空(UHV)蒸着
法を使用して、“清浄な”シリコン基板面上にGd2O3
またはY2O3の膜が成長する。成長の間、酸素分圧を1
0-7未満に制限することにより、シリコン基板表面の酸
化は完全に回避されることが分かった。エピタキシャル
およびアモルファス膜は共に、所望の高い誘電率特性を
持つ酸化物を生成することが分かった。
法を使用して、“清浄な”シリコン基板面上にGd2O3
またはY2O3の膜が成長する。成長の間、酸素分圧を1
0-7未満に制限することにより、シリコン基板表面の酸
化は完全に回避されることが分かった。エピタキシャル
およびアモルファス膜は共に、所望の高い誘電率特性を
持つ酸化物を生成することが分かった。
【0008】本発明によれば、単一ドメイン(110)
配向Gd2O3またはY2O3膜の生成を促進するために、
好ましくは微傾斜Si(100)基板を使用する。好ま
しい実施例において4°ミスカット基板が使用され得
る。
配向Gd2O3またはY2O3膜の生成を促進するために、
好ましくは微傾斜Si(100)基板を使用する。好ま
しい実施例において4°ミスカット基板が使用され得
る。
【0009】たとえば、19Åの対応SiO2厚さでG
d2O3層に対して1Vで10-1A/cm2から10-5A
/cm2の値の漏れ電流密度を改善するために後処理ガ
スアニール法を使用することもできる。
d2O3層に対して1Vで10-1A/cm2から10-5A
/cm2の値の漏れ電流密度を改善するために後処理ガ
スアニール法を使用することもできる。
【0010】
【発明の実施の形態】本発明のその他の面は、以下の説
明、および添付図面を参照することにより明らかになる
であろう。
明、および添付図面を参照することにより明らかになる
であろう。
【0011】希土類酸化物は熱力学的エネルギー考察に
基づいて種々の半導体の応用に適した候補物である。本
発明によれば、シリコン(100)表面上にゲート酸化
物として誘電体Gd2O3(ε〜12)またはY2O3(ε
〜18)を形成できることがわかった。両方の物質は、
SiO2の誘電性(ε=3.9)と比較した際に所要の
「高い」誘電性を示すが、Y2O3は、その高い誘電率お
よび酸化物中に磁性イオンがないことにより、好ましい
と考えられる。
基づいて種々の半導体の応用に適した候補物である。本
発明によれば、シリコン(100)表面上にゲート酸化
物として誘電体Gd2O3(ε〜12)またはY2O3(ε
〜18)を形成できることがわかった。両方の物質は、
SiO2の誘電性(ε=3.9)と比較した際に所要の
「高い」誘電性を示すが、Y2O3は、その高い誘電率お
よび酸化物中に磁性イオンがないことにより、好ましい
と考えられる。
【0012】本発明の重要な面は成長した酸化物内の望
ましくないドメインの生成を排除するために微傾斜Si
(100)基板を使用することであり、したがって、単
一ドメイン(110)配向ゲート酸化物が供給される。
図1は所定の傾斜角で“ミスカット”された微傾斜Si
(100)基板10の例を示し、ここで4°から6°の
範囲の傾斜角が好ましいことがわかった。ミスカット面
12は2重原子層の面階段14を見せており、したがっ
て、Gd2O3またはY2O3の単一バリアントの成長の核
となるための約80Å(4°ミスカットに対して)の間
隔の単一ドメインシリコンコンテラスを与える。
ましくないドメインの生成を排除するために微傾斜Si
(100)基板を使用することであり、したがって、単
一ドメイン(110)配向ゲート酸化物が供給される。
図1は所定の傾斜角で“ミスカット”された微傾斜Si
(100)基板10の例を示し、ここで4°から6°の
範囲の傾斜角が好ましいことがわかった。ミスカット面
12は2重原子層の面階段14を見せており、したがっ
て、Gd2O3またはY2O3の単一バリアントの成長の核
となるための約80Å(4°ミスカットに対して)の間
隔の単一ドメインシリコンコンテラスを与える。
【0013】本発明の高誘電ゲート酸化物構造体を作る
ために、多室(multi-chamber)超高真空系を使用する
ことができる。誘電体の成長の前に、シリコンウエハを
浄化し、次に水素不活性化(例えば、緩衝HF酸を使
用)して不純物のない表面を作る。次に、基板を例えば
450℃から500℃の範囲の温度に加熱して、不純物
または酸化物のないシリコン表面を生成させる。次に、
粉末充填したGd2O3またはY2O3のセラミック源をU
HV系内電子線源として使用し、所望のエピタキシャル
誘電体膜の堆積物を供給する。本発明の一つの態様によ
れば、UHV室内の酸素分圧は成長のあいだ10-7to
rr以下に維持する必要があり、ここでこのような圧力
は基板と誘電体との間の界面で生来のSiO2層の生成
を本質的に排除することがわかった。前記のように、原
子層スケールでの界面の構造および化学的性質を制御す
る可能性は臨界的なものである。
ために、多室(multi-chamber)超高真空系を使用する
ことができる。誘電体の成長の前に、シリコンウエハを
浄化し、次に水素不活性化(例えば、緩衝HF酸を使
用)して不純物のない表面を作る。次に、基板を例えば
450℃から500℃の範囲の温度に加熱して、不純物
または酸化物のないシリコン表面を生成させる。次に、
粉末充填したGd2O3またはY2O3のセラミック源をU
HV系内電子線源として使用し、所望のエピタキシャル
誘電体膜の堆積物を供給する。本発明の一つの態様によ
れば、UHV室内の酸素分圧は成長のあいだ10-7to
rr以下に維持する必要があり、ここでこのような圧力
は基板と誘電体との間の界面で生来のSiO2層の生成
を本質的に排除することがわかった。前記のように、原
子層スケールでの界面の構造および化学的性質を制御す
る可能性は臨界的なものである。
【0014】このような生来の酸化物膜の存在/欠失は
Gd2O3酸化物膜および下にあるシリコン基板との関連
界面の赤外吸光分析を行うことによって研究された。分
析の間にGd2O3膜の完全性を維持するために、大気に
露出する前に薄アモルファスシリコン膜をGd2O3膜上
のその場で堆積させた。このシリコン膜の存在はアモル
ファス前面(front)および結晶背面(back)シリコン面
のHFエッチングを可能にし、H−末端を残して界面の
生来の酸化物だけがIR吸収スペクトルに寄与すること
を保証した。比較のために、Gd2O3誘電体膜を含有す
るそれぞれのウエハを同様にHFエッチングしたシリコ
ン基板(Gd2O3膜の堆積なし)と比較した。吸収結果
は600cm-1でGd2O3フォノンバンドを明らかに示
し、ここでその強度は膜厚内の大きさのものであった。
アモルファスGd2O3試料と同様の結晶に対して、Si
O2のTO(1050cm-1)またはLO(1200〜
1250cm-1)に測定可能なSiO2−関連特徴の欠
失が存在した。
Gd2O3酸化物膜および下にあるシリコン基板との関連
界面の赤外吸光分析を行うことによって研究された。分
析の間にGd2O3膜の完全性を維持するために、大気に
露出する前に薄アモルファスシリコン膜をGd2O3膜上
のその場で堆積させた。このシリコン膜の存在はアモル
ファス前面(front)および結晶背面(back)シリコン面
のHFエッチングを可能にし、H−末端を残して界面の
生来の酸化物だけがIR吸収スペクトルに寄与すること
を保証した。比較のために、Gd2O3誘電体膜を含有す
るそれぞれのウエハを同様にHFエッチングしたシリコ
ン基板(Gd2O3膜の堆積なし)と比較した。吸収結果
は600cm-1でGd2O3フォノンバンドを明らかに示
し、ここでその強度は膜厚内の大きさのものであった。
アモルファスGd2O3試料と同様の結晶に対して、Si
O2のTO(1050cm-1)またはLO(1200〜
1250cm-1)に測定可能なSiO2−関連特徴の欠
失が存在した。
【0015】Gd2O3またはY2O3の結晶は大きい格子
常数(それぞれ10.81Åおよび10.60Å)を持
つ同型Mn2O3構造を有している。2重対称の(11
0)配向Gd2O3またはY2O3は4回対称の通常の(1
00)シリコン表面上で成長し、成長面内で同じ確率の
2種の(110)バリアントの望ましくない生成をもた
らす。とくに、おなじ確率を持つこれらの2種のバリア
ントの成長は比較的高い漏れ電流の酸化物をもたらし、
装置の考慮に当たって明らかに好ましくない。本発明に
よれば、図1に示したような微傾斜シリコン基板を使用
することによって2回対称の退化が除去される。
常数(それぞれ10.81Åおよび10.60Å)を持
つ同型Mn2O3構造を有している。2重対称の(11
0)配向Gd2O3またはY2O3は4回対称の通常の(1
00)シリコン表面上で成長し、成長面内で同じ確率の
2種の(110)バリアントの望ましくない生成をもた
らす。とくに、おなじ確率を持つこれらの2種のバリア
ントの成長は比較的高い漏れ電流の酸化物をもたらし、
装置の考慮に当たって明らかに好ましくない。本発明に
よれば、図1に示したような微傾斜シリコン基板を使用
することによって2回対称の退化が除去される。
【0016】以下に、さらに詳しく述べる本発明方法に
おいて後成長法を採用することもでき、後形成ガスアニ
ールは19Åの相当SiO2厚さで1Vで10-1A/c
m2から10-5A/cm2の値の漏れ電流密度の改善を与
えることを示した。アモルファスY2O3膜は10ÅのS
iO2相当厚さで1Vで10-6A/cm2のような低い漏
れ電流を示す通常のシリコン表面上に形成することがで
きる。
おいて後成長法を採用することもでき、後形成ガスアニ
ールは19Åの相当SiO2厚さで1Vで10-1A/c
m2から10-5A/cm2の値の漏れ電流密度の改善を与
えることを示した。アモルファスY2O3膜は10ÅのS
iO2相当厚さで1Vで10-6A/cm2のような低い漏
れ電流を示す通常のシリコン表面上に形成することがで
きる。
【0017】図2は、3つの異なるGd2O3膜の面に沿
う縦方向X−線回折走査を示す。図2の走査Aは厚さ3
4ÅのGd2O3膜と組み合わせたものであり、走査Bは
厚さ125ÅのGd2O3膜と組み合わせたものであり、
走査Cは厚さ196ÅのGd 2O3膜と組み合わせたもの
である。図2を参照すると、各走査のフリンジのパター
ンは空気/酸化物および酸化物/シリコン界面の間の固
有の干渉によるものである。フリンジ周期は膜厚さに逆
比例しているが、フリンジ振幅の減衰は膜厚の均一性の
尺度である。したがって、各走査に示されている緩やか
な減衰から、それぞれの成長したGd2O3膜が非常に均
一であるという結論が導かれる。図2(以下の図も同
様)について論じた種々の酸化物厚さは実施例としてだ
け考慮されるべきものである。一般に、本発明によって
製造された高誘電性酸化物はたとえば、10Åから50
0Åの範囲内の任意の厚さを含み、意図するあらゆる装
置応用に対して所望のゲート誘電特性を提供することが
できる。
う縦方向X−線回折走査を示す。図2の走査Aは厚さ3
4ÅのGd2O3膜と組み合わせたものであり、走査Bは
厚さ125ÅのGd2O3膜と組み合わせたものであり、
走査Cは厚さ196ÅのGd 2O3膜と組み合わせたもの
である。図2を参照すると、各走査のフリンジのパター
ンは空気/酸化物および酸化物/シリコン界面の間の固
有の干渉によるものである。フリンジ周期は膜厚さに逆
比例しているが、フリンジ振幅の減衰は膜厚の均一性の
尺度である。したがって、各走査に示されている緩やか
な減衰から、それぞれの成長したGd2O3膜が非常に均
一であるという結論が導かれる。図2(以下の図も同
様)について論じた種々の酸化物厚さは実施例としてだ
け考慮されるべきものである。一般に、本発明によって
製造された高誘電性酸化物はたとえば、10Åから50
0Åの範囲内の任意の厚さを含み、意図するあらゆる装
置応用に対して所望のゲート誘電特性を提供することが
できる。
【0018】本発明により微傾斜(100)シリコン基
板上で成長したGd2O3ゲート誘電体膜は(440)反
射に対して2θ=47.5°に近い広いピークを示し、
膜厚の増大につれてピークが一層シャープになることが
わかった。図3は図2と関連した3種の異なるGd2O3
のセットに対する{222}反射の面内成分に垂直な面
の周りの360°φ走査セットを特に示す。それぞれの
場合に、成長した誘電体はシリコン階段エッジ16(図
1参照)に平行なGd2O3の[001]軸、すなわちミ
スカット基板10の[110]軸を持った一つの型のド
メイン内に主としては配向されている。図3に示された
各誘電体の厚さに対する{222}反射は両方の配向に
関連したピークを示している。図3でw1およびw2とし
て示されている2つの弱いピークは、s1およびs2とし
て示されている2つの強いピークに関してπで分離され
ている。図3のデータを分析すると、厚さ34ÅのGd
2O3のおよそ95%が好ましい“強い”配向で成長して
いて、厚さ196Åの厚い膜に対しておよそ99%の%
増加があるという結論が得られる。この分析から、ある
“臨界”厚さ(約100Å)を超えると望ましくない配
向のドメインがなお成長している酸化物の下方で埋没さ
れ始めるという結論が導かれる。
板上で成長したGd2O3ゲート誘電体膜は(440)反
射に対して2θ=47.5°に近い広いピークを示し、
膜厚の増大につれてピークが一層シャープになることが
わかった。図3は図2と関連した3種の異なるGd2O3
のセットに対する{222}反射の面内成分に垂直な面
の周りの360°φ走査セットを特に示す。それぞれの
場合に、成長した誘電体はシリコン階段エッジ16(図
1参照)に平行なGd2O3の[001]軸、すなわちミ
スカット基板10の[110]軸を持った一つの型のド
メイン内に主としては配向されている。図3に示された
各誘電体の厚さに対する{222}反射は両方の配向に
関連したピークを示している。図3でw1およびw2とし
て示されている2つの弱いピークは、s1およびs2とし
て示されている2つの強いピークに関してπで分離され
ている。図3のデータを分析すると、厚さ34ÅのGd
2O3のおよそ95%が好ましい“強い”配向で成長して
いて、厚さ196Åの厚い膜に対しておよそ99%の%
増加があるという結論が得られる。この分析から、ある
“臨界”厚さ(約100Å)を超えると望ましくない配
向のドメインがなお成長している酸化物の下方で埋没さ
れ始めるという結論が導かれる。
【0019】図4は種々の条件下の種々のGd2O3誘電
体層に対するゲート電圧の関数としての漏れ電流密度J
Lをプロットしたものである。2−ドメインおよび単一
ドメイン膜が示されていて、温度400℃で1時間後形
成ガスアニール後の厚さ34Åの単一ドメインGd2O3
膜に対する漏れ電流/ゲート電圧をプロットしたもので
ある(図4中に“D”で表示)。図4を参照すると、漏
れ電流密度はバイアスされていないゲート(すなわち適
量電圧は0V)に対して本質的に対称形であることが明
らかである。2−ドメイン誘電体膜の漏れ電流密度は、
特に100Åよりも薄誘電体に対して、単一ドメイン膜
と組み合わせたものよりも非常に高いことを示してい
る。図に示されているように、厚さ44Åの2−ドメイ
ン膜に対する漏れ電流密度はバイアス0で10-3A/c
m2のように高いものである。単一ドメイン誘電体の漏
れ電流密度は特により薄厚さで顕著に改善される。たと
えば、34Å膜の1VでのJLは2−ドメイン膜の約?1
0-1A/cm2の値から単一ドメイン誘電体の約?10-3
A/cm2の値に減少する。前記したように、成長した
誘電体を後形成ガスアニール(N2とH2の組み合わせ)
にかけることは漏れ電流密度をさらに改善(すなわち減
少)する。図4に示されているように、厚さ34Åの単
一ドメイン膜上の形成ガスアニールは漏れ電流密度を約
10-5A/cm 2の値にまでさらに改善する。
体層に対するゲート電圧の関数としての漏れ電流密度J
Lをプロットしたものである。2−ドメインおよび単一
ドメイン膜が示されていて、温度400℃で1時間後形
成ガスアニール後の厚さ34Åの単一ドメインGd2O3
膜に対する漏れ電流/ゲート電圧をプロットしたもので
ある(図4中に“D”で表示)。図4を参照すると、漏
れ電流密度はバイアスされていないゲート(すなわち適
量電圧は0V)に対して本質的に対称形であることが明
らかである。2−ドメイン誘電体膜の漏れ電流密度は、
特に100Åよりも薄誘電体に対して、単一ドメイン膜
と組み合わせたものよりも非常に高いことを示してい
る。図に示されているように、厚さ44Åの2−ドメイ
ン膜に対する漏れ電流密度はバイアス0で10-3A/c
m2のように高いものである。単一ドメイン誘電体の漏
れ電流密度は特により薄厚さで顕著に改善される。たと
えば、34Å膜の1VでのJLは2−ドメイン膜の約?1
0-1A/cm2の値から単一ドメイン誘電体の約?10-3
A/cm2の値に減少する。前記したように、成長した
誘電体を後形成ガスアニール(N2とH2の組み合わせ)
にかけることは漏れ電流密度をさらに改善(すなわち減
少)する。図4に示されているように、厚さ34Åの単
一ドメイン膜上の形成ガスアニールは漏れ電流密度を約
10-5A/cm 2の値にまでさらに改善する。
【0020】アモルファス誘電体膜の研究は、結晶性膜
の場合におけるドメイン境界の不存在および表面または
界面歪の欠失により、結晶膜よりも装置への応用に対し
て一層適している。さらに、アモルファスGd2O3膜の
漏れ電流はアモルファスY2O3膜と匹敵するものである
が、Y2O3誘電率が厚さの減少に敏感でなく、約18で
本質的に一定である点でGd2O3よりも一層両立する誘
電体挙動を示す。図5は一連のアモルファスY2O3膜に
対するJLのVへの依存度を示している。図に示されて
いるように、厚さ45Åの堆積アモルファスY2O3膜
は、10Åの厚さ(“teq”)の等価のSiO2に比較
して1Vで10-6A/cm2低い漏れ電流密度を与え
る。漏れ電流密度は形成ガスアニール(例えば、温度4
00℃で約1時間)後に他のオーダーの大きさで改善さ
れる。得られる値は厚さ15Åの通常のSiO2誘電体
と組み合わせた最上のものよりも約5のオーダーの大き
さで一層良好である。この漏れ電流密度を超えて、10
00℃で約1時間急速熱アニール(RTA)を行うと、
Y2O3膜は本質的に安定のままであることがわかる。
の場合におけるドメイン境界の不存在および表面または
界面歪の欠失により、結晶膜よりも装置への応用に対し
て一層適している。さらに、アモルファスGd2O3膜の
漏れ電流はアモルファスY2O3膜と匹敵するものである
が、Y2O3誘電率が厚さの減少に敏感でなく、約18で
本質的に一定である点でGd2O3よりも一層両立する誘
電体挙動を示す。図5は一連のアモルファスY2O3膜に
対するJLのVへの依存度を示している。図に示されて
いるように、厚さ45Åの堆積アモルファスY2O3膜
は、10Åの厚さ(“teq”)の等価のSiO2に比較
して1Vで10-6A/cm2低い漏れ電流密度を与え
る。漏れ電流密度は形成ガスアニール(例えば、温度4
00℃で約1時間)後に他のオーダーの大きさで改善さ
れる。得られる値は厚さ15Åの通常のSiO2誘電体
と組み合わせた最上のものよりも約5のオーダーの大き
さで一層良好である。この漏れ電流密度を超えて、10
00℃で約1時間急速熱アニール(RTA)を行うと、
Y2O3膜は本質的に安定のままであることがわかる。
【0021】厚さ196ÅのGd2O3単一ドメインゲー
ト誘電体(形成ガスアニール後)を含むMOSダイオー
ドの比キャパシタンス(C/A)対電圧のデータを10
0Hzから1MHzの範囲にわたる周期の関数として図
6に示す。このような膜の誘電率(ε)を測定して約2
0の値を示した。図に示されているようにMOSダイオ
ード挙動の蓄積から消耗モードへの変化は約2Vで起こ
り、キャリア(ホール)の反転は明らかであり、10K
Hzの周波数までAC信号が同行する。図7は厚さ45
ÅのアモルファスY2O3膜(後成長形成ガスアニール
後)に対するC/A対Vのデータを示す。コンデンサ
は、相当する(またはよりよい)厚さ10ÅのSiO2
に匹敵する35から40fF/μm2のような高いC/
A値を持つ。この材料に関連する誘電率はこのような薄
い層であっても18の値のままであることに注目すべき
である。
ト誘電体(形成ガスアニール後)を含むMOSダイオー
ドの比キャパシタンス(C/A)対電圧のデータを10
0Hzから1MHzの範囲にわたる周期の関数として図
6に示す。このような膜の誘電率(ε)を測定して約2
0の値を示した。図に示されているようにMOSダイオ
ード挙動の蓄積から消耗モードへの変化は約2Vで起こ
り、キャリア(ホール)の反転は明らかであり、10K
Hzの周波数までAC信号が同行する。図7は厚さ45
ÅのアモルファスY2O3膜(後成長形成ガスアニール
後)に対するC/A対Vのデータを示す。コンデンサ
は、相当する(またはよりよい)厚さ10ÅのSiO2
に匹敵する35から40fF/μm2のような高いC/
A値を持つ。この材料に関連する誘電率はこのような薄
い層であっても18の値のままであることに注目すべき
である。
【0022】本発明を特に好ましい実施態様に関して説
明したが、本発明の精神および範囲内で修正できること
は当業者にとって明らかであろう。たとえば、Gd2O3
およびY2O3は詳細に論じたが、単結晶およびアモルフ
ァスの形態のMn2O3形の種々の他の希土類酸化物を使
用して、本発明の原理による高誘電性ゲート酸化物を作
ることができる。
明したが、本発明の精神および範囲内で修正できること
は当業者にとって明らかであろう。たとえば、Gd2O3
およびY2O3は詳細に論じたが、単結晶およびアモルフ
ァスの形態のMn2O3形の種々の他の希土類酸化物を使
用して、本発明の原理による高誘電性ゲート酸化物を作
ることができる。
【0023】
【発明の効果】本発明によれば、シリコン基材装置のた
めの改良されたゲート酸化物材料を製造することができ
る。
めの改良されたゲート酸化物材料を製造することができ
る。
【図1】本発明の高誘電性ゲート酸化物の成長を支持す
るために好ましい微傾斜シリコン基板の例を示す図であ
る。
るために好ましい微傾斜シリコン基板の例を示す図であ
る。
【図2】3種の異なる(110)Gd2O3単一ドメイン
膜のセットに関するX線回折走査のグラフを示す図であ
る。
膜のセットに関するX線回折走査のグラフを示す図であ
る。
【図3】膜厚と好ましい配向の領域との間の関係を示す
Gd2O3膜の両退行配向(bothdegenerate orientation
s)から得た{222}反射を示す図である。
Gd2O3膜の両退行配向(bothdegenerate orientation
s)から得た{222}反射を示す図である。
【図4】結晶Gd2O3膜の漏れ電流密度(JL)対電圧
(V)のグラフを示す図である。
(V)のグラフを示す図である。
【図5】アモルファスY2O3膜の漏れ電流密度対電圧の
グラフを示す図である。
グラフを示す図である。
【図6】微傾斜シリコン基板上に成長した単結晶Gd2
O3に対する電圧の関数としての比キャパシタンスを示
す図である。
O3に対する電圧の関数としての比キャパシタンスを示
す図である。
【図7】通常のシリコン基板上で成長したアモルファス
Y2O3に対する、電圧の関数としての比キャパシタンス
を示す図である。
Y2O3に対する、電圧の関数としての比キャパシタンス
を示す図である。
10 微傾斜Si(100)基板 12 ミスカット面 14 面階段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーメット レフィック コアタン アメリカ合衆国 07059 ニュージャーシ ィ,ウォーレン,チリスティ ドライヴ 56 (72)発明者 ジュエイナイ レイニエン クオ アメリカ合衆国 07060 ニュージャーシ ィ,ウォッチュング,ノッチンガム ドラ イヴ 40 (72)発明者 ジョセフ ペトラス マナーツ アメリカ合衆国 07901 ニュージャーシ ィ,サミット,ブリアント パークウェイ 29
Claims (29)
- 【請求項1】 [110]方向に沿って階段状パターンを
示す主上面を形成するような所定の角ミスカット(angul
ar miscut)を示す微傾斜シリコン(100)基板と、1
0-7torr以下の酸素分圧下で前記微傾斜シリコン基
板の階段状主表面上に、それらの間にSiO2膜を生成
することなく、所定の厚さtに堆積された誘電率ε≧4
を示すMn2O3形の希土類酸化物とを含む半導体装置。 - 【請求項2】 前記希土類酸化物は、Gd2O3を含む請
求項1に記載の半導体装置。 - 【請求項3】 前記Gd2O3は、エピタキシャルGd2
O3からなる請求項2に記載の半導体装置 - 【請求項4】 前記希土類酸化物は、2−ドメイン(1
00)Gd2O3構造からなる請求項2に記載の半導体装
置。 - 【請求項5】 前記希土類酸化物は、単一ドメイン(1
00)Gd2O3構造からなる請求項2に記載の半導体装
置。 - 【請求項6】 前記希土類酸化物は、Y2O3からなる請
求項1に記載の半導体装置。 - 【請求項7】 前記Y2O3は、エピタキシャルY2O3か
らなる請求項6に記載の半導体装置。 - 【請求項8】 前記希土類酸化物は、2−ドメイン(1
00)Y2O3構造からなる請求項6に記載の半導体装
置。 - 【請求項9】 前記希土類酸化物は、単一ドメイン(1
00)Y2O3構造からなる請求項6に記載の半導体装
置。 - 【請求項10】 前記希土類酸化物は、10Åから50
0Åの範囲の厚さを含むように形成される請求項1に記
載の半導体装置。 - 【請求項11】 前記微傾斜シリコン基板は、4°から
6°の範囲の所定の角ミスカットを含む請求項1に記載
の半導体装置。 - 【請求項12】 前記所定の角ミスカットは、約4°で
あって、シリコン基板主表面上に約80Åのテラス空間
を形成する請求項11に記載の半導体装置。 - 【請求項13】 上部主表面を含むように規定されたシ
リコン基板、および10-7torr以下の酸素分圧下で
シリコン基板の主表面上に、それらの間にSiO2膜を
形成することなく、所定の厚さtに堆積された誘電率ε
≧4を示すMn2O3形の希土類酸化物のアモルファス酸
化物からなる半導体装置。 - 【請求項14】 アモルファス希土類酸化物がGd2O3
からなる請求項13に記載の半導体装置。 - 【請求項15】 前記アモルファス希土類酸化物は、Y
2O3からなる請求項13に記載の半導体装置。 - 【請求項16】 高誘電性酸化物層を含む半導体装置の
製造方法において、次の工程、 a)所定の角ミスカットを示す微傾斜シリコン(10
0)基板をその主表面上に施して、前記主表面上に階段
状パターンを形成し、 b)前記シリコン主表面を清浄にして不純物、および酸
化物を除去し、 c)前記基板を酸素周囲雰囲気を含む超高真空系に挿入
し、 d)セラミック希土類酸化源を供給し、 e)前記超高真空系内の酸素分圧を10-7torrより
も低いか、またはそれに等しいレベルに減少させ、 f)所定厚さの前記セラミック希土類酸化物を該微傾斜
シリコン基板の該階段状パターン主表面上に電子線蒸着
させることからなる方法。 - 【請求項17】 工程a)の実施において、前記微傾斜
シリコン(100)を4°から6°の範囲の所定の角度
にミスカットする請求項16に記載の方法。 - 【請求項18】 工程a)の実施において、前記微傾斜
シリコン(100)を4°から6°の範囲の所定の角度
にミスカットして、約80Åの段高さを有する階段状パ
ターンを形成する請求項17に記載の方法。 - 【請求項19】 工程b)の実施において、前記シリコ
ン基板を緩衝HF溶液で水素不活性化(passivation)す
ることにより清浄にする請求項16に記載の方法。 - 【請求項20】 工程d)の実施において、セラミック
Gd2O3を供給する請求項16に記載の方法。 - 【請求項21】 工程d)の実施において、セラミック
Y2O3を供給する請求項16に記載の方法。 - 【請求項22】 工程f)の実施において、10Åから
500Åの範囲の厚さを有する希土類酸化物層を形成す
る請求項16に記載の方法。 - 【請求項23】 さらに、次の工程、 g)希土類酸化物誘電体層を、漏れ電流密度を所定値に
減少させるのに充分な温度、および時間の間ガスアニー
リングすることからなる請求項16に記載の方法。 - 【請求項24】 工程g)の実施において、前記装置を
温度約400℃で約1時間加熱する請求項23に記載の
方法。 - 【請求項25】 工程g)の実施において、前記ガスア
ニールがH2およびN2の所定の混合物である請求項23
に記載の方法。 - 【請求項26】 工程g)の実施において、温度約10
00℃で約1時間の急速熱アニールを行う請求項23に
記載の方法。 - 【請求項27】 高誘電性酸化物層を含む半導体装置の
製造方法において、次の工程、 a)上部主表面を含むように規定されたシリコン(10
0)基板を供給し、 b)前記シリコン上部主表面を清浄にして不純物、およ
び酸化物を除去し、 c)前記基板を酸素周囲雰囲気を含む超高真空系に挿入
し、 d)セラミック希土類酸化源を供給し、 e)前記超高真空系内の酸素分圧を10-7torrより
も低いか、またはそれに等しいレベルに減少させ、 f)所定厚さの前記セラミック希土類酸化物を電子線蒸
発させて、前記ケイ素上部主表面上にアモルファス希土
類酸化物層を形成することからなる方法。 - 【請求項28】 工程d)の実施において、セラミック
Gd2O3を供給する請求項27に記載の方法。 - 【請求項29】 工程d)の実施において、セラミック
Y2O3を供給する請求項27に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/499411 | 2000-02-07 | ||
US09/499,411 US6404027B1 (en) | 2000-02-07 | 2000-02-07 | High dielectric constant gate oxides for silicon-based devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001284349A true JP2001284349A (ja) | 2001-10-12 |
Family
ID=23985160
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001030331A Pending JP2001284349A (ja) | 2000-02-07 | 2001-02-07 | シリコン基材装置のための高誘電率ゲート酸化物 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6404027B1 (ja) |
EP (1) | EP1122795A3 (ja) |
JP (1) | JP2001284349A (ja) |
KR (1) | KR20010078345A (ja) |
TW (1) | TW550734B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7011706B2 (en) | 2002-03-27 | 2006-03-14 | Seiko Epson Corporation | Device substrate and method for producing device substrate |
CN100359648C (zh) * | 2002-05-03 | 2008-01-02 | 飞思卡尔半导体公司 | 其上具有半导体器件的单晶氧化物的生长方法 |
JP2009111275A (ja) * | 2007-10-31 | 2009-05-21 | Toshiba Corp | 酸化ランタン化合物の製造方法 |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7554829B2 (en) | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
US7273657B2 (en) * | 2000-08-08 | 2007-09-25 | Translucent Photonics, Inc. | Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon |
US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
US20020096683A1 (en) * | 2001-01-19 | 2002-07-25 | Motorola, Inc. | Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate |
US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
US6933566B2 (en) * | 2001-07-05 | 2005-08-23 | International Business Machines Corporation | Method of forming lattice-matched structure on silicon and structure formed thereby |
US6852575B2 (en) * | 2001-07-05 | 2005-02-08 | International Business Machines Corporation | Method of forming lattice-matched structure on silicon and structure formed thereby |
US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
US8026161B2 (en) | 2001-08-30 | 2011-09-27 | Micron Technology, Inc. | Highly reliable amorphous high-K gate oxide ZrO2 |
US6844203B2 (en) * | 2001-08-30 | 2005-01-18 | Micron Technology, Inc. | Gate oxides, and methods of forming |
US6900122B2 (en) * | 2001-12-20 | 2005-05-31 | Micron Technology, Inc. | Low-temperature grown high-quality ultra-thin praseodymium gate dielectrics |
US6953730B2 (en) | 2001-12-20 | 2005-10-11 | Micron Technology, Inc. | Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics |
US7045430B2 (en) | 2002-05-02 | 2006-05-16 | Micron Technology Inc. | Atomic layer-deposited LaAlO3 films for gate dielectrics |
US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
US7205218B2 (en) | 2002-06-05 | 2007-04-17 | Micron Technology, Inc. | Method including forming gate dielectrics having multiple lanthanide oxide layers |
US6790791B2 (en) | 2002-08-15 | 2004-09-14 | Micron Technology, Inc. | Lanthanide doped TiOx dielectric films |
US7192892B2 (en) | 2003-03-04 | 2007-03-20 | Micron Technology, Inc. | Atomic layer deposited dielectric layers |
US7135369B2 (en) * | 2003-03-31 | 2006-11-14 | Micron Technology, Inc. | Atomic layer deposited ZrAlxOy dielectric layers including Zr4AlO9 |
US7192824B2 (en) | 2003-06-24 | 2007-03-20 | Micron Technology, Inc. | Lanthanide oxide / hafnium oxide dielectric layers |
WO2005065357A2 (en) * | 2003-12-29 | 2005-07-21 | Translucent, Inc. | Rare earth-oxides, rare-earth-nitrides, rare earth-phosphides and ternary alloys with silicon |
US7081421B2 (en) | 2004-08-26 | 2006-07-25 | Micron Technology, Inc. | Lanthanide oxide dielectric layer |
US7494939B2 (en) | 2004-08-31 | 2009-02-24 | Micron Technology, Inc. | Methods for forming a lanthanum-metal oxide dielectric layer |
US7588988B2 (en) | 2004-08-31 | 2009-09-15 | Micron Technology, Inc. | Method of forming apparatus having oxide films formed using atomic layer deposition |
US7235501B2 (en) | 2004-12-13 | 2007-06-26 | Micron Technology, Inc. | Lanthanum hafnium oxide dielectrics |
US7399666B2 (en) * | 2005-02-15 | 2008-07-15 | Micron Technology, Inc. | Atomic layer deposition of Zr3N4/ZrO2 films as gate dielectrics |
US7687409B2 (en) | 2005-03-29 | 2010-03-30 | Micron Technology, Inc. | Atomic layer deposited titanium silicon oxide films |
US7662729B2 (en) | 2005-04-28 | 2010-02-16 | Micron Technology, Inc. | Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer |
US7390756B2 (en) | 2005-04-28 | 2008-06-24 | Micron Technology, Inc. | Atomic layer deposited zirconium silicon oxide films |
US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
US7675117B2 (en) * | 2006-11-14 | 2010-03-09 | Translucent, Inc. | Multi-gate field effect transistor |
US20080217695A1 (en) * | 2007-03-05 | 2008-09-11 | Translucent Photonics, Inc. | Heterogeneous Semiconductor Substrate |
US7759237B2 (en) | 2007-06-28 | 2010-07-20 | Micron Technology, Inc. | Method of forming lutetium and lanthanum dielectric structures |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3663870A (en) * | 1968-11-13 | 1972-05-16 | Tokyo Shibaura Electric Co | Semiconductor device passivated with rare earth oxide layer |
JPS6210757A (ja) * | 1985-07-09 | 1987-01-19 | Panafacom Ltd | プロセツサ制御方式 |
US4872046A (en) | 1986-01-24 | 1989-10-03 | University Of Illinois | Heterojunction semiconductor device with <001> tilt |
US4707216A (en) * | 1986-01-24 | 1987-11-17 | University Of Illinois | Semiconductor deposition method and device |
JPS63140577A (ja) * | 1986-12-02 | 1988-06-13 | Toshiba Corp | 電界効果トランジスタ |
JPH07169127A (ja) * | 1993-10-01 | 1995-07-04 | Minnesota Mining & Mfg Co <3M> | 非晶質希土類酸化物 |
TW328147B (en) | 1996-05-07 | 1998-03-11 | Lucent Technologies Inc | Semiconductor device fabrication |
JP3813740B2 (ja) * | 1997-07-11 | 2006-08-23 | Tdk株式会社 | 電子デバイス用基板 |
-
2000
- 2000-02-07 US US09/499,411 patent/US6404027B1/en not_active Expired - Lifetime
-
2001
- 2001-01-29 EP EP01300746A patent/EP1122795A3/en not_active Withdrawn
- 2001-02-01 TW TW090102046A patent/TW550734B/zh active
- 2001-02-06 KR KR1020010005610A patent/KR20010078345A/ko not_active Application Discontinuation
- 2001-02-07 JP JP2001030331A patent/JP2001284349A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7011706B2 (en) | 2002-03-27 | 2006-03-14 | Seiko Epson Corporation | Device substrate and method for producing device substrate |
CN100359648C (zh) * | 2002-05-03 | 2008-01-02 | 飞思卡尔半导体公司 | 其上具有半导体器件的单晶氧化物的生长方法 |
JP2009111275A (ja) * | 2007-10-31 | 2009-05-21 | Toshiba Corp | 酸化ランタン化合物の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
TW550734B (en) | 2003-09-01 |
US6404027B1 (en) | 2002-06-11 |
KR20010078345A (ko) | 2001-08-20 |
EP1122795A3 (en) | 2002-10-09 |
EP1122795A2 (en) | 2001-08-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001284349A (ja) | シリコン基材装置のための高誘電率ゲート酸化物 | |
US6586797B2 (en) | Graded composition gate insulators to reduce tunneling barriers in flash memory devices | |
Harris et al. | HfO 2 gate dielectric with 0.5 nm equivalent oxide thickness | |
US5068124A (en) | Method for depositing high quality silicon dioxide by pecvd | |
JP3299657B2 (ja) | ガリウム酸化物薄膜 | |
US4859253A (en) | Method for passivating a compound semiconductor surface and device having improved semiconductor-insulator interface | |
Xu et al. | Constant voltage stress induced degradation in HfO 2/SiO 2 gate dielectric stacks | |
JP2001077111A (ja) | アルミニウムをドープしたジルコニウム誘電体膜のトランジスタ構造およびその堆積方法 | |
US20010024860A1 (en) | Method for manufacturing a gate structure incorporating therein aluminum oxide as a gate dielectric | |
Watanabe et al. | La–silicate gate dielectrics fabricated by solid phase reaction between La metal and SiO 2 underlayers | |
US6613677B1 (en) | Long range ordered semiconductor interface phase and oxides | |
Batey et al. | Plasma-enhanced CVD of high quality insulating films | |
Chim et al. | Interfacial and bulk properties of zirconium dioxide as a gate dielectric in metal–insulator–semiconductor structures and current transport mechanisms | |
Harris et al. | Plasma enhanced metalorganic chemical vapor deposition of amorphous aluminum nitride | |
Fukumoto et al. | Electrical characteristics of metal‐insulator‐semiconductor diodes with ZrO2/SiO2 dielectric films | |
Jeon et al. | Electrical characteristics of epitaxially grown SrTiO 3 on silicon for metal-insulator-semiconductor gate dielectric applications | |
JP2002353422A (ja) | 高誘電率材料を有するmfmosキャパシタおよびその製造方法 | |
US7678633B2 (en) | Method for forming substrates for MOS transistor components and its products | |
Noda et al. | A Study on a Metal-Ferroelectric-Oxide-Semiconductor Structure with Thin Silicon Oxide Film Using SrBi2Ta2O9 Ferroelectric Films Prepared by Pulsed Laser Deposition | |
Choi et al. | Cleaning of Si and properties of the HfO 2–Si interface | |
Paccagnella et al. | Properties and thermal stability of the SiO2/GaAs interface with different surface treatments | |
Wang et al. | In situ investigation of the passivation of Si and Ge by electron cyclotron resonance plasma enhanced chemical vapor deposition of SiO2 | |
Yamada et al. | Effect of yttria-stabilized zirconia thickness on crystal structure and electric property of epitaxial CeO2/yttria-stabilized zirconia buffer layer in metal/ferroelectric/insulator/semiconductor structure | |
JP3399624B2 (ja) | 水素含有無定形炭素の製造方法 | |
JPH08335580A (ja) | 誘電体薄膜の製造方法及びそれを用いた強誘電体記憶素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040617 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041018 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050314 |