TW202349499A - 半導體裝置 - Google Patents

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Abstract

本揭示的實施例係關於半導體裝置及其製造方法。形成包含鉿、氧和諸如鋯的第一元素的第一非晶膜，在第一非晶膜上形成包含與鉿、氧和第一元素中的任何一種不同的第二元素的多個晶粒，在多個晶粒和第一非晶膜上形成由與第一非晶膜相同的材料製成的第二非晶膜，以及在第二非晶膜上形成金屬膜。此後，經由執行熱處理，使第一非晶膜結晶以形成第一斜方鐵電膜，並且使第二非晶膜結晶以形成第二斜方鐵電膜。

Description

半導體裝置
〔相關申請的交叉引用〕本申請要求於2018年05月18日提交的日本專利申請號2018-096243的優先權，其內容經由引用併入本文。
本發明係關於半導體裝置及其製造方法，並且具體地係關於可有效地應用於用作包括鐵電膜的記憶體元件的半導體裝置及其製造方法的技術。
近年來，已經開發出使用鐵電層的鐵電記憶體單元作為在低電壓操作的半導體記憶體元件。鐵電記憶體單元是非易失性記憶體單元，其中經由控制鐵電層的極化方向來改變資訊的寫入狀態和擦除狀態。
美國專利申請公開號2014/0340372（專利文獻1）揭示了一種非易失性記憶體單元，其中在選擇電晶體上方形成的鐵電層被電連接到選擇電晶體的擴散區域中的一個擴散區域。
在使用HfO 2膜構成鐵電層的鐵電記憶體單元中，HfO 2膜的晶相需要是斜方的。然而，斜方晶體是亞穩相的，並且當在半導體襯底上形成非晶HfO 2膜，然後在半導體裝置的製造過程中，在例如約700°C至1000°C的高溫時執行用於結晶的熱處理時，HfO 2膜的晶相變為單斜的，使得HfO 2膜變為順電而不是鐵電。在鐵電記憶體單元中，經由向閘極電極施加正電壓和負電壓並且控制鐵電層中的極化域的反轉來控制閾值電壓。因此，鐵電記憶體單元存在的問題是，由於鐵電層的晶粒尺寸和晶向的變化，閾值電壓的變化相對於閘極電壓而增加。亦即，目的是經由使鐵電層的晶粒尺寸和晶向對準來改良半導體裝置的效能。
從本說明書的描述和附圖中，本發明的其他目的和新穎特徵將變得顯而易見。
以下是在本申請中所揭示的典型實施例的概述的簡要描述。
根據一個實施例的半導體裝置的製造方法包括以下步驟：（a）形成包含鉿、氧和第一元素的第一非晶膜；（b）在第一非晶膜上形成多個晶粒，該多個晶粒包含與鉿、氧和第一元素中的任何一種不同的第二元素；以及（c）在多個晶粒和第一非晶膜上形成包含鉿、氧和第一元素的第二非晶膜。製造半導體裝置的方法還包括以下步驟：（d）在第二非晶膜上形成第一金屬膜；以及（e）在步驟（d）之後執行熱處理，從而使第一非晶膜結晶以形成斜方的第一鐵電膜，並且使第二非晶膜結晶以形成斜方的第二鐵電膜。
根據一個實施例，可以改良半導體裝置的效能。
在下文中，為方便起見，當需要時，將以多個區段或實施例描述本發明。然而，除非另有說明，否則該等區段或實施例不是彼此不相關的，並且一個區段或實施例作為另一個區段或實施例的修改的實例、細節或補充說明而與另一個區段或實施例的全部或部分相關。另外，在下面描述的實施例中，當提及要素的數目（包括件數、值、量、範圍等）時，要素的數目不限於特定數目（除非另有說明，或者除其中數目原則上顯然限於特定數目的情況之外），並且大於或小於指定數目的數目亦是適用的。另外，在下面描述的實施例中，不言而喻的是，除非另有說明或除其中構件原則上顯然必不可少的情況之外，構件（包括要素步驟）並不總是必不可少的。類似地，在下面描述的實施例中，除非另有說明或者除其中可以想到它們原則上顯然被排除在外的情況之外，當提及構件的形狀、其位置關係等時，其中包括基本近似和類似的形狀等。對於上述數值和範圍亦是如此。
在下文中，將參考附圖詳細描述本發明的實施例。注意，貫穿用於描述實施例的附圖，具有相同功能的構件由相同的附圖標記表示，並且將省略其重複描述。另外，除非在下面的實施例中特別需要，否則原則上不重複相同或相似部分的描述。
另外，在以下實施例中使用的一些附圖中，甚至在截面圖中亦省略了陰影，以使附圖易於觀察。
（第一實施例）
將參考附圖描述根據本實施例的包括鐵電記憶體單元的半導體裝置，該鐵電記憶體單元是非易失性記憶體單元。首先，將參考圖1描述半導體晶片CHP的平面佈局配置，該半導體晶片CHP是其中形成包括鐵電記憶體單元的系統的半導體裝置。在圖1中，半導體晶片CHP包括鐵電記憶體電路C1、CPU（中央處理單元）電路C2、RAM（隨機存取記憶體）電路C3、類比電路C4和I/O（輸入/輸出）電路C5。
鐵電記憶體電路C1是此種區域，其中提供能夠電重寫所存儲的資訊的電路，並且形成多個鐵電記憶體單元（是非易失性記憶體單元）以作為半導體元件。
CPU電路C2是此種區域，其中提供由約1.5V的電壓驅動的邏輯電路，並且形成擊穿電壓較低並且可以快速操作的低擊穿電壓MISFET（金屬絕緣體半導體場效應電晶體）以作為半導體元件。
RAM電路C3是此種區域，其中提供SRAM（靜態RAM），並且形成具有與CPU電路C2中的結構基本相同的結構的低擊穿電壓MISFET以作為半導體元件。
類比電路C4是此種區域，其中提供類比電路，並且形成電容性元件、電阻性元件、雙極電晶體、高擊穿電壓MISFET（其擊穿電壓高於低擊穿電壓MISFET的擊穿電壓，並且該高擊穿電壓MISFET由約6V的電壓驅動）等以作為半導體元件。
I/O電路C5是此種區域，其中提供輸入/輸出電路，並且形成與類比電路C4中的高擊穿電壓MISFET基本類似的高擊穿電壓MISFET以作為半導體元件。
＜半導體裝置的結構＞
在下文中，將參考圖2和圖3描述根據本實施例的半導體裝置的結構。在本實施例中，作為半導體裝置的結構的一個實例，將描述在鐵電記憶體電路C1中形成的鐵電記憶體單元MC和在CPU電路C2中形成的低擊穿電壓MISFET 1Q。
如圖2中所示，本實施例的半導體裝置包括其中形成鐵電記憶體單元MC的區域MR和其中形成低擊穿電壓MISFET 1Q的區域LR。
例如，半導體襯底（半導體晶片）SB由具有約1Ωcm至10Ωcm的電阻率的p型單晶矽（Si）製成。在區域MR中的半導體襯底SB中形成p型阱區PW1，並且在區域LR中的半導體襯底SB中形成p型阱區PW2。在阱區PW1和阱區PW2中，形成多個元件隔離部分STI。經由在形成於半導體襯底SB中的溝槽中嵌入諸如氧化矽膜的絕緣膜來形成元件隔離部分STI。
首先，將描述區域MR中的鐵電記憶體單元MC的結構。在本實施例中，被稱為MFIS（金屬鐵電絕緣體半導體）結構的記憶體單元（其中鐵電層FEL被應用到電晶體結構）被例示為鐵電記憶體單元MC。
在區域MR中，在包括阱區PW1的半導體襯底SB上形成絕緣膜IF1。絕緣膜IF1例如是氧化矽膜，並且具有例如1nm至3nm的厚度。提供絕緣膜IF1是出於穩定後面將要描述的半導體襯底SB和鐵電層FEL之間的介面的目的，或者是出於防止在向閘極電極G1施加電壓時（將要在後面操作鐵電記憶體單元MC時描述）電子從半導體襯底SB進入鐵電層FEL的目的。因此，若可以實施該等目的，那麼在某些情況下可以不提供絕緣膜IF1。
鐵電層FEL被形成在絕緣膜IF1上。鐵電層FEL包括鐵電膜FE1、鐵電膜FE2以及在鐵電膜FE1和鐵電膜FE2之間形成的多個晶粒GR。
鐵電膜FE1和鐵電膜FE2中的每個鐵電膜由金屬氧化物膜製成，並且是例如具有介電常數高於氮化矽膜的介電常數的高介電常數膜。另外，鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的厚度為例如5nm。在此種情況下，鐵電層FEL的厚度為例如10nm。
另外，鐵電膜FE1和鐵電膜FE2中的每個鐵電膜皆是由當施加電場時引起電介質極化並且即使在移除電場時其極化不會變為零的物質（亦即，鐵電材料）製成的絕緣膜。亦即，即使在沒有施加電場的狀態下，極化仍然保留在鐵電膜FE1和鐵電膜FE2中。鐵電材料是即使外部沒有電場亦能使電偶極子對準並且偶極子的方向可以經由電場來改變的物質。
另外，鐵電膜FE1和鐵電膜FE2中的每個鐵電膜皆需要是斜方晶體。換句話說，主要由斜方晶體以外的晶體組成的膜是順電膜。因此，在鐵電記憶體單元MC中，為了實施鐵電層FEL的剩餘極化的增加、作為鐵電材料的效能的改良以及鐵電記憶體單元MC的驅動功率的降低，構成電介質膜FE1和鐵電膜FE2的晶體需要盡可能多地由斜方晶體形成。
在本實施例中，鐵電膜FE1和鐵電膜FE2中的每個鐵電膜是由例如包含鉿（Hf）、氧（O）和作為第一元素的鋯（Zr）的材料製成的絕緣膜。代替鋯，第一元素可以是矽（Si）、鍺（Ge）、釔（Y）、鑭（La）和鐿（Yb）中的任何一種。
多個晶粒GR被形成為在鐵電膜FE1和鐵電膜FE2之間的鐵電層FEL的一部分。如後面所描述的，多個晶粒GR用作用於在鐵電層FEL的製造過程中使鐵電膜FE1和鐵電膜FE2成為斜方晶體的晶核。因此，多個晶粒GR由彼此分離的多個晶粒構成。換句話說，多個晶粒GR不是像鐵電膜FE1和鐵電膜FE2那樣連續形成的膜，而是不連續地形成的。若多個晶粒GR中的每個晶粒被耦合以形成為膜，則多個晶粒GR作為晶核的功能劣化。
多個晶粒GR包含與鉿、氧和第一元素中的任何一種不同的第二元素。第二元素是例如鋁（Al）。另外，代替鋁，第二元素可以是碳（C）、氮（N）、氟（F）和鈦（Ti）中的任何一種。在本實施例中，多個晶粒GR中的每個晶粒由一個原子或2至4個原子的聚集體構成。
另外，在某些情況下，在鐵電層FEL的製造過程中，多個晶粒GR與在鐵電膜FE1和鐵電膜FE2之間的介面附近的、在鐵電膜FE1和鐵電膜FE2中包含的物質結合。亦即，多個晶粒GR最終是鋁、碳、氮、氟、鈦和其中它們與鉿、氧或第一元素結合的化合物中的任何一種。
圖3是經由由本申請的發明人進行的實驗獲得的圖示，其中縱軸表示多個晶粒GR的濃度，橫軸表示鐵電層FEL在膜厚度方向上的厚度。這裡，圖示了在使用鋁（Al）作為多個晶粒GR的情況下的測量結果。在圖3中，實線指示鋁（Al）的濃度，點虛線指示鉿（Hf）的濃度。注意，圖3不僅圖示了第一實施例的圖示，而且圖示了將稍後描述的第二實施例的圖示。
參考在圖3中的第一實施例的圖示，在鐵電層FEL中的鐵電膜FE1和鐵電膜FE2之間的介面附近，鋁（Al）的濃度峰值高。另外，在鐵電膜FE1的下表面附近和鐵電膜FE2的上表面附近，鋁（Al）的濃度峰值低或者不存在鋁（Al）的濃度峰值。因此，可知在鐵電膜FE1和鐵電膜FE2中存在一部分鋁，但是大部分鋁存在於鐵電膜FE1和鐵電膜FE2之間的介面附近。如上所述，鋁和其中鋁和在鐵電膜FE1和鐵電膜FE2中包含的物質結合的化合物存在於鐵電膜FE1和鐵電膜FE2之間的介面附近。亦即，結果鋁或鋁化合物不會擴散穿過鐵電膜FE1和鐵電膜FE2，而是保留在鐵電膜FE1和鐵電膜FE2之間的介面附近。
如上所述，在靠近鐵電膜FE1和鐵電膜FE2之間的介面的位置處的多個晶粒GR的濃度峰值高於在靠近鐵電膜FE1的下表面的位置處和靠近鐵電膜FE2的上表面的位置處的濃度峰值。因此，由於多個晶粒GR存在於鐵電膜FE1和鐵電膜FE2之間的介面附近，所以鐵電膜FE1和鐵電膜FE2中的每個鐵電膜具有高度均一的晶粒尺寸並且容易形成為斜方晶體。因此，當將鐵電層FEL應用於鐵電記憶體單元MC時，可以抑制由於鐵電層FEL的極化反轉引起的閾值電壓的變化的增加的問題，因此，可以抑制鐵電記憶體單元MC的重寫耐久性的降低或保持率的降低的問題。亦即，經由本實施例的技術可以提高半導體裝置的效能。
另外，當比較鐵電層FEL中的鉿的比例、第一元素（Zr等）的比例和第二元素（晶粒GR）的比例時，第二元素的比例小於鉿的比例和第一元素的比例。具體地，當鐵電層FEL中鉿的比例、第一元素的比例和第二元素的比例之和為100％時，鉿的比例在30％至50％的範圍內，第一元素的比例在30％至50％的範圍內，並且第二元素的比例在0.5％至5.0％的範圍內。
在鐵電層FEL上形成金屬膜MF1。金屬膜MF1是由例如氮化鈦膜、氮化鉭膜或鎢膜製成的導電膜。金屬膜MF1的厚度為例如10nm至20nm。金屬膜MF1是蓋膜，其被設置為在鐵電層FEL的製造過程中對鐵電膜FE1和鐵電膜FE2施加應力並且控制鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的晶向。因此，在形成鐵電層FEL之後，鐵電膜FE1和鐵電膜FE2可以作為斜方晶體存在的情況下，可以移除金屬膜MF1。然而，由於鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的晶向可能由於金屬膜MF1的移除而變化，因此不移除金屬膜MF1是更優選的。在留下金屬膜MF1的情況下，金屬膜MF1還用作後面描述的閘極電極G1的一部分。
閘極電極G1被形成在金屬膜MF1上。例如，閘極電極G1是由向其中引入了n型雜質的多晶矽膜製成的導電膜。代替多晶矽膜，可以使用諸如氮化鈦膜、鋁膜或鎢膜的金屬膜或者經由適當地堆疊該等膜而獲得的堆疊膜來作為構成閘極電極G1的材料。
側壁間隔件SW被形成在閘極電極G1的側表面上。側壁間隔件SW由例如氧化矽膜和氮化矽膜的堆疊膜形成。
在側壁間隔件SW下方的阱區PW1中，形成延伸區域EX1，該延伸區域EX1是低濃度n型雜質區域。另外，在與側壁間隔件SW對準的位置處的阱區PW1中，形成擴散區域D1，該擴散區域D1是濃度高於延伸區域EX1的濃度的n型雜質區域。延伸區域EX1和擴散區域D1彼此連接，並且構成鐵電記憶體單元MC的源極區域的一部分或汲極區域的一部分。
在閘極電極G1和擴散區域D1上形成由例如矽化鈷（CoSi 2）、矽化鎳（NiSi）或鎳鉑矽化物（NiPtSi）製成的矽化物層SI。形成矽化物層SI主要是為了降低與後面描述的插塞PG的接觸電阻。
接下來，將描述區域LR中的低擊穿電壓MISFET 1Q的結構。
在區域LR中，在包括阱區PW2的半導體襯底SB上形成閘極絕緣膜GF。閘極絕緣膜GF例如是氧化矽膜，並且具有例如1nm至4nm的厚度。
在閘極絕緣膜GF上形成了閘極電極G2。例如，閘極電極G2是由向其中引入了n型雜質的多晶矽膜製成的導電膜。代替多晶矽膜，可以使用諸如氮化鈦膜、鋁膜或鎢膜的金屬膜或經由適當地堆疊該等膜而獲得的堆疊膜來作為構成閘極電極G2的材料。
側壁間隔件SW被形成在閘極電極G2的側表面上。側壁間隔件SW由例如氧化矽膜和氮化矽膜的堆疊膜形成。
在側壁間隔件SW下方的阱區PW2中，形成延伸區域EX2，該延伸區域EX2是低濃度n型雜質區域。另外，在與側壁間隔件SW對準的位置處的阱區PW2中，形成擴散區域D2，該擴散區域D2是濃度高於延伸區域EX2的濃度的n型雜質區域。延伸區域EX2和擴散區域D2構成MISFET 1Q的源極區域的一部分或汲極區域的一部分。
注意，區域MR中的延伸區域EX1的雜質濃度與區域LR中的延伸區域EX2的雜質濃度基本相同。另外，區域MR中的擴散區域D1的雜質濃度與區域LR中的擴散區域D2的雜質濃度基本相同。
在閘極電極G2和擴散區域D2上形成由例如矽化鈷（CoSi 2）、矽化鎳（NiSi）或鎳鉑矽化物（NiPtSi）製成的矽化物層SI。形成矽化物層SI主要是為了降低與後面描述的插塞PG的接觸電阻。
在鐵電記憶體單元MC（形成於區域MR中）上和MISFET 1Q（形成於區域LR中）上形成層間絕緣膜IL1。層間絕緣膜IL1例如是氧化矽膜。在層間絕緣膜IL1中形成多個接觸孔，並且在多個接觸孔中形成多個插塞PG。插塞PG由例如屏障金屬膜和導電膜構成，屏障金屬膜由鈦膜、氮化鈦膜或其堆疊膜製成，導電膜主要由鎢製成。插塞PG經由矽化物層SI電連接到擴散區域D1或擴散區域D2。儘管未圖示，但是電連接到閘極電極G1和閘極電極G2的插塞PG還存在於層間絕緣膜IL1中。
儘管未圖示，但是在插塞PG上形成多個佈線。例如，在層間絕緣膜IL1上形成層間絕緣膜，並且在該層間絕緣膜中形成用於佈線的溝槽。然後，將包含例如銅作為主要組分的導電膜埋置在佈線溝槽中，以便形成連接到插塞PG的第一層佈線。
＜鐵電記憶體單元MC的操作＞
接下來，將參考圖4描述鐵電記憶體單元MC的操作實例。
圖4是圖示在“寫入”、“擦除”和“讀取”時對鐵電記憶體單元MC中的所選擇的記憶體單元的每個部分施加電壓的一個實例的表。圖4的表描述了在“寫入”、“擦除”和“讀取”的相應操作時施加到圖2中所示的鐵電記憶體單元MC的汲極區域（一個擴散區域D1）的電壓Vd、施加到其閘極電極G1的電壓Vg、施加到其源極區域（另一擴散區域D1）的電壓Vs以及施加到阱區PW1的電壓Vb。注意，圖4的表中描述的狀況是電壓施加狀況的優選實例，並且狀況不限於此，並且可以根據需要進行各種修改。
在本實施例中，其中鐵電層FEL的極化朝上並且鐵電記憶體單元MC的閾值電壓相對較高的狀態被定義為“寫入”。另外，其中鐵電層FEL的極化朝下並且鐵電記憶體單元MC的閾值電壓相對較低的狀態被定義為“擦除”。
在寫入操作中，負電壓被施加到閘極電極G1。亦即，例如，如圖4中的“寫入”欄中所示的電壓被施加到對其執行寫入的所選擇的記憶體單元的每個部分。結果，鐵電層FEL的極化朝上，鐵電記憶體單元MC的閾值電壓上升，並且鐵電層FEL處於寫入狀態。
在擦除操作中，正電壓被施加到閘極電極G1。亦即，例如，如圖4中的“擦除”欄中所示的電壓被施加到對其執行擦除的所選擇的記憶體單元的每個部分。結果，鐵電層FEL的極化朝下，鐵電記憶體單元MC的閾值電壓降低，並且鐵電層FEL處於擦除狀態。
在讀取操作中，例如，如圖4中的“讀取”欄中所示的電壓被施加到從其執行讀取的所選擇的記憶體單元的每個部分。經由將施加到閘極電極G1的電壓Vg設置為在處於寫入狀態的鐵電層FEL的閾值電壓和處於擦除狀態的鐵電層FEL的閾值電壓之間的值，可以區分寫入狀態和擦除狀態。
＜半導體裝置的製造過程＞
在下文中，將參考圖5至圖17描述製造根據本實施例的半導體裝置的製造方法。圖5至圖17中的每個附圖是圖示區域MR和區域LR的截面圖，區域MR中形成鐵電記憶體單元MC，區域LR中形成低擊穿電壓MISFET 1Q。
圖5圖示了形成元件隔離部分STI、阱區PW1和阱區PW2的步驟。
首先，製備半導體襯底SB，例如，半導體襯底SB由向其中引入了p型雜質的單晶矽製成。接下來，經由使用光刻法和刻蝕工藝在半導體襯底SB中形成溝槽。然後，形成諸如氧化矽膜的絕緣膜以便填充溝槽，之後，經由CMP（化學機械拋光）法移除溝槽外部的絕緣膜，由此形成留在溝槽中的由絕緣膜構成的元件隔離部分STI。
接下來，經由使用光刻法和離子注入法將雜質引入到半導體襯底SB中，在區域MR中形成p型阱區PW1，並且在區域LR中形成p型阱區PW2。
圖6圖示了形成閘極絕緣膜GF的步驟。
首先，例如，在包含氧的氣氛中對包括區域MR中的阱區PW1和區域LR中的阱區PW2的半導體襯底SB執行熱處理，以便在區域MR和區域LR中的半導體襯底SB上形成例如由氧化矽製成的閘極絕緣膜GF。閘極絕緣膜GF的厚度為例如1nm至3nm。接下來，形成具有打開區域MR並覆蓋區域LR的圖案的抗蝕劑圖案RP1。接下來，經由使用抗蝕劑圖案RP1作為掩模來執行刻蝕工藝，從而移除區域MR中的閘極絕緣膜GF，以便留下區域LR中的閘極絕緣膜GF。之後，經由例如灰化工藝移除抗蝕劑圖案RP1。
圖7圖示了形成絕緣膜IF1的步驟。
例如，在包含氧的氣氛中對半導體襯底SB執行熱處理，以便在區域MR中的半導體襯底SB上形成由例如氧化矽製成的絕緣膜IF1。絕緣膜IF1的厚度為例如1nm至3nm。此時，閘極絕緣膜GF被形成在區域LR中，並且閘極絕緣膜GF的厚度由於該熱氧化工藝而略微增加。
圖8圖示了形成非晶膜AM1的步驟。
經由例如ALD（原子層沉積）法在區域MR中的絕緣膜IF1上和區域LR中的閘極絕緣膜GF上形成非晶膜AM1。非晶膜AM1的厚度為例如5nm。非晶膜AM1是由包含例如鉿（Hf）、氧（O）和作為第一元素的鋯（Zr）的材料製成的膜。另外，代替鋯，第一元素可以是矽（Si）、鍺（Ge）、釔（Y）、鑭（La）和鐿（Yb）中的任何一種。
圖9圖示了形成多個晶粒GR的步驟。
在將半導體晶片從在形成圖8的非晶膜AM1的步驟中使用的ALD裝置轉移到另一裝置之後，執行圖9的步驟。在本實施例中，在區域MR和LR中，經由濺射法在非晶膜AM1上形成多個晶粒GR。多個晶粒GR彼此分離。換句話說，多個晶粒GR不是像非晶膜AM1那樣連續形成的膜，而是不連續地形成的。亦即，多個晶粒GR不覆蓋整個非晶膜AM1，而是點綴在非晶膜AM1上。因此，非晶膜AM1的一部分被多個晶粒GR覆蓋，而非晶膜AM1的另一部分從多個晶粒GR暴露出。另外，多個晶粒GR中的一些晶粒被沉積在非晶膜AM1的上表面上，並且多個晶粒GR中的其他晶粒被引入非晶膜AM1的上表面中。因此，在後面將描述的使非晶膜AM1等結晶的步驟中，多個晶粒GR可以用作晶核。
另外，多個晶粒GR包含與鉿、氧和第一元素中的任何一種不同的第二元素。第二元素是例如鋁（Al）。另外，代替鋁，第二元素可以是碳（C）、氮（N）、氟（F）和鈦（Ti）中的任何一種。在本實施例中，將描述其中第二元素是鋁的情況作為代表性實例。
另外，可以經由CVD（化學氣相沉積）法代替濺射法來形成多個晶粒GR，但是由於如上文所描述的形成彼此分離的多個晶粒GR是優選的，因此經由濺射法形成多個晶粒GR是優選的。另外，相對於非晶膜AM1的上表面的多個晶粒GR的表面密度在5×10 12/cm 2至5×10 14/cm 2的範圍內。因此，可以將多個晶粒GR的晶粒尺寸的半徑精確地控制在例如0.1nm至1nm的範圍內。
另外，為了防止多個晶粒GR過度擴散到非晶膜AM1中，濺射法優選在1°C或更高且150°C或更低的溫度範圍內執行。
另外，如上所述，構成多個晶粒GR的第二元素可以用代替鋁的另一元素代替。在此種情況下，可以經由離子注入法代替濺射法來形成多個晶粒GR。當使用離子注入法時，多個晶粒GR的劑量被設定在5×10 12/cm 2至5×10 14/cm 2的範圍內。
圖10圖示了形成非晶膜AM2的步驟。
在區域MR和區域LR中，經由例如ALD法在多個晶粒GR上和非晶膜AM1上形成非晶膜AM2。經由該步驟，多個晶粒GR被非晶膜AM2覆蓋。非晶膜AM2的厚度為例如5nm。非晶膜AM2由與非晶膜AM1相同的材料製成，並且是由包含例如鉿（Hf）、氧（O）和作為第一元素的鋯（Zr）的材料製成的膜。另外，代替鋯，第一元素可以是矽（Si）、鍺（Ge）、釔（Y）、鑭（La）和鐿（Yb）中的任何一種。
圖11圖示了形成金屬膜MF1的步驟。
在區域MR和區域LR中，經由使用例如CVD法或濺射法在非晶膜AM2上形成由例如氮化鈦、氮化鉭或鎢製成的金屬膜MF1。金屬膜MF1的厚度為例如10nm至20nm。提供金屬膜MF1主要用於向非晶膜AM1和非晶膜AM2施加應力。
圖12圖示了形成鐵電膜FE1、鐵電膜FE2和鐵電層FEL的步驟。
在區域MR和區域LR中，經由在其中在非晶膜AM2上形成金屬膜MF1的狀態下執行熱處理，使非晶膜AM1結晶以形成斜方晶體的鐵電膜FE1，並且使非晶膜AM2結晶以形成斜方晶體的鐵電膜FE2。
該熱處理可以經由RTA（快速熱退火）方法在600°C或更低的溫度來執行，但是經由使用作為電磁波的、頻率為例如1GHz至10GHz的微波執行熱處理是優選的，並且經由使用頻率為2.45GHz的微波執行熱處理是更優選的。使用微波的熱處理能夠在較低溫度結晶，並且可以在例如400°C或更低的溫度執行。
在使用微波的熱處理中，微波被輻射使得電場的振動方向相對於金屬膜MF1的上表面或半導體襯底SB的上表面為90度（垂直）。諸如上文描述的微波的電磁波的特徵在於：容易形成作為極化晶體的鐵電膜FE1和鐵電膜FE2（因為能量被極化晶體吸收）。因此，如上所述，在400°C或更低的低溫執行用於結晶的熱處理變得容易。
例如，若在約700°C至1000°C的高溫執行用於結晶的熱處理，則鐵電膜FE1和鐵電膜FE2的晶相可能是單斜的，並且鐵電膜FE1和鐵電膜FE2變為順電膜而不是鐵電膜。經由如在本實施例中那樣在400°C或更低的低溫執行熱處理，將鐵電膜FE1和鐵電膜FE2形成為斜方晶體變得容易。
另外，在該結晶步驟中，鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的取向由來自金屬膜MF1的應力控制。亦即，當非晶膜AM1和非晶膜AM2結晶成鐵電膜FE1和鐵電膜FE2時，金屬膜MF1具有將鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的晶向定向為斜方的功能。
另外，在本實施例中，多個晶粒GR被形成為在非晶膜AM1和非晶膜AM2之間的多個晶粒。多個晶粒在結晶步驟中用作晶核。由於上述熱處理，多個晶粒GR中的一些晶粒與在非晶膜AM1和非晶膜AM2中所包含的物質結合而變為化合物。亦即，在熱處理後，多個晶粒GR是鋁、碳、氮、氟和鈦或者它們與鉿、氧或上述第一元素結合的化合物中的任何一種。
在下文中，將描述構成多個晶粒GR的第二元素是鋁的情況，作為結晶步驟的一個實例。多個鋁晶粒（其為多個晶粒GR）中的大多數鋁晶粒與在非晶膜AM1和非晶膜AM2中所包含的氧結合，以成為多個氧化鋁晶粒。經由使用多個氧化鋁晶粒作為晶核，使非晶膜AM1和非晶膜AM2結晶，以成為鐵電膜FE1和鐵電膜FE2。這裡，多個鋁晶粒的晶粒尺寸的半徑被精確地控制在例如0.1nm至1nm的範圍內。亦即，由於鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的晶粒尺寸根據多個氧化鋁晶粒的晶粒尺寸而被對準，因此鐵電層FEL中的晶粒尺寸的均一性得到改良。
如上所述，在鐵電層FEL中，可以改良晶粒尺寸的均一性，並且晶向可以被對準成斜方的。因此，當將鐵電層FEL應用於鐵電記憶體單元MC時，可以抑制由於鐵電層FEL的極化反轉導致鐵電層FEL的膜品質劣化以及由於鐵電層FEL的晶粒尺寸和晶向的變化導致閾值電壓的變化增加的問題。因此，可以抑制鐵電記憶體單元MC的重寫耐久性的降低或保持率的降低的問題。亦即，經由本實施例的技術可以改良半導體裝置的效能。
圖13圖示了接著圖12的半導體裝置的製造過程，亦即，移除金屬膜MF1和鐵電層FEL的步驟。
首先，形成具有打開區域LR並覆蓋區域MR的圖案的抗蝕劑圖案RP2。接下來，經由使用抗蝕劑圖案RP2作為掩模來執行刻蝕工藝，從而移除在區域LR中形成的金屬膜MF1和鐵電層FEL，以便留下在區域MR中形成的金屬膜MF1和鐵電層FEL。之後，經由例如灰化工藝移除抗蝕劑圖案RP2。
圖14圖示了形成導電膜FG的步驟。
經由例如CVD法，在區域MR中的金屬膜MF1上和區域LR中的閘極絕緣膜GF上形成由例如向其中引入了n型雜質的多晶矽製成的導電膜FG。
如上所述，若鐵電層FEL的內部可以充分地保持為斜方晶體，則可以在形成導電膜FG之前移除金屬膜MF1。
圖15圖示了形成閘極電極G1和閘極電極G2的步驟。
經由光刻法和刻蝕工藝來圖案化區域MR和LR中的導電膜FG。由此，在區域MR中形成閘極電極G1，並且在區域LR中形成閘極電極G2。隨後，經由執行刻蝕工藝，在區域MR中移除未被閘極電極G1覆蓋的金屬膜MF1、鐵電層FEL和絕緣膜IF1，並且在區域LR中移除未被閘極電極G2覆蓋的閘極絕緣膜GF。
另外，在本實施例中，圖示了其中留下在閘極電極G1下方（導電膜FG下方）的金屬膜MF1的情況，因此，金屬膜MF1用作閘極電極G1的一部分。
圖16圖示了形成延伸區域EX1和延伸區域EX2的步驟。
經由光刻法和離子注入法，在區域MR中與閘極電極G1對準的位置處的阱區PW1中形成作為n型雜質區域的延伸區域EX1，並且在區域LR中與閘極電極G2對準的位置處的阱區PW2中形成n型雜質區域的延伸區域EX2。延伸區域EX1構成鐵電記憶體單元MC的源極區域的一部分或汲極區域的一部分，並且延伸區域EX2構成MISFET 1Q的源極區域的一部分或汲極區域的一部分。
圖17圖示了形成側壁間隔件SW、擴散區域D1、擴散區域D2和矽化物層SI的步驟。
首先，經由例如CVD法依次形成氧化矽膜和氮化矽膜，以便覆蓋閘極電極G1和閘極電極G2。接下來，經由各向異性刻蝕工藝來加工氮化矽膜。之後，移除在閘極電極G1的上表面和閘極電極G2的上表面上形成的氧化矽膜。結果，在閘極電極G1的側表面和閘極電極G2的側表面上形成均由氧化矽膜和氮化矽膜的堆疊膜構成的側壁間隔件SW。
接下來，經由光刻法和離子注入法，在區域MR中與側壁間隔件SW對準的位置處的阱區PW1中形成作為n型雜質區域的擴散區域D1，並且在區域LR中與側壁間隔件SW對準的位置處的阱區PW2中形成n型雜質區域的擴散區域D1。
在區域MR中，擴散區域D1的雜質濃度高於延伸區域EX1的雜質濃度，並且擴散區域D1被連接到延伸區域EX1以構成鐵電記憶體單元MC的源極區域的一部分或汲極區域的一部分。
在區域LR中，擴散區域D2的雜質濃度高於延伸區域EX2的雜質濃度，並且擴散區域D2被連接到延伸區域EX2以構成MISFET 1Q的源極區域的一部分或汲極區域的一部分。
接下來，經由自對準矽化物（自對準矽化物）技術在擴散區域D1、擴散區域D2、閘極電極G1和閘極電極G2的上表面中的每個上表面上形成低電阻矽化物層SI。
具體地，矽化物層SI可以如下形成。首先，形成用於形成矽化物層SI的金屬膜，以便覆蓋區域MR和區域LR。該金屬膜由例如鈷、鎳或鎳鉑合金製成。接下來，對半導體襯底SB在約300°C至400°C進行第一熱處理，然後在約600°C至700°C進行第二熱處理，從而使在擴散區域D1、擴散區域D2、閘極電極G1和閘極電極G2中包含的材料與金屬膜反應。結果，在擴散區域D1、擴散區域D2、閘極電極G1和閘極電極G2的上表面中的每個上表面上形成由矽化鈷（CoSi 2）、矽化鎳（NiSi）或鎳矽化鎳（NiPtSi）製成的矽化物層SI。之後，移除未反應的金屬膜。
另外，在其中採用諸如氮化鈦膜、鋁膜或鎢膜的金屬膜或者其中適當地堆疊該等膜的堆疊膜作為構成閘極電極G1的材料的情況下，在圖17的步驟之後，可以經由使用所謂的後閘極工藝用金屬膜或堆疊膜代替作為閘極電極G1的材料的多晶矽膜。
如上所述，在區域MR中形成具有MFIS結構的鐵電記憶體單元MC，在區域LR中形成MISFET 1Q。
此後，經由下面提到的步驟，獲得圖2所示的結構。
首先，經由例如CVD法形成由例如氧化矽製成的層間絕緣膜IL1，以便覆蓋在區域MR中形成的鐵電記憶體單元MC和在區域LR中形成的MISFET 1Q。接下來，經由使用光刻法和刻蝕工藝，在層間絕緣膜IL1中形成多個接觸孔。然後，在多個接觸孔中形成由例如鈦膜、氮化鈦膜或其堆疊膜製成的屏障金屬膜，並且在屏障金屬膜上形成主要由鎢製成的導電膜。接下來，經由例如CMP法移除在接觸孔外部的屏障金屬膜和導電膜，從而在接觸孔中形成插塞PG。插塞PG經由矽化物層SI電連接到擴散區域D1或擴散區域D2。儘管未圖示，但是還存在電連接到閘極電極G1和閘極電極G1的插塞PG。
＜所研究的實例與本實施例的比較＞
圖24圖示了根據本申請的發明人研究的研究實例的半導體裝置，並且是與本實施例的圖12對應的製造過程中的截面圖。具體地，圖24圖示了經由在將成為鐵電層FEL的非晶膜上執行用於結晶的熱處理來形成鐵電膜FE4的狀態。
如在本實施例中那樣，在所研究的實例中還提供了包括鐵電層FEL的鐵電記憶體單元MC。然而，與本實施例中的鐵電記憶體單元MC不同的是，所研究的實例的鐵電層FEL是鐵電膜FE4的單層膜，而不是鐵電膜FE1和鐵電膜FE2的堆疊膜，並且不包括多個晶粒GR。另外，鐵電膜FE4包含鉿（Hf）、氧（O）和由鋯（Zr）製成的第一元素。
例如，在氧化鉿膜（HfO 2膜）的情況下，當經由ALD法等沉積非晶膜，然後在約700°C至1000°C的高溫執行熱處理時，HfO 2膜的晶相變成單斜的，因此HfO 2膜變為順電而不是鐵電。因此，經由將由鋯（Zr）製成的第一元素添加到HfO 2膜中，容易將鐵電膜FE4形成為斜方晶體。另外，經由在非晶膜上形成諸如氮化鈦的金屬膜MF1，可以容易地控制鐵電膜FE4的取向。
在鐵電記憶體單元MC中，經由向閘極電極施加正電壓和負電壓來控制鐵電層FEL中的極化域的反轉，從而控制閾值電壓。因此，鐵電記憶體單元MC中的閾值電壓的變化很大程度上取決於晶粒尺寸的變化和鐵電膜FE4的晶向的變化。另外，由於當鐵電記憶體單元MC的重寫次數增加時，鐵電層FEL中的膜品質劣化，因此晶粒尺寸的變化的幅度和晶向的變化的幅度極大地影響閾值電壓的變化。
本申請的發明人的研究表明，在所研究的實例中，不能充分抑制鐵電膜FE4的晶粒尺寸的變化和晶向的變化，並且閾值電壓的變化隨著重寫鐵電記憶體單元MC的次數的增加而增加。
另一態樣，在本實施例中，採用非晶膜AM1和非晶膜AM2的堆疊結構來形成鐵電層FEL，並且在非晶膜AM1和非晶膜AM2之間進一步提供多個晶粒GR。多個晶粒GR中的每個晶粒的晶粒尺寸的半徑被精確地控制在例如0.1nm至1nm的範圍內。另外，經由在其中非晶膜AM2上形成金屬膜MF1的狀態下對非晶膜AM1、非晶膜AM2和多個晶粒GR執行用於結晶的熱處理，鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的晶粒尺寸根據多個晶粒GR的晶粒尺寸而被對準。因此，鐵電層FEL中的晶粒尺寸的均一性得到改良。因此，在鐵電層FEL中，可以改良晶粒尺寸的均一性，並且可以將晶向對準為斜方的。
當將包括以此種方式形成的鐵電膜FE1、鐵電膜FE2和多個晶粒GR的鐵電層FEL應用於鐵電記憶體單元MC時，可以抑制上述閾值電壓的變化增加的問題。因此，可以抑制鐵電記憶體單元MC的重寫耐久性的降低或保持率的降低的問題。亦即，經由本實施例的技術可以改良半導體裝置的效能。
另外，在本實施例中，使用諸如微波的電磁波來進行用於結晶的熱處理。使用微波的熱處理能夠在較低溫度下結晶，並且可以在例如400°C或更低的溫度進行。結果，鐵電膜FE1和鐵電膜FE2的晶相可以容易地形成為斜方晶體，並且鐵電膜FE1和鐵電膜FE2可以容易地形成為鐵電而不是順電。
（修改實例）
在下文中，將參考圖18描述根據第一實施例的修改實例的半導體裝置。在下面的描述中，將主要描述與第一實施例的不同之處。
圖18是經由由本申請的發明人進行的實驗獲得的圖示，並且其圖示了在第一實施例的圖9的步驟中經由濺射法形成多個晶粒GR時的溫度比較。這裡，圖示了其中將鋁應用於構成多個晶粒GR的第二元素的一個實例。在圖18中，縱軸表示其中鋁擴散到非晶膜AM1中的擴散長度D，橫軸表示在濺射工藝期間的開爾文溫度T[K]的倒數（1/T）。
在第一實施例中，經由濺射法在300°C或更低的溫度形成多個晶粒GR，從而抑制了作為多個晶粒GR的鋁擴散到非晶膜AM1中。當非晶膜AM1和非晶膜AM2結晶成鐵電膜FE1和鐵電膜FE2時，鋁用作晶核。因此，在非晶膜AM1的上表面附近，亦即在非晶膜AM1和非晶膜AM2之間的介面附近存在更多的晶核是優選的。亦即，當經由濺射法形成多個晶粒GR時，作為多個晶粒GR的鋁不過多地擴散到非晶膜AM1中是優選的。
從圖18的圖示中可以看出，隨著多個晶粒GR的形成溫度降低，多個晶粒GR的擴散長度D減小。根據該圖示，多個晶粒GR的形成溫度優選為1°C或更高且150°C或更低，更優選地100°C或更低，最優選地27°C（室溫）或更低。
經由如上所述在較低溫度下形成多個晶粒GR，可以在鐵電層FEL中進一步改良晶粒尺寸的均一性，並且可以容易地將晶體的取向對準為斜方的。
（第二實施例）
在下文中，將參考圖19描述根據第二實施例的半導體裝置。在下面的描述中，將主要描述與第一實施例的不同之處。圖19是與第一實施例的圖12相對應的製造過程的截面圖。
在第一實施例中，將鐵電膜FE1和鐵電膜FE2的雙層結構應用為鐵電層FEL。在第二實施例中，將鐵電膜FE1、鐵電膜FE2和鐵電膜FE3的三層結構應用為鐵電層FEL。
圖19圖示了與第一實施例的圖12類似的已經應用了經由微波等的用於結晶的熱處理之後的狀態。
首先，與參考第一實施例的圖8至圖10描述的製造過程的情況一樣，非晶膜AM1、多個晶粒GR和非晶膜AM2依次在區域MR和區域LR中的絕緣膜IF1上形成。
接下來，如圖19中所示，經由濺射法在非晶膜AM2上再次形成多個晶粒GR。然後，經由例如ALD法在多個晶粒GR上和非晶膜AM2上形成非晶膜AM3。構成非晶膜AM3的材料與非晶膜AM1和非晶膜AM2的材料相同。
在第二實施例中，非晶膜AM1的厚度約為2.5nm，非晶膜AM2的厚度約為5nm，並且非晶膜AM3的厚度約為2.5nm。亦即，第二實施例的非晶膜AM1和非晶膜AM3中的每個非晶膜的厚度小於第一實施例的非晶膜AM1的厚度5nm。
接下來，與參考第一實施例的圖11描述的製造過程的情況一樣，在非晶膜AM3上形成金屬膜MF1。
接下來，在其中在非晶膜AM3上形成金屬膜MF1的狀態下，執行熱處理以分別使非晶膜AM1至AM3結晶，從而形成斜方晶體的鐵電膜FE1至FE3。結果，形成了包括鐵電膜FE1至FE3和多個晶粒GR的鐵電層FEL。另外，與第一實施例一樣，可以經由RTA方法在600°C或更低的溫度執行該熱處理，但是在400°C或更低的溫度經由微波執行該熱處理是優選的。
如上所述，在第二實施例中，多個晶粒GR被形成在非晶膜AM1和非晶膜AM2之間以及非晶膜AM2和非晶膜AM3之間。因此，在第二實施例中的用作晶核的多個晶粒GR的數目大於第一實施例中的用作晶核的多個晶粒GR的數目。另外，由於非晶膜AM1和非晶膜AM3的厚度較小，所以非晶膜AM1和非晶膜AM3的晶粒尺寸容易根據多個晶粒GR的晶粒尺寸進行生長。因此，在第二實施例中，與第一實施例相比，可以進一步改良鐵電膜FE1至FE3的晶粒尺寸的均一性。
另外，參考圖3中的第二實施例的圖示，在鐵電層FEL中，在鐵電膜FE1和鐵電膜FE2之間的介面附近以及在鐵電膜FE2和電介質膜FE3之間的介面附近，作為多個晶粒GR的鋁（Al）的濃度峰值高。另外，在鐵電膜FE1的下表面附近、在鐵電膜FE2的中心部分附近以及在鐵電膜FE3的上表面附近，鋁（Al）的濃度峰值低或者不存在鋁（Al）的濃度峰值。
如上所述，在靠近鐵電膜FE1和鐵電膜FE2之間的第一介面的位置處以及在靠近鐵電膜FE2和鐵電膜FE3之間的第二介面的位置處的多個晶粒GR的濃度峰值高於在靠近鐵電膜FE1的下表面的位置處、在鐵電膜FE2的中心部分處以及在靠近鐵電膜FE3的上表面的位置處濃度峰值。因此，由於在鐵電膜FE1和鐵電膜FE2之間的第一介面附近以及鐵電膜FE2和鐵電膜FE3之間的第二介面附近存在多個晶粒GR，所以鐵電膜FE1至FE3中的每個鐵電膜具有高度均一的晶粒尺寸，並且容易形成為斜方晶體。
因此，當將鐵電層FEL應用於鐵電記憶體單元MC時，可以進一步抑制由於鐵電層FEL的極化反轉引起的閾值電壓的變化增加的問題，因此，可以進一步抑制鐵電記憶體單元MC的重寫耐久性的降低或保持率的降低。亦即，經由第二實施例的技術可以進一步改良半導體裝置的效能。
同樣在第二實施例中，當比較鐵電層FEL中的鉿的比例、第一元素（Zr等）的比例、構成多個晶粒GR的第二元素的比例時，如第一實施例中一樣，第二元素的比例小於鉿的比例和第一元素的比例。具體地，當鐵電層FEL中的鉿的比例、第一元素的比例和第二元素的比例之和為100％時，鉿的比例在30％至50％的範圍內，第一元素的比例在30％至50％的範圍內，並且第二元素的比例在0.5％至5.0％的範圍內。
另外，儘管在第二實施例中已經描述了具有鐵電膜FE1至FE3的三層結構的鐵電層FEL，但是還可以形成三層或更多層的多個鐵電膜並且形成他們之間的多個晶粒GR。在此種情況下，可以進一步改良鐵電層FEL中的晶粒尺寸的均一性。
（第三實施例）
在下文中，將參考圖20描述根據第三實施例的半導體裝置。在下面的描述中，將主要描述與第一實施例的不同之處。
儘管在第一實施例中作為一個實例已經描述了具有MFIS結構的鐵電記憶體單元MC，但是在第三實施例中，將描述被稱為MFMIS（金屬鐵電金屬絕緣體半導體）結構（其中將鐵電層FEL應用於電晶體結構）的記憶體單元來作為鐵電記憶體單元MC。
圖20是與第一實施例的圖12的步驟完成時的點對應的截面圖。
如圖20中所示，在根據第三實施例的鐵電記憶體單元MC中，在鐵電層FEL和絕緣膜IF1之間形成金屬膜MF2。可以在第一實施例的圖7的步驟和圖8的步驟之間形成金屬膜MF2。亦即，在圖7中，在區域MR中形成絕緣膜IF1之後，金屬膜MF2被形成在區域MR中的絕緣膜IF1上和區域LR中的閘極絕緣膜GF上。之後，經由與參考圖8描述的製造方法相同的方法，在區域MR和區域LR中的金屬膜MF2上形成非晶膜AM1。金屬膜MF2由與金屬膜MF1相同的材料製成，並且可以經由與金屬膜MF1相同的製造方法形成。
與金屬膜MF1一樣，當非晶膜AM1和非晶膜AM2結晶成鐵電膜FE1和鐵電膜FE2時，金屬膜MF2具有將鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的晶相定向為斜方的功能。因此，鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的取向不僅受到來自金屬膜MF1的應力的控制，而且還受到來自金屬膜MF2的應力的控制。因此，與第一實施例相比，在第三實施例中，用於控制鐵電膜FE1和鐵電膜FE2中的每個鐵電膜的晶相的應力更大，並且因此鐵電膜FE1和鐵電膜FE2中的每個鐵電膜皆可以更可靠地形成為斜方晶體。
另外，還可以將在第二實施例中揭示的技術應用於在第三實施例中揭示的技術。
（第四實施例）
在下文中，將參考圖21描述根據第四實施例的半導體裝置。在下面的描述中，將主要描述與第三實施例的不同之處。
儘管在第三實施例中作為一個實例已經描述了具有MFMIS結構（其中將鐵電層FEL應用於電晶體結構）的鐵電記憶體單元MC，但是在第四實施例中，經由在佈線層中形成鐵電層FEL，並且將在半導體襯底SB上形成的鐵電層FEL和MISFET 2Q彼此電連接來配置鐵電記憶體單元MC。
圖21僅圖示了其中形成鐵電記憶體單元MC的區域MR。如圖21中所示，MISFET 2Q被形成在半導體襯底SB上。例如，MISFET 2Q具有與第一實施例的MISFET 1Q相同的結構，並且經由與MISFET 1Q相同的製造方法來形成。
將要成為MISFET 2Q的汲極區域的擴散區域D2經由插塞PG連接到金屬膜MF2。在金屬膜MF2上形成鐵電層FEL，並且在鐵電層FEL上形成金屬膜MF1。
經由從將要成為MISFET 2Q的汲極區域的擴散區域D2提供的電壓來執行鐵電層FEL的極化反轉。亦即，MISFET 2Q構成鐵電記憶體單元MC的選擇電晶體。
由於像此種鐵電記憶體單元MC的鐵電層FEL不必形成在半導體襯底SB上，而是形成在佈線層中，所以可以減小半導體襯底SB的裝置面積。因此，根據第四實施例的鐵電記憶體單元MC在半導體晶片CHP的小型化上是有利的。
（第五實施例）
在下文中，將參考圖22和圖23描述根據第五實施例的半導體裝置。在下面的描述中，將主要描述與第一實施例的不同之處。圖22是根據第五實施例的鐵電記憶體單元MC的透視圖，並且圖23是沿圖22中的A-A線的截面圖，並且是製造過程中的截面圖。
儘管在第一實施例中作為一個實例已經描述了具有作為在半導體襯底SB上的平面電晶體的MFIS結構的鐵電記憶體單元MC，但是在第五實施例中將作為一個實例描述具有MFIS結構的鐵電記憶體單元MC應用於鰭式電晶體的情況。
圖22僅圖示了其中形成鐵電記憶體單元MC的區域MR，並且作為一個實例圖示了其中在鰭FA上形成兩個鐵電記憶體單元MC的情況。
在平面圖中，在半導體襯底SB上形成在X方向上延伸的鰭FA。儘管未圖示，但是形成多個此種鰭FA，並且多個鰭FA在Y方向上以相等的間隔佈置。X方向和Y方向是沿著半導體襯底SB的主表面的方向，並且X方向與Y方向正交。鰭FA在X方向上的長度大於鰭FA在Y方向上的長度。亦即，X方向是鰭FA的長側方向，Y方向是鰭FA的短側方向。鰭FA是半導體襯底SB的一部分，並且是從半導體襯底SB的上表面選擇性地突出的長方體突出部分（凸起部分）。
元件隔離部分STI被形成在多個鰭FA之間的半導體襯底SB中。元件隔離部分STI的上表面的位置低於鰭FA的上表面的位置。換句話說，鰭FA的一部分突出超過元件隔離部分STI，並且鰭FA的另一部分被定位使得在Y方向上夾在元件隔離部分STI之間。以此種方式，每個鰭FA的上部被元件隔離部分STI絕緣和分離。
突出超過元件隔離部分STI的鰭FA的部分主要是用於形成鐵電記憶體單元MC的有源區域。亦即，在半導體襯底SB中，由元件隔離部分STI分隔的區域是有源區域。
絕緣膜IF1被形成在鰭FA的上表面和側表面上，鐵電層FEL被形成在絕緣膜IF1和元件分離部分STI上，並且金屬膜MF1被形成在鐵電層FEL上。閘極電極G1經由金屬膜MF1、鐵電層FEL和絕緣膜IF1形成在鰭FA的上表面和側表面上，並且在Y方向上延伸。
p型阱PW1被形成在整個鰭FA和半導體襯底SB的一部分中。在鰭FA中，n型擴散區域D1被形成為鐵電記憶體單元MC的汲極區域和源極區域。夾在兩個擴散區域D1之間並且被閘極電極G1覆蓋的鰭FA構成鐵電記憶體單元MC的溝道區域。另外，經由與第一實施例的擴散區域D1基本相同的方法形成該等擴散區域D1。這裡，圖示了其中在X方向上彼此相鄰的兩個鐵電記憶體單元MC共用擴散區域D1的情況。
如上所述，在第五實施例中，經由使用鰭FA的上表面和側表面形成鐵電記憶體單元MC。因此，與根據第一實施例的平面電晶體的鐵電記憶體單元MC相比，可以在膜厚度方向上增加執行鐵電層FEL的極化反轉的面積。因此，當第五實施例的記憶體容量與第一實施例的記憶體容量大致相同時，可以減小半導體襯底SB中的鐵電記憶體單元MC的佔用面積。亦即，可以使半導體裝置小型化。
圖23圖示了根據第五實施例的多個晶粒GR的製造過程，其是與第一實施例中的圖9相對應的製造過程。
圖23中的箭頭表示經由離子注入法形成多個晶粒GR的狀態。由於在第五實施例中應用了鰭FA，因此難以經由濺射法在形成在鰭FA的側表面上的非晶膜AM1上形成多個晶粒GR。
因此，在第五實施例中，經由傾斜離子注入法將多個晶粒GR從沿著圖22中的Y方向（鐵電記憶體單元MC的閘極寬度方向）的方向引入到非晶膜AM1。例如，該離子注入以從相對於半導體襯底SB的上表面的垂直線傾斜角度θ的角度來執行。角度θ例如在15度或更多且45度或更少的範圍內。以此種方式，可以在形成在鰭FA的上表面和側表面上的非晶膜AM1上形成多個晶粒GR。注意，構成多個晶粒GR的第二元素、多個晶粒GR的濃度等與第一實施例中的那些相同。
由於隨後的製造過程與第一實施例中的製造過程基本相同，因此將省略其描述。
另外，還可以將在第二實施例和第三實施例中揭示的技術應用於在第五實施例中揭示的技術。
在上文中，基於實施例具體描述了由本申請的發明人做出的發明。然而，很顯然本發明不限於前述實施例，並且可以在本發明的範圍內進行各種修改。
1Q:MISFET 2Q:MISFET AM1:非晶膜 AM2:非晶膜 AM3:非晶膜 CHP:半導體晶片 C1:鐵電記憶體電路 C2:CPU電路 C3:RAM電路 C4:類比電路 C5:I/O電路 D1:擴散區域 D2:擴散區域 EX1:延伸區域 EX2:延伸區域 FA:鰭 FE1:鐵電膜 FE2:鐵電膜 FE3:鐵電膜 FE4:鐵電膜 FEL:鐵電層 FG:導電膜 G1:閘極電極 G2:閘極電極 GF:閘極絕緣膜 GR:晶粒 IF1:絕緣膜 IL1:層間絕緣膜 LR:區域 MC:鐵電記憶體單元 MF1:金屬膜 MF2:金屬膜 MR:區域 PG:插塞 PW1:阱區 PW2:阱區 RP1:抗蝕劑圖案 RP2:抗蝕劑圖案 SB:半導體襯底 SI:矽化物層 STI:元件隔離部分 SW:側壁間隔件
圖1是與根據第一實施例的半導體裝置對應的半導體晶片的平面佈局圖；
圖2是根據第一實施例的半導體裝置的截面圖；
圖3是經由由本申請的發明人進行的實驗獲得的圖示；
圖4是圖示在“寫入”、“擦除”和“讀取”時，所選擇的記憶體單元的每個部分的電壓施加狀況的一個實例的表；
圖5是圖示根據第一實施例的半導體裝置的製造過程的截面圖；
圖6是接著圖5的半導體裝置的製造過程的截面圖；
圖7是接著圖6的半導體裝置的製造過程的截面圖；
圖8是接著圖7的半導體裝置的製造過程的截面圖；
圖9是接著圖8的半導體裝置的製造過程的截面圖；
圖10是接著圖9的半導體裝置的製造過程的截面圖；
圖11是接著圖10的半導體裝置的製造過程的截面圖；
圖12是接著圖11的半導體裝置的製造過程的截面圖；
圖13是接著圖12的半導體裝置的製造過程的截面圖；
圖14是接著圖13的半導體裝置的製造過程的截面圖；
圖15是接著圖14的半導體裝置的製造過程的截面圖；
圖16是接著圖15的半導體裝置的製造過程的截面圖；
圖17是接著圖16的半導體裝置的製造過程的截面圖；
圖18是經由由本申請的發明人進行的實驗獲得的圖示；
圖19是圖示根據第二實施例的半導體裝置的製造過程的截面圖；
圖20是圖示根據第三實施例的半導體裝置的製造過程的截面圖；
圖21是圖示根據第四實施例的半導體裝置的截面圖；
圖22是圖示根據第五實施例的半導體裝置的透視圖；
圖23是圖示根據第五實施例的半導體裝置的製造過程的截面圖；以及
圖24是圖示根據所研究的實例的半導體裝置的製造過程的截面圖。
AM1:非晶膜
AM2:非晶膜
FE1:鐵電膜
FE2:鐵電膜
FEL:鐵電層
GF:閘極絕緣膜
GR:晶粒
IF1:絕緣膜
MF1:金屬膜
MR:區域
LR:區域
PW1:阱區
PW2:阱區
SB:半導體襯底
STI:元件隔離部分

Claims (17)

  1. 一種半導體裝置，包含： 半導體襯底； 鐵電層，形成於該半導體襯底上，並包含第一鐵電膜以及形成於該第一鐵電膜上之第二鐵電膜；以及， 閘極電極，形成於該鐵電層上； 該第一鐵電膜及該第二鐵電膜分別含有鉿、氧及第一元素； 該鐵電層，在該第一鐵電膜與該第二鐵電膜之間更包含多個晶粒，其含有與鉿、氧和該第一元素中的任何一種不同之第二元素； 該第二鐵電膜接在該多個晶粒及該第一鐵電膜之上表面。
  2. 如請求項1所述之半導體裝置，其中， 該多個晶粒，在該第一鐵電膜與該第二鐵電膜之間形成為彼此分離。
  3. 如請求項2所述之半導體裝置，其中， 該第一鐵電膜及該第二鐵電膜分別為斜方晶體。
  4. 如請求項1所述之半導體裝置，其中， 該多個晶粒的濃度峰值，在靠近該第一鐵電膜與該第二鐵電膜之第一介面之位置處，大於靠近該第一鐵電膜之下表面之位置處以及靠近該第二鐵電膜之上表面之位置處。
  5. 如請求項1所述之半導體裝置，其中， 在該鐵電層內，當鉿之比例、該第一元素之比例及該第二元素之比例之合計為100％時，鉿之比例在30％～50％之範圍內，該第一元素之比例在30％～50％之範圍內，該第二元素之比例在0.5％～5.0％之範圍內。
  6. 如請求項1所述之半導體裝置，其中， 該鐵電層，更包含形成於該第二鐵電膜上之第三鐵電膜； 該第三鐵電膜含有鉿、氧及該第一元素； 更在該第二鐵電膜與該第三鐵電膜之間形成該多個晶粒； 該多個晶粒的濃度峰值，在靠近該第一鐵電膜與該第二鐵電膜之第一介面之位置處以及靠近該第二鐵電膜與該第三鐵電膜之第二介面之位置處，大於靠近該第一鐵電膜之下表面之位置處、靠近該第二鐵電膜之中央部之位置處，以及靠近該第三鐵電膜之上表面之位置處。
  7. 如請求項1所述之半導體裝置，其中， 該第一元素為鋯、矽、鍺、釔、鑭、鐿中的任何一種； 該多個晶粒，分別為鋁、碳、氮、氟、鈦，或它們與鉿、氧或該第一元素結合之化合物。
  8. 如請求項1所述之半導體裝置，其中， 該鐵電層構成可電重寫鐵電記憶體單元的一部分。
  9. 如請求項8所述之半導體裝置，其中， 該鐵電記憶體單元形成於該半導體襯底上； 該半導體襯底具有突出部分，其為該半導體襯底的一部分，並且選擇性地從該半導體襯底的上表面突出； 該鐵電層形成於該突出部分的上表面上及側表面上。
  10. 一種半導體裝置，包含： 半導體襯底； 選擇電晶體，形成於該半導體襯底上； 層間絕緣膜，形成為覆蓋該選擇電晶體；以及， 鐵電層，形成於該層間絕緣膜上，並包含第一鐵電膜以及形成於該第一鐵電膜上之第二鐵電膜； 於該半導體襯底形成該選擇電晶體之源極區域及汲極區域； 於該層間絕緣膜形成使該汲極區域與該鐵電層電連接之插塞； 該第一鐵電膜及該第二鐵電膜分別含有鉿、氧及第一元素； 該鐵電層，在該第一鐵電膜與該第二鐵電膜之間更包含多個晶粒，其含有與鉿、氧和該第一元素中的任何一種不同之第二元素； 該第二鐵電膜接在該多個晶粒及該第一鐵電膜之上表面。
  11. 如請求項10所述之半導體裝置，其中， 該多個晶粒，在該第一鐵電膜與該第二鐵電膜之間形成為彼此分離。
  12. 如請求項11所述之半導體裝置，其中， 該第一鐵電膜及該第二鐵電膜分別為斜方晶體。
  13. 如請求項10所述之半導體裝置，其中， 該多個晶粒的濃度峰值，在靠近該第一鐵電膜與該第二鐵電膜之第一介面之位置處，大於靠近該第一鐵電膜之下表面之位置處以及靠近該第二鐵電膜之上表面之位置處。
  14. 如請求項10所述之半導體裝置，其中， 在該鐵電層內，當鉿之比例、該第一元素之比例及該第二元素之比例之合計為100％時，鉿之比例在30％～50％之範圍內，該第一元素之比例在30％～50％之範圍內，該第二元素之比例在0.5％～5.0％之範圍內。
  15. 如請求項10所述之半導體裝置，其中， 該鐵電層，更包含形成於該第二鐵電膜上之第三鐵電膜； 該第三鐵電膜含有鉿、氧及該第一元素； 更在該第二鐵電膜與該第三鐵電膜之間形成該多個晶粒； 該多個晶粒的濃度峰值，在靠近該第一鐵電膜與該第二鐵電膜之第一介面之位置處以及靠近該第二鐵電膜與該第三鐵電膜之第二介面之位置處，大於靠近該第一鐵電膜之下表面之位置處、靠近該第二鐵電膜之中央部之位置處，以及靠近該第三鐵電膜之上表面之位置處。
  16. 如請求項10所述之半導體裝置，其中， 該第一元素為鋯、矽、鍺、釔、鑭、鐿中的任何一種； 該多個晶粒，分別為鋁、碳、氮、氟、鈦，或它們與鉿、氧或該第一元素結合之化合物。
  17. 如請求項10所述之半導體裝置，其中， 該鐵電層構成可電重寫鐵電記憶體單元的一部分。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
DE102019104255B4 (de) * 2018-08-29 2023-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
US11282945B2 (en) 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Negative-capacitance field effect transistor
JP7292140B2 (ja) * 2019-07-25 2023-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11195938B2 (en) * 2019-07-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device performance by fluorine treatment
KR20210111625A (ko) * 2020-03-03 2021-09-13 삼성전자주식회사 강유전 박막 구조체 및 이를 포함하는 전자 소자
DE102020132373A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Ferroelektrische speichervorrichtung und deren ausbildungsverfahren
US11640974B2 (en) * 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US20220102558A1 (en) 2020-09-30 2022-03-31 Renesas Electronics Corporation Semiconductor device
US20220367493A1 (en) 2021-05-12 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Interface film to mitigate size effect of memory device
KR20220164334A (ko) * 2021-06-04 2022-12-13 삼성전자주식회사 박막 구조체, 이를 포함하는 반도체 소자 및 반도체 소자를 포함하는 반도체 장치
KR20220169503A (ko) * 2021-06-18 2022-12-28 삼성전자주식회사 반도체 소자
US20230068904A1 (en) * 2021-08-25 2023-03-02 Samsung Electronics Co., Ltd. Electronic device including ferroelectric thin film structure
JP2023044480A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体装置およびその製造方法
US11646376B2 (en) 2021-09-20 2023-05-09 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN117098401A (zh) * 2022-05-09 2023-11-21 华为技术有限公司 铁电存储器及其形成方法、电子设备

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170938A (ja) * 2000-04-28 2002-06-14 Sharp Corp 半導体装置およびその製造方法
JP4825373B2 (ja) * 2001-08-14 2011-11-30 ローム株式会社 強誘電体薄膜の製造方法およびこれを用いた強誘電体メモリの製造方法
JP4808966B2 (ja) 2002-09-19 2011-11-02 シャープ株式会社 抵抗変化機能体並びにそれを備えたメモリおよび電子機器
JP4955907B2 (ja) * 2003-02-26 2012-06-20 シャープ株式会社 メモリ素子
CN100399600C (zh) * 2004-04-08 2008-07-02 电子科技大学 一种制备纳米晶材料的快速循环晶化装置和方法
JP4775849B2 (ja) * 2006-01-13 2011-09-21 富士通セミコンダクター株式会社 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法
JP5040231B2 (ja) * 2006-09-21 2012-10-03 富士通セミコンダクター株式会社 半導体装置の製造方法
US20080203485A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Strained metal gate structure for cmos devices with improved channel mobility and methods of forming the same
JP2009170511A (ja) 2008-01-11 2009-07-30 Toshiba Corp 半導体素子及び半導体装置
JP2009212448A (ja) * 2008-03-06 2009-09-17 Toshiba Corp 半導体記憶装置およびその製造方法
US8304823B2 (en) 2008-04-21 2012-11-06 Namlab Ggmbh Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
JP5458761B2 (ja) * 2009-09-14 2014-04-02 株式会社リコー 画像形成装置、印刷システム、印刷方法、プログラム、記録媒体
WO2012061266A2 (en) * 2010-11-01 2012-05-10 The Board Of Trustees Of The University Of Illinois Method of forming an array of nanostructures
WO2013177326A1 (en) * 2012-05-25 2013-11-28 Advanced Technology Materials, Inc. Silicon precursors for low temperature ald of silicon-based thin-films
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
JP2014053568A (ja) 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US9053802B2 (en) * 2013-06-04 2015-06-09 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
JP6121819B2 (ja) * 2013-07-04 2017-04-26 株式会社東芝 半導体装置および誘電体膜
JP6067524B2 (ja) * 2013-09-25 2017-01-25 株式会社東芝 半導体装置および誘電体膜
US20150179657A1 (en) * 2013-12-24 2015-06-25 Kabushiki Kaisha Toshiba Semiconductor storage device
US9269785B2 (en) * 2014-01-27 2016-02-23 Globalfoundries Inc. Semiconductor device with ferroelectric hafnium oxide and method for forming semiconductor device
US10242989B2 (en) * 2014-05-20 2019-03-26 Micron Technology, Inc. Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods
TW201637172A (zh) 2015-04-14 2016-10-16 國立交通大學 記憶體結構
WO2017027744A1 (en) 2015-08-11 2017-02-16 James Lin Integrated circuit including ferroelectric memory cells and methods for manufacturing
JP6446563B2 (ja) * 2015-09-30 2018-12-26 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10153155B2 (en) * 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN106684090B (zh) * 2017-01-26 2018-10-02 合肥兆芯电子有限公司 三维非易失性存储器结构及其制造方法
KR20180097378A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US10923501B2 (en) * 2017-02-23 2021-02-16 SK Hynix Inc. Ferroelectric memory device and method of manufacturing the same
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10600808B2 (en) * 2017-09-05 2020-03-24 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
CN108441830B (zh) * 2018-03-01 2020-01-10 大连理工大学 一种采用反应磁控溅射制备二氧化铪基铁电薄膜的方法
TWI815891B (zh) * 2018-06-21 2023-09-21 美商應用材料股份有限公司 薄膜及沉積薄膜的方法
US10790149B2 (en) * 2018-07-26 2020-09-29 Tokyo Electron Limited Method of forming crystallographically stabilized ferroelectric hafnium zirconium based films for semiconductor devices
US11349008B2 (en) * 2018-09-27 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor having a multilayer ferroelectric structure or a ferroelectric layer with a gradient doping profile

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