JP2008211162A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。
【解決手段】電荷蓄積層を構成する窒化シリコン膜９２０に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極５００からの正孔注入を高効率で行うために、メモリセルのゲート電極５００を、不純物濃度が異なる複数のポリシリコン膜の積層構造、例えば低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜で構成する。
【選択図】図１５

Description

本発明は、半導体記憶装置およびその製造技術に関し、特に、キャリア注入方式として、ゲート電極からの正孔注入と半導体基板からのホットエレクトロン注入とを用いる不揮発性メモリを有する半導体記憶装置に適用して有効な技術に関するものである。

現在、半導体素子を集積したＬＳＩは、様々なシステムの制御に用いられており、社会を支えるインフラストラクチャとなってきている。今日のＬＳＩの動作は、プログラムに従って演算処理を行うことを基本としているため、多くの場合、プログラムを格納できることが必須の条件となっており、そのための半導体素子として、ＬＳＩに組み込まれた半導体メモリの一つである不揮発性メモリが極めて重要になってきている。ＬＳＩを様々な応用に用いるには、プログラムを組みかえることで対応させることが求められるため、書き換えが可能で、かつＬＳＩの電源を切っても記憶情報が残る不揮発性メモリは、無くてはならないものと言える。

代表的な不揮発性メモリとして、いわゆるフローティングゲート型メモリや、絶縁膜を電荷蓄積層に用いたメモリが知られている。特に、絶縁膜を積層し、それらの界面や膜中のトラップ等に電荷を蓄積する後者のメモリは、フローティングゲート型メモリのように新たな導電層を形成する必要がないので、ＣＭＯＳ−ＬＳＩプロセスと整合性よくメモリを形成できることが知られている。電荷蓄積層となる絶縁膜としては、電荷の保持特性と書き換え特性とを両立できることから、窒化シリコン膜と酸化シリコン膜とを積層させたものが広く用いられている。このような積層絶縁膜を備えた不揮発性メモリは、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型メモリと通称されている。

ＭＯＮＯＳ型メモリの代表例として、メモリトランジスタと選択トランジスタとを直列に接続した２トランジスタセルがある。メモリトランジスタは、チャネルとゲート電極間にバイアスすることで発生するＦ−Ｎ(Fowler-Nordheim)トンネル電流および直接トンネル電流を用い、チャネル全面で電荷の注入・放出を行わせるようになっている。

しかし、上記のＭＯＮＯＳ型メモリは、電荷の注入・放出を行いながら、十分な電荷保持特性を持つことが要求されるので、これが種々の問題を引き起こす原因となっている。例えば、実用に際しては、電荷保持特性を十分に確保するために積層絶縁膜を厚くすると、書き込み・消去が困難になるので、書き込み・消去の時間が実用範囲を超えてしまう。

これに対し、電荷を放出する代わりに、異なる符号を持った２種類の電荷（電子と正孔）を、ホットキャリアを用いて注入することにより、記憶情報の書き換えを行なう方式が特許文献１（米国特許第６２１５１４８号）などで提案されている。これは、ホットキャリア注入を行うことにより、厚い絶縁膜であっても電荷の注入を効率的に行えるようにするものである。この方式によれば、局所的に電子と正孔を交互に注入することができるため、プレーナ型ＭＯＳトランジスタのチャネル方向の端部、すなわちソースおよびドレインの端部に、それぞれ別の電荷注入状態を作り、電荷情報として読み出すことが可能となる。

上記のホットキャリア注入方式を採用したＭＯＮＯＳ型メモリは、基本的にはＭＯＳトランジスタのデバイス構造を採用し、ゲート絶縁膜を通常の酸化シリコン膜から、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層絶縁膜に置き換えたものである。また、メモリアレイの構成法としては、ソース、ドレインを厚い素子分離酸化膜下に形成することや、ソース、ドレインをゲート電極の延在方向にライン状に形成して配線として用いることなども考えられている。いずれのメモリアレイにおいても、１つのメモリセルに着目すると、多くの場合、基本的なメモリセル動作は同様であり、以下に説明するものとなっている。

上記ＭＯＮＯＳ型メモリの平面配置と断面構造を図１、図２に示す。図中の符号１００はシリコン基板、２００、３００はソース、ドレインを構成する拡散層、９１０および９４０は酸化シリコン膜、９２０は窒化シリコン膜、５００はドープドポリシリコン膜からなるゲート電極である。

上記ＭＯＮＯＳ型メモリの書き込み動作、消去動作および読み出し動作を図３、図４、図５、図６により説明する。

書き込み時には、図３に示すように、ゲート電極５００（ワード線ＷＬ）に１５Ｖ、拡散層２００（ＢＬ１）を０Ｖ、拡散層３００（ＢＬ２）を５Ｖとする。チャネルの電界によって加速された電子がホットキャリア状態となり、拡散層３００（ＢＬ２）端部の電荷蓄積部に注入される。このホットキャリアの生成法として、アバランシェ現象を用いることや、基板バイアス加速を用いることが知られている。

消去時には、図４に示すように、ゲート電極５００（ワード線ＷＬ）に−６Ｖ、拡散層２００（ＢＬ１）に０Ｖ、拡散層３００（ＢＬ２）に６Ｖを与える。拡散層３００（ＢＬ２）端部でバンド間トンネル現象により正孔を発生させ、拡散層（ＢＬ２）−基板間バイアスで加速することにより、電荷蓄積部に正孔を注入する。

読み出し時には、図５に示すように、ゲート電極５００（ワード線ＷＬ）に３Ｖ、拡散層２００（ＢＬ１）に１Ｖ、拡散層３００（ＢＬ２）に０Ｖを与えることにより、図に示した矢印方向に流れるチャネル電流量を蓄積電荷情報として読み出す。すなわち、拡散層３００（ＢＬ２）端部に電子が注入されているときには閾値が高く、チャネル電流は流れない。他方、正孔が注入されているときには閾値が低く、多くのチャネル電流が流れる。

上記ＭＯＮＯＳ型メモリの場合、閾値は、読み出し時にソース側となる拡散層の端部に注入された電荷に強く影響され、ドレイン側となる拡散層端部の電荷状態には、それほど強く依存しない。そのため、上述した拡散層２００と拡散層３００とを入れ替えて用いることにより、１個のメモリセルを２ビットとして用いることもできる。拡散層２００（ＢＬ１）に電子を、拡散層３００（ＢＬ２）に正孔をそれぞれ注入し、拡散層２００（ＢＬ１）を読み出しているときの様子を図６に示す。ここでは、拡散層２００（ＢＬ１）に正孔（白丸で示す）が、拡散層３００（ＢＬ２）に電子（黒丸で示す）がそれぞれ蓄積される様子が示されている。

特許文献２（米国特許第５９６９３８３号）および特許文献３（米国特許第６４７７０８４号）には、ＭＯＮＯＳ型メモリの他の例として、スプリットゲート構造と呼ばれるメモリセルが開示されている。このメモリセルは、基本的にはｎチャネル型ＭＯＳトランジスタをベースとした２個のＭＯＳトランジスタ（選択トランジスタおよびメモリトランジスタ）が、選択トランジスタの脇にメモリトランジスタを縦積みにした状態で連結されている。このメモリセルを等価回路で示したのが図９である。また、図７および図８は、図９に示す回路に対応するメモリセルの平面図および断面図である。図中の符号２１０、３１０はｎ⁻拡散層、９００は酸化シリコン膜からなるゲート絶縁膜、５００は選択ゲート、５５０はメモリゲート、９６０は酸化シリコン膜からなるサイドウォールスペーサである。

ここではまず、メモリセルの動作方法について説明し、その製造方法などについては、実施の形態を用いて詳述する。また、このメモリセルを用いたメモリアレイの回路構成を図１０に示す。選択トランジスタとメモリトランジスタのそれぞれのゲート電極（選択ゲート５００、メモリゲート５５０）がＳＧＬ、ＭＧＬで示すワード線を構成し、選択トランジスタの拡散層３００がビット線ＢＬを構成し、メモリトランジスタの拡散層２００がソース線ＳＬを構成している。

上記メモリセルの代表的な書き込み・消去動作を図１１および図１２に示す。メモリゲート５５０のゲート絶縁膜９５０は、窒化シリコン膜を２層の酸化シリコン膜で挟み込んだＭＯＮＯＳ構造になっている。選択ゲート５００のゲート絶縁膜９００は、酸化シリコン膜で構成される。拡散層２００、３００は、それぞれ選択ゲート５００とメモリゲート５５０をマスクにした不純物のイオン注入によって形成される。このメモリセルの基本的な動作として、（１）書き込み、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作も代表的なものを用いて説明するが、様々な異なる動作が考えられている。ここでは、２つのｎチャネル型ＭＯＳトランジスタ（選択トランジスタおよびメモリトランジスタ）で構成されたメモリセルについて述べるが、２つのｐチャネル型ＭＯＳトランジスタで構成されたメモリセルであっても、原理的には同様に説明できる。

（１）書き込み動作を図１１に示す。メモリゲート５５０側の拡散層２００に正電位を与え、選択ゲート５００側の拡散層３００にシリコン基板１００と同じ接地電位を与える。メモリゲート５５０にシリコン基板１００に対して高いゲートオーバードライブ電圧を加えることにより、メモリゲート５５０下のチャネルをオン状態にする。ここで、選択ゲート５００の電位を閾値よりも０．１Ｖ〜０．２Ｖ程度高い値とすることにより、オン状態にする。このとき、２つのゲート電極（５００、５５０）の境界付近に最も強い電界が生じるため、多くのホットエレクトロンが発生してメモリゲート５５０側のゲート絶縁膜９５０に注入される。インパクトイオン化によるキャリアの発生の様子を符号８００で示した。また、電子を白丸、正孔をハッチングを付した丸でそれぞれ示した。この現象は、ソースサイドインジェクション(Source side injection：ＳＳＩ）として知られているものである。

この方式によるホットエレクトロン注入の特徴として、電界が選択ゲート５００とメモリゲート５５０の境界付近に集中するため、メモリゲート５５０の選択ゲート５００側端部に集中的に注入が行なわれることである。また、フローティングゲート型メモリでは、電荷保持層が導電膜により構成されているが、絶縁膜型メモリでは、絶縁膜中に蓄積されることになるため、極めて狭い領域に電子が保持されることになる。

（２）消去動作を図１２に示す。メモリゲート５５０に負電位を与えると共に、メモリゲート５５０側の拡散層２００に正電位を与え、拡散層２００の端部のメモリゲート５５０と拡散層２００とがオーバーラップした領域で強反転が生じるようにすることで、バンド間トンネル現象を引き起こし、ホットホール８１０を生成させる。このメモリセルにおいては、発生した正孔がチャネル方向へ加速され、メモリゲート５５０のバイアスにより引かれてゲート絶縁膜９５０中に注入されることで消去動作が行なわれる。また、発生した正孔が２次的な電子−正孔対８２０を発生する様子を図に示す。これらのキャリアもゲート絶縁膜９５０中に注入される。すなわち、電子の電荷により上昇していたメモリゲート５５０の閾値を、注入された正孔の電荷によって引き下げる。

（３）電荷保持時、電荷はゲート絶縁膜９５０中に注入されたキャリアの電荷として保持される。ゲート絶縁膜９５０中でのキャリアの移動は極めて少なく、かつ遅いため、電極に電圧がかけられていなくても、良好に保持される。

（４）読み出し時、選択ゲート５００側の拡散層３００に正電位を与え、選択ゲート５００に正電位を与えることにより、選択ゲート５００下のチャネルをオン状態にする。ここで、書き込み・消去状態により与えられるメモリゲート５５０の閾値差を判別できる適当なメモリゲート電位（すなわち、書き込み状態の閾値と消去状態の閾値の中間電位）を与えることで、保持していた電荷情報を電流として読み出す。

前述したように、ホットキャリアを用いたキャリア注入は、シリコン基板と電荷蓄積層である窒化シリコン膜との間にある絶縁膜が厚くても、注入を効率よく行えるという特徴がある。これは、ホットキャリアのエネルギーが、シリコンバンド上から測った絶縁膜のバリアポテンシャルの大きさに匹敵する程度のエネルギーを持つためである。しかし、高エネルギー状態のキャリアを基板側から絶縁膜を介して注入することは、基板のチャネルと絶縁膜との界面に多数の欠陥を作り、読み出し時にそこにキャリアがトラップされることによって、閾値の劣化やばらつきといった読み出し時の不良が引き起こされる。

特に、チャネル直上のゲート絶縁膜９００である酸化シリコン膜のシリコンに対するバンドオフセットが、電子に対してよりも正孔に対して高いことから、ホットホール注入はホットエレクトロン注入よりも高エネルギーの正孔が必要となる。そのため、ホットホール注入を採用した場合、チャネルと絶縁膜との界面に与えるダメージは、ホットエレクトロン注入を採用した場合よりも深刻になる。

また、ソースサイドインジェクション（ＳＳＩ）やバンド間トンネルホットホール注入（ＢＴＢＴＨＨ注入）といったホットキャリア注入方式は、キャリアの注入が局所的に行なわれることから、電荷蓄積層（窒化シリコン膜）中に注入されたキャリアが時間と共に拡散して行き、閾値の変動や電荷保持特性の劣化を引き起こすことが知られている。

これらの問題は、ホットキャリアを用いて基板から正孔を注入することによって、チャネル界面が劣化するために引き起こされる。また、高電界位置から局所的に注入されるために引き起こされると見ることができる。そのため、基板から正孔の注入を行う場合は、十分な電荷保持特性を保証する膜厚を確保しながら、ホットキャリアを用いずに非局所的に正孔を注入できるようにすることが課題となる。

上記課題を解決する方法として、ホットキャリアを用いずに正孔を注入することが、Ｈ．Ｌｕｅ等による非特許文献１に示されている。酸化シリコン膜をバリア層として用いる従来の積層ゲート絶縁膜構造では、窒化シリコン膜とシリコン基板との間に形成された酸化シリコン膜が厚いために、チャネルから正孔をトンネル注入させることができなかった。そこで、非特許文献１では、この酸化シリコン膜に代えて、極薄の酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の積層膜を形成し、電界をかけたときに基板側から正孔がトンネルし易い状態を作っている。

しかし、基板側は、読み出し時にチャネルとして用いる必要があるため、チャネル特性を維持し、ディスターブによる閾値の変化を抑えるためには、酸化シリコン膜を厚く形成する必要がある。また、正孔の注入時には、このバリア膜を通して電荷移動をさせるため、チャネル界面を正孔が通過することになる。これにより、界面特性の劣化はやはり避けることができないものとなる。さらに、極薄の酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜は、書き込み・消去動作中にキャリアが窒化シリコン膜にトラップされると考えられ、そのキャリアのデトラップによる閾値の変動が避けられない。

界面を劣化させることのない非局所的な正孔注入方式として、ゲート電極からの非局所的な正孔注入が考えられる。しかし、酸化シリコンとシリコンとのバレンスバンドオフセットは４．７ｅＶと高いため、ゲート電極下の絶縁膜が厚い酸化シリコン膜である場合、ゲート電極からの正孔注入は困難である。

そこで、特許文献４（特開２００４−３０３９１８号公報）で言及されているように、ゲート絶縁膜の構成を基板側から酸化シリコン膜、窒化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜の順番で積層する構造を採用し、ゲート電極に正の電圧をかけてゲート電極側から正孔を注入する方式が提案されている。

このメモリセルの断面図を図１６に示す。符号２００はソース、３００はドレイン、９１０は酸化シリコン膜、９２０は窒化シリコン膜、９３０は酸窒化シリコン膜、５００はゲート電極である。電荷蓄積層は窒化シリコン膜９２０である。書き込み時には、基板から電子をホットエレクトロン注入し、消去時には、ゲート電極から正孔を注入する。この方式によれば、ゲート電極５００側の絶縁膜を酸化シリコンよりもバンドギャップが小さく、正孔に対する障壁の低い酸窒化シリコン（ＳｉＯＮ）で構成することにより、消去時に小さな電界で正孔をＦＮ(Fowler-Nordheim)トンネルさせることが可能となる。

なお、図１５に示すように、一般的にゲート電極５００と酸窒化シリコン膜９３０との界面に１ｎｍ程度の薄い酸化シリコン膜９４０を挟み、ゲート電極５００を構成する多結晶シリコン膜と酸窒化シリコン膜９３０との界面状態を良好にすることが考えられる。この場合、１ｎｍ程度の薄い酸化シリコン膜９４０は、ゲート電極５００から正孔が直接トンネルできるため、正孔注入時の透過率を決める主因とはならない。正孔の注入効率を決める主因となるのは、酸窒化シリコン膜９３０の膜厚および正孔に対するバンドオフセットである。
米国特許第６２１５１４８号 米国特許第５９６９３８３号 米国特許第６４７７０８４号 特開２００４−３０３９１８号公報 ２００４年インターナショナル・リライアビリティ・フィジックス・シンポジウム・プロシーディング(2004 International Reliability Symposium Proc.)、p.527-530.

前記特許文献４に見るとおり、非局所的な正孔注入方式で、かつチャネル界面の劣化を抑制しようと考えたとき、ゲート電極からの正孔注入が有効であることが分かる。

しかし、上記文献の場合、ゲート電極からの正孔注入は、ゲート電極に正電圧を印加した状態でホットキャリアでない正孔を注入する方式であるため、ゲート電極側からの正孔注入時に基板から電子も注入されることとなる。特に、ゲート電極と電荷蓄積層との間にある絶縁膜の膜厚が厚いか、もしくはその絶縁膜の正孔に対するバリア障壁が高い場合には、正孔の注入量よりも基板からの電子注入量が勝ってしまい、正孔の注入が困難となる。また、当然のことながら、ホットキャリアを用いない正孔注入は、ホットキャリアを使うそれに比べて注入効率が悪く、書き換え速度が遅くなる。

これらの問題点を解決し、ゲート電極からの正孔注入を高い効率で実現するためには、ゲート電極と電荷蓄積層との間にある絶縁膜を薄くするか、ゲート電極中の正孔にとっての障壁に当たるバレンスバンドオフセットを低くする必要がある。ところが、ゲート電極と電荷蓄積層との間にある絶縁膜のバンドオフセットの低下および薄膜化は、いづれも窒化シリコン膜中にトラップされている電子および正孔の保持特性を悪化させてしまう。

本発明の目的は、十分な電荷保持特性を確保できるゲート電極下の絶縁膜の厚さおよびバンドオフセットを保ちながら、ゲート電極からの非局所的な正孔注入を高効率で行うことができる不揮発性半導体記憶装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

（１）本願の一発明である半導体記憶装置は、半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、前記ゲート絶縁膜は、電荷保持層を構成する第１絶縁膜、前記第１絶縁膜と前記半導体基板との間に形成された第２絶縁膜および前記第１絶縁膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔と、前記半導体基板から前記第２絶縁膜を通じて前記電荷保持層に注入される電子とを情報記憶用の保持電荷として用いる不揮発性メモリを備えた半導体記憶装置であって、前記ゲート電極は、前記ゲート絶縁膜と接触するように形成された第１シリコン層と、前記第１シリコン層を介して前記ゲート絶縁膜と離間するように形成され、かつ前記第１シリコン層よりも高濃度の不純物がドープされた第２シリコン層とを含んで構成されている。

（２）本願の一発明である半導体記憶装置は、半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、前記ゲート絶縁膜は、電荷保持層を構成する第１絶縁膜、前記第１絶縁膜と前記半導体基板との間に形成された第２絶縁膜および前記第１絶縁膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔と、前記半導体基板から前記第２絶縁膜を通じて前記電荷保持層に注入される電子とを情報記憶用の保持電荷として用いる不揮発性メモリを備えた半導体記憶装置であって、前記ゲート電極は、III-Ｖ族の化合物半導体膜からなる。

（３）本願の一発明である半導体記憶装置の製造方法は、半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、前記ゲート絶縁膜は、電荷保持層を構成する第１絶縁膜、前記第１絶縁膜と前記半導体基板との間に形成された第２絶縁膜および前記第１絶縁膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔と、前記半導体基板から前記第２絶縁膜を通じて前記電荷保持層に注入される電子とを情報記憶用の保持電荷として用いる不揮発性メモリを備えた半導体記憶装置の製造方法であって、前記ゲート電極と前記第３絶縁膜との界面に準位を形成し、前記ゲート電極に正の電圧を印加したときに、前記ゲート電極中の正孔から見た前記第３絶縁膜の前記正孔に対するバリアポテンシャル障壁を、前記第３絶縁膜と第１シリコン層とを接合したときに生じるバレンスバンドオフセットよりも小さくする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

十分な電荷保持特性を確保できるゲート電極下の絶縁膜の厚さおよびバンドオフセットを保ちながら、ゲート電極からの非局所的な正孔注入を高効率で行うことができる不揮発性半導体記憶装置を実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

また、図面は模式的なものであり、厚みと平面寸法との関係や、各層の厚みの比率などは、以下の説明を参酌して判断すべきものである。

また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧等を実施の形態のように特定するものではない。

（実施の形態１）
本発明の特徴であるゲート電極側からの高効率正孔注入については、基板に垂直な方向での１次元的なバンド構造によって理解することができる。そこで、まず通常のＭＯＳトランジスタと同じデバイス構造を有するメモリセルを代表的な例として説明する。その後、電子注入法の検討を行い、高速動作に適したメモリセル構造に適用した場合について説明する。これらのメモリセル構造は、メモリの用途に応じて最適な構造を選択することができる。

図１３〜図１５、図１７を用いて本実施の形態のメモリセルの製造工程を説明する。これらの図は、前記図１に示した平面レイアウトのＡ−Ａ断面に対応するものであり、ここでは、いわゆる０．１３μｍ世代相当のプロセス技術を用いて説明する。

図１３に示すように、ｐ型シリコン基板１００の主面に公知の浅溝素子分離（ＳＴＩ：Shallow Trench Isolation)プロセスを用いて素子分離領域９９０を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、基板表面に１０^１７atom／ｃｍ^３の不純物濃度を持ったｐ型ウエル領域（図示せず）を形成する。

次に、図１４に示すように、基板表面を熱酸化して膜厚４ｎｍの酸化シリコン膜９１０を形成した後、ＣＶＤ(chemical vapor deposition)法を用いて酸化シリコン膜９１０の上部に膜厚６ｎｍの窒化シリコン膜９２０および膜厚５ｎｍの酸窒化シリコン膜９３０を順次堆積する。ＣＶＤ法による窒化シリコン膜９２０の堆積には、ＳｉＨ_２Ｃｌ_２＋ＮＨ_３を原料ガスとして用いる。続いて、この原料ガスに酸化剤（Ｎ_２Ｏ）を添加し、ＮＨ_３の流量を制限することにより、酸窒化シリコン膜９３０を形成する。酸窒化シリコン膜９３０は、窒化シリコン膜９２０よりもバンドギャップが大きいという特徴がある。ここでは、酸窒化シリコン膜９３０中の酸素と窒素の組成比を１：１にした。

次に、酸窒化シリコン膜９３０上に膜厚１ｎｍ程度の薄い酸化シリコン膜９４０を形成する。このような極めて薄い酸化シリコン膜９４０は、酸窒化シリコン膜９３０の表面をＩＳＳＧ(In-Situ Steam Generation)酸化することによって形成することができる。酸窒化シリコン膜９３０の膜厚は、酸化シリコン膜９４０による膜厚の減少を考慮して決定する。ここまでの工程により、ゲート絶縁膜を構成する４層の絶縁膜が得られる。

次に、図１５に示すように、酸化シリコン膜９４０の上部にＣＶＤ法でドープドポリシリコン膜を堆積した後、このドープドポリシリコン膜と４層の絶縁膜とをドライエッチングすることによって、ゲート電極５００およびゲート絶縁膜を形成する。本実施の形態のメモリセルは、ゲート電極５００からの正孔注入を高効率で行うために、ゲート電極５００を構成するドープドポリシリコン膜を、不純物濃度が異なる複数のポリシリコン膜の積層構造とする。具体的には、低不純物濃度のｎ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜、低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜、あるいはノンドープポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜などとする。このような積層構造のゲート電極５００を形成する方法については、後に詳述する。

次に、基板の表面にヒ素をイオン注入した後、基板を熱処理してヒ素を活性化することにより、メモリセルのソース、ドレインとなる拡散層２００、３００を形成する。ここでのヒ素の注入エネルギーは４０ｋｅＶ、ドーズ量は２×１０^１５atom／ｃｍ^２とする。また、熱処理条件は、９５０℃、６０秒とする。

次に、図１７に示すように、基板上に堆積した厚い層間絶縁膜５１０に接続孔５２０を形成した後、層間絶縁膜５１０上に配線６２０、６３０を形成することにより、接続孔５２０を通じて配線６２０と拡散層２００、および配線６３０と拡散層３００とをそれぞれ電気的に接続する。その後、配線６２０、６３０の上層に上部配線を形成するが、その説明は省略する。なお、ここでは層間絶縁膜５１０上に配線６２０、６３０を形成したが、拡散層２００、３００をゲート電極５００の延在方向にライン状に形成し、配線として利用することもできる。また、チャネル方向に隣り合ったメモリセル間で拡散層２００、３００の一方を共用することもできる。

図１８（ｂ）は、上記した４層の絶縁膜（酸化シリコン膜９１０、窒化シリコン膜９２０、酸窒化シリコン膜９３０、酸化シリコン膜９４０）で構成されたゲート絶縁膜のバンド構造を示している。同図（ａ）は、従来のＭＯＮＯＳ型メモリで使用されている３層の絶縁膜（酸化シリコン膜９１０、窒化シリコン膜９２０、酸化シリコン膜９４０）で構成されたゲート絶縁膜のバンド構造を示している。いずれのゲート絶縁膜も、窒化シリコン膜９２０の電荷トラップが主たる電荷蓄積層となっている。

上記３層の絶縁膜で構成されたゲート絶縁膜の場合、酸化シリコン膜９１０、９４０と窒化シリコン膜９２０は、電子および正孔に対するバンドオフセット１０、２０がそれぞれ１．１ｅＶ、２．９ｅＶと言われている（応用物理第７０巻、第９号、２００１年、ｐ．１０５０）。これに対し、本実施の形態のゲート絶縁膜の場合、酸窒化シリコン膜９３０は、電荷蓄積層（窒化シリコン膜９２０）に対し、電子１１および正孔２１がそれぞれ０．５ｅＶ、０．８ｅＶのオフセット障壁を持っている。

本実施の形態のメモリセルにおいて、ゲート絶縁膜を酸化シリコン膜９１０、窒化シリコン膜９２０、酸窒化シリコン膜９３０および極薄の酸化シリコン膜９４０の４層構造とした理由は、酸窒化シリコン膜９３０が、酸化シリコン膜に比べてゲート電極５００中の正孔に対するオフセット障壁が低く、従来のＭＯＮＯＳ型メモリと比べてゲート電極５００からの正孔注入が容易になるためである。もちろん、従来のＭＯＮＯＳ型メモリに上記した４層構造のゲート絶縁膜を適用しても同様の効果を得ることができる。

メモリセルの書き込み・消去は、電荷蓄積層を構成する窒化シリコン膜９２０に電子および正孔を注入してトータルの電荷量を変えることにより行う。なお、書き込みおよび消去の呼び方は方式に依るものであり、メモリセルの基本的動作には依らない。そこで、ここでは電子および正孔の注入法として説明する。

電子の注入は、基板で発生したホットエレクトロンを窒化シリコン膜９２０へ引き込むことにより行う。既知のホットエレクトロン注入を用いるならば、例えばソースに０Ｖ、ドレインに５Ｖ、ゲート電極５００に１０Ｖといった電圧を与え、ソースとドレインの電流経路に急俊な電界勾配を設け、そこで発生したホットキャリアをゲート電極５００側に引き込んで窒化シリコン膜９２０に注入する。以後の実施の形態では、特に断りの無い限り、電子注入は、基板からのホットエレクトロン注入とする。

一方、ゲート電極５００から窒化シリコン膜９２０に正孔を注入する際は、ゲート電極５００に正電位（例えば１０Ｖ）を与え、ゲート電極５００で発生した正孔をＦ−Ｎ(Fowler-Nordheim)トンネルによって酸窒化シリコン膜９３０を透過させる（図１９）。正孔の注入時、ソース、ドレインの電圧は、基板ホットエレクトロンを発生させないような電圧、例えばソース、ドレイン共に０Ｖにしておく必要がある。なお、図１９の実線は、本実施の形態のメモリセルのバンド図であり、点線は、従来の単層ポリシリコンゲートを有するメモリセルのバンド図である。この図１９に関する説明は後に詳述する。また、酸窒化シリコン膜９３０上の酸化シリコン膜９４０は、主としてゲート電極５００を構成するポリシリコン膜との界面状態を良好にするものであるが、その膜厚が１ｎｍ程度と極めて薄いため、正孔は直接トンネル現象によって酸化シリコン膜９４０を透過する。そのため、酸化シリコン膜９４０は、注入時の正孔透過を決める主因とはならない。

注入時の正孔透過を決める主因となるのは、酸窒化シリコン膜９３０である。酸窒化シリコン膜９３０は、酸化シリコン膜に比べてバンドギャップが小さいので、その分、正孔の注入効率が高い。また、酸窒化シリコン膜９３０の膜厚を薄くすればするほど、正孔の注入効率が高くなる。しかし、前述した通り、酸窒化シリコン膜９３０の薄膜化、および電荷蓄積層から見た酸窒化シリコン膜９３０のバンドオフセットの低下は、電荷保持特性を悪化させる。他方、酸窒化シリコン膜９３０の厚膜化およびバンドオフセットの向上は、ゲート電極５００からの正孔注入効率が悪化したり、基板からの電子注入量の方が主な注入キャリアとなってしまうので、正孔を蓄積することができなくなる。

前述したように、本実施の形態では、ゲート電極５００を低不純物濃度のｎ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜との２層膜、低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜との２層膜、またはノンドープポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜との２層膜などで構成し、ゲート電極５００から高い効率で正孔を注入する。

図１９の実線は、ゲート電極５００から正孔を注入する際、ゲート電極５００に正の電圧を印加したときのゲート絶縁膜のバンド図である。符号１０１０は、低不純物濃度のｎ型ポリシリコン膜、低不純物濃度のｐ型ポリシリコン膜またはノンドープポリシリコン膜を示し、符号１０２０は、高不純物濃度のｐ^＋型ポリシリコン膜を示している。一方、破線は、ゲート電極を不純物濃度が均一なｐ型ポリシリコン単層膜で構成した場合のバンド図である。

図に示すように、ゲート電極５００を２層のポリシリコン膜（１０１０、１０２０）で構成することにより、正孔の注入時にゲート電極５００に正電圧を印加した際、ポリシリコン膜（低不純物濃度のｎ型ポリシリコン膜、低不純物濃度のｐ型ポリシリコン膜またはノンドープポリシリコン膜）１０１０を良好に空乏化させることができる。これは、ｐｎ接合を考えたときに、不純物濃度の低い方の空乏層が長く、不純物濃度の高い方の空乏層が短くなることと同じ原理である。このように、ゲート絶縁膜との界面付近のポリシリコン膜を空乏化させることにより、この界面付近に量子準位を形成することができる。

図２０は、上記界面付近を拡大したバンド図であり、図中の量子準位（ＱＬ）は、界面にできる三角井戸の基底状態を示している。すなわち、正孔は、この基底状態のエネルギー分だけエネルギー的に持ち上がっており、その分だけ酸窒化シリコン膜９３０および酸化シリコン膜９４０の高さが低く見えるので、ゲート電極をポリシリコン単層膜で構成した場合に比べて高い効率で正孔を注入することができる。ポリシリコン膜１０１０の膜厚およびゲート電圧にも依るが、ポリシリコン膜１０１０が５ｎｍ以下で、ゲート電圧が８〜１３Ｖ程度の状況下では、この空乏化による量子準位（ＱＬ）の形成によって、ゲート電極５００中の正孔のエネルギーは、０．５〜０．８ｅＶ程度持ち上がる。

不純物濃度が低いｎ型またはｐ型のポリシリコン膜１０１０は、理想的には、不純物濃度が低ければ低いほど良い。これとは逆に、高不純物濃度のｐ^＋型ポリシリコン膜１０２０は、不純物濃度が高ければ高いほど、ポリシリコン膜１０１０に効率的に電圧をかけられるので、正孔の注入効率が高くなる。ポリシリコン膜１０１０の不純物濃度は、１０^１７atom／ｃｍ^３以下であることが望ましく、ポリシリコン膜１０２０の不純物濃度は、１０^１９atom／ｃｍ^３以上であることが望ましい。

図２１は、上記のような量子準位（ＱＬ）の形成も取り入れ、図２２に示すバンド図のように、ゲート電極５００に正電圧を加えた際にゲート電極５００から流れる正孔トンネル電流をシミュレーションした結果を示すグラフである。図２２のポリシリコン膜１１２０は、膜厚２ｎｍのノンドープシリコン膜であり、ポリシリコン膜１１１０は、５×１０^２０atom／ｃｍ^３以上の不純物濃度を有するｐ^＋型ポリシリコン膜である。酸窒化シリコン膜１１３０は、シリコンとのバレンスバンドオフセットを２．８ｅＶ、比誘電率を６．１、膜厚を６ｎｍと仮定している。符号１１４０はｐ型シリコン基板、ＦＬ（Ｓ）はシリコン基板のフェルミ準位、ＦＬ（Ｇ）はゲート電極のフェルミ準位をそれぞれ示している。図２１の曲線Ａは、この場合の計算結果を示している。

一方、図２１の曲線Ｂは、図２３に示すような高不純物濃度のｐ^＋型ポリシリコン単層膜（１１１０）をゲート電極に用いた場合における同様の計算結果を示している。トンネル電流のシミュレーションには、数値計算技術としてよく知られるTransfer-Matrix法（例えばHIROSHI MIZUTA, et al., IEEE TRANSACTION ON ELECTRON DEVICES, VOL 35, NO.11, NOVEMBER 1988）を用いた。

上記のシミュレーション結果から分かるように、曲線Ａと曲線Ｂとを比べると、２層ポリシリコン構造のゲート電極を採用した場合（曲線Ａ）は、２Ｖ程度の低電圧印加時でも、正孔トンネル電流が約１０倍向上しており、ゲート電圧を高くするにつれて、約１０００倍程度までのトンネル電流向上効果が得られる。これは、正孔注入時間が１／１０〜１／１０００程度まで縮小できることを意味している。この量子準位による高効率正孔注入の効果が明確に得られる膜厚は、本シミュレーションによる見積もりを行った結果、６ｎｍ以下であった。

また、ゲート電極５００の空乏化は、キャリア保持特性を向上させる効果もある。図２４は、電荷保持時における４層構造のゲート絶縁膜のバンド図を示している。実線で示したのが上記２層ポリシリコン構造のゲート電極を用いた場合であり、点線で示したのがｐ型ポリシリコン単層構造のゲート電極を用いた場合である。ゲート電極が空乏化していないｐ型ポリシリコン単層構造と比べて、２層ポリシリコン構造の場合は、空乏化の効果により、トラップ電荷（ＴＣ）の作り出す電界が空乏層にも掛かるようになるので、酸窒化シリコン膜９３０と酸化シリコン膜９４０とに掛かる電界が小さくなり、電子が抜け難くなる。すなわち、電荷保持特性が向上する。また、正孔を保持しているときにも、これと同様のことが言える。

次に、２層ポリシリコン構造を有するゲート電極５００の製造方法を図２５〜図２８を用いて説明する。この製法は、作り易いと考えられる製法の一例であり、本発明を限定するためのものではない。

まず、前述した図１３および図１４に示す方法で基板上に酸化シリコン膜９１０、窒化シリコン膜９２０、酸窒化シリコン膜９３０および酸化シリコン膜９４０を形成した後、図２５に示すように、酸化シリコン膜９４０上にＣＶＤ法で膜厚６ｎｍのノンドープまたは低不純物濃度のアモルファスシリコン膜１２１０を堆積する。このアモルファスシリコン膜１２１０は、後の工程で図１９のポリシリコン膜１０１０となる。

次に、図２６に示すように、２０％の酸素を含む４００℃〜４５０℃のガス雰囲気中で約５分間の熱酸化処理を行い、アモルファスシリコン膜１２１０の表面に膜厚１ｎｍ程度の薄い酸化シリコン膜１２２０を形成する。この薄い酸化シリコン膜１２２０は、ホウ素の拡散を防ぐバリア層の役割と、ゲート電極５５０と酸化シリコン膜９４０との界面にポリシリコンの粒塊を作り出すことによって、正孔注入時に電界集中を引き起こす役割を持つ。これについては、また後述する。

次に、図２７に示すように、酸化シリコン膜１２２０上にＣＶＤ法で膜厚６ｎｍのノンドープまたは低不純物濃度のアモルファスシリコン膜を堆積した後、約９００℃の窒素雰囲気中、約３０分間のアニールを行って、このアモルファスシリコン膜を多結晶化することにより、ポリシリコン膜１２３０を得る。また、このアニールを行うと、酸化シリコン膜１２２０の一部がアモルファスシリコン膜１２１０と酸化シリコン膜９４０との界面に回り込み、この界面にポリシリコンの粒塊（図示せず）が形成される。

次に、フッ酸による洗浄を行った後、図２８に示すように、ポリシリコン膜１２３０上にＣＶＤ法で低不純物濃度のｐ型ポリシリコン膜１２４０を堆積し、続いてｐ型ポリシリコン膜１２４０中の不純物（ホウ素）を活性化するためのアニールを行う。ｐ型ポリシリコン膜１２４０の膜厚は、２００ｎｍ程度とする。

上記の活性化アニールを行うと、ｐ型ポリシリコン膜１２４０中のホウ素が拡散するが、ｐ型ポリシリコン膜１２４０と下層のアモルファスシリコン膜１２１０との間には、薄い酸化シリコン膜１２２０が介在しているので、ｐ型ポリシリコン膜１２４０中のホウ素は、アモルファスシリコン膜１２１０中に殆ど拡散しない。なお、レーザーアニール法を用いて上記の活性化アニールを行うと、ホウ素の拡散距離をより正確に制御することができる。この場合は、アモルファスシリコン膜１２１０の表面に酸化シリコン膜１２２０を形成する工程を省略することもできる。

図示は省略するが、その後、ｐ型ポリシリコン膜１２４０、ポリシリコン膜１２３０、酸化シリコン膜１２２０、アモルファスシリコン膜１２１０および下層の積層絶縁膜（酸化シリコン膜９４０、酸窒化シリコン膜９３０、窒化シリコン膜９２０、酸化シリコン膜９１０）をドライエッチングすることにより、不純物濃度の異なる複数層のポリシリコン膜からなるゲート電極５００が得られる。ポリシリコン膜の間に介在する酸化シリコン膜１２２０の膜厚は、極めて薄く（１ｎｍ程度）、正孔が直接トンネルすることができるので、ゲート電極５００から正孔を注入する際の障害になることは殆どない。

なお、上記の工程に代えて、酸化シリコン膜９４０上に高不純物濃度のｎ型アモルファスシリコン膜を堆積し、続いて、このｎ型アモルファスシリコン膜上にｐ型ポリシリコン膜１２４０を堆積した後、ｐ型ポリシリコン膜１２４０中のホウ素を活性化するためのアニールを行ってもよい。この場合は、ｐ型ポリシリコン膜１２４０中のホウ素の一部が下層のｎ型アモルファスシリコン膜に拡散し、ｎ型アモルファスシリコン膜中の不純物（リン）を中和するので、ノンドープまたは低不純物濃度のポリシリコン膜とｐ型ポリシリコン膜１２４０とからなる２層構造のゲート電極５００が得られる。

また、上記酸化シリコン膜１２２０に代えて、膜厚１ｎｍ程度の窒化シリコン膜を使用してもよい。この窒化シリコン膜は、約７００℃のアンモニア雰囲気中でアモルファスシリコン膜１２１０を熱処理することによって形成することができる。この場合は、アモルファスシリコン膜１２１０と酸化シリコン膜９４０との界面にポリシリコンの粒塊が形成されないので、この粒塊が正孔注入時に電界集中を起こす効果は得られない。しかし、窒化シリコン膜は、酸化シリコン膜に比べてゲート電極中の正孔に対するポテンシャルバリア障壁が低いため、正孔が直接トンネルし易くなり、より高い効率で正孔を注入することができる。

また、上記酸化シリコン膜１２２０に代えて、ホウ素が拡散し難い性質を持った金属薄膜を使用してもよい。代表的な金属薄膜材料としてＴｉＮを挙げることができるが、これに限定されるものではなく、他のプロセスとの整合性を考慮した上で最適な材料を選択すればよい。

上記したゲート電極５００の製造方法は、新規な材料の導入がないため、既存の半導体製造プロセスとの整合性が高い利点がある。また、本実施の形態のメモリセルは、正孔の注入に際してホットホールを利用しないので、ゲート電極５００の下の絶縁膜を劣化させることがないという利点がある。さらに、ゲート電極材料が従来と同じポリシリコンであるため、その下の絶縁膜との接合面に不要な欠陥を作ることがなく、安定した動作が得られるという利点もある。

本実施の形態のメモリセルは、量子準位形成による正孔に対する障壁低下の効果が０．５〜０．８ｅＶ程度であり、後述する実施の形態のメモリセルに比べると若干小さい。しかし、上で説明した例は基底状態のみを考慮した場合であり、例えばゲート電極５００に印加する電圧を上げてさらに上の準位まで形成されるような動作をさせた場合は、その準位分の障壁低下効果が得られるので、より高効率の正孔注入が可能となる。

（実施の形態２）
ゲート電極からの高効率正孔注入を実現するためには、ポリシリコンゲート中の正孔から見たゲート下の絶縁膜のポテンシャル障壁を下げればよいことは、前記実施の形態１から明らかである。本実施の形態では、ゲート電極中の正孔から見たポテンシャル障壁の高さを量子準位の形成によって下げるのではなく、ワイドギャップの半導体材料をゲート電極に用いることで実現する。

図２９は、メモリセルのゲート電極を炭化シリコン（ＳｉＣ）膜で構成し、所定のゲート電圧を印加したときのゲート電極近傍のバンド図を示している。図中のゲート電極部に示した実線ＣＢ（ＳｉＣ）はＳｉＣのコンダクションバンド、ＶＢ（ＳｉＣ）はＳｉＣのバレンスバンドをそれぞれ示している。また、点線ＣＢ（Ｓｉ）はシリコンのコンダクションバンド、ＶＢ（Ｓｉ）はシリコンのバレンスバンドをそれぞれ示している。

IEEE Electron Device Letters, Vol. 18, No.12, December 1997（Anant.K等）に記載されているように、酸化シリコンとＳｉＣのバンドオフセットは４Ｈ−ＳｉＣで、バレンスバンドオフセットが３．０５ｅＶ、６Ｈ−ＳｉＣでバレンスバンドオフセットが３．２ｅＶである。これは、シリコンと酸化シリコンとのバレンスバンドオフセットが４．７ｅＶ程度であることを考えると、ゲート電極の正孔から見た酸化シリコン膜の障壁が、ゲート電極にシリコンを用いたときと比較して約１．５〜１．６ｅＶ下がっていることになる。これは、前記実施の形態１の量子準位（ＱＬ）形成による障壁低下の効果に比べて大きく、従ってゲート電極中の正孔が酸化シリコン膜９４０および酸窒化シリコン膜９３０をトンネルする確率は、前記実施の形態１で示した２層構造のゲート電極よりも高くなるので、より高効率の正孔注入が可能となる。

ゲート電極に用いるワイドギャップの半導体材料として、上記ＳｉＣの他、ＡｌＮ、ＩｎＮ、ＧａＮ、ＩｎＧａＮ、ＧａＡｓ、ＡｌＧａＡｓ、ＺｎＯなど、III-Ｖ族の化合物半導体を用いることができる。

（実施の形態３）
ゲート電極からの高効率正孔注入は、ゲート電極上でホットホールを生成することによっても実現可能である。これも前記実施の形態１、２と同じくゲート電極中の正孔から見た絶縁膜の障壁を下げていると言える。

本実施の形態では、図３０のバンド図に示すように、ゲート電極をｎ型ポリシリコン膜と高不純物濃度のｎ^＋型（またはｐ^＋型）ポリシリコン膜との２層膜で構成し、アバランシェホットホールを発生させる。同図は、ゲート電圧印加直後におけるゲート電極近傍のバンド図である。また、同図にはアバランシェホットホール（Ｈａ）が生成する様子も示してある。

アバランシェホットホールを生成するためには、同図に示すような深い空乏化によってキャリアを加速させる必要があり、そのためには、ゲート絶縁膜に近い側のｎ型ポリシリコン膜の不純物濃度を１０^１８atom／ｃｍ^３よりも低くする必要がある。ｎ型ポリシリコン膜の不純物濃度が１０^１８atom／ｃｍ^３よりも高い場合には、ゲート電圧印加直後に電子のバレンスバンドからコンダクションバンドへのZener Tunnel（バンド間トンネル）現象が起こり、これによってバレンスバンド上に生成した正孔が反転層を形成してしまうため、アバランシェホットホールに必要な深い空乏化を引き起こすことが出来なくなる。また、ｎ型ポリシリコン膜の上部のｎ^＋型（またはｐ^＋型）ポリシリコン膜の不純物濃度は、できるだけ高い方が深い空乏化を起こすことができるため、１０^１９atom／ｃｍ^３以上の不純物濃度であることが望ましい。

なお、上記ｎ型ポリシリコン膜は、アバランシェホットホールの発生に必要なキャリアの加速距離を考慮してその膜厚を設定する必要がある。膜厚が大きければキャリアの加速距離も伸びるので高効率の正孔注入が期待できるが、その分ゲート電圧に印加する電圧も大きくなる。また、読み出し時に印加する電圧も同様に増加する。従って、ｎ型ポリシリコン膜の厚さは、使用するメモリに印加可能なゲート電圧を考慮して設定する必要がある。上記した本実施の形態のゲート電極は、前記実施の形態１で示した方法によって製造することができる。

本実施の形態のメモリセルは、ホットホールを利用したキャリア注入方式を採用するため、他の実施の形態のメモリセルよりも高い効率でゲート電極から正孔を注入することができる。また、ホットホールを利用することによって、酸化シリコン膜９４０や酸窒化シリコン膜９３０の劣化が生じ易くなるが、基板からのホットホール注入ではないため、チャネル界面を傷めることはなく、読み出し特性などのトランジスタ特性を劣化させることはない。

ホットホールを利用することによる絶縁膜の劣化を抑制するには、ゲート電極とゲート絶縁膜との界面にＮＯアニールを施すことが有効である。また、ゲート電極とゲート絶縁膜との界面をプラズマ窒化した後、窒素雰囲気中でアニールするのも効果的である。なお、ゲート電極の下層のゲート絶縁膜を前記実施の形態１で説明した４層構造とすることにより、窒化シリコン膜９２０中に蓄積されたキャリアが作り出す電界がゲート電極の一部（ｎ型ポリシリコン膜）にも良く掛かるため、前記実施の形態１で述べた理由と同じ理由により、キャリア保持特性が向上する。

（実施の形態４）
本実施の形態のメモリセルは、ゲート電極とその直下の酸化シリコン膜９４０との界面に準位を作り出し、この準位を介して酸化シリコン膜９４０をトンネルすることにより、高効率の正孔注入を実現する。

図３１は、本実施の形態のメモリセルにおけるゲート電圧印加時のバンド図である。ゲート電極と酸化シリコン膜９４０との界面に準位を作ることにより、正孔（Ｈ）がその準位にトラップされ、ゲート電極の空乏化時にポリシリコン膜（ゲート電極）のバレンスバンドの底に正孔（Ｈ）が落ち込むことなく、酸化シリコン膜９４０をトンネルしていく。この場合も、ゲート電極中の正孔から見て絶縁膜の障壁を下げていると言える。

ゲート電極と酸化シリコン膜９４０との界面に準位を作るには、酸化シリコン膜９４０の表面を薄く熱窒化またはプラズマ窒化して窒化シリコンのトラップ準位を形成する。あるいは、プラズマ照射によってゲート電極と酸化シリコン膜９４０との界面にダメージを与えて準位を形成するなどの方法もある。さらに、上記界面にフッ素をイオン注入したり、酸化シリコン膜９４０にトラップを作る金属薄膜を挿入することによって、準位を作ることも考えられる。本実施の形態のメモリセルは、その製法が単純で、製造し易いという特徴がある。

（実施の形態５）
前記実施の形態１〜４のメモリセルは、基板とゲート電極との間のゲート絶縁膜を基板側から酸化シリコン膜９１０／窒化シリコン膜９２０／酸窒化シリコン膜９３０／薄い酸化シリコン膜９４０の４層膜で構成している。他方、ゲート絶縁膜を基板側から（１）酸化シリコン膜／窒化シリコン膜／酸窒化シリコン膜の３層構造、または（２）酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層膜で構成した場合でも、ゲート電極からの高効率正孔注入を実現できる。

上記（１）の３層膜を採用した場合は、前記実施の形態１〜４の４層膜を採用した場合に比べて、酸化シリコン膜９４０がない分、より高効率の正孔注入が可能となる。また、酸窒化シリコンよりも酸化シリコンのほうがバンドギャップが大きいため、（２）の３層膜を採用した場合は、前記実施の形態１〜４の４層膜を採用した場合に比べて、窒化シリコン膜中に蓄積されたキャリアの保持特性が向上する。

（実施の形態６）
前記実施の形態１〜５では、ＭＯＮＯＳ型メモリについて説明したが、電荷蓄積層をポリシリコン膜で構成した、いわゆるフローティングゲート型メモリにおいても、前記実施の形態１〜４のいずれかのゲート電極構造を適用することにより、ゲート電極からフローティングゲートへの高効率正孔注入を実現できる。

電荷蓄積層をポリシリコン膜で構成したメモリセルは、ポリシリコン膜を挟む基板側の絶縁膜およびゲート電極側の絶縁膜の欠陥に敏感となる。これは、ポリシリコン膜が導電膜であることから、例えば図３２に示すように、ゲート絶縁膜９０１の所定部位に欠陥（Ｄ）が生じた場合、ポリシリコン膜（電荷蓄積層）に蓄積された電荷（Ｃ）は、容易に欠陥部位へ到達できるので、そこから電荷（Ｃ）がリークしてしまうためである。他方、窒化シリコン膜のような非導電性で、かつ離散トラップ性を有する膜の場合、電荷（Ｃ）が欠陥部位へ到達するためには、離散トラップ中のサイトを渡り歩くエネルギーが必要となるので、容易にリークすることはない。

従って、電荷蓄積層をポリシリコン膜で構成する場合は、ポリシリコン膜を挟む基板側の絶縁膜およびゲート電極側の絶縁膜を厚くしなければならず、それに伴って正孔注入および電子注入に必要となるゲート電圧も増大するが、電荷蓄積層を窒化シリコン膜で構成し、ホットキャリアによる局所注入を行ったときに起こるような、電荷蓄積層の一部に電荷が局在する問題を回避することができる。

（実施の形態７）
前記実施の形態１〜６では、ゲート電極から正孔を注入するメモリセルについて説明したが、ゲート電極に負の電圧を印加し、ゲート電極から電子を注入するメモリセルにおいても、同様に高効率注入を実現することができる。

この方式を採用した場合は、ゲート電極から電子も正孔も注入することができるため、チャネル界面を全く劣化させることなく、書き込み・消去動作を行うことができ、読み出し時におけるトランジスタ特性の劣化を防ぐことができる。

（実施の形態８）
本発明は、図７〜図９で説明したようなスプリットゲート構造を有するＭＯＮＯＳ型メモリに適用することも可能である。すなわち、図７〜図９に示すスプリットゲート構造を有するＭＯＮＯＳ型メモリのメモリゲート５５０に、前記実施の形態１〜４のいずれかのゲート電極構造を適用することにより、メモリゲート５５０から電荷蓄積層に高い効率で正孔を注入することが可能となる。また、メモリゲート５５０のゲート絶縁膜９５０を前記実施の形態１のゲート絶縁膜と同じ４層膜で構成することにより、正孔の注入効率をさらに高くすることが可能となる。

図３３は、本実施の形態のメモリセルを示す平面図、図３４は、図３３のＡ−Ａ線断面図である。本発明のメモリセルにおけるキャリア注入方式は、ゲート電極からの正孔注入と基板からのホットエレクトロン注入なので、まずメモリセルの動作において、消去動作が前述のものと置き換わることになる。すなわち、消去時には、例えばメモリゲート５５０に正電位１０Ｖを与え、拡散層（ソース）２００、拡散層（ドレイン）３００、選択ゲート５００およびシリコン基板１００にそれぞれ０Ｖを与える。正孔は、メモリゲート５５０から電荷蓄積層（窒化シリコン膜９２０）に注入される。ここで、前記実施の形態１〜４で示した本発明のゲート電極構造をメモリゲート５５０に適用することにより、正孔の高効率注入が可能となる。書き込みおよび読み出しにおいては、前述と同様の動作を行うことができる。消去時に高効率の正孔注入が可能となるので、閾値を低くするができる。そのため、選択トランジスタによってメモリセルの選択を行う本実施の形態のメモリセルは、メモリゲート５５０を０Ｖで読み出すことができるので、動作時の低電圧化と高速化を実現できる。また、書き込み時と消去時以外にはメモリゲート５５０にバイアスが掛からないので、電荷保持にとって有効である。

次に、図３５〜図４４を用いて本実施の形態のメモリセルの製造方法を説明する。図３５〜図４４のそれぞれは、左側が図３３のＡ−Ａ線方向に沿った断面図であり、右側が図３３のＢ−Ｂ線方向に沿った断面図である。また、ここでは、いわゆる０．１３μｍ世代相当のプロセス技術を用いて説明する。

まず、図３５に示すように、ｐ型シリコン基板の主面に公知の浅溝素子分離（ＳＴＩ：Shallow Trench Isolation)プロセスを用いて素子分離領域１５０を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、基板表面にｐ型ウエル領域（図示せず）を形成する。次に、基板表面を熱酸化して膜厚２．５ｎｍの酸化シリコン膜からなるゲート絶縁膜９００を形成した後、ゲート絶縁膜９００上にＣＶＤ法を用いて膜厚２００ｎｍ程度のポリシリコン膜を堆積し、続いてこのポリシリコン膜をドライエッチングすることにより、選択ゲート５００を形成する。なお、選択ゲート５００の下のゲート絶縁膜９００は極めて薄いので、以下の図（図３６〜図４４）では図示しない。

次に、図３６に示すように、基板上にゲート絶縁膜９５０を形成する。このゲート絶縁膜９５０は、前記実施の形態１で説明した酸化シリコン膜９１０、窒化シリコン膜９２０、酸窒化シリコン膜９３０および酸化シリコン膜９４０の４層膜からなり、その製造方法も、前記実施の形態１で説明した製法と同じである。

次に、図３７に示すように、ゲート絶縁膜９５０上にＣＶＤ法で膜厚７０ｎｍのｐ型ポリシリコン膜５５０ｐを堆積した後、図３８に示すように、ｐ型ポリシリコン膜５５０ｐを異方性エッチングすることにより、選択ゲート５００の側壁にスペーサ状のメモリゲート５５０を形成する。ここで、ｐ型ポリシリコン膜５５０ｐは、前記実施の形態１で説明したような、低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜との２層膜で構成されている。また、メモリゲート５５０は、上記ｐ型ポリシリコン膜５５０ｐに代えて、前記実施の形態２〜４で説明したようなゲート電極材料を用いて形成することもできる。

次に、図３９に示すように、フォトレジスト膜７００をマスクにしたドライエッチングで選択ゲート５００の一方の側壁のメモリゲート５５０を除去し、他方の側壁のみにメモリゲート５５０を残す。

次に、図４０に示すように、ゲート絶縁膜９５０をドライエッチングし、選択ゲート５００の一方の側壁およびメモリゲート５５０の下部にゲート絶縁膜９５０を残す。続いて、基板の表面にヒ素をイオン注入した後、基板を熱処理してヒ素を活性化することにより、ｎ⁻拡散層２１０、３１０を形成する。ここでのヒ素の注入エネルギーは１０ｋｅＶ、ドーズ量は１×１０^１５atom／ｃｍ^−２とする。ｎ⁻拡散層２１０、３１０は、メモリセルをＬＤＤ(Lightly doped drain)構造にするために形成する。

次に、図４１に示すように、基板上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜９６１を堆積した後、図４２に示すように、酸化シリコン膜９６１を異方性エッチングすることにより、選択ゲート５００の側壁およびメモリゲートの側壁にサイドウォールスペーサ９６０を形成する。続いて、基板の表面にヒ素をイオン注入した後、基板を熱処理してヒ素を活性化することにより、メモリセルのソース、ドレインとなる拡散層２００、３００を形成する。ここでのヒ素の注入エネルギーは４０ｋｅＶ、ドーズ量は２×１０^１５atom／ｃｍ^２とする。また、熱処理条件は、９５０℃、６０秒とする。

次に、図４３に示すように、公知のサリサイドプロセスにより、選択ゲート５００、メモリゲート５５０、拡散層２００、３００のそれぞれの表面にシリサイド層５０１を形成する。シリサイド層５０１は、例えばＣｏシリサイドからなる。

次に、図４４に示すように、基板上に厚い層間絶縁膜５１０を堆積した後、公知の配線プロセスにより、層間絶縁膜５１０上に配線６００を形成する。以上の工程により、ゲート電極側から高い効率で正孔を注入することができるスプリットゲート構造のＭＯＮＯＳ型メモリが完成する。

なお、上記の説明では、メモリゲート５５０を選択ゲート５００に対して自己整合で形成したが、図４５に示すように、選択ゲート５００の上部を覆うように導電膜を堆積した後、フォトレジスト膜をマスクにしてこの導電膜をドライエッチングすることにより、メモリゲート５５０を形成することもできる。メモリゲート５５０を構成する導電膜は、前記実施の形態１〜４で説明したようなゲート電極材料で構成する。

（実施の形態９）
ノンドープポリシリコン膜とｐ型ポリシリコン膜とからなる理想的な積層ゲート電極を形成するには、前記実施の形態１でも述べた通り、活性化の際にボロンの拡散をよく抑制できるレーザーアニールを用いるのがよい。これは、従来のＲＴＡ(Rapid Thermal Anneal)に比べて急加熱・急冷が可能であるためである。

実際に、レーザーアニールによってノンドープポリシリコン膜とｐ型ポリシリコン膜の積層膜を活性化した場合のボロン濃度分布を図４６に示す。図４６の曲線Ａは、シリコン基板上に酸化シリコン膜（膜厚＝４ｎｍ）、窒化シリコン膜（膜厚＝５ｎｍ）、酸窒化シリコン膜（膜厚＝５ｎｍ）の順で堆積した絶縁膜上に、膜厚６ｎｍのノンドープポリシリコン膜（ｉ−Ｓｉ）と膜厚２００ｎｍのボロンドープ多結晶シリコン膜（ｐ^＋−Ｓｉ）を積層してゲート電極を形成し、レーザーアニールでボロンの活性化を行ったときのＳＩＭＳ分析によるボロン濃度プロファイルである。ボロンの活性化は、Ｎ_２雰囲気で９００℃、３０分熱処理を行った後に１２００℃、８００μｓｅｃのレーザーアニールを行ったものである。比較対象として、ｐ型ポリシリコン単層膜からなるゲート電極のＳＩＭＳ分析結果（曲線Ｂ）も載せている。

図４６から、積層ゲート電極の場合、ノンドープポリシリコン膜とボロンドープ多結晶シリコン膜との間でボロン濃度が急激に低下していることが分かる。特に、ノンドープポリシリコン膜（ｉ−Ｓｉ）中に、ボロンドープ多結晶シリコン膜（ｐ^＋−Ｓｉ）の平均ボロン濃度（４×１０^２０／ｃｍ^３）に対して一桁以上低い領域が４ｎｍ程度あるが、この領域は、ゲート電圧印加時に効果的にバンドを曲げることができるので、実質的にノンドープポリシリコン膜と見なすことができる。

これは、Ｃ−Ｖ測定による電気的なノンドープポリシリコン膜の厚さをシリコンの比誘電率（＝１１．９）を用いて算出したところ３．９ｎｍであったことからも、ボロンの拡散は約２ｎｍ程度に抑えられており、実効的にノンドープポリシリコンとみなせる厚さはボロンドープ多結晶シリコン膜のボロン濃度よりも一桁低い部分の厚さであるということが分かる。よって、本発明において、ノンドープポリシリコン膜と呼ぶ層は、特に断りのない限り、ボロンドープ多結晶シリコン膜のボロン濃度の平均値に対して一桁以上低い領域を指し、Ｃ−Ｖ測定によって電気的に測定されるＳｉ層膜厚とする。

また、上記レーザーアニールを行った後にもボロン拡散を極小に抑えることが望ましいことから、拡散層（ソース、ドレイン）を形成する際の不純物の活性化もレーザーアニールを用いるのがよい。理想的には、ゲート電極と拡散層をレーザーアニールで一括して活性化するのがよい。

図４７は、上記の条件で形成した積層ゲート電極を有するＭＯＮＯＳと、ｐ型ポリシリコン単層膜からなるゲート電極を有するＭＯＮＯＳの書き込み・消去特性を示すグラフである。図４７（ａ）の曲線Ｃ、Ｄ、Ｅは、それぞれ積層ゲートＭＯＮＯＳの初期、書き込み後および消去後のトランジスタのＶｇ−Ｖｄ特性である。また、（ｂ）の曲線Ｆ、Ｇ、Ｈは、それぞれ単層ゲートＭＯＮＯＳの初期、書き込み後および消去後のトランジスタのＶｇ−Ｖｄ特性である。

図４８は、ＭＯＮＯＳにおいて、書き込み状態から、ゲート電極に正の電圧を印加して消去したときの、しきい値変化の時間依存性を示すグラフであり、実線は積層ゲート電極を有するＭＯＮＯＳのしきい値変化、破線は単層ゲート電極を有するＭＯＮＯＳのしきい値変化をそれぞれ示している。

図４９は、積層ゲート電極を有するＭＯＮＯＳの断面図である。図中の符号１００はシリコン基板、４０１はｎ型拡散層（ソース、ドレイン）、４０２は膜厚４ｎｍの酸化シリコン膜、４０３は膜厚５ｎｍの窒化シリコン膜、４０４は膜厚５ｎｍの酸窒化シリコン膜である。４０５は、前述したＳＩＭＳ分析のサンプルの製法および条件で作成した積層ゲート電極であり、レーザーアニール時に拡散層と同時に活性化処理したものである。

図４８および図４９から、積層ゲートＭＯＮＯＳの消去時におけるホールの注入量は、単層ゲートＭＯＮＯＳのそれに比べて多くなっており、また消去の速度も約１００倍程度速くなっていることが分かる。このように、レーザーアニールによる積層ゲート電極の形成は、本発明の実施に非常に有用である。また、レーザーアニールによるゲート電極の活性化後には、高温を必要とするプロセスをなるべく排除することも有効である。

そこで、本実施の形態およびそれ以降の実施の形態では、レーザーアニールを用いてメモリセルの積層ゲート電極を活性化するプロセスとプロセスとの整合性を考慮した製造方法の例を示す。

本実施の形態で説明する製造方法は、ノンドープポリシリコン膜とｐ型ポリシリコン膜とからなる積層ゲート電極を有する１トランジスタ（ＮＲＯＭ）型メモリセルとＣＭＯＳ周辺回路とを同一シリコン基板上に形成する製造方法である。以下の各図において、左側部分はメモリセル領域の断面図、右側部分は、周辺回路領域の断面図である。

まず、図５０に示すように、周知の方法で素子分離領域１５０、ｎ型ウエル１５１およびｐ型ウエル１５２を形成したシリコン基板１００の表面にＣＭＯＳトランジスタのゲート酸化膜４０６を形成する。ゲート酸化膜４０６は、シリコン基板１００の表面を熱酸化して形成し、その膜厚は３ｎｍ程度とする。続いて、ゲート酸化膜４０６上にＣＶＤ法で膜厚１５０ｎｍ程度のノンドープポリシリコン膜４０７ａを堆積した後、メモリセル領域のノンドープポリシリコン膜４０７ａおよびゲート酸化膜４０６をドライエッチング、ウェットエッチングまたはウェット洗浄によって除去する。

次に、図５１に示すように、電荷蓄積部およびバリア膜を有するメモリセルのゲート絶縁膜４０８を堆積する。ゲート絶縁膜４０８は、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などでもよいし、これらの積層膜でもよい。また、電荷蓄積層としては、ｈｉｇｈ−ｋトラップ膜やポリシリコンフローティングゲートなどでもよいし、その他の電荷蓄積層を有する構成でもよい。ここでは例えば、膜厚４ｎｍの酸化シリコン膜、膜厚５ｎｍの酸化シリコン膜および膜厚５ｎｍの酸窒化シリコン膜からなる積層膜をＣＶＤ法で堆積する。

次に、図５２に示すように、ゲート絶縁膜４０８上にＣＶＤ法でノンドープもしくは低不純物濃度のアモルファスシリコン膜４０９ａを堆積した後、Ｎ_２雰囲気中で９００℃、３０分程度の熱処理を行う。この熱処理はアモルファスシリコンをポリシリコンにし、後のレーザーアニール工程において、ボロンがアモルファスシリコン膜４０９ａへ拡散するのをより効果的に防ぐために行う。アモルファスシリコン膜４０９ａの不純物濃度は、このアモルファスシリコン膜４０９ａ上に堆積するｐ型ポリシリコン膜の不純物濃度よりも１桁以上低いことが望ましい。また、アモルファスシリコン膜４０９ａの膜厚は、６ｎｍ以下が望ましい。６ｎｍ以上でも効果はあるが、あまり厚すぎると、読み出し時にゲート電極の空乏化を促進してしまうことなり、読み出し特性が劣化する。

次に、アモルファスシリコン膜４０９ａ上に膜厚１５０ｎｍ程度のｐ型ポリシリコン膜４１０ｐを堆積した後、周辺回路領域のｐ型ポリシリコン膜４１０ｐおよびアモルファスシリコン膜４０９ａをドライエッチング、ウェットエッチングまたはウェット洗浄によって除去する。

次に、図５３に示すように、メモリセル領域のｐ型ポリシリコン膜４１０ｐ、アモルファスシリコン膜４０９ａおよびゲート絶縁膜４０８をドライエッチングでパターニングすることによって、アモルファスシリコン膜４０９ａとｐ型ポリシリコン膜４１０ｐとの積層膜からなるメモリセルのゲート電極４１１を形成する。

次に、周辺回路領域のノンドープポリシリコン膜４０７ａ上に堆積されたゲート絶縁膜４０８を除去した後、図５４に示すように、ｎＭＯＳトランジスタ形成領域のノンドープポリシリコン膜４０７ａにリンをイオン注入してｎ型ポリシリコン膜４０７ｎとし、ｐＭＯＳ形成領域のノンドープポリシリコン膜４０７ａにボロンをイオン注入してｐ型ポリシリコン膜４０７ｐとする。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは５ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。

次に、ｎ型ポリシリコン膜４０７ｎ、ｐ型ポリシリコン膜４０７ｐおよびゲート酸化膜４０６をドライエッチングでパターニングすることによって、図５５に示すように、ｎＭＯＳトランジスタのゲート電極４１２およびｐＭＯＳトランジスタのゲート電極４１３を形成する。

次に、メモリセル、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれの拡散層（ソース、ドレイン）を形成するために、メモリセル領域のｐ型ウエル１５２および周辺回路領域のｐ型ウエル１５２にヒ素をイオン注入し、周辺回路領域のｎ型ウエル１５１にボロンをイオン注入した後、例えば１２００℃、８００μｓｅｃのレーザーアニールによってこれらの不純物を活性化する。このとき、ゲート電極４１１、４１２、４１３に注入されていた不純物の活性化も同時に行う。

ＣＭＯＳ周辺回路は高速動作を要求されるため、後に拡散層（ソース、ドレイン）の表面にシリサイド層を形成する必要があるが、レーザーアニールによる活性化では、不純物の拡散が少ないため、浅い拡散層しか形成することができない。しかし、浅い拡散層の表面にシリサイド層を形成すると、ＭＯＳトランジスタに接合リークが生じる原因となる。そこで、レーザーアニールによる活性化でも深い拡散層が形成できるよう、周辺回路領域は不純物を多段注入して拡散層を深く形成してからレーザーアニールによる活性化を行う。

例えばヒ素をイオン注入する際、（１）注入エネルギー＝５ＫｅＶ、ドーズ量＝１×１０¹⁵/ｃｍ²、（２）注入エネルギー＝１５ＫｅＶ、ドーズ量＝２×１０¹⁵/ｃｍ²、（３）注入エネルギー＝３０ＫｅＶ、ドーズ量＝１×１０¹⁵/ｃｍ²の３段注入を行うことにより、活性化後に４０〜５０ｎｍ程度の深さの拡散層を形成することができる。従って、シリサイド層の厚さを２０ｎｍ以下とすれば、拡散層を突き破ることはないため、正常なトランジスタ動作が可能となる。このように、ＣＭＯＳ周辺回路は、メモリセルに比べて拡散層の深さを大きく、かつ拡散層の不純物濃度を高くすることが望ましい。ただし、工程を簡略化するため、メモリセル領域のｐ型ウエル１５２にヒ素を多段注入して拡散層を深く形成したり、メモリセルの拡散層の表面にもシリサイド層を形成したりすることもできる。

なお、メモリセル領域のｐ型ウエル１５２にヒ素をイオン注入する際、ゲート電極４１１の表面（ｐ型ポリシリコン膜４１０ｐ）にもヒ素がイオン注入されるので、ヒ素の濃度を高くすると、メモリセルのゲート電極４１１中にｐｎ接合が形成されてしまう。従って、メモリセル領域のｐ型ウエル１５２にイオン注入するヒ素の濃度は、周辺回路領域のｐ型ウエル１５２にイオン注入するヒ素の濃度よりも低くすることが望ましい。あるいは、図５２に示す工程でｐ型ポリシリコン膜４１０ｐを堆積した後、その表面に酸化シリコン膜を堆積しておき、拡散層形成用のイオン注入を行った後にこの酸化シリコン膜を除去してもよい。

ここまでの工程で、図５６に示すように、メモリセル領域のｐ型ウエル１５２にメモリセルのｎ型拡散層（ソース、ドレイン）４１４が形成される。また、周辺回路領域のｐ型ウエル１５２にｎＭＯＳトランジスタのｎ型拡散層（ソース、ドレイン）４１５が形成され、ｎ型ウエル１５１にｐＭＯＳトランジスタのｐ型拡散層（ソース、ドレイン）４１６が形成される。

次に、図５７に示すように、膜厚５０〜１００ｎｍ程度の酸化シリコン膜４１７を堆積し、続いて周辺回路領域の酸化シリコン膜４１７をドライエッチングしてゲート電極４１２、４１３の側壁にサイドウォールスペーサ４１７ｓを形成した後、ＣＭＯＳ周辺回路のゲート電極４１２、４１３、ｎ型拡散層４１５およびｐ型拡散層４１６のそれぞれの表面にＣｏシリサイドなどからなるシリサイド層４１８を形成する。なお、前述したように、メモリセルのゲート電極４１１およびｎ型拡散層４１４のそれぞれの表面にシリサイド層４１８を形成することもできる。

このように、ＣＭＯＳ周辺回路のｎ型拡散層４１５およびｐ型拡散層４１６をメモリセルのｎ型拡散層４１４よりも深く形成することによって、シリサイド層４１８の突き抜けを防ぐことが可能となるので、高効率なゲートからのホール注入を実現するメモリセルと、高速動作を実現するＣＭＯＳ周辺回路を同一のシリコン基板１００上に製造することができる。

（実施の形態１０）
前記実施の形態９では、シリサイド層が拡散層を突き抜けることがないよう、不純物の多段注入によって深い拡散層を形成した。本実施の形態では、メモリセルの積層ゲート電極を形成する前に拡散層のイオン注入を行い、ＲＴＡによる拡散層の活性化を施した後に、メモリセルのゲート電極を形成するというプロセスによって、深い拡散層を有するＣＭＯＳ周辺回路を形成する。

まず、図５８に示すように、素子分離領域１５０、ｎ型ウエル１５１およびｐ型ウエル１５２を形成したシリコン基板１００の表面にＣＭＯＳトランジスタのゲート酸化膜４０６を形成する。ゲート酸化膜４０６の膜厚は３ｎｍ程度とする。続いて、ゲート酸化膜４０６上にＣＶＤ法で膜厚１５０ｎｍ程度のノンドープポリシリコン膜（図示せず）を堆積した後、メモリセル領域のノンドープポリシリコン膜およびｎＭＯＳトランジスタ形成領域のノンドープポリシリコン膜にリンをイオン注入してｎ型ポリシリコン膜４０７ｎとし、ｐＭＯＳ形成領域のノンドープポリシリコン膜にボロンをイオン注入してｐ型ポリシリコン膜４０７ｐとする。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは５ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。

次に、メモリセル領域のノンドープポリシリコン膜およびゲート酸化膜４０６を除去した後、ｎ型ポリシリコン膜４０７ｎ、ｐ型ポリシリコン膜４０７ｐおよびゲート酸化膜４０６をパターニングすることによって、図５９に示すように、ｎＭＯＳトランジスタのゲート電極４１２およびｐＭＯＳトランジスタのゲート電極４１３を形成する。

次に、図６０に示すように、後の工程でメモリセルのゲート電極が形成される領域に、このゲート電極と同一形状のフォトレジスト膜４２０を形成した後、図６１に示すように、メモリセル、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれの拡散層（ソース、ドレイン）を形成するために、不純物のイオン注入を行う。このとき、メモリセル領域のｐ型ウエル１５２には、注入エネルギー＝２５ＫｅＶ、ドーズ量＝１×１０¹⁵/ｃｍ²の条件でヒ素をイオン注入する。また、周辺回路領域のｐ型ウエル１５２には、注入エネルギー＝４０ＫｅＶ、ドーズ量＝４×１０¹⁵/ｃｍ²の条件でヒ素をイオン注入し、ｎ型ウエル１５１には、注入エネルギー＝１０ＫｅＶ、ドーズ量＝２×１０¹⁵/ｃｍ²の条件でボロンをイオン注入する。またこの際、より深い拡散層を形成するために、不純物の多段イオン注入を行ってシリコン基板１００の深さ方向により広い不純物プロファイルを作ってもよい。特に、高速動作を実現するためにシリサイド層を必要とするＣＭＯＳトランジスタは、メモリセルの拡散層に比べて拡散層の深さを深く、そして不純物濃度も高くすることが望ましい。

次に、ＲＴＡによって上記不純物の活性化処理を行う。これにより、メモリセル領域のｐ型ウエル１５２にメモリセルのｎ型拡散層（ソース、ドレイン）４１４が形成される。また、周辺回路領域のｐ型ウエル１５２にｎＭＯＳトランジスタのｎ型拡散層（ソース、ドレイン）４１５が形成され、ｎ型ウエル１５１にｐＭＯＳトランジスタのｐ型拡散層（ソース、ドレイン）４１６が形成される。

次に、図６２に示すように、メモリセル領域のフォトレジスト膜４２０を除去した後、図６３に示すように、電荷蓄積部およびバリア膜を有するメモリセルのゲート絶縁膜４０８を堆積する。ゲート絶縁膜４０８は、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などでもよいし、これらの積層膜でもよい。また、電荷蓄積層としては、ｈｉｇｈ−ｋトラップ膜やポリシリコンフローティングゲートなどでもよいし、その他の電荷蓄積層を有する構成でもよい。ここでは例えば、膜厚４ｎｍの酸化シリコン膜、膜厚５ｎｍの酸化シリコン膜および膜厚５ｎｍの酸窒化シリコン膜からなる積層膜をＣＶＤ法で堆積する。

次に、ゲート絶縁膜４０８上にノンドープもしくは低不純物濃度のアモルファスシリコン膜４０９ａを堆積し、続いて、Ｎ_２雰囲気中で９００℃、３０分程度の熱処理を行った後、アモルファスシリコン膜４０９ａ上に膜厚１５０ｎｍ程度のｐ型ポリシリコン膜４１０ｐを堆積する。前記実施の形態９と同様、アモルファスシリコン膜４０９ａの不純物濃度は、ｐ型ポリシリコン膜４１０ｐの不純物濃度よりも１桁以上低いことが望ましい。また、アモルファスシリコン膜４０９ａの膜厚は、６ｎｍ以下が望ましい。

次に、図６４に示すように、周辺回路領域のｐ型ポリシリコン膜４１０ｐおよびアモルファスシリコン膜４０９ａを除去した後、メモリセル領域のｐ型ポリシリコン膜４１０ｐ、アモルファスシリコン膜４０９ａおよびゲート絶縁膜４０８をドライエッチングでパターニングすることによって、アモルファスシリコン膜４０９ａとｐ型ポリシリコン膜４１０ｐとの積層膜からなるメモリセルのゲート電極４１１を形成する。

次に、図６５に示すように、周辺回路領域のゲート絶縁膜４０８を除去した後、図６６に示すように、前記実施の形態９と同様の方法で酸化シリコン膜４１７を堆積し、続いて周辺回路領域の酸化シリコン膜４１７をドライエッチングしてゲート電極４１２、４１３の側壁にサイドウォールスペーサ４１７ｓを形成した後、ＣＭＯＳ周辺回路のゲート電極４１２、４１３、ｎ型拡散層４１５およびｐ型拡散層４１６のそれぞれの表面にシリサイド層４１８を形成する。

このように、ＣＭＯＳ周辺回路のｎ型拡散層４１５およびｐ型拡散層４１６をメモリセルのｎ型拡散層４１４よりも深く形成することによって、シリサイド層４１８の突き抜けを防ぐことが可能となるので、高効率なゲートからのホール注入を実現するメモリセルと、高速動作を実現するＣＭＯＳ周辺回路を同一のシリコン基板１００上に製造することができる。

また、本実施の形態によれば、メモリセルのゲート電極４１１を形成する前に拡散層４１４を形成するので、拡散層４１４の不純物濃度を高くしても、ゲート電極４１１中にｐｎ接合が形成されることがない。

（実施の形態１１）
本実施の形態では、前記実施の形態８で示したようなスプリットゲート型のメモリセルとＣＭＯＳ周辺回路とを同一シリコン基板上に形成する製造方法を説明する。

まず、図６７に示すように、素子分離領域１５０、ｎ型ウエル１５１およびｐ型ウエル１５２を形成したシリコン基板１００の表面に膜厚３ｎｍ程度のゲート酸化膜４０６を形成し、続いてゲート酸化膜４０６上に膜厚１５０ｎｍ程度のノンドープポリシリコン膜４０７ａを堆積した後、メモリセル領域のノンドープポリシリコン膜４０７ａにリンをイオン注入してｎ型ポリシリコン膜４０７ｎを形成する。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。

次に、図６８に示すように、メモリセル領域のｎ型ポリシリコン膜４０７ｎおよびゲート酸化膜４０６をパターニングして選択ゲート４２１を形成した後、電荷蓄積部およびバリア膜を有するメモリセルのゲート絶縁膜４０８を堆積する。ゲート絶縁膜４０８は、例えば膜厚４ｎｍの酸化シリコン膜、膜厚５ｎｍの酸化シリコン膜および膜厚５ｎｍの酸窒化シリコン膜からなる積層膜とするが、前記実施の形態９、１０で例示したような他の材料でもよい。

次に、図６９に示すように、ゲート絶縁膜４０８上にノンドープもしくは低不純物濃度のアモルファスシリコン膜４０９ａを堆積し、続いて、Ｎ_２雰囲気中で９００℃、３０分程度の熱処理を行った後、アモルファスシリコン膜４０９ａ上に膜厚１５０ｎｍ程度のｐ型ポリシリコン膜４１０ｐを堆積する。前記実施の形態９と同様、アモルファスシリコン膜４０９ａの不純物濃度は、ｐ型ポリシリコン膜４１０ｐの不純物濃度よりも１桁以上低いことが望ましい。また、アモルファスシリコン膜４０９ａの膜厚は、６ｎｍ以下が望ましい。

次に、図７０に示すように、メモリセル領域のｐ型ポリシリコン膜４１０ｐおよびアモルファスシリコン膜４０９ａをドライエッチングでパターニングすることによって、アモルファスシリコン膜４０９ａとｐ型ポリシリコン膜４１０ｐとの積層膜からなるスペーサ形状のメモリゲート４２２を形成する。

次に、図７１に示すように、フォトレジスト膜４２３をマスクにしたドライエッチングにより、選択ゲート４２１の両側に形成されたメモリゲート４２２の一方を除去する。

次に、図７２に示すように、選択ゲート４２１の一方の側壁とメモリゲート４２２の下部にゲート絶縁膜４０８を残し、他の領域のゲート絶縁膜４０８をエッチングして除去する。

次に、図７３に示すように、ｎＭＯＳトランジスタ形成領域のノンドープポリシリコン膜４０７ａにリンをイオン注入してｎ型ポリシリコン膜４０７ｎとし、ｐＭＯＳ形成領域のノンドープポリシリコン膜４０７ａにボロンをイオン注入してｐ型ポリシリコン膜４０７ｐとする。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは５ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。

次に、ｎ型ポリシリコン膜４０７ｎ、ｐ型ポリシリコン膜４０７ｐおよびゲート酸化膜４０６をドライエッチングでパターニングすることによって、図７４に示すように、ｎＭＯＳトランジスタのゲート電極４１２およびｐＭＯＳトランジスタのゲート電極４１３を形成する。

次に、図７５に示すように、メモリセル、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれの拡散層（ソース、ドレイン）を形成するために、メモリセル領域のｐ型ウエル１５２および周辺回路領域のｐ型ウエル１５２にヒ素をイオン注入し、周辺回路領域のｎ型ウエル１５１にボロンをイオン注入した後、前記実施の形態９と同様に、例えば１２００℃、８００μｓｅｃのレーザーアニールによってこれらの不純物を活性化する。このとき、ゲート電極４１１、４１２、４１３に注入されていた不純物の活性化も同時に行う。

ＣＭＯＳ周辺回路は高速動作を要求されるため、後に拡散層（ソース、ドレイン）の表面にシリサイド層を形成する必要があるが、レーザーアニールによる活性化では、不純物の拡散が少ないため、浅い拡散層しか形成することができない。しかし、浅い拡散層の表面にシリサイド層を形成すると、ＭＯＳトランジスタに接合リークが生じる原因となる。そこで、レーザーアニールによる活性化でも深い拡散層が形成できるよう、周辺回路領域は不純物を多段注入して拡散層を深く形成してからレーザーアニールによる活性化を行う。

例えばヒ素をイオン注入する際、（１）注入エネルギー＝５ＫｅＶ、ドーズ量＝１×１０¹⁵/ｃｍ²、（２）注入エネルギー＝１５ＫｅＶ、ドーズ量＝２×１０¹⁵/ｃｍ²、（３）注入エネルギー＝３０ＫｅＶ、ドーズ量＝１×１０¹⁵/ｃｍ²の３段注入を行うことにより、活性化後に４０〜５０ｎｍ程度の深さの拡散層を形成することができる。従って、シリサイド層の厚さを２０ｎｍ以下とすれば、拡散層を突き破ることはないため、正常なトランジスタ動作が可能となる。このように、ＣＭＯＳ周辺回路は、メモリセルに比べて拡散層の深さを大きく、かつ拡散層の不純物濃度を高くすることが望ましい。ただし、工程を簡略化するため、メモリセル領域のｐ型ウエル１５２にヒ素を多段注入して拡散層を深く形成したり、メモリセルの拡散層の表面にもシリサイド層を形成したりすることもできる。

なお、メモリセル領域のｐ型ウエル１５２にヒ素をイオン注入する際、ゲート電極４１１の表面（ｐ型ポリシリコン膜４１０ｐ）にもヒ素がイオン注入されるので、ヒ素の濃度を高くすると、メモリセルのゲート電極４１１中にｐｎ接合が形成されてしまう。従って、メモリセル領域のｐ型ウエル１５２にイオン注入するヒ素の濃度は、周辺回路領域のｐ型ウエル１５２にイオン注入するヒ素の濃度よりも低くすることが望ましい。

ここまでの工程で、メモリセル領域のｐ型ウエル１５２にメモリセルのｎ型拡散層（ソース、ドレイン）４２４が形成される。また、周辺回路領域のｐ型ウエル１５２にｎＭＯＳトランジスタのｎ型拡散層（ソース、ドレイン）４１５が形成され、ｎ型ウエル１５１にｐＭＯＳトランジスタのｐ型拡散層（ソース、ドレイン）４１６が形成される。

次に、図７６に示すように、膜厚５０〜１００ｎｍ程度の酸化シリコン膜４１７を堆積し、続いて周辺回路領域の酸化シリコン膜４１７をドライエッチングしてゲート電極４１２、４１３の側壁にサイドウォールスペーサ４１７ｓを形成した後、ＣＭＯＳ周辺回路のゲート電極４１２、４１３、ｎ型拡散層４１５およびｐ型拡散層４１６のそれぞれの表面にＣｏシリサイドなどからなるシリサイド層４１８を形成する。

このように、ＣＭＯＳ周辺回路のｎ型拡散層４１５およびｐ型拡散層４１６をメモリセルのｎ型拡散層４２４よりも深く形成することによって、シリサイド層４１８の突き抜けを防ぐことが可能となるので、高効率なゲートからのホール注入を実現するメモリセルと、高速動作を実現するＣＭＯＳ周辺回路を同一のシリコン基板１００上に製造することができる。

（実施の形態１２）
本実施の形態では、前記実施の形態８で示したようなスプリットゲート型のメモリセルとＣＭＯＳ周辺回路とを同一シリコン基板上に形成する製造方法を説明する。

まず、図７７に示すように、素子分離領域１５０、ｎ型ウエル１５１およびｐ型ウエル１５２を形成したシリコン基板１００の表面に膜厚３ｎｍ程度のゲート酸化膜４０６を形成し、続いてゲート酸化膜４０６上に膜厚１５０ｎｍ程度のノンドープポリシリコン膜４０７ａを堆積する。

次に、図７８に示すように、メモリセル領域のノンドープポリシリコン膜４０７ａおよびｎＭＯＳトランジスタ形成領域のノンドープポリシリコン膜４０７ａにリンをイオン注入してｎ型ポリシリコン膜４０７ｎとし、ｐＭＯＳ形成領域のノンドープポリシリコン膜４０７ａにボロンをイオン注入してｐ型ポリシリコン膜４０７ｐとする。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは５ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。

次に、図７９に示すように、メモリセル領域のｎ型ポリシリコン膜４０７ｎおよびゲート酸化膜４０６をパターニングすることによって選択ゲート４２１を形成し、周辺回路領域のｎ型ポリシリコン膜４０７ｎ、ｐ型ポリシリコン膜４０７ｐおよびゲート酸化膜４０６をパターニングすることによって、ｎＭＯＳトランジスタのゲート電極４１２およびｐＭＯＳトランジスタのゲート電極４１３を形成する。

次に、図８０に示すように、ｐ型ウエル１５２にヒ素をイオン注入し、ｎ型ウエル１５１にボロンをイオン注入する。ヒ素の注入エネルギーは４０ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は２×１０¹⁵/ｃｍ²程度とする。このとき、後の工程でメモリゲートが形成される領域は、フォトレジスト膜４２５で覆っておく。

次に、ＲＴＡによって上記不純物の活性化処理を行う。これにより、図８１に示すように、メモリセル領域のｐ型ウエル１５２にメモリセルのｎ型拡散層（ソース、ドレイン）４２４が形成される。また、周辺回路領域のｐ型ウエル１５２にｎＭＯＳトランジスタのｎ型拡散層（ソース、ドレイン）４１５が形成され、ｎ型ウエル１５１にｐＭＯＳトランジスタのｐ型拡散層（ソース、ドレイン）４１６が形成される。

次に、図８２に示すように、前記実施の形態１１の図６８〜図７２に示す工程に従って、スペーサ形状のメモリゲート４２２を形成した後、図８３に示すように、前記図７６に示す工程に従って、ＣＭＯＳ周辺回路のゲート電極４１２、４１３、ｎ型拡散層４１５およびｐ型拡散層４１６のそれぞれの表面にＣｏシリサイドなどからなるシリサイド層４１８を形成する。

このように、ＣＭＯＳ周辺回路のｎ型拡散層４１５およびｐ型拡散層４１６を深く形成することによって、シリサイド層４１８の突き抜けを防ぐことが可能となるので、高効率なゲートからのホール注入を実現するメモリセルと、高速動作を実現するＣＭＯＳ周辺回路を同一のシリコン基板１００上に製造することができる。

また、本実施の形態によれば、メモリゲート４２２を形成する前にメモリセルのｎ型拡散層４２４を形成するので、ｎ型拡散層４２４の不純物濃度を高くしても、メモリゲート４２２中にｐｎ接合が形成されることがない。従って、ｎ型拡散層４２４の表面にシリサイド層４１８を形成することも可能となる。

（実施の形態１３）
前記実施の形態１０および実施の形態１２では、電荷蓄積層とバリア膜を含むゲート絶縁膜４０８を形成する工程よりも前に、ＣＭＯＳ周辺回路のゲート電極用ノンドープポリシリコン膜４０７ａに不純物を導入している。

上記ゲート絶縁膜４０８を形成する工程では、膜の信頼性を向上させるためにＮＯ雰囲気中のアニール等の高温処理を行う方法があるが、この高温処理を行うと、ノンドープポリシリコン膜４０７ａ中のｎ型不純物とｐ型不純物とが熱拡散して局所的に混じり合ってしまう可能性がある。そこで、本実施の形態では、このような不具合を防ぐことのできる製造方法について説明する。ここでは、１トランジスタ型（ＮＲＯＭ型）のメモリセルを有する場合を例にとって説明する。

まず、図８４に示すように、素子分離領域１５０、ｎ型ウエル１５１およびｐ型ウエル１５２を形成したシリコン基板１００の表面に膜厚３ｎｍ程度のゲート酸化膜４０６を形成し、続いてゲート酸化膜４０６上に膜厚１５０ｎｍ程度のノンドープポリシリコン膜４０７ａを堆積した後、メモリセル領域のノンドープポリシリコン膜４０７ａおよびゲート酸化膜４０６を除去する。次に、ゲート絶縁膜４０８を形成する。ゲート絶縁膜４０８は、例えば膜厚４ｎｍの酸化シリコン膜、膜厚５ｎｍの酸化シリコン膜および膜厚５ｎｍの酸窒化シリコン膜からなる積層膜とするが、前記実施の形態９、１０で例示したような他の材料でもよい。

次に、図８５に示すように、周辺回路領域のゲート絶縁膜４０８を除去すると共に、メモリセル領域のゲート絶縁膜４０８をパターニングし、後の工程でメモリセルのゲート電極（４１１）を形成する領域にゲート絶縁膜４０８を残す。続いて、前記実施の形態９の図５４および図５５に示す工程に従って、ｎＭＯＳトランジスタ形成領域のノンドープポリシリコン膜４０７ａにリンをイオン注入してｎ型ポリシリコン膜４０７ｎとし、ｐＭＯＳ形成領域のノンドープポリシリコン膜４０７ａにボロンをイオン注入してｐ型ポリシリコン膜４０７ｐとする。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは５ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。

次に、ｎ型ポリシリコン膜４０７ｎ、ｐ型ポリシリコン膜４０７ｐおよびゲート酸化膜４０６をドライエッチングでパターニングすることによってｎＭＯＳトランジスタのゲート電極４１２およびｐＭＯＳトランジスタのゲート電極４１３を形成する。

次に、図８６に示すように、ゲート絶縁膜４０８およびゲート電極４１２、４１３のそれぞれの周囲をフォトレジスト膜４２６で覆い、ｐ型ウエル１５２にヒ素をイオン注入し、ｎ型ウエル１５１にボロンをイオン注入する。ヒ素の注入エネルギーは４０ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は２×１０¹⁵/ｃｍ²程度とする。これらの不純物をイオン注入する領域は、後の工程でシリサイド層（１８）が形成される領域である。

次に、図８７に示すように、ＲＴＡによって上記不純物の活性化処理を行う。これにより、メモリセル領域のｐ型ウエル１５２に深いｎ型拡散層（ソース、ドレイン）４２７が形成される。また、周辺回路領域のｐ型ウエル１５２に深いｎ型拡散層（ソース、ドレイン）４２８が形成され、ｎ型ウエル１５１に深いｐ型拡散層（ソース、ドレイン）４２９が形成される。

次に、図８８に示すように、膜厚５０〜１００ｎｍ程度の絶縁膜４３０を堆積した後、メモリセル領域の絶縁膜４３０を除去する。この絶縁膜４３０は、次の工程でメモリセル領域を加工する際に周辺回路領域を保護するための保護膜である。絶縁膜４３０は、例えば酸化シリコン膜、酸化シリコン膜とポリシリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜との積層膜などで構成する。

次に、ノンドープもしくは低不純物濃度のアモルファスシリコン膜４０９ａを堆積し、続いて、Ｎ_２雰囲気中で９００℃、３０分程度の熱処理を行った後、アモルファスシリコン膜４０９ａ上に膜厚１５０ｎｍ程度のｐ型ポリシリコン膜４１０ｐを堆積する。前記実施の形態９と同様、アモルファスシリコン膜４０９ａの不純物濃度は、ｐ型ポリシリコン膜４１０ｐの不純物濃度よりも１桁以上低いことが望ましい。また、アモルファスシリコン膜４０９ａの膜厚は、６ｎｍ以下が望ましい。次に、周辺回路領域のｐ型ポリシリコン膜４１０ｐとアモルファスシリコン膜４０９ａを除去する。

次に、図８９に示すように、メモリセル領域のｐ型ポリシリコン膜４１０ｐおよびアモルファスシリコン膜４０９ａをパターニングすることによって、アモルファスシリコン膜４０９ａとｐ型ポリシリコン膜４１０ｐとの積層膜からなるメモリセルのゲート電極４１１を形成する。続いて、周辺回路領域の絶縁膜４３０を除去する。

次に、図９０に示すように、メモリセル、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれの拡散層を形成するために、メモリセル領域のｐ型ウエル１５２および周辺回路領域のｐ型ウエル１５２にヒ素をイオン注入し、周辺回路領域のｎ型ウエル１５１にボロンをイオン注入した後、例えば１２００℃、８００μｓｅｃのレーザーアニールによってこれらの不純物を活性化する。

これにより、メモリセル領域のｐ型ウエル１５２にメモリセルのｎ型拡散層４３１が形成される。また、周辺回路領域のｐ型ウエル１５２にｎＭＯＳトランジスタのｎ型拡散層４３２が形成され、ｎ型ウエル１５１にｐＭＯＳトランジスタのｐ型拡散層４３３が形成される。

次に、図９１に示すように、膜厚５０〜１００ｎｍ程度の酸化シリコン膜（図示せず）を堆積し、続いてこの酸化シリコン膜をドライエッチングしてゲート電極４１１、４１２、４１３のそれぞれの側壁にサイドウォールスペーサ４１７ｓを形成した後、ゲート電極４１１、４１２、４１３、ｎ型拡散層４３１、４３２およびｐ型拡散層４３３のそれぞれの表面にＣｏシリサイドなどからなるシリサイド層４１８を形成する。

このように、本実施の形態の製造方法によれば、ゲート絶縁膜４０８を形成した後にＣＭＯＳ周辺回路のゲート電極用ノンドープポリシリコン膜４０７ａに不純物を導入するので、ノンドープポリシリコン膜４０７ａ中のｎ型不純物とｐ型不純物とが熱拡散して混じり合う不具合を防止することができる。

また、本実施の形態の製造方法によれば、図９０に示す工程において、不純物のイオン注入後に、レーザーアニールによる活性化処理を行うことで、ソース、ドレインのエクステンション層として機能する浅い拡散層（４３１、４３２、４３３）を形成することができる。

（実施の形態１４）
前記実施の形態１３では、１トランジスタ型（ＮＲＯＭ型）のメモリセルを有する場合を例にとって説明したが、本実施の形態では、スプリットゲート型のメモリセルを有する場合を例にとって説明する。

まず、図９２に示すように、素子分離領域１５０、ｎ型ウエル１５１およびｐ型ウエル１５２を形成したシリコン基板１００の表面に膜厚３ｎｍ程度のゲート酸化膜４０６を形成し、続いてゲート酸化膜４０６上に膜厚１５０ｎｍ程度のノンドープポリシリコン膜４０７ａを堆積した後、メモリセル領域のノンドープポリシリコン膜４０７ａにリンをイオン注入してｎ型ポリシリコン膜４０７ｎを形成する。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。

次に、メモリセル領域のｎ型ポリシリコン膜４０７ｎおよびゲート酸化膜４０６をパターニングして選択ゲート４２１を形成する。

次に、図９３に示すように、電荷蓄積部およびバリア膜を有するメモリセルのゲート絶縁膜４０８を堆積する。ゲート絶縁膜４０８は、例えば膜厚４ｎｍの酸化シリコン膜、膜厚５ｎｍの酸化シリコン膜および膜厚５ｎｍの酸窒化シリコン膜からなる積層膜とするが、前記実施の形態９、１０で例示したような他の材料でもよい。

次に、周辺回路領域のゲート絶縁膜４０８を除去した後、ｎＭＯＳトランジスタ形成領域のノンドープポリシリコン膜４０７ａにリンをイオン注入してｎ型ポリシリコン膜とし、ｐＭＯＳ形成領域のノンドープポリシリコン膜４０７ａにボロンをイオン注入してｐ型ポリシリコンとする。リンの注入エネルギーは１０ＫｅＶ程度、ドーズ量は６×１０¹⁵/ｃｍ²程度とする。また、ボロンの注入エネルギーは５ＫｅＶ程度、ドーズ量は４×１０¹⁵/ｃｍ²程度とする。

次に、ｎ型ポリシリコン膜、ｐ型ポリシリコン膜およびゲート酸化膜４０６をドライエッチングでパターニングすることによって、ｎＭＯＳトランジスタのゲート電極４１２およびｐＭＯＳトランジスタのゲート電極４１３を形成する。次に、膜厚５０〜１００ｎｍ程度の絶縁膜４３０を堆積する。この絶縁膜４３０は、例えば酸化シリコン膜、酸化シリコン膜とポリシリコン膜との積層膜、酸化シリコン膜と窒化シリコン膜との積層膜などで構成する。

次に、図９４に示すように、ｐ型ウエル１５２にヒ素をイオン注入し、ｎ型ウエル１５１にボロンをイオン注入する。このイオン注入は、絶縁膜４３０を通して不純物をウエルに導入しなければならないので、前記実施の形態９〜１３で例示した注入エネルギーよりも高いエネルギーで注入する。また、あらかじめ絶縁膜４３０をエッチングしてゲート電極（４２１、４１２、４１３）の側壁にスペーサ状に残してからイオン注入を行ってもよい。

次に、ＲＴＡによって上記不純物の活性化処理を行う。これにより、図９５に示すように、メモリセル領域のｐ型ウエル１５２に深いｎ型拡散層（ソース、ドレイン）４２７が形成される。また、周辺回路領域のｐ型ウエル１５２に深いｎ型拡散層（ソース、ドレイン）４２８が形成され、ｎ型ウエル１５１に深いｐ型拡散層（ソース、ドレイン）４２９が形成される。

次に、メモリセル領域の絶縁膜４３０を除去した後、図９６に示すように、前記実施の形態１１の図６８〜図７２に示す工程に従って、スペーサ形状のメモリゲート４２２を形成する。その際、周辺回路領域に堆積される膜は、随時、公知の洗浄方法を用いて除去していく。

次に、メモリセル、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれの拡散層を形成するために、メモリセル領域のｐ型ウエル１５２および周辺回路領域のｐ型ウエル１５２にヒ素をイオン注入し、周辺回路領域のｎ型ウエル１５１にボロンをイオン注入した後、例えば１２００℃、８００μｓｅｃのレーザーアニールによってこれらの不純物を活性化する。

これにより、メモリセル領域のｐ型ウエル１５２にメモリセルのｎ型拡散層４３１が形成される。また、周辺回路領域のｐ型ウエル１５２にｎＭＯＳトランジスタのｎ型拡散層４３２が形成され、ｎ型ウエル１５１にｐＭＯＳトランジスタのｐ型拡散層４３３が形成される。

次に、図９７に示すように、膜厚５０〜１００ｎｍ程度の酸化シリコン膜（図示せず）を堆積し、続いてこの酸化シリコン膜をドライエッチングしてゲート電極（４２１、４２２、４１２、４１３）のそれぞれの側壁にサイドウォールスペーサ４３４を形成した後、ゲート電極（４２１、４２２、４１２、４１３）、ｎ型拡散層４３１、４３２およびｐ型拡散層４３３のそれぞれの表面にＣｏシリサイドなどからなるシリサイド層４１８を形成する。

このように、本実施の形態の製造方法によれば、ゲート絶縁膜４０８を形成した後にＣＭＯＳ周辺回路のゲート電極用ノンドープポリシリコン膜４０７ａに不純物を導入するので、ノンドープポリシリコン膜４０７ａ中のｎ型不純物とｐ型不純物とが熱拡散して混じり合う不具合を防止することができる。

また、本実施の形態の製造方法によれば、不純物のイオン注入後に、レーザーアニールによる活性化処理を行うことで、ソース、ドレインのエクステンション層として機能する浅い拡散層（４３１、４３２、４３３）を形成することができる。

周辺回路領域においては、ゲート絶縁膜４０８を堆積する前に拡散層形成用の不純物をイオン注入してもよい。その際に、一度不純物をイオン注入した後、サイドウォールを形成してからもう一度不純物をイオン注入するといった多段注入を行うことで、周辺回路領域にエクステンションを形成することもできる。

（実施の形態１５）
これまでの実施の形態は、ゲートからホールを高効率に注入するために、ｐ型ポリシリコン膜とノンドープポリシリコン膜、もしくはｐ型ポリシリコン膜とそれより不純物濃度の低いポリシリコン膜からなる積層ゲート構造をとったメモリセルについてのものである。

前述したように、ゲートからのホール注入は、基板からホットホールを用いて注入するものと比べ、基板と絶縁膜界面に与えるダメージが少ないこと、また局所的な注入ではないので、電荷注入後に電荷蓄積層中を電荷が再分布することによる閾値変動が抑制できること、また基板から電子を注入し、ゲートからホールを注入するという両極性キャリアの動作方式により、例えば電子だけを電荷蓄積層に注入して引き抜くといった単極性キャリアによる動作方式と比べて、書き込み状態と消去状態のしきい値の差をより広く取ることが出来ることなどが利点として挙げられる。特に、消去時に積極的にホールを注入し、しきい値を下げるということは、読み出し時に大きな読み出し電流をとることが出来るため、メモリを含むモジュール全体として高速動作が可能となる。

もちろん、用途によっては、電子だけの単極性キャリアによる書き込み消去動作方式でもよい。この動作方式に関しても、本発明の積層ゲート電極は有用である。その場合、積層構造として、ノンドープポリシリコン膜とｎ^＋型のポリシリコン膜、もしくはノンドープポリシリコン膜と不純物濃度の低いポリシリコン膜の積層構造とする。

これまでの実施の形態と同様、ノンドープポリシリコン膜もしくは不純物濃度の低いポリシリコン膜の膜厚は、６ｎｍ以下が望ましい。６ｎｍ以上でも効果はあるが、あまり厚すぎると、読み出し時のゲートの空乏化を促進してしまうことなり、読み出し特性が劣化する。また、不純物濃度の低いポリシリコン膜は、その上部に積層されたｎ型ポリシリコン膜に比べて１桁以上低不純物濃度であることが望ましい。その他、メモリセル単体の製法および、周辺回路との整合性を加味した製法については、これまでの実施の形態に示した通りである。その際、本構造における利点は、例えば、メモリセル部の拡散層にｎ型の不純物をイオン注入する際に、ゲート電極もｎ型ポリシリコン膜であるため、これまでの実施の形態で懸念事項として記載したゲート部がｐｎ接合になるといった問題が生じないということである。

ホールより電子に対する絶縁膜のポテンシャルバリアは低いため、この構造にて、ゲートに負の電圧を印加することにより、ゲートから電子を電荷蓄積層に注入し、ゲートに正電圧を印加することにより、ゲートに電子を引き抜くという書き込み消去動作を高効率に行うことができる。特に、ゲートから電子を注入するときは、これまでの実施の形態でホールを注入するときと同様、ゲート中のノンドープもしくは不純物濃度の低いポリシリコン膜に電圧がかかることにより、実効的にゲート中の電子から見た絶縁膜のポテンシャルバリアが下がり、高効率に電子を注入することができる。本動作は基板からのホットエレクトロンおよびホットホールを用いた電荷注入方式ではないため、基板側絶縁膜に与えるダメージを抑制することができ、読み出し時および電荷保持時に良好な特性を得ることができる。また、書き込み時に更なる高速性を求める場合には、基板からホットエレクトロン注入を用い、ゲートに電子を引き抜くといった動作を本構造にて行うこともできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能であることはいうまでもない。

本発明は、不揮発性メモリを有する半導体記憶装置に適用することができる。

ホットキャリア注入方式を採用したＭＯＮＯＳ型メモリの平面図である。 ホットキャリア注入方式を採用したＭＯＮＯＳ型メモリの断面図である。 ホットキャリア注入方式を採用したＭＯＮＯＳ型メモリの書き込み動作を説明する断面図である。 ホットキャリア注入方式を採用したＭＯＮＯＳ型メモリの消去動作を説明する断面図である。 ホットキャリア注入方式を採用したＭＯＮＯＳ型メモリの読み出し動作を説明する断面図である。 １個のメモリセルを２ビットとして用いるＭＯＮＯＳ型メモリの読み出し動作を説明する断面図である。 スプリットゲートを有するＭＯＮＯＳ型メモリの平面図である。 スプリットゲートを有するＭＯＮＯＳ型メモリの断面図である。 スプリットゲートを有するＭＯＮＯＳ型メモリの等価回路図である。 スプリットゲートを有するＭＯＮＯＳ型メモリを用いたメモリアレイの回路図である。 スプリットゲートを有するＭＯＮＯＳ型メモリの書き込み動作を説明する図である。 スプリットゲートを有するＭＯＮＯＳ型メモリの消去動作を説明する図である。 実施の形態１のメモリセルの製造工程を示す断面図である。 図１３に続くメモリセルの製造工程を示す断面図である。 ゲート電極側から正孔を注入するＭＯＮＯＳ型メモリの断面図である。 ゲート電極側から正孔を注入するＭＯＮＯＳ型メモリの断面図である。 実施の形態１のメモリセルの製造工程を示す断面図である。 （ａ）は、３層の絶縁膜で構成されたゲート絶縁膜のバンド図、（ｂ）は、４層の絶縁膜で構成された実施の形態１のゲート絶縁膜のバンド図である。 実施の形態１のメモリセルのゲート電極に正電圧を印加したときのゲート絶縁膜のバンド図である。 図１９の一部を拡大して示すバンド図である。 実施の形態１のメモリセルのゲート電極に正電圧を印加したときにゲート電極から流れる正孔トンネル電流をシミュレーションした結果を示すグラフである。 図２１の曲線Ａを計算するのに設定したバンド図である。 図２１の曲線Ｂを計算するのに設定したバンド図である。 実施の形態１のメモリセルの電荷保持時におけるゲート絶縁膜のバンド図である。 実施の形態１のメモリセルのゲート電極形成工程を示す断面図である。 図２５に続くゲート電極形成工程を示す断面図である。 図２６に続くゲート電極形成工程を示す断面図である。 図２７に続くゲート電極形成工程を示す断面図である。 実施の形態２のメモリセルのゲート電極に正電圧を印加したときのゲート電極近傍のバンド図である。 実施の形態３のメモリセルのゲート電極に正電圧を印加したときのゲート電極近傍のバンド図である。 実施の形態４のメモリセルのゲート電極に正電圧を印加したときのゲート電極近傍のバンド図である。 ポリシリコン膜で構成された電荷蓄積層の電荷保持状態を説明する概略断面図である。 実施の形態８のメモリセルを示す平面図である。 実施の形態８のメモリセルを示す断面図である。 実施の形態８のメモリセルの製造方法を示す断面図である。 図３５に続くメモリセルの製造方法を示す断面図である。 図３６に続くメモリセルの製造方法を示す断面図である。 図３７に続くメモリセルの製造方法を示す断面図である。 図３８に続くメモリセルの製造方法を示す断面図である。 図３９に続くメモリセルの製造方法を示す断面図である。 図４０に続くメモリセルの製造方法を示す断面図である。 図４１に続くメモリセルの製造方法を示す断面図である。 図４２に続くメモリセルの製造方法を示す断面図である。 図４３に続くメモリセルの製造方法を示す断面図である。 実施の形態８のメモリセルの他の製造方法を示す断面図である。 レーザーアニールによってノンドープポリシリコン膜とｐ型ポリシリコン膜の積層膜を活性化した場合のボロン濃度分布を示すグラフである。 （ａ）は、積層ゲートＭＯＮＯＳの初期、書き込み後および消去後のトランジスタのＶｇ−Ｖｄ特性を示すグラフ、（ｂ）は、単層ゲートＭＯＮＯＳの初期、書き込み後および消去後のトランジスタのＶｇ−Ｖｄ特性を示すグラフである。 ＭＯＮＯＳにおいて、書き込み状態から、ゲート電極に正の電圧を印加して消去したときの、しきい値変化の時間依存性を示すグラフである。 積層ゲート電極を有するＭＯＮＯＳの断面図である。 実施の形態９のメモリセルおよび周辺回路の製造方法を示す断面図である。 図５０に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図５１に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図５２に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図５３に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図５４に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図５５に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図５６に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 実施の形態１０のメモリセルおよび周辺回路の製造方法を示す断面図である。 図５８に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図５９に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６０に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６１に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６２に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６３に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６４に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６５に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 実施の形態１１のメモリセルおよび周辺回路の製造方法を示す断面図である。 図６７に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６８に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図６９に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７０に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７１に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７２に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７３に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７４に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７５に続くメモリセルおよび周辺回路の製造方法を示す断面図である 実施の形態１２のメモリセルおよび周辺回路の製造方法を示す断面図である。 図７７に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７８に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図７９に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８０に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８１に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８２に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 実施の形態１３のメモリセルおよび周辺回路の製造方法を示す断面図である。 図８４に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８５に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８６に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８７に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８８に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図８９に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図９０に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 実施の形態１４のメモリセルおよび周辺回路の製造方法を示す断面図である。 図９２に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図９３に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図９４に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図９５に続くメモリセルおよび周辺回路の製造方法を示す断面図である。 図９６に続くメモリセルおよび周辺回路の製造方法を示す断面図である。

符号の説明

１０、２０ バンドオフセット
１１ 電子
２１ 正孔
１００ シリコン基板
１５０ 素子分離領域
１５１ ｎ型ウエル
１５２ ｐ型ウエル
２００ 拡散層（ソース）
２１０ ｎ⁻拡散層
３００ 拡散層（ドレイン）
３１０ ｎ⁻拡散層
４０１ ｎ型拡散層（ソース、ドレイン）
４０２ 酸化シリコン膜
４０３ 窒化シリコン膜
４０４ 酸窒化シリコン膜
４０５ 積層ゲート電極
４０６ ゲート酸化膜
４０７ａ ノンドープポリシリコン膜
４０７ｎ ｎ型ポリシリコン膜
４０７ｐ ｐ型ポリシリコン膜
４０８ ゲート絶縁膜
４０９ａ アモルファスシリコン膜
４１０ｐ ｐ型ポリシリコン膜
４１１、４１２、４１３ ゲート電極
４１４、４１５ ｎ型拡散層（ソース、ドレイン）
４１６ ｐ型拡散層（ソース、ドレイン）
４１７ 酸化シリコン膜
４１７ｓ サイドウォールスペーサ
４１８ シリサイド層
４２０ フォトレジスト膜
４２１ 選択ゲート
４２２ メモリゲート
４２３ フォトレジスト膜
４２４ ｎ型拡散層（ソース、ドレイン）
４２５、４２６ フォトレジスト膜
４２７、４２８ ｎ型拡散層（ソース、ドレイン）
４２９ ｐ型拡散層（ソース、ドレイン）
４３０ 絶縁膜
４３１、４３２ ｎ型拡散層
４３３ ｐ型拡散層
４３４ サイドウォールスペーサ
５００ ゲート電極（選択ゲート）
５０１ シリサイド層
５１０ 層間絶縁膜
５２０ 接続孔
５５０ ゲート電極（メモリゲート）
５５０ｐ ｐ型ポリシリコン膜
６００、６２０、６３０ 配線
８１０ ホットホール
８２０ 電子−正孔対
９００、９０１ ゲート絶縁膜
９１０ 酸化シリコン膜
９２０ 窒化シリコン膜
９３０ 酸窒化シリコン膜
９４０ 酸化シリコン膜
９５０ ゲート絶縁膜
９６０ サイドウォールスペーサ
９６１ 酸化シリコン膜
９９０ 素子分離領域
１０１０ 低不純物濃度またはノンドープのポリシリコン膜
１０２０ 高不純物濃度のポリシリコン膜
１１１０ 高不純物濃度のポリシリコン膜
１１２０ ノンドープのポリシリコン膜
１１３０ 酸窒化シリコン膜
１１４０ ｐ型シリコン基板
１２１０ アモルファスシリコン膜
１２２０ 酸化シリコン膜
１２３０ ポリシリコン膜
１２４０ ｐ型ポリシリコン膜
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線

Claims (33)

1. 半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、
   前記ゲート絶縁膜は、電荷保持層を構成する第１絶縁膜、前記第１絶縁膜と前記半導体基板との間に形成された第２絶縁膜および前記第１絶縁膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、
   前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔と、前記半導体基板から前記第２絶縁膜を通じて前記電荷保持層に注入される電子とを情報記憶用の保持電荷として用いる不揮発性メモリを備えた半導体記憶装置であって、
   前記ゲート電極は、前記ゲート絶縁膜と接触するように形成された第１シリコン層と、前記第１シリコン層を介して前記ゲート絶縁膜と離間するように形成され、かつ前記第１シリコン層よりも高濃度の不純物がドープされた第２シリコン層とを含んで構成されることを特徴とする半導体記憶装置。
2. 前記第１シリコン層は、ｐ型シリコン層、ｎ型シリコン層またはノンドープシリコン層であり、前記第２シリコン層は、ｐ^＋型シリコン層であることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１シリコン層の不純物濃度は、１０^１７atom／ｃｍ^３以下であり、前記第２シリコン層の不純物濃度は、１０^１９atom／ｃｍ^３以上であることを特徴とする請求項１記載の半導体記憶装置。
4. 前記半導体基板の主面に垂直な方向に沿った前記第１シリコン層の厚さは、６ｎｍ以下であることを特徴とする請求項１記載の半導体記憶装置。
5. 前記第１シリコン層と前記第２シリコン層との間に、酸化シリコン層、窒化シリコン層または金属層が介在していることを特徴とする請求項１記載の半導体記憶装置。
6. 前記ゲート電極に正の電圧を印加したときに、前記ゲート電極中の正孔から見た前記第３絶縁膜の前記正孔に対するバリアポテンシャル障壁が、前記第３絶縁膜と前記第１シリコン層とを接合したときに生じるバレンスバンドオフセットよりも小さくなることを特徴とする請求項１記載の半導体記憶装置。
7. 前記第１絶縁膜は窒化シリコンからなり、前記第２および第３絶縁膜は酸化シリコンからなることを特徴とする請求項１記載の半導体記憶装置。
8. 前記第１絶縁膜と前記第３絶縁膜との間に、酸窒化シリコンからなる第４絶縁膜が介在していることを特徴とする請求項７記載の半導体記憶装置。
9. 前記第１シリコン層をｎ型シリコンで構成し、前記第２シリコン層をｐ^＋型シリコンまたはｎ^＋型シリコンで構成し、前記ゲート電極に正の電圧を印加した際に前記ゲート電極中に発生するアバランシェホットホールを前記電荷保持層に注入することを特徴とする請求項１記載の半導体記憶装置。
10. 前記第１シリコン層の不純物濃度は、１０^１８atom／ｃｍ^３以下であり、前記第２シリコン層の不純物濃度は、１０^１９atom／ｃｍ^３以上であることを特徴とする請求項９記載の半導体記憶装置。
11. 前記電荷保持層を前記第１絶縁膜に代えてシリコン膜で構成し、前記シリコン膜を前記第２絶縁膜と前記第３絶縁膜との間に介在させたことを特徴とする請求項１記載の半導体記憶装置。
12. 半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、
    前記ゲート絶縁膜は、電荷保持層を構成する第１絶縁膜、前記第１絶縁膜と前記半導体基板との間に形成された第２絶縁膜および前記第１絶縁膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、
    前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔と、前記半導体基板から前記第２絶縁膜を通じて前記電荷保持層に注入される電子とを情報記憶用の保持電荷として用いる不揮発性メモリを備えた半導体記憶装置であって、
    前記ゲート電極は、III-Ｖ族の化合物半導体膜からなることを特徴とする半導体記憶装置。
13. 前記ゲート電極は、炭化シリコン膜からなることを特徴とする請求項１２記載の半導体記憶装置。
14. 前記ゲート電極に正の電圧を印加したときに、前記ゲート電極中の正孔から見た前記第３絶縁膜の前記正孔に対するバリアポテンシャル障壁が、前記第３絶縁膜と第１シリコン層とを接合したときに生じるバレンスバンドオフセットよりも小さくなることを特徴とする請求項１２記載の半導体記憶装置。
15. 前記第１絶縁膜は窒化シリコンからなり、前記第２および第３絶縁膜は酸化シリコンからなり、前記第１絶縁膜と前記第３絶縁膜との間に、酸窒化シリコンからなる第４絶縁膜が介在していることを特徴とする請求項１２記載の半導体記憶装置。
16. 半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、
    前記ゲート絶縁膜は、電荷保持層を構成する第１絶縁膜、前記第１絶縁膜と前記半導体基板との間に形成された第２絶縁膜および前記第１絶縁膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、
    前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔と、前記半導体基板から前記第２絶縁膜を通じて前記電荷保持層に注入される電子とを情報記憶用の保持電荷として用いる不揮発性メモリを備えた半導体記憶装置の製造方法であって、
    前記ゲート電極と前記第３絶縁膜との界面に準位を形成し、前記ゲート電極に正の電圧を印加したときに、前記ゲート電極中の正孔から見た前記第３絶縁膜の前記正孔に対するバリアポテンシャル障壁を、前記第３絶縁膜と第１シリコン層とを接合したときに生じるバレンスバンドオフセットよりも小さくすることを特徴とする半導体記憶装置の製造方法。
17. 前記第３絶縁膜の表面にプラズマを照射することによって、前記ゲート電極と前記第３絶縁膜との界面に準位を形成することを特徴とする請求項１６記載の半導体記憶装置の製造方法。
18. 前記第３絶縁膜の表面にフッ素をイオン注入することによって、前記ゲート電極と前記第３絶縁膜との界面に準位を形成することを特徴とする請求項１６記載の半導体記憶装置の製造方法。
19. 前記ゲート電極と前記第３絶縁膜との間に電荷トラップ層を介在させることによって、前記ゲート電極と前記第３絶縁膜との界面に準位を形成することを特徴とする請求項１６記載の半導体記憶装置の製造方法。
20. 半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、前記ゲート絶縁膜は、電荷保持層を構成する第１電荷蓄積膜、前記第１電荷蓄積膜と前記半導体基板との間に形成された第２絶縁膜および前記第１電荷蓄積膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、前記ゲート電極が、前記ゲート絶縁膜と接触するように形成された第１シリコン層と、前記第１シリコン層を介して前記ゲート絶縁膜と離間するように形成され、かつ前記第１シリコン層よりも高濃度の不純物がドープされた第２シリコン層とを含んで構成される半導体記憶装置と、前記半導体基板の主面に形成された周辺回路部のトランジスタの拡散層に、シリサイド層が形成されていることを特徴とする半導体記憶装置。
21. 前記第１シリコン層は、ｐ型シリコン層、ｎ型シリコン層またはノンドープシリコン層であり、前記第２シリコン層は、ｐ^＋型シリコン層であることを特徴とする請求項２０記載の半導体記憶装置。
22. 前記第１シリコン層の不純物濃度は、前記第２シリコン層の不純物濃度と比較して１桁以上低いことを特徴とする請求項２０記載の半導体記憶装置。
23. 前記半導体基板の主面に垂直な方向に沿った前記第１シリコン層の厚さは、６ｎｍ以下であることを特徴とする請求項２０記載の半導体記憶装置。
24. 前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔により、記憶もしくは記憶の消去を行うことを特徴とする請求項２０記載の半導体記憶装置。
25. 前記ゲート電極に正の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される正孔と、前記半導体基板から前記第２絶縁膜を通じて前記電荷保持層に注入される電子とを情報記憶用の保持電荷として用いることを特徴とする請求項２０記載の半導体記憶装置。
26. 前記周辺論理回路部を構成するトランジスタの拡散層の濃度が、前記半導体記憶装置のトランジスタの拡散層と比べて高いことを特徴とする請求項２０記載の半導体記憶装置。
27. 前記周辺論理回路部のトランジスタの拡散層の、前記半導体基板の主面に垂直な方向に沿った深さが、前記半導体記憶装置のトランジスタの拡散層の深さと比べて深いことを特徴とする請求項２０記載の半導体記憶装置。
28. 半導体基板の主面に形成されたゲート絶縁膜を介してゲート電極から前記半導体基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタを有し、前記ゲート絶縁膜は、電荷保持層を構成する第１電荷蓄積膜、前記第１電荷蓄積膜と前記半導体基板との間に形成された第２絶縁膜および前記第１電荷蓄積膜と前記ゲート電極との間に形成された第３絶縁膜を含んで構成され、前記ゲート電極が、前記ゲート絶縁膜と接触するように形成された第１シリコン層と、前記第１シリコン層を介して前記ゲート絶縁膜と離間するように形成され、かつ前記第１シリコン層よりも高濃度のｎ型不純物がドープされた第２シリコン層とを含んで構成される半導体記憶装置。
29. 前記第１シリコン層は、ｐ型シリコン層、ｎ型シリコン層またはノンドープシリコン層であり、前記第２シリコン層は、ｎ^＋型シリコン層であることを特徴とする請求項２８記載の半導体記憶装置。
30. 前記第１シリコン層の不純物濃度は、前記第２シリコン層の不純物濃度と比較して１桁以上低いことを特徴とする請求項２８記載の半導体記憶装置。
31. 前記半導体基板の主面に垂直な方向に沿った前記第１シリコン層の厚さは、６ｎｍ以下であることを特徴とする請求項２８記載の半導体記憶装置。
32. 前記ゲート電極に負の電圧を印加した際に、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に注入される電子により、記憶もしくは記憶の消去を行うことを特徴とする請求項２８記載の半導体記憶装置。
33. 前記ゲート電極に正の電圧を印加して、前記ゲート電極から前記第３絶縁膜を通じて前記電荷保持層に電子を注入すること、および、前記ゲート電極に負の電圧を印加して、前記ゲート電極へ前記第３絶縁膜を通じて前記電荷保持層から電子を引き抜くことで、情報の記憶および消去を行うことを特徴とする請求項２８記載の半導体記憶装置。

Images