TW463172B - NAND type nonvolatile memory - Google Patents

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TW463172B
TW463172B TW089105280A TW89105280A TW463172B TW 463172 B TW463172 B TW 463172B TW 089105280 A TW089105280 A TW 089105280A TW 89105280 A TW89105280 A TW 89105280A TW 463172 B TW463172 B TW 463172B
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Shoichi Kawamura
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4 6 317 2 A7 B7 經濟部智慧財產局3工消費合作社印製 五、發明說明（1 ) 1. 發明之技術範圍 本發明有關於反及閘型非依電性記憶體，以及尤特別 地有關於一種反及閘型非依電性記憶體，在其確保一較大 抹除邊限之同時能實施抹除驗證者。 2. 相關技藝之說明 在快閃記憶體和其他類型之非依電性記憶體之有反及 閘型記憶體單元結構者中，FN墜道效應係經運用以注射 電子進入一浮閘内以便能編程’並用以排出電子以便能抹 除。能量消耗因此係較反或型快閃記憶體為低。數個記憶 體單元電晶體係事聯地連接於記憶體單元串中心連接至一 數元線，以及於讀取操作時一讀取電壓係應用於一選擇之 單元電晶體之閘極，以高電壓係應用於其餘之單元電晶體 以使它們均成為導電。依此，當電流流動通過單元串者係 比較低時，讀取操作中之電力消耗係亦低。由於該處受限 於可以裝設於一單元串内之單元電晶體之數目，故該部門 大小係較反或型非依電性記憶體所具有者為小，以及抹除 單元之尺寸係更小。反及型非依電性記憶體之有上文所說 明之特性者近年來享有廣泛之採用。 第12圖係在一典型反及閘型快閃記憶體中一記憶體單 元電晶體之剖視圖。在第12圖中，（a)顯示此抹除狀態以 及（b)顯不編程之狀悲。卓元電晶體結構包含一源極區s和 一汲極區D經形成於一半導體基體表面上，一透納氧化薄 膜0X經形成於兩極區之間，一浮閘FG以及一控制閘CG。 在抹除狀態（a)内之顯示於第12圖中者，電子業已自浮閘fg 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公窆） ------------裝-------訂-------線· (請先閱讀背面之汶意事項再填寫本頁) A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 排出；單元電晶體臨限電壓vt係負電壓，因此其功能係一 二乏模電晶體。另一方面，在第12圖内所示之編程狀態（b) 中’電子業已注射入浮閘FG内，以及單元電晶體臨限電 壓Vt係正電壓’因此其功能係增強模電晶體之一。 第13圖係一圖顯示一單元串和一反及閘型快閃記憶體 之轉頁緩衝器電路。單元串CS係經由一選擇電晶體NSG1 連接至一數元線BL，並已串聯地連接記憶體單元MC〇_ MCn。至單元串CS之相對邊者係經提供一選擇電晶體供 對一陣列Vss電位ARVss之連接用。 數元線BL係經由電晶體N10，N11，而連接至感測緩 衝器100。感測緩衝器1 〇〇於讀取，編程驗證，和抹除驗證 操作中感測記憶體單元臨限電壓之狀態，並有一閂扣之作 用。在此圖中’ N係N頻道電晶體，以及p係一 p頻道電晶 體，感測緩衝器1 00有一閂扣電路1 〇。 電晶體N1係一轉頁緩衝器選擇電晶體經連接至輸出 接頭PB0UT。電晶體P2，P3，N4，N5，和N6係輸出CMOS 電路。電晶體P7係一正常電流供應源。 對一讀取操作言，選擇之記憶體單元之字線WL係經 驅動至大約0V ’同時另一字線WL係經驅動至大約4V，因 而此選擇之記憶體單元接上或關斷耽視臨限電壓之狀態而 定’同時所有之未選擇之單元接上。耽視此選擇之記憶體 單元疋否係接上抑或關斷而定’節點SNS行進至高位準抑 或至低位準；當一讀取脈衝係應用於信號SET用以電導電 晶體N9，並係由閂扣電路1〇所閂扣時，此一經由 本紙張尺度賴 (CNS)Ali：^ (210 X 297 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 6 463172 A7 '______ 五、發明說明（3 ) —感測電晶體N8之導電或非導電而讀取。 ί * i I f ί I I --- (請先閱讀背面之注意事項再填寫本頁)
編程驗證及抹除驗證操作係類比式地對讀取操作而實 %。不過’對編程驗證彳呆作言，取代驅動所選擇記憶體單 元之字線至0V者，一相當於編程驗證位準之一正電壓， 例如0.8V者，係經應用。對一抹除驗證操作言，選擇之記 憶體單元之字線係被驅動至相當於抹除驗證位準之負電壓 以取代0V。不過，由於在半導體裝置内來產生負電壓係 不切實際’標準習慣係要驅動選擇之記憶體之字線至〇V 而此陣列Vss電位ARVss至正電壓，例如〇.6V，俾使選擇 之記憶體單元之字線電位變成同等地負電位D 經濟部智慧財產局員工消費合作社印製 第14 A圖顯示使用於一反及閘型快閃記憶體中之多餘 資料貯存電路。以此一電路，用以貯存多餘地址之一多餘 記憶體單元RMC係置於選擇電晶體RSG1，RSG2之間之中 間’並連接至一感測放大器10丨。多餘記憶體單元RMC之 臨限電壓狀態係由感測放大器1〇 1内之電晶體p21，N2〇和 一反及閘丨2讀取至節點SNS，以及節點SNS之狀態係由含 有電晶體P22，N23之一CMOS反相器來感測。一如以一般 兄憶體單元’此多餘記憶體單元RMC於抹除操作中有負 臨限電壓以及於編程操作中有正臨限電壓。 用於一讀取操作時，多餘記憶體單元RMC之字線WL 係被驅動至0V，因而它接上抑或關斷耽視臨限電壓之狀 態而定’以及其中之資訊係讀取至節點SNS。於編程驗證 操作時’多餘記憶體單元RMC之字線係被驅動至相當於 編程驗證位準之正電壓，以及臨限電壓是否超過此编程驗 本纸張尺度適用中國國家襟準（CNS)A4規格（2】〇 X 297公釐） 經濟部智慧財產局員工消費合泎钍印製 A7 B7 五、發明說明（4 ) 證位準之資訊係讀取至節點SNS並由CMOS及相器所感測 。抹除驗證時，多餘記憶體單元RMC之字線係被驅動至0V ’陣列Vss電壓ARVss係被驅動至正電壓，以及字線WL係 被驅動至等值之負電壓》用於各操作之電壓之範例係提供 於第14B圖内。 一如上文所說明者’反及閘型快閃記憶體有一較及或 型快閃記憶體不同之結構’其中記憶體單元臨限電壓於編 程操作時係正以及於抹除操作時係負。因此，以反及閘型 記憶體言，習慣係要控制陣列Vss電壓ARVss至正電壓以 便能驗證該記憶體單元或多餘單元臨限電壓Vt於抹除驗證 操作中係負電壓。 不過’第13圖中之轉頁緩衝器電路10〇和第14圖之感 測放大器101之電路設計有屬於抹除驗證操作之問題。 以第13圖之轉頁緩衝器丨00之構造言，在抹除驗證操 作時’以0V應用於用於選擇之記憶體單MC〇之字線WL0 ’以及以4V應用於其他字線並至選擇線sgi，SG2，電晶 體N10，Nil係被提供導電。如果選擇之記憶體單元MC〇 之臨限電壓係充分地負電壓時，則選擇之記憶體單元MC〇 變成導電而節點SNS上之電壓係、被拉曳，此一電壓係由電 晶體N 8所感測並由閂扣電路1 〇問扣。 不過，用於電晶體N82臨限電壓典型地係在〇.8乂之 範圍上，耽視生產程序而定。藉由選擇記憶體單元MC〇之 導電，知點SNS必須是被驅動至較電晶體N8之臨限電壓為 低。在如此情勢下，該處自一可靠之基點言，吾人必須來 本紙張尺度適用中國國家標準(CNS)A4 (2Ϊ〇 8 Γ --------裝·-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7
463彳 7 2 五、發明說明（5 ) 確保以讀取操作為準之較大抹除邊限，陣列Vss電壓ARVss ，例如，係增大至大約1V，以及用於選擇之記憶體單元 MCO之閘電壓同值地變成_iV。藉如此作為’在選擇之記 憶體單元MCO由於充分之電子於抹除操作中自浮閘排出而 變成負臨限電壓Vt之情況中，俾使即令在導電狀態’節點 SNS上之電位最多下落至陣列Vss電壓ARVss卜丨v);在此 一節點SNS電位處，電晶體!^8，其源極係連接至接地線電 位Vss者不能使其成為非導電，而最終地此抹除驗證操作 不能實施。亦即，由於一成功之抹除驗證操作需要感測電 晶體N8之導電以倒反閂扣電路丨〇之狀態，感測電晶體N8 即令在一抹除之狀態中係不能使其成為導電。 有關於抹除驗證之相同問題亦一樣地存在於第〖4A圖 之多餘資料貯存電路之情況中。就像第13圖之轉頁緩衝器 電路100,第丨4圖之感測放大器1〇1有一多餘記憶體單元 RMC經由選擇電晶體rsg 1和電晶體N20與一 p型頻道電晶 體P21相連接’作用如一正常電流供應源，而節點SNS取 高位準或低位準則耽視此多餘記憶體單元RMC是否係導 電或非導電而定’以在節點SNS上之電位係由有一感測電 經濟部智慧財產局員工消費合作社印製 晶體N23之CMOS反相器所感測，以其源極連接至地線Vss 〇 在此一情況中一樣地’由於吾人需要來確保以讀取操 作為準之一較大抹除邊限，此陣列Vss電壓ARVss係被增 大，例如，至大約iv，以及用於多餘記憶體單元RMC之 閘電壓同值地變成-IV於此抹除驗證操作時。藉如此作為 本纸張尺度適用中國固家標準（CNS>A4規格（210x 297公釐） 9 A7 -~^------ 五、發明說明（6 ) (請先閱讀背面之注意事項再填寫本頁) ，多餘記憶體單元RMC由於充分之電子自此浮閘排出而 變成負臨限電壓vt ’俾使即令是在導電狀態中，在節點SNS 上之電位最多下落至陣列Vss電壓ARVss(=lV) 〇此一節點 SNS電位係較CM0S反相器P22，N23之跳脫位準為高，以 及電晶體N23，其源極係經連接至地線電位Vss，不能使 成為非導電，因此最終地此抹除驗證操作不能予以實施。 自前文將至為顯明者’即在電路中，其中一記憶體單 元和一正常電流之間之節點位準係使出現在有一接地線之 源極之感測電晶體之閘極，而驗證操作係經由此—感測電 晶體之導電而實施’故其抹除驗證操作將被傷害。 本發明之概述 本發明之目的係在提供一反及閘型非依電性記憶體， 具有能力正常地實施抹除驗證操作。 本發明之另一目的係在提供，在一非依電性記憶體内 ’其中編程操作產生單元電晶體之正臨限電壓，而抹除操 作產生負臨限電壓，一非依電性記憶體具有能力正常地實 施抹除驗證操作者。 經濟部智慧財產局員工消費合作钍印5-^ 要達成所說明之目的，本發明在其一觀點中提供一反 及閘型非依電性記憶體，包含：一感測電路有一正常電流 供應源經連接至一數元線而記憶體單元係連接至此線者， 以及一感測電晶體用以感測其連接點處之電位；一第一基 準電位ARVss，感測電晶體之源極係連接至該電位，其中 ，於抹除驗證操作中，此第一基準電位ARVss和第二基準 電位PBVss係經控制至預定之正電位。藉控制此第一基 本紙張尺度適用_國國各標準（CNS)A4規格（210 X 297公^| ) 10 463172 A7 B7 五、發明說明（7 ) 電位ARVss至正電位，此控制記憶體單元之閘位準可以等 值地被帶引至抹除驗證位準（它係負位準），以及藉另控制 此感測電晶體之第二基準電位PBVss至正電位’—樣地此 感測電晶體之等值臨限電壓可以增大，或者此感測反相器 之等效跳脫位準增大，由是而解決與抹除驗證操作相關聯 之傳統性問題> 要達成所說明之目的，本發明在其第一觀點中提供一 反及閘型非依電性記憶體，有數個記憶體單元串聯地相連 接之單元串在一記憶體陣列中’包含：一感測電路有一正 常電流電路經連接至已連接至此記憶體單元之一數元線， 以及一感測電晶體用以感測在其連接點處之電位；—第一 基準電位在自此記錄體單元之正常電流電路之相對邊上； 以及一第二基準電位經連接至感測電晶體之源極’其中於 抹除驗證操作時，此第一基準電位和第二基準電位係經控 制至一預定之正電位。 經濟部智慧財產局員工消費合作社印製 ---------- I I ---I . - i (請先閱讀背面之注意事項再填寫本頁) -線. 要達成所說明之目的，本發明在其第二觀點中提供一 反及閘型非依電性記憶體，有數個記憶體單元串聯地相連 接之單元串在一記憶體陣列中，包含：一輔助記憶體單元 用以貯存多餘資訊或預定資訊；一多餘感測電路有一正常 電流電路經連接至此輔助記憶體單元，以及一感測電晶體 用以感測在其連接點處之電位；一第一基準電位在輔助記 憶體單元之正常電流電路之相對邊上；以及_第二基準電 位同於感測電晶體’其中於抹除驗證操作中，此第一基準 電位和第二基準電位係經控制至預定之正電位。 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公笼）
II A7 A7 B7
五、發明說明（8) 圖式之簡要說明 第1圖顯示本具體例中8 X4反及閘型快閃記憶體陣列 和緩衝器結構； 第2圖顯示本具體例中一轉頁緩衝器電路； 第3A至3C圖係一定時圖供第2圖之電路於讀取，編程 (寫出）驗證，以及抹除驗證操作時之操作用者； 第4A至4B圖係一圖表，顯示第2圖之電路之電壓狀況 第5A至5B圖係本具體例中記憶體單元陣列和轉頁緩 衝器之構造圖； 第6圖係本具體例中多餘記憶體單元之構造圖； 第7A至7C圖係多餘記憶體單元操作之一時序圖； 第8A至8B圖係顯示多餘記憶體單元之第一範例圖； 第9A至8B圖係顯示多餘記憶體單元之第二範例圖； 第10圖係顯示另一多餘記憶體單元之感測放大圖； 第11A至11B圖係顯示第10囷之電壓狀況之表； 第12圖係一典型之反及閘型快閃記憶體之記憶體單元 之一剖視圖； 第1 3圖係一圖顯示在一反及閘型快閃記憶體中單元串 和轉1緩衝器電路；以及 第14A圖係一圖顯示一傳統式多餘資訊貯存電路； 第14B圖係一表顯示操作之電壓。 較佳具體例之說明 本發明之具體例係以參考附圖在下文中作說明。不過 本紙張尺度適用中固國家標準（CNS)A4規格（210 X 297公釐） I t--^------裝 -------訂---------線 (請先閱讀背面之沒意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 12 46317 2 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ’應予說明者，即此具體例係不以限制本發明之技術範圍 之限制之方式呈現。 第1圖係一圖顯示在本具體例中8 X 4反及閘型快閃記 憶體陣列及緩衝器結構。在第丨圖中，兩個方塊，方塊〇， 1各有一 4 X 4記憶體陣列者係經顯示。在反及閘型快閃記 憶體中’數個（第1圖内四個）記憶體單元MC00-MC30串聯 地相連接，以及選擇閘電晶體NSG1，NSG2串聯地連接至 其頂部和底部形成一基本單元名之為一單串。眾多之這些 串（第1圖内為兩個）係連接至一數元線BLO。一轉頁緩衝器 100係連接至每一此數元線BL0_BL3。 一如所說明者’典型地有兩種狀態用於一反及閘型快 閃記憶體之記憶體單元。在一種狀態中，電子係注射入— 記憶體單元之浮閘内’它貯存一邏輯“ 〇，^在此一時刻記 憶體單元臨限電壓Vt係正以及記憶體單元功能如一 “增強 模式電晶體。在另一種狀態中，電子係自此記憶體單元 之浮閘排出，它貯存一邏輯“1” ^在此一時刻記憶體單元 臨限電壓Vt係負以及記憶體單元功能如一空乏模電晶體。 第2圖係一圖顯示本具體例中之一轉頁緩衝器電路。 第2圖之轉頁緩衝器電路1〇〇有一對第13圖内所示傳統式轉 頁缓衝器電路類似之設計，但在傳統式範例中閂扣電路1 〇 之設定電晶體N9之源接頭（第二基準電位）係連接至地線電 位，但在本體例中，它係連接至一轉頁緩衝器Vss電位 pBVss。像陣列Vss電位ARVss(第一基準電位）_樣，此一 轉頁緩衝器Vss電位PBVss於抹除驗證操作中係經保持在 ^紙張尺度適用中國國豕標準（CNS)A4規格（210 * 297公釐） ί - ί ----·--------.1 --------訂--—IIIII* 線. (請先閱讀背面之注意事項再填寫本頁) 13 - A7 --—______ B7 五、發明說明（10) 預定〜正電位，以及在讀取操作或編程驗證操作中係保持 在較抹除驗證電位為低之一電位或地線電位。 第3圖係一時序圖*用於讀取，編程（寫出）驗證，以 及抹除驗證操作巾第2®之電路之操作I#圖係—表，顯 不在上述二種操#中每一節點處之範例電I。在本具體例 中之s賣取’編程（寫出）驗證，以及抹除驗證操作係以這些 圖為基準說明如下： 讀取操作 在一反及閘型快閃記憶體中之讀取操作，如第3八圖 中所示者，係如下。在一讀取操作中，此陣列Vss電位ARVss 係經保持於ον，以及此轉頁緩衝器Vss電位pBVss係亦保 持於0V。讓它係被假定即記憶體單元MC〇連接至字線wL〇 者業已被選擇。讓它另被假定，即轉頁緩衝器i00内閂扣 電路10之節點A和B業已分別地預先設定為低位準和高位 準。設定信號SET係低位準。 在此一點’ 0V係應用於字線WL〇，以及大約4v係應 用於其他子線WL1 -η。大约4 V係一樣地應用於選擇閘線 路SG1和SG2。因而選擇閘電晶體NSG1*NSG2兩者係置 於導電狀態内，以及此串，此選擇之記憶體單元MC〇係歸 屬其内者，係經選擇B以此一方法，串之一端係連接至數 元線BL ’同時另一端係連接至陣列vss電位arvss(第一基 準電位）。在一讀取操作中，此陣列Vss電位aRVsss〇v。 在此選擇之串内記憶體單元中，記憶體單元Me 1 -n(除了 選擇之記憶體單元CM0以外）均係在導電狀態中而勿干於 本纸張尺度適用中國國家標準（CNS)A4規格（2J〇 X 297公Μ ) -----l· I-------裝 i I (請先閱讀背面之注意事項再填寫本頁) -5J. -線. 經濟部智慧財產局員工消費合作社印製 14 A63 w 2 A7 ____B7_____ 五、發明說明（11 ) 貯存於其内之資料》 (請先閱讀背面之注意事項再填寫本頁) 在此一狀態中，以轉頁緩衝器10内信號BLCNTRL和 BLPROT在高位準’轉頁緩衝器100係已連接至數元線BL 。同一時間地’以信號PBIAS在低位準，p型電晶型P7接 上’以及電流係已輸送至數元線BL。此一電流係用以測 定記憶體單元MC0是否含一邏輯“1”或一邏輯“〇，’之基礎。 更確切言，信號BLCNTRL係經分別地控制至1 v以及信號 BLPORT至電力供應Vcc。 經濟部智慧財產局員工消費合作社印製 一如在第3A圖内左邊一行所示，該處記憶體單元MC0 含邏輯’其臨限電壓Vt係負，因此雖然〇V係已應用於 字線WL0，但儘管如此記憶體單元MC0接上以及電流流動 通過其間，俾使轉頁緩衝器内節點SNS係朝向低位準拉复 。當一高位準脈衝隨後係提供至設定信號SET時，設定電 晶體N9恢復導電狀態，以及感測電晶體N8之源極係被驅 動至轉頁緩衝器Vss電位PBVss(於讀取操作中之0V)，以 節點SNS係由感測電晶體N8來感測。由於記憶體單元MC0 含一邏輯“Γ以及此單元係在導電狀態中，故節點SNS係 低位準以及閂扣電路10内之節點B繼續地被保持於高位準 ;當此設定信號SET回行至低位準時，閂扣電路1 〇貯存一 邏輯“1”狀態，在其中節點A=L以及節點B=H。 一如第3A圖中右行内所示，該處記憶體單元MC0含 一邏輯“0’’ ’其臨限電壓Vt係正，因此雖然〇v係已應用於 字線WL0，但記憶體單元MC0係關斷，以及電流不能流動 通過其間，俾使轉頁缓衝器内之節點SNS係由自正常電流 15 衣纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）
經濟部智慧財產局員工消費合作社印製 電力供應電晶體P7之正常電流充電至高位準。當一高位 準脈衝隨後係經提供至設定信號SET時，心節點SNS係 高位準，故電晶體N8取導電狀態，以及閂扣電路1〇内之 節點B係被推送至低位準；當此設定信號SET回行至低位 準時，閂扣電路10貯存一邏輯狀態，其中節點A=H以 及節點B等於L » 在轉頁緩衝器100之輸出部分内，藉驅動此寫出資料 負載信號LD至低位準，以及讀取資料輸出信號RD至高位 準，兩者電晶體P3，P4係置於導電狀態中，以及上文提 及之閂扣電路10之狀態係藉含有電晶體p2，N52CM〇s反 相器經由選擇閘N1而在轉頁緩衝器輸出接頭pB〇UT上面 輸出。 編程（寫出）驗證操作 編程（寫出）驗證操作現在係予以說明。此編程驗證操 作係顯7F於第3B圏内。在編程操作中，控制係經實施以 便能位移一選擇之記憶體單元電晶體之臨限電壓至一預定 正編程位準Vtpr。因此，吾人必需於編程驗證操作中來驗 證，不官一預定正電壓之應用於選擇之記憶體單元之控制 閘’此記憶體單元將是非依電性。 在編程驗證操作時，此陣列Vss電位ARVss保持在0 V ，而此轉頁緩衝器vss電位PBVss一樣地係被保持在〇v ; 此一操作基本上係與讀取操作相同。一編程驗證操作之不 同於4取操作者’在其中為了要择保記憶想單元之臨限電 ® vt之編程（寫出）位準Vtpr，除了 〇v以外之正電壓係應用 本紙張尺度適用—中國國家標準“:崩雜（21〇 χ观公^- ^} · 16 - ---------------------^----- I---^ (請先閱讀背面之注意事項再填寫本頁) 463172 A7
五、發明說明（13 ) 經濟部智慧財產局員工消費合作社印製 用於選擇之字線WL。例如，0.8V之應用於字線WL提供以 最小臨限電壓為準之大約〇. 8 V之一邊限，它可以至少在讀 取操作時作為一邏輯來讀取。因此，在字線上之正電 壓係設定為相當於編程位準Vtpr之一電壓。 讓吾人假定該記憶體單元MC0已連接至字線WL0者業 已被選訂。在此一點處’ 〇·8V係應用於選擇之字線WL0以 及大約4V係應用於其他未經選擇之字線wl〇 —樣地大約 4V係應用於選擇閘線SG丨和SG2，以及此串，此選擇之記 憶體單元存在其中者係連接至數元線BL並至陣列Vss電位 ARVss。 在此一狀態中’以信號BLCNTRL和轉頁緩衝器1〇〇内 之BLPROT在高位準’轉頁緩衝器ι00和數元線肌係電相 連接。在同一時間地’以信號PBIAS在低位準，p型電晶 體P7(電流源）接上以及正常電流係輸送至數元線bl ^ 一如 在讀取操作中’此一電流係用以決定記憶體單元MC是否 係充77地被編程（寫出）之偏壓。一記憶趙單元係正被編程 (寫出）之位置，上至此一點，此轉頁緩衝器丨〇〇内閂扣電 路10之節點A和節點B業已分別地預先設定為低位準和高 位準。在沒有一編程（寫出）操作中，此節點A和節點b係 分別地預先設定為高位準和低位準。在此’ 一編程（寫出） 腳本係經考慮’因此節點A和節點B係分別地被假定為設 定至低位準和高位準。 一如第3B圖内左邊行中所示，記憶體單元MC0未曾 充分地編程（寫出）之位置，其臨限電壓Vt係較在字線WL〇 本纸張尺度適用中國國家螵準（CNS)A4規格（210x297公f ) 17 / _ f • I---I ! ------裝--------訂---------線· (請先閱讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消費合作社印 A7 B7 五、發明說明（14 ) 上之0.8V電壓為小’所以記憶體單元mc〇接上以及電流流 動’以節點SNS係被拉曳至低位準。當一高脈衝隨後係提 供至此設定信號SET時，由於節點SNS係低位準，閂扣電 路1内之節點B繼續地予以保持在高位準；當此設定信號 SET回行至低位準時，閂扣電路10貯存一狀態，其中節點 A=低位準以及節點B=高位準。此即指示該編程（寫出）驗 證已失敗’然後此編程（寫出）操作係重復。 一如第3B圖内右邊行中所示，記憶體單元mc〇業已 充分地編程（寫出）之位置，其臨限電壓Vt係較在選擇之字 線WLO上之0.8V電壓為大，因此記憶體單元％^^關斷並沒 有電流流動，以節點SNS係正被充電至高位準。當一脈衝 隨後係提供至設定信號SET時’由於節點SNS係高位準， 節點B係被拉曳至低位準；當此設定信號SET回行至低位 準時，轉頁緩衝器100内之閂扣電路10係再設定為一狀態 ，其中節點高位準以及節=低位準。此即指示該編 程（寫出）驗證已成功，然後此編程（寫出）操作結束。 抹除驗證操作 現在此抹除驗證操作係予說明。此抹除驗證操作係顯 示於第3C圖A。在才末除操作t，一方塊之所彳記憶體單 元之臨限電壓係位移至負抹除位準Vtre，因此於一抹除驗 證操作中吾人必需等值地應用負電壓至記憶體單元之控制 閘以便能驗證該所有記憶體單元之在一串内者係導電。
在本具體例f，於一抹除驗證操作時，陣列Vss電位 ARVss(第基準電位）係被保持在一預定之正電壓WER I---F I-------裝-------—訂·--------線 (請先閲讀背面之注意事項再填寫本頁)
18 經濟部智慧財產局.員工消f合作社印製 463 W 2 A7 B7 五、發明說明（15) 而此轉頁緩衝器Vss電位PB Vss(第二基準電壓）亦係保持在 此一相同正電壓VVER ’ 一如第4A圖中所示。另一可供選 擇方式如第4B圖所示者，此陣列Vss電位ARVss係被保持 在一預定之第一正電壓VVER1而此轉頁緩衝器Vss電位 PBVss係被保持在一第二正電壓VVER2。驅動此轉頁緩衝 器Vss電位PB Vss以及此陣列Vss電位ARVss至正電壓之能 使由感測電晶體NB作感測操作者係在後文中說明。 此抹除驗證操作基本上係一如讀取操作相同，但自其 相異者其中為了要磘保該選擇之記憶體單元MCO之臨限電 壓係在負抹除位準Vter，選擇之方塊（抹除單元）之所有字 線係被驅動至0V，以及一定之正電壓VVER係應用至陣列 Vss電位ARVss。藉驅動字線WL至0V並應用一定之正電壓 VVER至陣列Vss電位ARVss，記憶體單元之控制閘係等值 地被驅動至負電位’確保記憶體單元内負抹除臨限電壓 Vtre。例如，以0.6V之應用於陣列Vss電位ARVss，則至 少提供一以最小臨限電壓絕對值為準之大約〇.6V2 —邊限 ，它可以於一讀取操作中作為邏輯“1”而讀取。 此抹除驗證操作用於選擇之方塊者現在係予說明《一 如第3C圖中所示’ 0V係應用於所有字線WL，以及大約4V 係應用於選擇閘SG1和SG2 ’選擇選定之方塊中之所有串 。0.6V係應用於陣列Vss電位ARVss，以及一樣地是0.6V 係應用於此轉頁緩衝器Vss電位PB Vss。在此一狀態中， 以轉頁緩衝器100内之信號BLCNTRL和BLPROT係一高位 準，轉頁緩衝器100和數元線BL係電相連。 本纸張又度適用♦园國家標箪（CNS)A4規格（210 X 297公茇） 19 ----^---------ri------訂·--------線. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧时產局員工消費合作社印製 A7 B7 五、發明說明（16 ) 當信號BLCNTRL於讀取和編程（寫出）驗證操作中係 大約IV時，於抹除驗證操作中它係被驅動至大約i 6V(由 於此陣列Vss電位ARVss係0.6V)，以及因此當記憶體單元 係導電時被置於以數元線BL上之電壓（〇_6V)為準之1.0V之 較高位準。由於一串有數個記憶體單元（例如，16)呈串聯 地相連接，此係完成以便能輸送充分之汲-源電壓Vds至每 —記憶體單元。 同一時間地以轉頁緩衝器1 〇〇之電連接至數元線BL， 以信號PBIAS在低位準’此正常電流源p型電晶體接上， 以及正常電流係輸送至數元線BL。此一正常電流係用以 決定記憶體單元是否係充分地被抹除之基礎。直至此一點 ，轉頁緩衝器100内閂扣電路10之節點A和B分別地業已預 先設定至低位準和高位準。 一如第3c圖内左邊行中所示’一記憶體單元並未充分 地被抹除之位置’其臨限電壓係較字線WL(OV)和陣列Vss 電位ARVss(0.6V)之間之電位差Vgs(=-0.6V)為大（亦即： Vt>-0.6V>，因此記憶體單元之關斷而沒有電流流動，以 節點SNS在轉頁緩衝器内者係被充電至高位準。當一高位 準隨後係提供至設定信號SET時，電晶體N9導電，以及由 於節點SNS係高位準，故感測電晶體N8亦係導電，以及節 點B係被拉曳至低位準。因此’當此設定信號set回行至 低位準時’問扣電路10再設定至一狀態，其中節點高 位準以及節點B=低位準。此將指示該抹除驗證已失敗， 然後此抹除操作係重覆。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----^--------- ^--------^---------線 (請先閱讀背面之注意事項再填寫本頁) 20 A7 46317 2 、---------- 1、發明說明（17 ) 一如第3C圖内右邊行中所示，相反地一記憶體單元 業已充分地被抹除之位置，其臨限電壓Vt係較字線和陣列 Vss電位之間之電位差Vgs(=-0.6V)為小（亦Vt<_〇 6V)，因 此記憶體單元接上以及電流流動，以節點Sns係被拉曳至 L低位準。應予說明者，即節點SNS低位準最多僅下降至 大約0.6V之陣列Vss電位ARVss。當一高脈衝隨後係提供 至此設定信號SET時，由於節點SNS係低位準，問扣電路 10内之即點B繼續地被保持在高低準；當此設定信號犯丁 回行至低位準時，閂扣電路10保持一狀態，其中節點 低位準而節點高位準。此將指示該抹除驗證業己成功 ，以及此抹除操作結束β 在此一時刻，雖然節點SNS最多僅下降至大約此陣列 Vss電位ARVss(=0.6V)具有由記憶體單元之導電，但由於 轉頁緩衝器100内感測電晶體N8之源電位係pBVss=0.6V， 故此感測電晶體N8可採取一充分地非導電狀態即令在正 常臨限電壓（例如’ 0.8V)時亦然，藉以防止在傳統式範例 中所見到之閂扣電路之差誤中之逆化。依此，自一可靠性 立場言’可能性存在之位置，以讀取操作為準之較大抹除 邊限將係須要’即令足採取，例如’ 1V係應用於此阵列vss 電位ARVss ’但感測電晶體N8之源電位係PBVss=0.6V(或 同樣是IV) ’藉以使感測電晶體N8可安全地繼續地被提供 非導電。在陣列Vss電位ARVss係較高之位置，為對其回 應’感測電晶體N8非導電操作可以同樣地藉增加轉頁緩 衝器Vss電位PBVss而確保。 表紙張尺度適用中國國家標準（CNS)A4規格（210 « 297公笼） -、 ί ^---------裝--------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局負工消費合作社印製 21
五、發明說明（18 ) 第5圖係本具體例中記憶體單元陣列和轉頁緩衝器之 構造圖。第5A圖係相當於第4A圖之一構造圖，其中此陣 列Vss電位ARVss和轉頁緩衝器Vss電位係經控制至相同電 壓。依此’由陣列Vss電位產生電路11 〇所產生之電壓係同 樣地輸送至轉頁緩衝器。 第5B圖係相當於第4B圖之構造圖，其中此陣列Vss電 位ARVss和轉頁緩衝器Vss電位個別地被控制，係 於抹除驗證操作中被控制至不同之正電壓。 多餘記憶體單元或輔助記憔艚輩元 直至比一點之說明已有關反及型快閃記憶體之記憶 體單元和轉頁緩衝器。現在，於用以貯存多餘資訊之多餘 έ己憶體單元上有本發明之一具體例之說明，亦即，使用於 反及閘型快内記憶體中之有缺點之地址。在下文中所說明 之多餘記憶體單元可以由用以貯存除了多餘資訊以外之預 先測定之資訊之一輔助記憶體單元所構成。 在用以貯存資料之一記憶體單元已變為有缺點之位 置，其地址係作為多餘資訊貯存，以及它係由為此一目的 所提供之另一記憶體單元所取代。用以貯存有瑕疵單元地 址作為多餘資訊之一多餘記憶體單元因此係需要。在某些 情勢中’ 一輔助記憶體單元使用以貯存除了多餘資訊以外 之關有此裝置之各種其他資料者可能須要》在此一情況下 ，記憶體單元設計將是類比於多餘記憶體單元。 第6圖係本具趙例中_多餘記憶體單元之構造圖。相 當於第14圖中傳統式範例中之那些構件已指定以相同之符 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------I --------^ --------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 22 經濟部智慧財產局員工消費合作社印製 A7 ____B7_ 五、發明說明（19 ) 號。雖然在第14中在感測放大器101内感測電晶體N23之 源極係在接地線電位Vss，但在第6圖之設計中它係在一 Vss 電位PBVss係控制至一預定之正電位於抹除驗證操作中。 此感測放大器Vss電位PBVss和陣列Vss電位ARVss經連接 至多餘記憶體單元RMC終端上之源極者係經控制至〇v於 讀取操作中，以及至0V於偏程驗證操作中，以及抹除驗 證操作中係經控制至相同之預定正電壓，或至不同正電壓 〇 第8圖說明一範例，其中此陣列Vss電位ARVss(第二 基準電位）和感測放大器Vss電位PBVss(第二基準電位）係 經控制至相同正電壓VVER於抹除驗證操作中。第9圖說 明一範例，其中這些係經控制至不同之正電壓VVER 1和 VVER2。在第8圖之範例中，一如第8A圖之電壓狀況之表 内所示者’此陣列Vss電位ARVss和感測放大器Vss電位 PBVss係經控制至相同電壓於讀取操作，編程驗證操作和 抹除驗證操作時，因此，在第8B圖内所示構造圖中，此 陣列Vss電位產生電路丨1〇之輸出係對記憶體單元和感測放 大器101而呈現。 第9圖内之範例中’此陣列Vss電位ARVss和感測放大 器Vss電位PBVss係經分開地控制。 有關第8圖内對相同正電壓WER之控制之範例，此讀 取操作，編程驗證操作，和抹除驗證操作係在下文中以第 7圖之操作時序圖為基準來說明。 讀取操作 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公g ) - - ---------— I— --- (請先閱讀背面之注意事項再填寫本頁)
I --線一 23 經濟部智慧財產局員工消費合作钍印則农 A7 B7 五、發明說明（20 ) 一如第7A圊中所示，在一讀取操作中，以字線WL在 〇V和選擇閘信號SG1和SG2在4V，以及以信號PBIAS在低 位準，P型電晶體P21接上以及正常電流係輸送至節點SNS 。陣列Vss電位ARVss係0 V以及感測放大Vss電位PB Vss亦 係0V。一逆反抹除驗證信號ERVB(Erase Verify Bar)係在 電力供應電位Vcc。 如果記憶體單元RMC含一邏輯” 1 ”，其臨限電壓Vt係 負電壓，因此即令當字線WL係0V，記憶體單元RMC汲出 電流，以及其結果使在數元線BL上之電位行向低位準， 電晶體N20採取導電狀態，以及節點SNS行向低位準。隨 後，感測電晶體N23關斷’感測電晶體P22接上’以及高 位準係經由電晶體P24和反相器14、15而輸出在輸出接頭 OUT上面。 相反地，如果記憶體單元RMC含一邏輯”0”，由於其 臨限電壓Vt係正位準，記憶體單元RMC關斷於字線WL係 0V時，在數元線BL上之電位行向高位準，電晶體N20關 斷，以及節點SNS係充電至由自正常電流電晶體P2 1之正 常電流光電至高位準。因此，由於此節點SNS係高位準， 感測電晶體N23接上，感測電晶體P2 1關斷，以及低位準 係輸出於輸出接頭OUT上面。 編程（寫出）驗證操作 此編程（寫出）驗證操作現在係以第7B圖為準來說明。 此編程驗證操作基本上係如讀取操作相同，但自其有異者 ，其中正電壓係應用於字線WL以便能確保一編程（寫出） 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 24 --------------------ί 訂-----ί I-- (請先閱讀背面之注意事項再填寫本頁) 463172 經濟部智慧財產局ΐίΚ工消費合作社印製 Α7 Β7 五、發明說明（21 ) 邊限。在本文所說明之範例中，〇·8ν係應用於字線WL。 以選擇閘SG1和SG2在4V以及信號PBIAS為低位準，ρ型電 as體P21接上以及負載電流係經輸送a卩車列vss電位arvSs 係0V以及逆反抹除驗證信號ERVB係高位準。 在記憶體單元RMC係未充分地編程（寫出）之位置，其 臨限電壓Vt係較0.8V之字線電壓為小，因此記憶體單元 RMC導電並汲出電流。其結果，節點SNS行向至低位準， 以及高位準係輪出於輸出接頭OUT上面。此將指示該編程 (寫出）驗證已失敗’然後此寫出操作係再開始。 相反地’在記憶體單元RMC係已充分地編程（寫出）之 位置，其臨限電壓Vt係較0.8V之字線電壓為大，因此記憶 體單元RMC關斷，電晶體N20變成非導電，以及節點SNS 係經充電至高位準。其結果’低位準係輸出於輸出接頭OUT 上面。此將指示該編程（寫出）驗證已成功，以及此編程（ 寫出）操作結束。 抹除驗證操作 抹除驗證操作現在係以第7C圖為準來說明。此抹除 驗證操作亦係基本上如讀取操作相同，但自其有異者，其 中此陣列Vss電位ARVss(第一基準電壓）係經控制至一預定 之正電壓以便能確保一抹除邊限。在同一時間，此感測放 大器Vss電位PBVss(第二基準電壓）係亦經控制至一預定之 正電壓以確使由感測電晶體N23之接上關斷操作。在此一 範例中。0.6V係應用於陣列Vss電位ARVss和感測放大Vss 電位PBVss β 本纸張尺度適用尹國國家標準（CNS)A4規格（210 * 297公釐） 25 1 -^ ----；-----------------訂--------. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（22 ) 首先，以字線WL在ΟV以及選擇閘線SG1和SG2在4V ，以及以信號PRIAS在低位準，p型電晶體p21接上以及負 載電流係經輸送。以逆反抹除驗證信號ERVB在0V，以電 晶體N20之導電係經確保。由於陣列Vss電位ARVss係0.6V ，即令在該處記憶體單元RMC導電以及數元線BL係被拉 下至ARVSS，足夠之低位準仍不能是被提供至反及閘12 ，因此以逆反抹除驗證信號ERVB在低位準，此反及閘12 之輸出係可靠地被維持於高位準。其結果，Vcc係應用於 連接至節點SNS和數元線BL之N型電晶體N20之閘極，確 保該電晶體N20接上。 在記憶體單元RMC係未充分地被抹除之位置，其臨 限電壓Vt係較-0.6V更大（Vt>-0.6V)，記憶體單元RMC關 斷，以及節點SNS係被充電至高位準。依此，感測電晶體 N23導電，以及低位準係輸出於輸出接頭OUT上面。此將 指示該抹除驗證操作已失敗，以及此抹除操作係再開始。 相反地，記憶體單元RMC係充分地已抹除之位置， 其臨限電壓Vt係較0.6V為小（Vt<-0.6V)，記憶體單元汲取 電流，以及其結果，此節點SNS行向低位準。應予說明者 ，即當陣列Vss電位ARVss係0.6V時，此節點SNS最多僅 下降至0.6V。不過，由於感測放大器101内感測電晶體N23 之源極係已連接至感測放大器Vss電位（=0.6V)，故閘一源 電壓下落至臨限電壓以下，確保該感測電晶體N23係非導 電。其結果，包含電晶體P22、N23之CMOS反相器之輸出 行向至高位準，以及高位準係輸出於輸出接頭OUT上面。 表紙張尺度適用中國國家標準（CNTS)A4規格（21〇χ297公笼） 26 -------------裝.-------訂.--------線 (請先閱讀背面之注意事項再填寫本頁) 經臂部智慧財產局員工消費合作社印製 463172 A7 --------B7____— —___ 五、發明說明（23 ) 此即指示該抹除驗證操作已成功，以及此抹除操作係已結 束。 一如自先前之說明至為顯明者，在抹除驗證操作中 一定之正電壓係應用於此陣列Vss電位ArVss，藉以理想 地使節點SNS係被拉曳至低位準，而但不低於相等於此一 電位ARVss之位準。包括電晶體P22和N23之反相器之跳脫 點（逆向輸入位準）係由此生產程序和電晶體能力所測定。 典型地，它係以電力供應Vcc為準之大約Vcc/2。依此，自 不可靠之立場言可能性存在之位置，以讀取操作為準之 較大抹除邊限將屬需要’例如，IV係應用於陣列Vss電位 ARVss，但如果電力供應Vcc係在此一時刻為低時（例如， 2V) ’抹除驗證即不能予以實施。原因是該節點，即 令在理想之狀況下，下落至不會較1V為低，亦即，陣列 電位ARVss位準’以及在實際之慣例中此節點SNS電壓由 於用於橫越選擇閘電晶體和記憶體單元之源極及汲極之電 壓Vds之需要而係較iv為高。由於此一位準（lv)係接近反 相器之跳脫點（1V)，那係可能使該輸出將是中間位準。 要解決此一問題’吾人可能來運用反相器之電晶體 比率來設定較高之跳脫點。不過，它可以增大之範圍係有 限制’以可能之解決方法在較高電壓係應用於此陣列Vss 電壓ARVss之位置係已枯竭。破壞電晶链比率須要較大電 晶體尺寸和增大佈署區域，此外，寫出邊限之改變它可能 影響讀取速度。 依此’在本具體例中，感測電晶體Ν23之源極PBVss 本纸張尺度適用中囷國家標準(CNSM4規格（21〇χ297公爱） - ί --I ------— — 訂·!------線. (請先閱讀背面之注意事項再填寫本頁) 27 鳇濟部智慧財產局員工消費合作社印製 Δ7 --------— B7 _ 五、發明說明（24 ) 係於抹除驗證操作中經控制至一預定之正電壓。藉如此作 為，吾人可能來等值地增大節點SNS係輸入至其閘極之反 相器P22、N23之跳脫點，能使反相器感測節點SNS類比 於一般讀取操作之低位準，儘管正電壓係於一抹除驗證操 作中應用於此陣列Vss電位ARVss。 在第8圖之範例中，此感測放大器vss電位pbVss和此 陣列電位ARVss係相等電壓；不過，這些不需要一定是相 等電壓’因此一較對陣列電位ARVss不同正電壓可以應用 於感測放大器Vss電位PB Vss，如第9圖内所示。雖然上述 記憶體係一用以貯存多餘資訊之電路，但並不限制其對多 餘資訊’以用以貯存各種其他資訊之電路用以作用之裝置 者亦係可接受。此具體例說明一單一記憶體單元，但數個 單元呈串聯地連接式並聯地連接者係亦可接受。 第10圖係一圖顯示另一多餘記憶體單元和感測放大 器102之結構。第11圖係一圊表，顯示第1〇圖之電壓狀況 。第10圖之電路有一如第5圖之感測放大器1〇1之相同结構 ’除了該感測放大器係屬閂扣類型以外。依此，第1 〇圖之 感測放大器102係經由一電晶體N30而連接至數元線BL， 以及節點SNS之位準係由含CMOS反相器P32 ' N33以及反 相器P22、N23之一閂扣電路所閂扣。 第ΠΑ、ΠΒ圖顯示於讀取’編程（寫出）驗證，和抹除 驗證操作中之電壓狀況。在第i 1A圖之範例中，此感測放 大器電位PB Vss和陣列Vss電位ARVss係經控制至相同電壓， 然而在第11B圖之範例中此讀取和編程驗證操作中其電位 本紙張尺度適用中®國家標準（CNS)A4規格（210 X 297公莹） ----；---I --------I I---訂· I I----I (請先閱讀背面之注意事項再填寫本頁) 28 46317 2 A7 B7 五、發明說明（25 ) 係相同（0V)，但於抹除驗證操作中則控制至不同正電壓 WER1、WER2。此具體例說明一單一記憶體單元，但數 個單元亦可以串聯地相連接。另一可供選擇方式為數個單 元可以並聯地相連接。 同樣地在此一具體例中，於抹除驗證操作時，即令 是如果此節點SNS之低位準下落不較陣列Vss電位ARVss( 例如’ 0.6V)為低時，包含電晶體P22、P23之反相器之跳 脫位準（側反位準）係由於P B V s s而等值地高，確使以電晶 體N23之非導電。 依照本發明，在一反及閘型非依電性記憶體内，其 中此抹除之狀態採取一負、臨限電壓，驗證操作可以於抹除 驗證操作時在一安全可靠方法來執行。 雖然本發明業以一特殊具體例為基準而說明，但本 發明之範圍係不限於該具體例，並係被視為包括如在增錄 之專利申請項目及其相等文件中所設定之範圍。 元件標號對照 ' ' f ----it------» --------訂·--------. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作钍印製 10…閂扣電 12…反及閘 14…反相器 …反相器 路 100···感測電路 1〇〇…轉頁緩衝器電路 102…多餘記憶體單元 110…電位產生電路 29 各纸張尺度適用中國囷家標準（CNS>A·!規格（210x297公釐）

Claims (1)

  1. 0Q88 迟 ABCS 4 6 31 7 2 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 1. 一種反及閘型非依電性記憶體，有數個記憶體單元在 一記憶體陣列中串聯地相連接之單元串者，包含： c請先閱讀背面之注意事項再填寫本頁) 一感測電路有一正常電流電路連係至該記憶體單 元，以及一感測電晶體用以感測在其連接點之電位； » 一第一基準電位在自該記憶體單元之正常電流電 路之相對邊上：以及 一第一基準電位連接至該感測電晶體之源極， 其中’於抹除驗證操作中，該第一基準電位和第 二基準電位係經控制至預定之正電位。 2. 如申凊專利範圍第丨項請求項之非依電性記憶體’其中 該第一和第二基準電位係經控制至接地線電位於正常 讀取及編程驗證操作中。 3. 如申請專利範圍第丨項請求項之非依電性記憶體，其中 該第一和第二基準電位係經控制至相同正電位於抹除 驗證操作中。 4. 如申清專利範圍第1項請求項之非依電性記憶體，其中 該s己憶體單元係被驅動至負臨限電壓於編程操作中， 此選擇之記憶體單元有0V應用於其控制閘。 5，一種反及閘型非依電性記憶體，有數個記憶體單元在 一記憶體陣列中呈串聯地相連接之單元串者，包含： 一輔助記憶體單元用以聍存多餘資訊或預定之資 訊： 一多餘感測電路有一正常電流電路經連接至該輔 本紙張反度適用中S國家標準（CNS)A4規格（210 X 297公龙） 30 is 六、申請專利範圍 助記憶體單元，以及一感測電晶體用以感測在其連接 點處之電位； 一第一基準電位在自該輔助記憶體單元之正常電 流電路之相對邊上；以及 一第二基準電位用於該感測電晶體， 其中，於抹除驗證操作中，該第一基準電位和第 二基準電位係經控制至預定之正電位。 6. 如申請專利範圍第5項請求項之非依電性記憶體，其中 邊第一和第二基準電位係經控制至接地線電位於輔助 記憶體單元之正常讀取及編程驗證操作中。 7. 如申請專利範圍第5項請求項之非依電性記憶體，其中 該第一和第二基準電位係經控制至相同正電位於抹除 驗證操作中。 8. 如申請專利範圍第5項請求項之非依電性記憶體，其中 該輔助記憶體單元係被驅動至負臨限電壓於抹除操作 中，並至正臨限電壓於編程操作中，此選擇之輔助記 憶體單元有0V應於其控制閘。 --------1 I I I I · I I I--——訂------ - I 線 <請先閱讀背面之注意事項再填寫本頁) '經濟部智慧財產局員工ί消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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