JP2000082297A - 可変電圧発生器を用いるアンチヒュ―ズのプログラミング回路 - Google Patents
可変電圧発生器を用いるアンチヒュ―ズのプログラミング回路Info
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 電力消費を減らし得るアンチヒューズのプロ
グラミング回路を提供することである。 【解決手段】 アンチヒューズ９０をプログラミングす
るための信号が入力されると、可変電圧発生部１０の出
力電圧が電源電圧電位に上昇させられる。すると、プリ
チャージ電圧が電源電圧状態に上昇し、破壊電圧供給部
５０により、電源電圧電位に上昇した可変電圧発生部１
０の出力がアンチヒューズ９０端に供給され、アンチヒ
ューズ９０が絶縁破壊されてプログラミングされる。従
って、プログラミング時、可変電圧発生部１０の出力値
の変更でアンチヒューズ９０をプログラミングすること
ができ、電力消費を著しく減らし得る。
グラミング回路を提供することである。 【解決手段】 アンチヒューズ９０をプログラミングす
るための信号が入力されると、可変電圧発生部１０の出
力電圧が電源電圧電位に上昇させられる。すると、プリ
チャージ電圧が電源電圧状態に上昇し、破壊電圧供給部
５０により、電源電圧電位に上昇した可変電圧発生部１
０の出力がアンチヒューズ９０端に供給され、アンチヒ
ューズ９０が絶縁破壊されてプログラミングされる。従
って、プログラミング時、可変電圧発生部１０の出力値
の変更でアンチヒューズ９０をプログラミングすること
ができ、電力消費を著しく減らし得る。
Description
【０００１】
【発明の属する技術分野】本発明はアンチヒューズのプ
ログラミング回路に関するもので、より詳しくは内部電
圧発生器の電圧レベルを変化させてアンチヒューズをプ
ログラミングして効率を向上させ、フィードバックルー
プを使用して、プログラミング時に発生する漏洩電流を
遮断することにより、電力消費を減らし得るようにした
アンチヒューズのプログラミング回路に関するものであ
る。
ログラミング回路に関するもので、より詳しくは内部電
圧発生器の電圧レベルを変化させてアンチヒューズをプ
ログラミングして効率を向上させ、フィードバックルー
プを使用して、プログラミング時に発生する漏洩電流を
遮断することにより、電力消費を減らし得るようにした
アンチヒューズのプログラミング回路に関するものであ
る。
【０００２】
【従来の技術】一般的なヒューズは、既定値以上の電流
が流れると、発熱により溶断され、回路を開放して機器
を保護するために使用される。
が流れると、発熱により溶断され、回路を開放して機器
を保護するために使用される。
【０００３】一方、半導体メモリ素子などにおいて、冗
長回路に使用されるヒューズは、故障ラインから予備ラ
インに切り換えるために使用される。この際に使用され
るヒューズをプログラムするための方式としては、過電
流を流して溶断させる電気ヒューズ方式と、レーザービ
ームでヒューズを燃やして切る方式とがある。
長回路に使用されるヒューズは、故障ラインから予備ラ
インに切り換えるために使用される。この際に使用され
るヒューズをプログラムするための方式としては、過電
流を流して溶断させる電気ヒューズ方式と、レーザービ
ームでヒューズを燃やして切る方式とがある。
【０００４】前述した方式のうち、レーザーで切断する
方法が、単純で確実でありながら配置も容易であるの
で、広く用いられている。この際に使用されるヒューズ
の材料としては、ポリシリコン配線又は金属配線があ
る。
方法が、単純で確実でありながら配置も容易であるの
で、広く用いられている。この際に使用されるヒューズ
の材料としては、ポリシリコン配線又は金属配線があ
る。
【０００５】ところで、前記方式のなかで、過電流を流
して送る方式においては、高電流ドライバー及びヒュー
ズブローイングパッドが必要であるので、面積の点で不
利であるだけでなく、断線時に発生する残留物が存在
し、スイッチオフ現象が発生する。
して送る方式においては、高電流ドライバー及びヒュー
ズブローイングパッドが必要であるので、面積の点で不
利であるだけでなく、断線時に発生する残留物が存在
し、スイッチオフ現象が発生する。
【０００６】また、ポリシリコンをレーザービームにて
切断する場合は、正確にレーザービームを照射しても誤
差が発生し、断線時に残留物が生ずる。更に、レーザー
切断装備は、作業時間が長くかかり、取り扱いが難し
く、不正確であるという問題点があり、パッケージレベ
ルでの修理が不可能であるため、単価及び信頼性が低下
するという問題点がある。
切断する場合は、正確にレーザービームを照射しても誤
差が発生し、断線時に残留物が生ずる。更に、レーザー
切断装備は、作業時間が長くかかり、取り扱いが難し
く、不正確であるという問題点があり、パッケージレベ
ルでの修理が不可能であるため、単価及び信頼性が低下
するという問題点がある。
【０００７】このような問題点を解決するため、パッケ
ージレベルでも簡単にプログラミングし得るアンチヒュ
ーズという新たな素子を導入することとなった。
ージレベルでも簡単にプログラミングし得るアンチヒュ
ーズという新たな素子を導入することとなった。
【０００８】
【発明が解決しようとする課題】アンチヒューズは、プ
ログラム時、上部電極と下部電極との間に印加される電
圧差に応じて、上部電極と下部電極との間にある絶縁膜
が絶縁破壊電圧で易しく絶縁破壊されるようにして、２
電極が短絡されるようにしたヒューズである。
ログラム時、上部電極と下部電極との間に印加される電
圧差に応じて、上部電極と下部電極との間にある絶縁膜
が絶縁破壊電圧で易しく絶縁破壊されるようにして、２
電極が短絡されるようにしたヒューズである。
【０００９】すなわち、一般的なヒューズの場合、断線
させることでプログラミングを行う方式であるが、アン
チヒューズの場合は、互いに連結させることでプログラ
ミングを行う方式である。
させることでプログラミングを行う方式であるが、アン
チヒューズの場合は、互いに連結させることでプログラ
ミングを行う方式である。
【００１０】したがって、このようなアンチヒューズを
プログラミングし、プログラミングされた結果を確認す
るための回路が必要となる。
プログラミングし、プログラミングされた結果を確認す
るための回路が必要となる。
【００１１】本発明は前記のような問題点を解決するた
めになされたもので、本発明の目的は、内部電圧発生器
の電圧レベルを変化させてアンチヒューズをプログラミ
ングして電力消費を減らすため、電流パスを遮断するア
ンチヒューズのプログラミング回路を提供することにあ
る。
めになされたもので、本発明の目的は、内部電圧発生器
の電圧レベルを変化させてアンチヒューズをプログラミ
ングして電力消費を減らすため、電流パスを遮断するア
ンチヒューズのプログラミング回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】前記目的を実現するため
の本発明は、プログラミング信号に応じて電圧レベルが
変化する可変電圧発生部と、可変電圧発生部の出力信号
を緩やかに変化させる緩衝部と、可変電圧発生部の電源
でプリチャージさせる動作スイッチ部と、動作スイッチ
部に連結され、過電流が流れる場合、絶縁破壊されるア
ンチヒューズと、アンチヒューズのプログラミングされ
た状態を確認するための感知信号を受信する感知信号入
力部と、アンチヒューズの絶縁破壊のため、可変電圧発
生部の電圧を供給する破壊電圧供給部と、感知信号入力
部の信号に応じて、アンチヒューズのプログラミング状
態を出力する出力部と、出力部の信号を受信して、破壊
電圧供給部からアンチヒューズに供給される電流パスを
断続する電流遮断部と、出力部の信号を受信して、アン
チヒューズの一端に可変電圧発生部の電圧で強く保持さ
せるラッチ部とからなる。
の本発明は、プログラミング信号に応じて電圧レベルが
変化する可変電圧発生部と、可変電圧発生部の出力信号
を緩やかに変化させる緩衝部と、可変電圧発生部の電源
でプリチャージさせる動作スイッチ部と、動作スイッチ
部に連結され、過電流が流れる場合、絶縁破壊されるア
ンチヒューズと、アンチヒューズのプログラミングされ
た状態を確認するための感知信号を受信する感知信号入
力部と、アンチヒューズの絶縁破壊のため、可変電圧発
生部の電圧を供給する破壊電圧供給部と、感知信号入力
部の信号に応じて、アンチヒューズのプログラミング状
態を出力する出力部と、出力部の信号を受信して、破壊
電圧供給部からアンチヒューズに供給される電流パスを
断続する電流遮断部と、出力部の信号を受信して、アン
チヒューズの一端に可変電圧発生部の電圧で強く保持さ
せるラッチ部とからなる。
【００１３】前記アンチヒューズは、ハーフ電源電圧で
は絶縁状態が維持され、電源電圧では絶縁破壊されるよ
うに設定されている。
は絶縁状態が維持され、電源電圧では絶縁破壊されるよ
うに設定されている。
【００１４】このように構成される本発明の動作を説明
すると次のようである。
すると次のようである。
【００１５】まず、可変電圧発生部は、一般的な状態で
はハーフ電源電圧を出力し、プログラミング状態では電
源電圧を出力する。したがって、一般的な状態で動作ス
イッチを通じて可変電圧発生部のハーフ電源電圧でプロ
グラミング回路にプリチャージさせる。そして、ラッチ
部によって可変電圧発生部の出力電圧で強く保持する。
はハーフ電源電圧を出力し、プログラミング状態では電
源電圧を出力する。したがって、一般的な状態で動作ス
イッチを通じて可変電圧発生部のハーフ電源電圧でプロ
グラミング回路にプリチャージさせる。そして、ラッチ
部によって可変電圧発生部の出力電圧で強く保持する。
【００１６】このような状態で、アンチヒューズをプロ
グラミングするための信号が入力されると、可変電圧発
生部の出力電圧が電源電圧電位に上昇させられる。する
と、プリチャージ電圧が電源電圧状態に上昇し、破壊電
圧供給部により、電源電圧電位に上昇した可変電圧発生
部の出力がアンチヒューズ端に供給され、アンチヒュー
ズが絶縁破壊されてプログラミングされる。
グラミングするための信号が入力されると、可変電圧発
生部の出力電圧が電源電圧電位に上昇させられる。する
と、プリチャージ電圧が電源電圧状態に上昇し、破壊電
圧供給部により、電源電圧電位に上昇した可変電圧発生
部の出力がアンチヒューズ端に供給され、アンチヒュー
ズが絶縁破壊されてプログラミングされる。
【００１７】このように、アンチヒューズがプログラミ
ングされた後、アンチヒューズのプログラミングされた
状態を確認するため、感知信号入力部を通じて信号が入
力されると、アンチヒューズのプログラミングされた状
態が出力部を通じて出力される。
ングされた後、アンチヒューズのプログラミングされた
状態を確認するため、感知信号入力部を通じて信号が入
力されると、アンチヒューズのプログラミングされた状
態が出力部を通じて出力される。
【００１８】また、アンチヒューズが絶縁破壊されるこ
とにより、破壊電圧供給部を通じて可変電圧発生部の出
力電圧を供給する電流パスが形成されたものを、電流遮
断部で出力信号を受信して電流パスを遮断することで、
それ以上の電力が消費されることを防止することとな
る。
とにより、破壊電圧供給部を通じて可変電圧発生部の出
力電圧を供給する電流パスが形成されたものを、電流遮
断部で出力信号を受信して電流パスを遮断することで、
それ以上の電力が消費されることを防止することとな
る。
【００１９】一方、可変電圧発生部に緩衝部を置くこと
により、プリチャージ電圧の急激な変動を防いで、アン
チヒューズプログラミングが低電圧でも可能にする。
により、プリチャージ電圧の急激な変動を防いで、アン
チヒューズプログラミングが低電圧でも可能にする。
【００２０】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付図面を参照して説明する。また、本実施の形態
は本発明の権利範囲を限定するものではなく、単に例示
的に提示するものである。
態を添付図面を参照して説明する。また、本実施の形態
は本発明の権利範囲を限定するものではなく、単に例示
的に提示するものである。
【００２１】図１は本発明による実施の形態を示すもの
で、アンチヒューズのプログラミング回路をメモリ素子
に使用する場合を示す回路図である。
で、アンチヒューズのプログラミング回路をメモリ素子
に使用する場合を示す回路図である。
【００２２】同図に示すように、可変電圧発生部１０
は、電源電圧（ＶＣＣ）とハーフ電源電圧（ＨＶＣＣ）
を受け、プログラミング信号（ｐｇｍ）信号と相補プロ
グラミング信号（ｐｇｍｂ）に応じて、出力信号を切り
換えするスイッチング部１０２を有する。
は、電源電圧（ＶＣＣ）とハーフ電源電圧（ＨＶＣＣ）
を受け、プログラミング信号（ｐｇｍ）信号と相補プロ
グラミング信号（ｐｇｍｂ）に応じて、出力信号を切り
換えするスイッチング部１０２を有する。
【００２３】スイッチング部１０２は、電源電圧（ＶＣ
Ｃ）と出力端（ＰＶＣＣ）との間に介在され、相補プロ
グラミング信号（ｐｇｍｂ）によりスイッチングされる
第１ＰＭＯＳ（Ｐ１）と、ハーフ電源電圧（ＨＶＣＣ）
と出力端（ＰＶＣＣ）との間に介在され、プログラミン
グ信号（ｐｇｍ）によりスイッチングされる第２ＰＭＯ
Ｓ（Ｐ２）とからなり、プログラム時は電源電圧（ＶＣ
Ｃ）を出力とし、正常状態ではハーフ電源電圧（ＨＶＣ
Ｃ）を出力とする。
Ｃ）と出力端（ＰＶＣＣ）との間に介在され、相補プロ
グラミング信号（ｐｇｍｂ）によりスイッチングされる
第１ＰＭＯＳ（Ｐ１）と、ハーフ電源電圧（ＨＶＣＣ）
と出力端（ＰＶＣＣ）との間に介在され、プログラミン
グ信号（ｐｇｍ）によりスイッチングされる第２ＰＭＯ
Ｓ（Ｐ２）とからなり、プログラム時は電源電圧（ＶＣ
Ｃ）を出力とし、正常状態ではハーフ電源電圧（ＨＶＣ
Ｃ）を出力とする。
【００２４】そして、可変電圧発生部１０の出力端（Ｐ
ＶＣＣ）には、緩衝部２０としてリザーブキャパシタを
置く。リザーブキャパシタは、接地に連結された大容量
のＮＭＯＳキャパシタ（Ｃ１）からなり、可変電圧発生
部１０の出力信号が０Ｖからハーフ電源電圧（ＨＶＣ
Ｃ）に変化するとき、又は、ハーフ電源電圧（ＨＶＣ
Ｃ）から電源電圧（ＶＣＣ）に電圧レベルが変化すると
き、リザーブキャパシタの容量による時定数だけの遅延
時間を持って徐々に変化するようにする。
ＶＣＣ）には、緩衝部２０としてリザーブキャパシタを
置く。リザーブキャパシタは、接地に連結された大容量
のＮＭＯＳキャパシタ（Ｃ１）からなり、可変電圧発生
部１０の出力信号が０Ｖからハーフ電源電圧（ＨＶＣ
Ｃ）に変化するとき、又は、ハーフ電源電圧（ＨＶＣ
Ｃ）から電源電圧（ＶＣＣ）に電圧レベルが変化すると
き、リザーブキャパシタの容量による時定数だけの遅延
時間を持って徐々に変化するようにする。
【００２５】これは、正常状態では何の意味がないが、
急激な信号が入力されるときは、アンチヒューズ９０の
状態を判断する重要な要因となる。
急激な信号が入力されるときは、アンチヒューズ９０の
状態を判断する重要な要因となる。
【００２６】なぜならば、アンチヒューズ９０は、絶縁
破壊される前にはキャパシタのように動作するため、電
源電圧（ＶＣＣ）の変化が急激に発生する場合は、アン
チヒューズ９０を通じて電流が流れることとなる。した
がって、アンチヒューズ９０をプログラミングするため
には、高電位が必要であるという欠点がある。
破壊される前にはキャパシタのように動作するため、電
源電圧（ＶＣＣ）の変化が急激に発生する場合は、アン
チヒューズ９０を通じて電流が流れることとなる。した
がって、アンチヒューズ９０をプログラミングするため
には、高電位が必要であるという欠点がある。
【００２７】動作スイッチ部３０は、アンチヒューズプ
ログラミング回路を動作させるため、可変電圧発生部１
０の出力信号を断続してアンチヒューズプログラミング
回路をプリチャージさせる第３ＰＭＯＳ（Ｐ３）からな
る。
ログラミング回路を動作させるため、可変電圧発生部１
０の出力信号を断続してアンチヒューズプログラミング
回路をプリチャージさせる第３ＰＭＯＳ（Ｐ３）からな
る。
【００２８】第３ＰＭＯＳ（Ｐ３）は、ドレインが可変
電圧発生部１０の出力端（ＰＶＣＣ）に連結され、ソー
ス端がアンチヒューズ９０の一端に連結される。そし
て、相補プリチャージ信号（ｐｒｅｃｈｂ）がゲート端
に入力されることにより、動作される。
電圧発生部１０の出力端（ＰＶＣＣ）に連結され、ソー
ス端がアンチヒューズ９０の一端に連結される。そし
て、相補プリチャージ信号（ｐｒｅｃｈｂ）がゲート端
に入力されることにより、動作される。
【００２９】以後、アンチヒューズ９０の一端と第３Ｐ
ＭＯＳ（Ｐ３）のソースが連結された部分をノード
“ａ”と呼ぶ。
ＭＯＳ（Ｐ３）のソースが連結された部分をノード
“ａ”と呼ぶ。
【００３０】感知信号入力部４０は、接地とアンチヒュ
ーズ９０の他端にそれぞれソースとドレインが連結さ
れ、ゲートに欠陥の発生したアドレス信号が連結された
第１ＮＭＯＳ（Ｎ１）からなる。
ーズ９０の他端にそれぞれソースとドレインが連結さ
れ、ゲートに欠陥の発生したアドレス信号が連結された
第１ＮＭＯＳ（Ｎ１）からなる。
【００３１】破壊電圧供給部５０は、可変電圧発生部１
０の出力端（ＰＶＣＣ）の出力信号をノード“ａ”に供
給するためのもので、第６ＰＭＯＳ（Ｐ６）からなる。
０の出力端（ＰＶＣＣ）の出力信号をノード“ａ”に供
給するためのもので、第６ＰＭＯＳ（Ｐ６）からなる。
【００３２】そして、破壊電圧供給部５０により供給さ
れるアンチヒューズ９０の破壊電圧を遮断して、アンチ
ヒューズ９０のプログラム後に発生する電流パスを遮断
するための電流遮断部６０として第５ＰＭＯＳ（Ｐ５）
が連結される。
れるアンチヒューズ９０の破壊電圧を遮断して、アンチ
ヒューズ９０のプログラム後に発生する電流パスを遮断
するための電流遮断部６０として第５ＰＭＯＳ（Ｐ５）
が連結される。
【００３３】前記第６ＰＭＯＳ（Ｐ６）は、ドレインに
可変電圧発生部１０の出力端（ＰＶＣＣ）が連結され、
ソースに第５ＰＭＯＳ（Ｐ５）のドレインが連結され、
ゲート端に相補プログラミング信号（ｐｇｍｂ）が連結
される。また、第５ＰＭＯＳ（Ｐ５）のソースはノード
“ａ”に連結され、ゲートは、ノード“ａ”の電位を反
転させる第１インバータ（ＩＮＶ１）の出力値がフィー
ドバックされるように連結される。
可変電圧発生部１０の出力端（ＰＶＣＣ）が連結され、
ソースに第５ＰＭＯＳ（Ｐ５）のドレインが連結され、
ゲート端に相補プログラミング信号（ｐｇｍｂ）が連結
される。また、第５ＰＭＯＳ（Ｐ５）のソースはノード
“ａ”に連結され、ゲートは、ノード“ａ”の電位を反
転させる第１インバータ（ＩＮＶ１）の出力値がフィー
ドバックされるように連結される。
【００３４】第１インバータ（ＩＮＶ１）は可変電圧発
生部１０の出力電圧で動作される。すなわち、プログラ
ム時には電源電圧（ＶＣＣ）で動作され、正常状態では
ハーフ電源電圧（ＨＶＣＣ）で動作される。
生部１０の出力電圧で動作される。すなわち、プログラ
ム時には電源電圧（ＶＣＣ）で動作され、正常状態では
ハーフ電源電圧（ＨＶＣＣ）で動作される。
【００３５】ラッチ部７０は、ノード“ａ”に印加され
る電圧が強く保持されるよう、可変電圧発生部１０の出
力電圧を供給するもので、ドレインは可変電圧発生部１
０の出力端（ＰＶＣＣ）に連結され、ソースはノード
“ａ”に連結され、ゲートは第１インバータ（ＩＮＶ
１）の出力端に連結される。
る電圧が強く保持されるよう、可変電圧発生部１０の出
力電圧を供給するもので、ドレインは可変電圧発生部１
０の出力端（ＰＶＣＣ）に連結され、ソースはノード
“ａ”に連結され、ゲートは第１インバータ（ＩＮＶ
１）の出力端に連結される。
【００３６】出力部８０は、アンチヒューズ９０の一
端、つまりノード“ａ”に連結され、前記可変電圧発生
部１０の出力電圧（ＰＶＣＣ）で駆動されて、入力信号
を反転させる第１インバータ（ＩＮＶ１）と、前記可変
電圧発生部１０の出力電圧（ＰＶＣＣ）で駆動されて、
前記第１インバータ（ＩＮＶ１）の入力信号を反転させ
る第２インバータ（ＩＮＶ２）とからなり、ノード
“ａ”の電位状態を出力する。
端、つまりノード“ａ”に連結され、前記可変電圧発生
部１０の出力電圧（ＰＶＣＣ）で駆動されて、入力信号
を反転させる第１インバータ（ＩＮＶ１）と、前記可変
電圧発生部１０の出力電圧（ＰＶＣＣ）で駆動されて、
前記第１インバータ（ＩＮＶ１）の入力信号を反転させ
る第２インバータ（ＩＮＶ２）とからなり、ノード
“ａ”の電位状態を出力する。
【００３７】出力部８０の出力信号は、正常状態では高
電位が出力され、アンチヒューズ９０がプログラミング
されたとき、感知信号入力部４０にアドレス信号（ＡＤ
ＤＲ）が入力されると、低電位が出力される。
電位が出力され、アンチヒューズ９０がプログラミング
されたとき、感知信号入力部４０にアドレス信号（ＡＤ
ＤＲ）が入力されると、低電位が出力される。
【００３８】図２は本発明による実施の形態での入出力
信号を示すシミュレーショングラフである。
信号を示すシミュレーショングラフである。
【００３９】このように構成されるアンチヒューズプロ
グラミング回路の動作を図２の入出力信号を示すシミュ
レーショングラフを参照して説明すると次のようであ
る。
グラミング回路の動作を図２の入出力信号を示すシミュ
レーショングラフを参照して説明すると次のようであ
る。
【００４０】まず、正常状態時を述べると次のようであ
る。正常状態である場合のプログラミング信号（ｐｇ
ｍ）は低電位であり、相補プログラミング信号（ｐｇｍ
ｂ）は高電位である。
る。正常状態である場合のプログラミング信号（ｐｇ
ｍ）は低電位であり、相補プログラミング信号（ｐｇｍ
ｂ）は高電位である。
【００４１】すると、可変電圧発生部１０の第１ＰＭＯ
Ｓ（Ｐ１）はオフ状態となり、第２ＰＭＯＳ（Ｐ２）は
ターンオンされて、ハーフ電源電圧（ＨＶＣＣ）が出力
端（ＰＶＣＣ）に出力される。
Ｓ（Ｐ１）はオフ状態となり、第２ＰＭＯＳ（Ｐ２）は
ターンオンされて、ハーフ電源電圧（ＨＶＣＣ）が出力
端（ＰＶＣＣ）に出力される。
【００４２】このように、可変電圧発生部１０を置き、
正常状態ではハーフ電源電圧（ＨＶＣＣ）を出力し、プ
ログラム時にだけ電源電圧（ＶＣＣ）を出力して、プロ
グラミング回路に高電圧が印加されないようにすること
で、正常状態での電力消費を減らし得る。
正常状態ではハーフ電源電圧（ＨＶＣＣ）を出力し、プ
ログラム時にだけ電源電圧（ＶＣＣ）を出力して、プロ
グラミング回路に高電圧が印加されないようにすること
で、正常状態での電力消費を減らし得る。
【００４３】この際に、動作スイッチ部３０でアンチヒ
ューズプログラミング回路をプリチャージさせるため、
相補プリチャージ信号（ｐｒｅｃｈｂ）が低電位状態で
第３ＰＭＯＳ（Ｐ３）をターンオンさせて、可変電圧発
生部１０の出力値をノード“ａ”に供給する。
ューズプログラミング回路をプリチャージさせるため、
相補プリチャージ信号（ｐｒｅｃｈｂ）が低電位状態で
第３ＰＭＯＳ（Ｐ３）をターンオンさせて、可変電圧発
生部１０の出力値をノード“ａ”に供給する。
【００４４】また、出力部８０の出力値は第２インバー
タ（ＩＮＶ２）の出力値であり、高電位を表す。この際
に、高電位は、第２インバータ（ＩＮＶ２）がハーフ電
源電圧（ＨＶＣＣ）で駆動されるため、ハーフ電源電圧
（ＨＶＣＣ）レベルに設定される。
タ（ＩＮＶ２）の出力値であり、高電位を表す。この際
に、高電位は、第２インバータ（ＩＮＶ２）がハーフ電
源電圧（ＨＶＣＣ）で駆動されるため、ハーフ電源電圧
（ＨＶＣＣ）レベルに設定される。
【００４５】次にプリチャージされた相補プリチャージ
信号（ｐｒｅｃｈｂ）が高電位に上昇すると、第３ＰＭ
ＯＳ（Ｐ３）がオフされて、ハーフ電源電圧（ＨＶＣ
Ｃ）がノード“ａ”に印加されないが、ラッチ部７０に
より強くハーフ電源電圧（ＨＶＣＣ）でプリチャージさ
れている。
信号（ｐｒｅｃｈｂ）が高電位に上昇すると、第３ＰＭ
ＯＳ（Ｐ３）がオフされて、ハーフ電源電圧（ＨＶＣ
Ｃ）がノード“ａ”に印加されないが、ラッチ部７０に
より強くハーフ電源電圧（ＨＶＣＣ）でプリチャージさ
れている。
【００４６】そして、電流遮断部６０の第５ＰＭＯＳ
（Ｐ５）は、第１インバータ（ＩＮＶ１）の出力値がフ
ィードバックされるため、ターンオンされた状態を維持
することとなる。
（Ｐ５）は、第１インバータ（ＩＮＶ１）の出力値がフ
ィードバックされるため、ターンオンされた状態を維持
することとなる。
【００４７】この際に、アンチヒューズ９０のプログラ
ム状態を感知するため、アドレス信号（ＡＤＤＲ）が高
電位に上昇すると、第１ＮＭＯＳ（Ｎ１）がターンオン
される。しかし、アンチヒューズ９０が絶縁破壊されな
かったので、出力部８０の値は変化しない。
ム状態を感知するため、アドレス信号（ＡＤＤＲ）が高
電位に上昇すると、第１ＮＭＯＳ（Ｎ１）がターンオン
される。しかし、アンチヒューズ９０が絶縁破壊されな
かったので、出力部８０の値は変化しない。
【００４８】その後、アンチヒューズ９０をプログラム
するためのプログラミング信号（ｐｇｍ）が高電位に上
昇すると、相補プログラミング信号（ｐｇｍｂ）は低電
位に下降する。すると、可変電圧発生部１０の第１ＰＭ
ＯＳ（Ｐ１）はターンオンされ、第２ＰＭＯＳ（Ｐ２）
はオフされ、緩衝部２０により一定時定数を持って出力
端（ＰＶＣＣ）の電圧レベルが電源電圧（ＶＣＣ）レベ
ルに上昇する。
するためのプログラミング信号（ｐｇｍ）が高電位に上
昇すると、相補プログラミング信号（ｐｇｍｂ）は低電
位に下降する。すると、可変電圧発生部１０の第１ＰＭ
ＯＳ（Ｐ１）はターンオンされ、第２ＰＭＯＳ（Ｐ２）
はオフされ、緩衝部２０により一定時定数を持って出力
端（ＰＶＣＣ）の電圧レベルが電源電圧（ＶＣＣ）レベ
ルに上昇する。
【００４９】また、相補プログラミング信号（ｐｇｍ
ｂ）により第６ＰＭＯＳ（Ｐ６）がターンオンされる
と、可変電圧発生部１０の出力端（ＰＶＣＣ）の電圧レ
ベルである電源電圧（ＶＣＣ）をノード“ａ”に供給し
て、アンチヒューズ９０を介して、ターンオンされてい
る第１ＮＭＯＳ（Ｎ１）を通じて接地に電流パスを形成
して、アンチヒューズ９０を絶縁破壊させる。
ｂ）により第６ＰＭＯＳ（Ｐ６）がターンオンされる
と、可変電圧発生部１０の出力端（ＰＶＣＣ）の電圧レ
ベルである電源電圧（ＶＣＣ）をノード“ａ”に供給し
て、アンチヒューズ９０を介して、ターンオンされてい
る第１ＮＭＯＳ（Ｎ１）を通じて接地に電流パスを形成
して、アンチヒューズ９０を絶縁破壊させる。
【００５０】このように、アンチヒューズ９０が絶縁破
壊されると、ノード“ａ”は低電位に変化し、この値は
第１インバータ（ＩＮＶ１）により反転されるため、電
流遮断部６０の第５ＰＭＯＳ（Ｐ５）とラッチ部７０の
第４ＰＭＯＳ（Ｐ４）がオフされて、それ以上ノード
“ａ”に電源電圧を供給し得なくなる。
壊されると、ノード“ａ”は低電位に変化し、この値は
第１インバータ（ＩＮＶ１）により反転されるため、電
流遮断部６０の第５ＰＭＯＳ（Ｐ５）とラッチ部７０の
第４ＰＭＯＳ（Ｐ４）がオフされて、それ以上ノード
“ａ”に電源電圧を供給し得なくなる。
【００５１】すると、ノード“ａ”に印加される低電位
は第１インバータ（ＩＮＶ１）と第２インバータ（ＩＮ
Ｖ２）により反転され、出力部８０の出力端（ｒｅｐ
ｂ）は低電位に下降して、正常にプログラミングされた
ことを知らせる。
は第１インバータ（ＩＮＶ１）と第２インバータ（ＩＮ
Ｖ２）により反転され、出力部８０の出力端（ｒｅｐ
ｂ）は低電位に下降して、正常にプログラミングされた
ことを知らせる。
【００５２】図３は、このように動作される可変電圧発
生部１０の出力値の変化を示すシミュレーショングラフ
であり、相補プログラミング信号（ｐｇｍｂ）とプログ
ラミング信号（ｐｇｍ）が急激に変化していても、出力
端（ＰＶＣＣ）の電位は緩衝部２０のリザーブキャパシ
タの時定数により遅延されて上昇されることが分かる。
生部１０の出力値の変化を示すシミュレーショングラフ
であり、相補プログラミング信号（ｐｇｍｂ）とプログ
ラミング信号（ｐｇｍ）が急激に変化していても、出力
端（ＰＶＣＣ）の電位は緩衝部２０のリザーブキャパシ
タの時定数により遅延されて上昇されることが分かる。
【００５３】前述したように、緩衝部２０により可変電
圧発生部１０の出力値が緩やかに変動するため、急激な
電圧の変化によるプログラミング回路の誤動作を防止す
ることができる。
圧発生部１０の出力値が緩やかに変動するため、急激な
電圧の変化によるプログラミング回路の誤動作を防止す
ることができる。
【００５４】
【発明の効果】以上説明したように、本発明は、半導体
装置において絶縁破壊を引き起こして互いに連結させる
アンチヒューズを用いることで、パッケージ段階でのプ
ログラムができるので、費用節減及び信頼性が向上され
るという利点がある。
装置において絶縁破壊を引き起こして互いに連結させる
アンチヒューズを用いることで、パッケージ段階でのプ
ログラムができるので、費用節減及び信頼性が向上され
るという利点がある。
【００５５】また、可変電圧発生器を用いてアンチヒュ
ーズをプログラミングすることで、常に高電圧レベルの
電源電圧が供給されないようにするだけでなく、アンチ
ヒューズが絶縁破壊された後、続けて電源供給を遮断す
ることにより、電力の消費を著しく減らし得るという利
点がある。
ーズをプログラミングすることで、常に高電圧レベルの
電源電圧が供給されないようにするだけでなく、アンチ
ヒューズが絶縁破壊された後、続けて電源供給を遮断す
ることにより、電力の消費を著しく減らし得るという利
点がある。
【図１】 本発明による実施の形態を示すもので、アン
チヒューズのプログラミング回路を示す回路図である。
チヒューズのプログラミング回路を示す回路図である。
【図２】 本発明による実施の形態での入出力信号を示
すシミュレーショングラフである。
すシミュレーショングラフである。
【図３】 本発明による可変電圧発生部の入出力信号を
示すシミュレーショングラフである。
示すシミュレーショングラフである。
１０ 可変電圧発生部、２０ 緩衝部、３０ 動作スイ
ッチ部、４０ 感知信号入力部、５０ 破壊電圧供給
部、６０ 電流遮断部、７０ ラッチ部、８０出力部、
９０ アンチヒューズ、１０２ スイッチング部、Ｃ１
ＮＭＯＳキャパシタ、ＩＮＶ１ 第１インバータ、Ｉ
ＮＶ２ 第２インバータ、Ｎ１ 第１ＮＭＯＳ、Ｐ１
第１ＰＭＯＳ、Ｐ２ 第２ＰＭＯＳ、Ｐ３ 第３ＰＭＯ
Ｓ、Ｐ４第４ＰＭＯＳ、Ｐ５ 第５ＰＭＯＳ、Ｐ６ 第
６ＰＭＯＳ。
ッチ部、４０ 感知信号入力部、５０ 破壊電圧供給
部、６０ 電流遮断部、７０ ラッチ部、８０出力部、
９０ アンチヒューズ、１０２ スイッチング部、Ｃ１
ＮＭＯＳキャパシタ、ＩＮＶ１ 第１インバータ、Ｉ
ＮＶ２ 第２インバータ、Ｎ１ 第１ＮＭＯＳ、Ｐ１
第１ＰＭＯＳ、Ｐ２ 第２ＰＭＯＳ、Ｐ３ 第３ＰＭＯ
Ｓ、Ｐ４第４ＰＭＯＳ、Ｐ５ 第５ＰＭＯＳ、Ｐ６ 第
６ＰＭＯＳ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ク キー ボン 大韓民国 ギュンギドー イーチョンシ コーダンドン サン 72−１ コーダン ドミトリー 102−1303
Claims (10)
- 【請求項１】 プログラミング信号に応じて電圧レベル
が変化する可変電圧発生部と、 前記可変電圧発生部の出力信号を緩やかに変化させる緩
衝部と、 前記可変電圧発生部の電源でプリチャージさせる動作ス
イッチ部と、 前記動作スイッチ部に連結され、過電流が流れる場合、
絶縁破壊されるアンチヒューズと、 前記アンチヒューズのプログラミングされた状態を確認
するための感知信号を受信する感知信号入力部と、 前記アンチヒューズの絶縁破壊のため、前記可変電圧発
生部の電圧を供給する破壊電圧供給部と、 前記感知信号入力部の信号に応じて、前記アンチヒュー
ズのプログラミング状態を出力する出力部と、 前記出力部の制御信号を受信して、前記破壊電圧供給部
からアンチヒューズに供給される電流パスを断続する電
流遮断部と、 前記出力部の制御信号を受信して、前記アンチヒューズ
端に可変電圧発生部の電圧で強く保持させるラッチ部
と、を備えることを特徴とするアンチヒューズのプログ
ラミング回路。 - 【請求項２】 前記可変電圧発生部は、電源電圧とハー
フ電源電圧を受け、プログラミング信号に応じて出力信
号を切り換えするスイッチング部を有することを特徴と
する請求項１記載のアンチヒューズのプログラミング回
路。 - 【請求項３】 前記スイッチング部は、電源電圧端と出
力端との間に介在され、相補プログラミング信号に応じ
てスイッチングされる第１ＰＭＯＳと、 ハーフ電源電圧端と出力端との間に介在され、プログラ
ミング信号に応じてスイッチングされる第２ＰＭＯＳを
有することを特徴とする請求項２記載のアンチヒューズ
のプログラミング回路。 - 【請求項４】 前記緩衝部は、前記可変電圧発生部の出
力端と接地との間に介在されたリザーブキャパシタであ
ることを特徴とする請求項１記載のアンチヒューズのプ
ログラミング回路。 - 【請求項５】 前記動作スイッチ部は、前記可変電圧発
生部の出力端と前記アンチヒューズとの間に介在され、
プリチャージ信号に応じて動作されるＰＭＯＳを有する
ことを特徴とする請求項１記載のアンチヒューズのプロ
グラミング回路。 - 【請求項６】 前記感知信号入力部は、前記アンチヒュ
ーズと接地端との間に介在され、感知信号に応じて動作
されるＮＭＯＳを有することを特徴とする請求項１記載
のアンチヒューズのプログラミング回路。 - 【請求項７】 前記破壊電圧供給部は、前記可変電圧発
生部の出力端と電流遮断部との間に介在され、プログラ
ミング信号に応じて動作されるＰＭＯＳを有することを
特徴とする請求項１記載のアンチヒューズのプログラミ
ング回路。 - 【請求項８】 前記出力部は、前記アンチヒューズに連
結され、前記可変電圧発生部の出力電圧で駆動されて、
前記アンチヒューズの出力信号を反転させ制御信号とし
て出力する第１インバータと、 前記可変電圧発生部の出力電圧で駆動されて、前記第１
インバータの出力信号を反転させる第２インバータを有
することを特徴とする請求項１記載のアンチヒューズの
プログラミング回路。 - 【請求項９】 前記電流遮断部は、前記破壊電圧供給部
の出力端と前記アンチヒューズとの間に介在され、前記
出力部の制御信号に応じて動作されるＰＭＯＳを有する
ことを特徴とする請求項１記載のアンチヒューズのプロ
グラミング回路。 - 【請求項１０】 前記ラッチ部は、前記アンチヒューズ
と前記可変電圧発生部の出力端との間に介在され、前記
出力部の制御信号に応じて断続されるＰＭＯＳを有する
ことを特徴とする請求項１記載のアンチヒューズのプロ
グラミング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998-26223 | 1998-06-30 | ||
| KR10-1998-0026223A KR100359855B1 (ko) | 1998-06-30 | 1998-06-30 | 가변전압발생기를이용한앤티퓨즈의프로그래밍회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082297A true JP2000082297A (ja) | 2000-03-21 |
| JP3660828B2 JP3660828B2 (ja) | 2005-06-15 |
Family
ID=19542563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18570399A Expired - Lifetime JP3660828B2 (ja) | 1998-06-30 | 1999-06-30 | 可変電圧発生器を用いるアンチヒューズのプログラミング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6144247A (ja) |
| JP (1) | JP3660828B2 (ja) |
| KR (1) | KR100359855B1 (ja) |
| TW (1) | TW434558B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6714474B2 (en) | 2002-04-16 | 2004-03-30 | Elpida Memory, Inc. | Method of checking the state of a capacitor fuse in which the voltage applied to the capacitor fuse is the same level as voltage applied to memory cells |
| KR100865708B1 (ko) * | 2002-07-19 | 2008-10-29 | 주식회사 하이닉스반도체 | 반도체 장치 |
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|---|---|---|---|---|
| KR100368307B1 (ko) * | 1999-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 안티퓨즈 프로그램 회로 |
| KR100399896B1 (ko) * | 2001-04-23 | 2003-09-29 | 주식회사 하이닉스반도체 | 안티 퓨즈용 공급전압 콘트롤회로 |
| US6614278B2 (en) * | 2001-05-29 | 2003-09-02 | Samsung Electronics Co., Ltd. | Pulsed signal transition delay adjusting circuit |
| US6628561B2 (en) * | 2001-08-30 | 2003-09-30 | Micron Technology, Inc. | Small anti-fuse circuit to facilitate parallel fuse blowing |
| US20030234665A1 (en) * | 2002-06-20 | 2003-12-25 | Sterling Smith | Anti-fuse sense amplifier |
| JP3878586B2 (ja) * | 2003-07-17 | 2007-02-07 | 株式会社東芝 | リード／プログラム電位発生回路 |
| US7437584B2 (en) * | 2006-02-27 | 2008-10-14 | Atmel Corporation | Apparatus and method for reducing power consumption in electronic devices |
| JP4191202B2 (ja) * | 2006-04-26 | 2008-12-03 | エルピーダメモリ株式会社 | 不揮発性記憶素子を搭載した半導体記憶装置 |
| JP4946260B2 (ja) * | 2006-08-16 | 2012-06-06 | 富士通セミコンダクター株式会社 | アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置 |
| JP5082334B2 (ja) | 2006-08-18 | 2012-11-28 | 富士通セミコンダクター株式会社 | 電気ヒューズ回路、メモリ装置及び電子部品 |
| CN101556825B (zh) * | 2009-05-20 | 2011-11-30 | 炬力集成电路设计有限公司 | 一种集成电路 |
| KR101710056B1 (ko) | 2010-08-11 | 2017-02-27 | 삼성전자주식회사 | 퓨즈 회로, 이를 포함하는 퓨즈 어레이 및 반도체 메모리 장치 |
| KR101240256B1 (ko) * | 2011-03-28 | 2013-03-11 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| KR101842143B1 (ko) * | 2011-11-29 | 2018-03-27 | 에스케이하이닉스 주식회사 | 안티퓨즈 제어 회로 |
| EP2849183B1 (en) * | 2013-09-17 | 2017-03-22 | Dialog Semiconductor GmbH | On-chip Voltage Generation for a Programmable Memory Device |
| US10803966B1 (en) * | 2019-07-16 | 2020-10-13 | Nanya Technology Corporation | Method of blowing an antifuse element |
| CN111796807B (zh) * | 2020-04-09 | 2023-08-22 | 电子科技大学 | 一种应用于反熔丝器件的自适应编程方法 |
Family Cites Families (11)
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|---|---|---|---|---|
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| US5491444A (en) * | 1993-12-28 | 1996-02-13 | Sgs-Thomson Microelectronics, Inc. | Fuse circuit with feedback disconnect |
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| US5495436A (en) * | 1995-01-13 | 1996-02-27 | Vlsi Technology, Inc. | Anti-fuse ROM programming circuit |
| KR0145221B1 (ko) * | 1995-05-25 | 1998-08-17 | 김광호 | 반도체 메모리 소자의 스위치 회로 |
| US5583463A (en) * | 1995-05-30 | 1996-12-10 | Micron Technology, Inc. | Redundant row fuse bank circuit |
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-
1998
- 1998-06-30 KR KR10-1998-0026223A patent/KR100359855B1/ko not_active IP Right Cessation
-
1999
- 1999-06-29 US US09/342,510 patent/US6144247A/en not_active Expired - Lifetime
- 1999-06-30 JP JP18570399A patent/JP3660828B2/ja not_active Expired - Lifetime
- 1999-07-29 TW TW088112871A patent/TW434558B/zh not_active IP Right Cessation
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Also Published As
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| US6144247A (en) | 2000-11-07 |
| KR20010008397A (ko) | 2001-02-05 |
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