KR20020010824A - 반도체메모리장치의 안티휴즈 회로 - Google Patents

Abstract

본 발명은 노멀모드에서 메모리 셀보다 상대적으로 큰 전압 차이에 의한 스트레스를 줄이는 안티 휴즈 회로를 제공하고자 하는 것으로, 이를 위한 본 발명의 안티휴즈 회로는 휴즈인에이블신호를 입력받는 풀업트랜지스터; 휴즈디제이블신호를 입력받는 풀다운트랜지스터; 상기 풀업트랜지스터와 상기 풀다운트랜지스터의 접속노드인 제1노드와 외부로부터 인가되는 안티전압단 사이에 형성된 안티휴즈; 비트라인프리차지 전압으로 구동되며 상기 휴즈인에이블신호를 입력받고 상기 제1노드의 출력을 래치하는 래치부; 및 상기 래치부의 입력과 출력신호를 입력으로 받아 비트라인프리차지 전압 레벨을 전원전압 레벨로 변환하는 레벨쉬프터를 포함하여 이루어진다.

Description

반도체메모리장치의 안티휴즈 회로{Anti-fuse circuit of semiconductor memory device}

본 발명은 반도체메모리 장치에 관한 것으로, 특히 안티 휴즈 회로에 관한 것이다.

일반적으로, 안티 휴즈는 종래기술에서 레이저 빔을 주사함으로써 휴즈를 용단하여 셀의 어드레스를 프로그래밍하던 것과는 달리 셀의 커패시터에 해당하는 폴리실리콘과 옥사이드(Oxide)로 구성된 휴즈의 양단에 걸리는 전압 차이를 크게함으로써 상기 옥사이드를 파괴하여 폴리실리콘은 쇼트(short)시키는 리페어 방법이다.

상기 안티 휴즈의 장점은 스페셜 테스트 모드로 들어갈 때 외부의 패드를 통하여 안티휴즈의 양단의 전압 차이를 크게 함으로써, 웨이퍼 상에서가 아니고 패키징을 한 상태에서도 리페어가 가능하다는 것이다.

도1은 종래기술의 안티휴즈 회로의 상세한 회로도이다.

도1을 참조하면, 종래기술의 안티휴즈 회로는 어드레스와 커맨드 정보가 담겨있는 휴즈인에이블신호(P1)를 입력받는 풀업트랜지스터(100)와, 어드레스와 커맨드 정보가 담겨있는 휴즈디제이블신호(P2)를 입력받는 풀다운트랜지스터(110)와, 상기 풀업트랜지스터(100)와 상기 풀다운트랜지스터(110)의 접속노드(nanti)와 외부로부터 인가되는 안티전압단(Vanti) 사이에 형성된 안티휴즈(120)와, 상기 접속노드(nanti)의 출력신호를 래치하는 래치부(130)를 구비한다.

상기 안티휴즈(120)가 끊어지지 않는 노멀 모드 상태에서는 초기 파워업 시에 상기 휴즈인에이블신호(P1)과 상기 휴즈디제이블신호(P2)는 논리 로우가 되어 상기 접속노드(nanti)의 신호는 논리 하이가 되고 상기 래치부(130)의 출력 신호(anti)는 논리 로우가 된다.

이 때 외부로부터 인가되는 상기 안티전압단(Vanti)에는 접지 레벨이 인가되는데 상기 안티휴즈(120)에 걸리는 전압은 전원전압(Vdd)과 접지전압(Vss)가 된다.

상기 안티휴즈는 메모리 셀의 커패시터 소자와 동일하게 폴리3(poly3) - 옥사이드(Oxide) - 폴리4(Poly4)로 구성되어 있는데, 메모리 셀에 걸리는 전압 차이가 전원전압(Vdd)의 반만큼 걸리는데 반하여 상기 안티휴즈(120)에 걸리는 전압 차이는 전원전압의 레벨로써 두 배에 해당하는 전압 차이를 가지게 된다.

그러므로 노멀 모드 동작에서 상기 안티휴즈는 메모리 셀보다 두 배에 해당하는 스트레스(stress)를 가지게 되며 안정성이 저하되는 문제점이 발생한다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 노멀모드에서 메모리셀보다 상대적으로 큰 전압 차이에 의한 스트레스를 줄이는 안티 휴즈 회로를 제공하는데 그 목적이 있다.

도1은 종래기술의 안티휴즈 회로의 상세한 회로도,

도2는 본 발명의 안티휴즈 회로의 상세한 회로도,

* 도면의 주요 부분에 대한 부호의 설명 *

200 : 풀업트랜지스터 210 : 풀다운트랜지스터

220 : 안티휴즈 230 : 래치부

240 : 레벨쉬프터

상기 목적을 달성하기 위하여 본 발명은 반도체메모리 장치의 안티휴즈 회로에 있어서, 휴즈인에이블신호를 입력받는 풀업트랜지스터; 휴즈디제이블신호를 입력받는 풀다운트랜지스터; 상기 풀업트랜지스터와 상기 풀다운트랜지스터의 접속노드인 제1노드와 외부로부터 인가되는 안티전압단 사이에 형성된 안티휴즈; 비트라인프리차지 전압으로 구동되며 상기 휴즈인에이블신호를 입력받고 상기 제1노드의 출력을 래치하는 래치부; 및 상기 래치부의 입력과 출력신호를 입력으로 받아 비트라인프리차지 전압 레벨을 전원전압 레벨로 변환하는 레벨쉬프터를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 안티휴즈 회로의 상세한 회로도이다.

도2를 참조하면, 본 발명의 안티휴즈 회로는 휴즈인에이블신호(P1)를 입력받는 풀업트랜지스터(200)와, 휴즈디제이블신호(P2)를 입력받는 풀다운트랜지스터(210)와, 상기 풀업트랜지스터(200)와 상기 풀다운트랜지스터(210)의 접속노드인 제1노드(nanti)와 외부로부터 인가되는 안티전압단(Vanti) 사이에 형성된 안티휴즈(220)와, 비트라인프리차지 전압(Vblp)로 구동되며 상기 휴즈인에이블신호(P1)을 입력받고 상기 제1노드(nanti)의 출력을 래치하는 래치부(230)와, 상기 래치부(230)의 입력과 출력신호를 입력으로 받아 비트라인프리차지 전압(Vblp) 레벨을 전원전압 레벨로 변환하는 레벨쉬프터(240)를 구비한다.

상기 래치부(230)가 구동되는 공급전압은 비트라인을 프리차지할 때 사용하는 전압으로써 통상 전원전압(Vdd)의 반이다. 그러므로 노멀 모드일 때 상기 안티휴즈(220)의 양단에 걸리는 전압은 전원전압의 반에 해당하여 상기 안티휴즈(220)가 받는 스트레스의 양을 종래기술보다 반으로 줄인다.

상기 래치부(230)에서 사용하는 공급전압이 비트라인프리차지 전압(Vblp)이므로 출력으로 내보낼 때는 상기 비트라인프리차지 전압(Vblp)을 전원전압으로 변환하여야 한다. 그렇기 때문에 사용된 것이 상기 레벨쉬프터(240)이다.

동작을 설명하면, 파워 업 시에 상기 휴즈인에이블신호(P1)와 상기 휴즈디제이블신호(P2)가 논리 로우가 되어 상기 제1노드(nanti)는 논리 하이가 된다.

그리고나서 상기 휴즈인에이블신호(P1)가 논리 하이로 상승하면 상기 래치부의 피모스트랜지스터를 턴-온(Turn-On)시켜서 상기 제1노드(nanti)를 비트라인프리차지 전압 레벨로 만들어준다.

파워 업이 끝나고 스페셜 테스트 모드일 때 상기 안티휴즈(220)가 끊어지면 옥사이드가 파괴되어 폴리3와 폴리4가 쇼트되므로 상기 안티전압(Vanti)에 의해 상기 제1노드(nanti)가 논리 로우로 되는데, 이 과정 중에 트랜지스터를 통해 상기 비트라인프리차지 전압(Vblp)과 상기 안티전압(Vanti)이 싸우게된다. 이 때 전원전압(Vdd)을 사용했을 때보다 상기 제1노드(nanti)의 레벨이 논리 하이에서 논리 로우로 더 빨리 바뀌게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 안티휴즈의 양단에 전원전압 레벨보다 작은 전압 차이를 갖게하여 보다 적은 스트레스를 줌으로 인하여 안티휴즈의 안정성을 높일 수있다.

Claims (1)

1. 반도체메모리장치의 안티휴즈 회로에 있어서,

   휴즈인에이블신호를 입력받는 풀업트랜지스터;

   휴즈디제이블신호를 입력받는 풀다운트랜지스터;

   상기 풀업트랜지스터와 상기 풀다운트랜지스터의 접속노드인 제1노드와 외부로부터 인가되는 안티전압단 사이에 형성된 안티휴즈;

   비트라인프리차지 전압으로 구동되며 상기 휴즈인에이블신호에 제어받아 상기 제1노드의 출력을 래치하는 래치부;

   상기 래치부의 입,출력신호를 입력으로 받아 비트라인프리차지 전압 레벨을 전원전압 레벨로 변환하는 레벨쉬프터

   를 포함하여 이루어진 안티휴즈 회로.