JPH0521753A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0521753A JPH0521753A JP3168186A JP16818691A JPH0521753A JP H0521753 A JPH0521753 A JP H0521753A JP 3168186 A JP3168186 A JP 3168186A JP 16818691 A JP16818691 A JP 16818691A JP H0521753 A JPH0521753 A JP H0521753A
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- JP
- Japan
- Prior art keywords
- output line
- line pair
- sub
- memory cell
- sub output
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 この発明は、半導体記憶装置において、副出
力線の配線容量を低減してデータ読み出し速度の高速化
を図ることを目的とする。 【構成】 主出力線対３を副出力線対２のほぼ中間位置
で副出力線対２に接続している。 【効果】 従って、メモリセルアレイ１から主出力線対
３までの間の副出力線対２の配線容量を小さくでき、デ
ータ読み出し速度の高速化を図ることができる。
力線の配線容量を低減してデータ読み出し速度の高速化
を図ることを目的とする。 【構成】 主出力線対３を副出力線対２のほぼ中間位置
で副出力線対２に接続している。 【効果】 従って、メモリセルアレイ１から主出力線対
３までの間の副出力線対２の配線容量を小さくでき、デ
ータ読み出し速度の高速化を図ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、メモリセルアレイ及
び周辺回路が組み込まれた半導体記憶装置に関する。
び周辺回路が組み込まれた半導体記憶装置に関する。
【０００２】
【従来の技術】図４は従来の半導体記憶装置の一部の構
成図である。
成図である。
【０００３】図４において、メモリセルアレイ１が図示
されていないチップの中央部に配設され、周辺部には図
示されていないプリアンプなどの周辺回路が配設され、
副出力線対（ローカルＩ／Ｏ）２にメモリセルアレイ１
の記憶情報が伝達され、副出力線対２に交差して設けら
れた主出力線対（グローバルＩ／Ｏ）３が副出力線対２
の端部に接続されると共に、副出力線対２に設けられた
接続制御トランジスタ４のオン，オフにより、副出力線
対２と主出力線対３との接続，切り離しが行われ、接続
制御トランジスタ４のオン時に、メモリセルアレイ１の
記憶情報が副出力線対２を介して主出力線対３に伝達さ
れる。尚、これら副，主出力線対２，３はアルミニウム
等により形成される。
されていないチップの中央部に配設され、周辺部には図
示されていないプリアンプなどの周辺回路が配設され、
副出力線対（ローカルＩ／Ｏ）２にメモリセルアレイ１
の記憶情報が伝達され、副出力線対２に交差して設けら
れた主出力線対（グローバルＩ／Ｏ）３が副出力線対２
の端部に接続されると共に、副出力線対２に設けられた
接続制御トランジスタ４のオン，オフにより、副出力線
対２と主出力線対３との接続，切り離しが行われ、接続
制御トランジスタ４のオン時に、メモリセルアレイ１の
記憶情報が副出力線対２を介して主出力線対３に伝達さ
れる。尚、これら副，主出力線対２，３はアルミニウム
等により形成される。
【０００４】一方、メモリセルアレイ１と副出力線対２
との接続状態は図５に示すようになっており、メモリセ
ルアレイ１のメモリセルの記憶情報がビット線対５に伝
達されてセンスアンプ６により増幅され、センスアンプ
６により増幅された記憶情報が読み出し制御トランジス
タ７をそれぞれ介して副出力線対２に伝達されるように
なっており、ビット線対５が主出力線対３と平行であ
り、レイアウトの関係上メモリセルの記憶情報をビット
線対５から直接主出力線対３に伝達できないため、一旦
副出力線対２を介した上で主出力線対３に伝達するよう
になっている。
との接続状態は図５に示すようになっており、メモリセ
ルアレイ１のメモリセルの記憶情報がビット線対５に伝
達されてセンスアンプ６により増幅され、センスアンプ
６により増幅された記憶情報が読み出し制御トランジス
タ７をそれぞれ介して副出力線対２に伝達されるように
なっており、ビット線対５が主出力線対３と平行であ
り、レイアウトの関係上メモリセルの記憶情報をビット
線対５から直接主出力線対３に伝達できないため、一旦
副出力線対２を介した上で主出力線対３に伝達するよう
になっている。
【０００５】そして、メモリセルアレイ１のメモリセル
の記憶情報がビット線対５に伝達され、図６（ａ）に示
すようにビット線がローレベル（以下Ｌという）からハ
イレベル（以下Ｈという）に変化したのち、図６（ｂ）
に示すＨの内部信号（ＣＳＬ）により、いずれかのビッ
ト線対５に接続された読み出し制御トランジスタ７を介
して副出力線対２に伝達され、図６（ｃ）に示すよう
に、副出力線対２が徐々にＨに立上がる。
の記憶情報がビット線対５に伝達され、図６（ａ）に示
すようにビット線がローレベル（以下Ｌという）からハ
イレベル（以下Ｈという）に変化したのち、図６（ｂ）
に示すＨの内部信号（ＣＳＬ）により、いずれかのビッ
ト線対５に接続された読み出し制御トランジスタ７を介
して副出力線対２に伝達され、図６（ｃ）に示すよう
に、副出力線対２が徐々にＨに立上がる。
【０００６】このとき、副出力線対２の立上がりによっ
て、図６（ａ）に示すようにビット線対５のレベルが若
干変化する。
て、図６（ａ）に示すようにビット線対５のレベルが若
干変化する。
【０００７】さらに、副出力線対２が充分に立上がった
のち、接続制御トランジスタ４がオンされて副出力線対
２と主出力線対３とが接続され、副出力線対２に伝達さ
れた記憶情報が主出力線対３に伝達され、更にプリアン
プ等の周辺回路に伝達される。
のち、接続制御トランジスタ４がオンされて副出力線対
２と主出力線対３とが接続され、副出力線対２に伝達さ
れた記憶情報が主出力線対３に伝達され、更にプリアン
プ等の周辺回路に伝達される。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
では、上記したように主出力線対３が副出力線対２の端
部に接続されているため、メモリセルアレイ１のメモリ
セルの記憶情報を主出力線対３に伝達するまでの間にお
ける副出力線対２の配線容量が大きくなり、図６（ｃ）
に示すように読み出し制御トランジスタ７がオンしてか
ら副出力線対２が充分に立上がるまでの時間が長くな
り、データ読み出し速度が遅いという問題点があった。
では、上記したように主出力線対３が副出力線対２の端
部に接続されているため、メモリセルアレイ１のメモリ
セルの記憶情報を主出力線対３に伝達するまでの間にお
ける副出力線対２の配線容量が大きくなり、図６（ｃ）
に示すように読み出し制御トランジスタ７がオンしてか
ら副出力線対２が充分に立上がるまでの時間が長くな
り、データ読み出し速度が遅いという問題点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、副出力線の配線容量を低減し
てデータ読み出し速度の高速化を図ることを目的とす
る。
るためになされたもので、副出力線の配線容量を低減し
てデータ読み出し速度の高速化を図ることを目的とす
る。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルアレイが配設され、周辺部に周辺
回路が配設され、副出力線を介して主出力線に前記メモ
リセルアレイの記憶情報を伝達する半導体記憶装置にお
いて、前記主出力線が前記副出力線のほぼ中間位置で該
副出力線に接続されていることを特徴としている。
憶装置は、メモリセルアレイが配設され、周辺部に周辺
回路が配設され、副出力線を介して主出力線に前記メモ
リセルアレイの記憶情報を伝達する半導体記憶装置にお
いて、前記主出力線が前記副出力線のほぼ中間位置で該
副出力線に接続されていることを特徴としている。
【００１１】
【作用】この発明においては、主出力線を副出力線のほ
ぼ中間位置で副出力線に接続したため、メモリセルアレ
イから主出力線までの間の副出力線の配線容量が従来に
比べて小さくなり、データ読み出し速度の高速化が図れ
る。
ぼ中間位置で副出力線に接続したため、メモリセルアレ
イから主出力線までの間の副出力線の配線容量が従来に
比べて小さくなり、データ読み出し速度の高速化が図れ
る。
【００１２】
【実施例】図１はこの発明の半導体記憶装置の一実施例
の一部の構成図である。
の一部の構成図である。
【００１３】図１において、図４と同一符号は同一のも
の若しくは相当するものを示しており、図１に示すよう
に、図４におけるメモリセルアレイ１が左，右に分割さ
れて、チップ（図示せず）の中央部に配設され、両メモ
リセルアレイ１の中央部に主出力線対３が配設され、副
出力線対２の主出力線対３との接続位置の両側にそれぞ
れ接続制御トランジスタ４が設けられ、接続制御トラン
ジスタ４が適宜オン，オフされ、副出力線対２と主出力
線対３との接続，切り離しが行われる。
の若しくは相当するものを示しており、図１に示すよう
に、図４におけるメモリセルアレイ１が左，右に分割さ
れて、チップ（図示せず）の中央部に配設され、両メモ
リセルアレイ１の中央部に主出力線対３が配設され、副
出力線対２の主出力線対３との接続位置の両側にそれぞ
れ接続制御トランジスタ４が設けられ、接続制御トラン
ジスタ４が適宜オン，オフされ、副出力線対２と主出力
線対３との接続，切り離しが行われる。
【００１４】ここで、図１には示されていないが、チッ
プの周辺部には従来と同様にプリアンプ等の周辺回路が
配設されている。
プの周辺部には従来と同様にプリアンプ等の周辺回路が
配設されている。
【００１５】また、図１には示されていないが、両メモ
リセルアレイ１と副出力線対２との接続状態は図５と同
様であり、ビット線対，読み出し制御トランジスタをそ
れぞれ介してメモリセルアレイ１の各メモリセルの記憶
情報が副出力線対２に伝達されるようになっている。
リセルアレイ１と副出力線対２との接続状態は図５と同
様であり、ビット線対，読み出し制御トランジスタをそ
れぞれ介してメモリセルアレイ１の各メモリセルの記憶
情報が副出力線対２に伝達されるようになっている。
【００１６】つぎに、動作について説明する。
【００１７】メモリセルアレイ１のメモリセルの記憶情
報がビット線対に伝達され、図２（ａ）に示すようにビ
ット線がＬからＨに変化したのち、図２（ｂ）に示す内
部信号により、いずれかのビット線対に接続された読み
出し制御トランジスタがオンすると、ビット線対のＨが
オン状態の読み出し制御トランジスタを介して副出力線
対２に伝達され、図２（ｃ）に示すように、副出力線対
２が徐々にＨに立上がり、副出力線対２が充分に立ち上
がったのち、主出力線対３の左側又は右側の接続制御ト
ランジスタ４がオンされて副出力線対２と主出力線対３
とが接続され、副出力線対２に伝達さた記憶情報が主出
力線対３に伝達され、更に周辺回路に伝達される。
報がビット線対に伝達され、図２（ａ）に示すようにビ
ット線がＬからＨに変化したのち、図２（ｂ）に示す内
部信号により、いずれかのビット線対に接続された読み
出し制御トランジスタがオンすると、ビット線対のＨが
オン状態の読み出し制御トランジスタを介して副出力線
対２に伝達され、図２（ｃ）に示すように、副出力線対
２が徐々にＨに立上がり、副出力線対２が充分に立ち上
がったのち、主出力線対３の左側又は右側の接続制御ト
ランジスタ４がオンされて副出力線対２と主出力線対３
とが接続され、副出力線対２に伝達さた記憶情報が主出
力線対３に伝達され、更に周辺回路に伝達される。
【００１８】このとき、両メモリセルアレイ１から主出
力線対３までの間における副出力線対２の配線容量を従
来に比べて小さくすることができ、その結果図２（ｃ）
に示すように、読み出し制御トランジスタがオンしてか
ら副出力線対２が充分に立上がるまでの時間Ｔ′は従来
より大幅に短くなる。
力線対３までの間における副出力線対２の配線容量を従
来に比べて小さくすることができ、その結果図２（ｃ）
に示すように、読み出し制御トランジスタがオンしてか
ら副出力線対２が充分に立上がるまでの時間Ｔ′は従来
より大幅に短くなる。
【００１９】従って、主出力線対３を副出力線対２のほ
ぼ中間位置で副出力線対２に接続したため、従来に比べ
て、メモリセルアレイ１から主出力線対３までの間の副
出力線対２の配線容量を小さくでき、データ読み出し速
度の高速化を図ることができる。
ぼ中間位置で副出力線対２に接続したため、従来に比べ
て、メモリセルアレイ１から主出力線対３までの間の副
出力線対２の配線容量を小さくでき、データ読み出し速
度の高速化を図ることができる。
【００２０】なお、上記実施例では、主出力線対３の両
側にメモリセルアレイ１が配設されている場合について
説明したが、図３に示すように、副出力線対２に対称に
更に２個のメモリセルアレイ１が配設されている場合で
あっても、この発明を同様に実施することができる。
側にメモリセルアレイ１が配設されている場合について
説明したが、図３に示すように、副出力線対２に対称に
更に２個のメモリセルアレイ１が配設されている場合で
あっても、この発明を同様に実施することができる。
【００２１】
【発明の効果】以上のように、この発明の半導体記憶装
置によれば、主出力線を副出力線のほぼ中間位置で副出
力線に接続したため、従来に比べてメモリセルアレイか
ら主出力線までの間の副出力線の配線容量を小さくで
き、データ読み出し速度の高速化を図ることができ、性
能の優れた半導体記憶装置を提供することが可能とな
る。
置によれば、主出力線を副出力線のほぼ中間位置で副出
力線に接続したため、従来に比べてメモリセルアレイか
ら主出力線までの間の副出力線の配線容量を小さくで
き、データ読み出し速度の高速化を図ることができ、性
能の優れた半導体記憶装置を提供することが可能とな
る。
【図１】この発明の半導体記憶装置の一実施例の構成図
である。
である。
【図２】図１の動作説明図である。
【図３】この発明の他の実施例の構成図である。
【図４】従来の半導体記憶装置の構成図である。
【図５】図４の接続状態を示す結線図である。
【図６】図４の動作説明図である。
１ メモリセルアレイ ２ 副出力線対 ３ 主出力線対
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】そして、メモリセルアレイ１のメモリセル
の記憶情報がビット線対５に伝達され、図６（ａ）に示
すようにビット線が例えばローレベル（以下Ｌという）
からハイレベル（以下Ｈという）に変化したのち、図６
（ｂ）に示すＨの内部信号（ＣＳＬ）により、いずれか
のビット線対５に接続された読み出し制御トランジスタ
７を介して副出力線対２に伝達され、図６（ｃ）に示す
ように、副出力線対２が徐々にＨに立上がる。
の記憶情報がビット線対５に伝達され、図６（ａ）に示
すようにビット線が例えばローレベル（以下Ｌという）
からハイレベル（以下Ｈという）に変化したのち、図６
（ｂ）に示すＨの内部信号（ＣＳＬ）により、いずれか
のビット線対５に接続された読み出し制御トランジスタ
７を介して副出力線対２に伝達され、図６（ｃ）に示す
ように、副出力線対２が徐々にＨに立上がる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】メモリセルアレイ１のメモリセルの記憶情
報がビット線対に伝達され、図２（ａ）に示すようにビ
ット線が例えばＬからＨに変化したのち、図２（ｂ）に
示す内部信号により、いずれかのビット線対に接続され
た読み出し制御トランジスタがオンすると、ビット線対
のＨがオン状態の読み出し制御トランジスタを介して副
出力線対２に伝達され、図２（ｃ）に示すように、副出
力線対２が徐々にＨに立上がり、副出力線対２が充分に
立ち上がったのち、主出力線対３の左側又は右側の接続
制御トランジスタ４がオンされて副出力線対２と主出力
線対３とが接続され、副出力線対２に伝達さた記憶情報
が主出力線対３に伝達され、更に周辺回路に伝達され
る。
報がビット線対に伝達され、図２（ａ）に示すようにビ
ット線が例えばＬからＨに変化したのち、図２（ｂ）に
示す内部信号により、いずれかのビット線対に接続され
た読み出し制御トランジスタがオンすると、ビット線対
のＨがオン状態の読み出し制御トランジスタを介して副
出力線対２に伝達され、図２（ｃ）に示すように、副出
力線対２が徐々にＨに立上がり、副出力線対２が充分に
立ち上がったのち、主出力線対３の左側又は右側の接続
制御トランジスタ４がオンされて副出力線対２と主出力
線対３とが接続され、副出力線対２に伝達さた記憶情報
が主出力線対３に伝達され、更に周辺回路に伝達され
る。
Claims (1)
- 【特許請求の範囲】 【請求項１】 中央部にメモリセルアレイが配設され、
周辺部に周辺回路が配設され、副出力線を介して主出力
線に前記メモリセルアレイの記憶情報を伝達する半導体
記憶装置において、 前記主出力線が前記副出力線のほぼ中間位置で該副出力
線に接続されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168186A JPH0521753A (ja) | 1991-07-09 | 1991-07-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168186A JPH0521753A (ja) | 1991-07-09 | 1991-07-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521753A true JPH0521753A (ja) | 1993-01-29 |
Family
ID=15863382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168186A Pending JPH0521753A (ja) | 1991-07-09 | 1991-07-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6816433B2 (en) | 1993-09-29 | 2004-11-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
-
1991
- 1991-07-09 JP JP3168186A patent/JPH0521753A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6816433B2 (en) | 1993-09-29 | 2004-11-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
| US6928028B2 (en) | 1993-09-29 | 2005-08-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
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