JPH041435B2 - - Google Patents
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- Publication number
- JPH041435B2 JPH041435B2 JP57111530A JP11153082A JPH041435B2 JP H041435 B2 JPH041435 B2 JP H041435B2 JP 57111530 A JP57111530 A JP 57111530A JP 11153082 A JP11153082 A JP 11153082A JP H041435 B2 JPH041435 B2 JP H041435B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- word
- output
- word line
- memory
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体メモリに関し、特にメモリセ
ル部をワードライン方向に分割を行い、メモリセ
ル部での消費電力を低減させると共に高速化をは
かつたメモリ回路に関する。
ル部をワードライン方向に分割を行い、メモリセ
ル部での消費電力を低減させると共に高速化をは
かつたメモリ回路に関する。
(2) 従来技術と問題点
従来形のメモリ回路として第１図に示されるよ
うに、ワードラインデコーダ回路DECの両側に
２つのメモリセル部MC１，MC２が設けられる
ものが知られている。第１図のワードラインデコ
ーダ回路DECの一例が第２図に示される。デコ
ーダ回路DECの出力に接続されるワードライン
WLには、第３図に示されるようなメモリセルが
複数個接続されている。
うに、ワードラインデコーダ回路DECの両側に
２つのメモリセル部MC１，MC２が設けられる
ものが知られている。第１図のワードラインデコ
ーダ回路DECの一例が第２図に示される。デコ
ーダ回路DECの出力に接続されるワードライン
WLには、第３図に示されるようなメモリセルが
複数個接続されている。
ところで、第１図のメモリ回路においては、１
つのワードラインWL当りのメモリセルの数が多
くなる程、メモリセル部の消費電力が大になる。
従つて、メモリ回路の消費電力を低減するために
はワードライン当りの接続メモリセルの個数を減
少させる必要がある。
つのワードラインWL当りのメモリセルの数が多
くなる程、メモリセル部の消費電力が大になる。
従つて、メモリ回路の消費電力を低減するために
はワードライン当りの接続メモリセルの個数を減
少させる必要がある。
(3) 発明の目的
本発明の目的は、前記の従来形の問題点にかん
がみ、メモリセル部をワードライン方向に沿つて
複数のブロツクに分割してブロツク選択信号によ
り選択されるブロツクに含まれるメモリセルが接
続されたワードラインのみを活性化することによ
りワード線に対する負荷を減少し、メモリ回路に
おける消費電力の低減化および高速化をはかるこ
とにある。
がみ、メモリセル部をワードライン方向に沿つて
複数のブロツクに分割してブロツク選択信号によ
り選択されるブロツクに含まれるメモリセルが接
続されたワードラインのみを活性化することによ
りワード線に対する負荷を減少し、メモリ回路に
おける消費電力の低減化および高速化をはかるこ
とにある。
(4) 発明の構成
本発明においては、ワードデコーダと、
該ワードデコーダの一方の側に配置したメモリ
セルアレイをワード線方向に複数分割して成る第
１メモリセルブロツク群と、 該ワードデコーダの他方の側に配置されたメモ
リセルアレイをワード線方向に複数分割して成る
第２メモリセルブロツク群と、 該第１メモリセルブロツク群をなす複数のメモ
リセルブロツク間に配置され、該ワードデコーダ
の出力を受け、選択すべきメモリセルを含むメモ
リセルブロツクのワード線に該出力を伝達すると
ともに、選択すべきメモリセルを含まない全ての
メモリセルブロツクのワード線は該出力の伝達を
禁止する第１のワードデコーダ出力分岐手段と、 該第２メモリセルブロツク群をなす複数のメモ
リセルブロツク間に配置され、該ワードデコーダ
の出力を受け、選択すべきメモリセルを含むメモ
リセルブロツクのワード線に該出力を伝達すると
ともに、選択すべきメモリセルを含まない全ての
メモリセルブロツクのワード線には該出力の伝達
を禁止する第２のワードデコーダ出力分岐手段と
を有する半導体メモリ、 が提供される。
セルアレイをワード線方向に複数分割して成る第
１メモリセルブロツク群と、 該ワードデコーダの他方の側に配置されたメモ
リセルアレイをワード線方向に複数分割して成る
第２メモリセルブロツク群と、 該第１メモリセルブロツク群をなす複数のメモ
リセルブロツク間に配置され、該ワードデコーダ
の出力を受け、選択すべきメモリセルを含むメモ
リセルブロツクのワード線に該出力を伝達すると
ともに、選択すべきメモリセルを含まない全ての
メモリセルブロツクのワード線は該出力の伝達を
禁止する第１のワードデコーダ出力分岐手段と、 該第２メモリセルブロツク群をなす複数のメモ
リセルブロツク間に配置され、該ワードデコーダ
の出力を受け、選択すべきメモリセルを含むメモ
リセルブロツクのワード線に該出力を伝達すると
ともに、選択すべきメモリセルを含まない全ての
メモリセルブロツクのワード線には該出力の伝達
を禁止する第２のワードデコーダ出力分岐手段と
を有する半導体メモリ、 が提供される。
(5) 発明の実施例
本発明の一実施例としてのメモリ回路が第４図
に示される。第４図のメモリ回路は、ワードライ
ンデコーダ回路DEC、および、４ブロツクから
なるメモリセル部MC１，MC２，MC３，MC４
を有する。ワードラインデコーダ回路DECの左
側に出力される信号線は、２つのメモリセルブロ
ツクMC１およびMC２の分割部分まで配線され、
そこにおいて、それぞれのブロツクに対応する２
つのワードラインに分岐される。同様にして、ワ
ードラインデコーダ回路DECの右側に出力され
る信号線は、２つのメモリセルブロツクMC３お
よびMC４の分割部まで配線され、そこにおいて
それぞれのブロツクに対応する２つのワードライ
ンに分岐される。
に示される。第４図のメモリ回路は、ワードライ
ンデコーダ回路DEC、および、４ブロツクから
なるメモリセル部MC１，MC２，MC３，MC４
を有する。ワードラインデコーダ回路DECの左
側に出力される信号線は、２つのメモリセルブロ
ツクMC１およびMC２の分割部分まで配線され、
そこにおいて、それぞれのブロツクに対応する２
つのワードラインに分岐される。同様にして、ワ
ードラインデコーダ回路DECの右側に出力され
る信号線は、２つのメモリセルブロツクMC３お
よびMC４の分割部まで配線され、そこにおいて
それぞれのブロツクに対応する２つのワードライ
ンに分岐される。
第５図には、１つのデコーダ出力信号を２本の
ワードラインに分岐させる回路が示される。第５
図に示されるようにデコーダ出力信号は分割部に
おいて、MOSトランジスタQ1およびQ2を介して
ワードラインWL1およびWL2にそれぞれ接続さ
れる。ワードラインWL1は、MOSトランジスタ
Q3を介して接地側に接続され、ワードライン
WL2はMOSトランジスタQ4を介して接地側に接
続される。トランジスタQ1およびQ4のゲートに
はワードラインWL1に対応するメモリブロツク
を選択する信号Ａが入力される。また、トランジ
スタQ2およびQ3にはワードラインWL2に対応す
るメモリブロツクを選択する信号が入力され
る。信号Ａ，としては、ビツトラインを指定す
るアドレス信号の最上位ビツトを用いることがで
きる。例えば、信号ＡがＨレベルであるとすれ
ば、デコーダの出力がトランジスタQ1を介して
ワードラインWL1へ入力され、一方ワードライ
ンWL2はトランジスタQ4により接地される。
ワードラインに分岐させる回路が示される。第５
図に示されるようにデコーダ出力信号は分割部に
おいて、MOSトランジスタQ1およびQ2を介して
ワードラインWL1およびWL2にそれぞれ接続さ
れる。ワードラインWL1は、MOSトランジスタ
Q3を介して接地側に接続され、ワードライン
WL2はMOSトランジスタQ4を介して接地側に接
続される。トランジスタQ1およびQ4のゲートに
はワードラインWL1に対応するメモリブロツク
を選択する信号Ａが入力される。また、トランジ
スタQ2およびQ3にはワードラインWL2に対応す
るメモリブロツクを選択する信号が入力され
る。信号Ａ，としては、ビツトラインを指定す
るアドレス信号の最上位ビツトを用いることがで
きる。例えば、信号ＡがＨレベルであるとすれ
ば、デコーダの出力がトランジスタQ1を介して
ワードラインWL1へ入力され、一方ワードライ
ンWL2はトランジスタQ4により接地される。
第４図および第５図のメモリ回路においては、
活性化されるワードラインに接続されるメモリセ
ルの個数は第１図のメモリ回路に比べて1/2にな
り、従つてメモリセル部における消費電力も1/2
になる。またワードラインの負荷も1/2となるた
めワード線の立上りも速くなり、高速化がはかれ
る。
活性化されるワードラインに接続されるメモリセ
ルの個数は第１図のメモリ回路に比べて1/2にな
り、従つてメモリセル部における消費電力も1/2
になる。またワードラインの負荷も1/2となるた
めワード線の立上りも速くなり、高速化がはかれ
る。
次に、第６図には本発明の他の実施例としてメ
モリセル部を４ブロツクに分割した場合のデコー
ダ出力を４本のワードラインに分岐させる回路が
示される。第６図におけるブロツク選択信号A1
〜A4，1〜4はビツトラインを指定するアドレ
スの上位２ビツトが用いられる。第６図のメモリ
回路においては、メモリセル部の消費電力は第１
図の回路に比べて1/4になる。
モリセル部を４ブロツクに分割した場合のデコー
ダ出力を４本のワードラインに分岐させる回路が
示される。第６図におけるブロツク選択信号A1
〜A4，1〜4はビツトラインを指定するアドレ
スの上位２ビツトが用いられる。第６図のメモリ
回路においては、メモリセル部の消費電力は第１
図の回路に比べて1/4になる。
(6) 発明の効果
本発明によればメモリ回路のメモリセル部にお
ける消費電力を大幅に低減できる。
ける消費電力を大幅に低減できる。
またセルブロツク間にワードデコーダ出力分岐
手段を配置する構成によつて２より多い多分割の
場合にも高速動作化に差支えないという利点があ
る。
手段を配置する構成によつて２より多い多分割の
場合にも高速動作化に差支えないという利点があ
る。
更にメモリ全体のアクセスタイムはメモリセル
アレイ中央に配置のデコーダから最も離れたセル
により決定されるので、本発明においてはメモリ
のアクセス時間が短くて済むという利点を有す
る。
アレイ中央に配置のデコーダから最も離れたセル
により決定されるので、本発明においてはメモリ
のアクセス時間が短くて済むという利点を有す
る。
第１図は、従来形のメモリのブロツク図を示
し、第２図は、第１図のメモリ回路におけるデコ
ーダ回路の一例を示し、第３図は、第１図のメモ
リにおけるメモリセルの一例を示し、第４図は、
本発明の一実施例としてのメモリのブロツク図を
示し、第５図は、第４図のメモリにおけるワード
ライン分岐回路を示し、第６図は、本発明の他の
実施例としてのメモリ回路におけるワードライン
分岐回路を示す。 DEC……ワードデコーダ、MC１〜４……メモ
リセル部、MC……メモリセル、WL，WL1〜
WL4……ワードライン、BL，……ビツトライ
ン。
し、第２図は、第１図のメモリ回路におけるデコ
ーダ回路の一例を示し、第３図は、第１図のメモ
リにおけるメモリセルの一例を示し、第４図は、
本発明の一実施例としてのメモリのブロツク図を
示し、第５図は、第４図のメモリにおけるワード
ライン分岐回路を示し、第６図は、本発明の他の
実施例としてのメモリ回路におけるワードライン
分岐回路を示す。 DEC……ワードデコーダ、MC１〜４……メモ
リセル部、MC……メモリセル、WL，WL1〜
WL4……ワードライン、BL，……ビツトライ
ン。
Claims (1)
- 【特許請求の範囲】 １ ワードデコーダと、 該ワードデコーダの一方の側に配置したメモリ
セルアレイをワード線方向に複数分割して成る第
１メモリセルブロツク群と、 該ワードデコーダの他方の側に配置されたメモ
リセルアレイをワード線方向に複数分割して成る
第２メモリセルブロツク群と、 該第１メモリセルブロツク群をなす複数のメモ
リセルブロツク間に配置され、該ワードデコーダ
の出力を受け、選択すべきメモリセルを含むメモ
リセルブロツクのワード線に該出力を伝達すると
ともに、選択すべきメモリセルを含まない全ての
メモリセルブロツクのワード線は該出力の伝達を
禁止する第１のワードデコーダ出力分岐手段と、 該第２メモリセルブロツク群をなす複数のメモ
リセルブロツク間に配置され、該ワードデコーダ
の出力を受け、選択すべきメモリセルを含むメモ
リセルブロツクのワード線に該出力を伝達すると
ともに、選択すべきメモリセルを含まない全ての
メモリセルブロツクのワード線には該出力の伝達
を禁止する第２のワードデコーダ出力分岐手段と
を有する半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111530A JPS593785A (ja) | 1982-06-30 | 1982-06-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111530A JPS593785A (ja) | 1982-06-30 | 1982-06-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593785A JPS593785A (ja) | 1984-01-10 |
| JPH041435B2 true JPH041435B2 (ja) | 1992-01-13 |
Family
ID=14563672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111530A Granted JPS593785A (ja) | 1982-06-30 | 1982-06-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593785A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945688A (ja) * | 1982-09-09 | 1984-03-14 | Nec Corp | 半導体記憶回路 |
| JPS5975488A (ja) * | 1982-10-20 | 1984-04-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS6120293A (ja) * | 1984-07-05 | 1986-01-29 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US4695981A (en) * | 1984-12-04 | 1987-09-22 | Hewlett-Packard Company | Integrated circuit memory cell array using a segmented word line |
| JPH0719473B2 (ja) * | 1987-05-21 | 1995-03-06 | 株式会社東芝 | 半導体記憶装置 |
| JPH0746497B2 (ja) * | 1992-11-30 | 1995-05-17 | 株式会社東芝 | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55122290A (en) * | 1979-03-09 | 1980-09-19 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS58212696A (ja) * | 1982-06-03 | 1983-12-10 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1982
- 1982-06-30 JP JP57111530A patent/JPS593785A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55122290A (en) * | 1979-03-09 | 1980-09-19 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS58212696A (ja) * | 1982-06-03 | 1983-12-10 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593785A (ja) | 1984-01-10 |
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