JPH05174595A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05174595A JPH05174595A JP35607791A JP35607791A JPH05174595A JP H05174595 A JPH05174595 A JP H05174595A JP 35607791 A JP35607791 A JP 35607791A JP 35607791 A JP35607791 A JP 35607791A JP H05174595 A JPH05174595 A JP H05174595A
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- JP
- Japan
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- word line
- storage element
- semiconductor memory
- memory device
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Abstract
(57)【要約】
【目的】 本発明の目的は行デコーダの構成トランジス
タ数を減少することである。 【構成】 行デコーダ回路１０はアドレス入力信号ＳQ1
〜ＳQnを入力とし、ワード線の電圧を出力するインバー
タ回路１５で構成されている。前記インバータ回路はブ
ロック選択信号線ＳP1〜ＳPmと接地線間に接続されてお
り、ゲートがアドレス入力信号に接続されている。 【効果】 行デコーダ回路１０がインバータ回路で構成
できるので、構成トランジスタ数が減少する。
タ数を減少することである。 【構成】 行デコーダ回路１０はアドレス入力信号ＳQ1
〜ＳQnを入力とし、ワード線の電圧を出力するインバー
タ回路１５で構成されている。前記インバータ回路はブ
ロック選択信号線ＳP1〜ＳPmと接地線間に接続されてお
り、ゲートがアドレス入力信号に接続されている。 【効果】 行デコーダ回路１０がインバータ回路で構成
できるので、構成トランジスタ数が減少する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
を主な構成要素とする半導体記憶装置に関し、特に高集
積化の要求される半導体記憶装置の読み出し回路に関す
る。
を主な構成要素とする半導体記憶装置に関し、特に高集
積化の要求される半導体記憶装置の読み出し回路に関す
る。
【０００２】
【従来の技術】従来の半導体記憶装置の読み出し方法に
ついて、図面を参照して説明する（ここでは特にマスク
ＲＯＭで多く採用されるＮＡＮＤ型記憶素子の選択方法
について説明する）。
ついて、図面を参照して説明する（ここでは特にマスク
ＲＯＭで多く採用されるＮＡＮＤ型記憶素子の選択方法
について説明する）。
【０００３】図３は従来例のメモリーセルマトリクスを
示す回路図であり、図４は従来例のＸデコーダ回路を示
す回路図である。
示す回路図であり、図４は従来例のＸデコーダ回路を示
す回路図である。
【０００４】表１は選択ブロックのワード線電圧を示す
表であり、表２は非選択ブロックのワード線電圧を示す
表である。表１，表２に添えられている記号Ａは選択ワ
ード線を、記号Ｂは非選択ワード線を、記号Ｈは高レベ
ルを、記号Ｌは低レベルをそれぞれ示している。
表であり、表２は非選択ブロックのワード線電圧を示す
表である。表１，表２に添えられている記号Ａは選択ワ
ード線を、記号Ｂは非選択ワード線を、記号Ｈは高レベ
ルを、記号Ｌは低レベルをそれぞれ示している。
【０００５】
【表１】
【０００６】
【表２】
【０００７】まずは半導体記憶装置の主要部について簡
単に説明する。記憶素子Ｍ1〜Ｍnは、ここではＮ型電界
効果型トランジスタで形成されており、選択的に２値
（例えばＴrue及びＢar）の記憶情報の内のいずれか１
値が割り当てられる。
単に説明する。記憶素子Ｍ1〜Ｍnは、ここではＮ型電界
効果型トランジスタで形成されており、選択的に２値
（例えばＴrue及びＢar）の記憶情報の内のいずれか１
値が割り当てられる。
【０００８】具体的には、記憶素子Ｍ1〜Ｍnを構成する
トランジスタのしきい値電圧が２値（例えば、ＶTH及び
ＶTL）の内のいずれか１値に、選択的に割り当てられ
る。
トランジスタのしきい値電圧が２値（例えば、ＶTH及び
ＶTL）の内のいずれか１値に、選択的に割り当てられ
る。
【０００９】ここで記憶素子Ｍ1〜Ｍnは、複数個図３に
おいてはｎ個が直列に接続されているが、この記憶素子
の構成方法を縦積み型あるいはＮＡＮＤ型と一般的に称
する。
おいてはｎ個が直列に接続されているが、この記憶素子
の構成方法を縦積み型あるいはＮＡＮＤ型と一般的に称
する。
【００１０】ＮＡＮＤ型記憶素子は、記憶素子の拡散層
を互いに共有して形成できるため、記憶素子の集積度が
高く、大容量マスクＲＯＭに適している。
を互いに共有して形成できるため、記憶素子の集積度が
高く、大容量マスクＲＯＭに適している。
【００１１】デジット線２１〜２jは、それぞれ列選択
トランジスタＱ21〜Ｑ2jを介して、記憶素子Ｍ1〜Ｍnと
センスアンプ回路部（不図示）とを接続しており、列選
択トランジスタＱ21〜Ｑ28により、選択されたデジット
線２１〜２jは、記憶素子の記憶情報をセンスアンプ回
路部へ伝達する機能を果たす。
トランジスタＱ21〜Ｑ2jを介して、記憶素子Ｍ1〜Ｍnと
センスアンプ回路部（不図示）とを接続しており、列選
択トランジスタＱ21〜Ｑ28により、選択されたデジット
線２１〜２jは、記憶素子の記憶情報をセンスアンプ回
路部へ伝達する機能を果たす。
【００１２】ブロック選択トランジスタＱ1〜Ｑ6は、任
意のメモリセルブロックを選択するＮ型電界効果型トラ
ンジスタである。
意のメモリセルブロックを選択するＮ型電界効果型トラ
ンジスタである。
【００１３】ワード線１０２（ＳW11〜ＳW1n，ＳW21〜
ＳW2n，ＳWm1〜ＳWmn）は、任意の記憶素子を選択す
る。読み出し時の選択ワード線の電圧をＶGとすれば、 ＶTL＜ＶG＜ＶTH ・・・ １式 なる関係を満たすようにＶGは設定される（ＶTL，ＶTH
は記憶素子のしきい値電圧である）。
ＳW2n，ＳWm1〜ＳWmn）は、任意の記憶素子を選択す
る。読み出し時の選択ワード線の電圧をＶGとすれば、 ＶTL＜ＶG＜ＶTH ・・・ １式 なる関係を満たすようにＶGは設定される（ＶTL，ＶTH
は記憶素子のしきい値電圧である）。
【００１４】ワード線の電圧は図４に示すような行デコ
ーダ回路により制御されている。
ーダ回路により制御されている。
【００１５】以上、半導体記憶装置の主要部について説
明したが、次にＮＡＮＤ型記憶素子の具体的な選択方法
について説明する。いま、図３において、記憶素子Ｍ1
を選択するには、列選択トランジスタＱ21〜Ｑ2jの内、
Ｑ21のみを導通状態とする。また選択記憶素子Ｍ1を含
む選択ブロック１０１を選択するために、ブロック選択
信号ＳP1を高レベルとし、ブロック選択トランジスタＱ
1を導通状態とする。さらに、選択ワード線ＳW11の電圧
ＶGを低レベルとし、非選択ワード線ＳW12〜ＳW1nの電
圧ＶG2を高レベルとする。ここで１式に加え、ＶG2は次
のように設定される。ＶTL＜ＶG＜ＶTH＜ＶG2 ・・・
２式 （ここでＶTL，ＶG，ＶTHは１式と同様であ
る。）
明したが、次にＮＡＮＤ型記憶素子の具体的な選択方法
について説明する。いま、図３において、記憶素子Ｍ1
を選択するには、列選択トランジスタＱ21〜Ｑ2jの内、
Ｑ21のみを導通状態とする。また選択記憶素子Ｍ1を含
む選択ブロック１０１を選択するために、ブロック選択
信号ＳP1を高レベルとし、ブロック選択トランジスタＱ
1を導通状態とする。さらに、選択ワード線ＳW11の電圧
ＶGを低レベルとし、非選択ワード線ＳW12〜ＳW1nの電
圧ＶG2を高レベルとする。ここで１式に加え、ＶG2は次
のように設定される。ＶTL＜ＶG＜ＶTH＜ＶG2 ・・・
２式 （ここでＶTL，ＶG，ＶTHは１式と同様であ
る。）
【００１６】選択記憶素子Ｍ1のしきい値がＶTLであれ
ば、記憶素子Ｍ1は導通し、デジット線に電流が流れ
る。一方、選択記憶素子Ｍ1のしきい値がＶTHであれ
ば、記憶素子Ｍ1は非導通となり、デジット線には電流
は流れない。
ば、記憶素子Ｍ1は導通し、デジット線に電流が流れ
る。一方、選択記憶素子Ｍ1のしきい値がＶTHであれ
ば、記憶素子Ｍ1は非導通となり、デジット線には電流
は流れない。
【００１７】以上、説明した通り、選択された記憶素子
の記憶情報に応じて、デジット線に電流が流れるかある
いは流れないかが決定する。このデジット線の電流の変
化をセンスアンプ回路部において、電圧の変化（高レベ
ル出力及び低レベル出力）に変換し、出力としている。
の記憶情報に応じて、デジット線に電流が流れるかある
いは流れないかが決定する。このデジット線の電流の変
化をセンスアンプ回路部において、電圧の変化（高レベ
ル出力及び低レベル出力）に変換し、出力としている。
【００１８】最後に、非選択ブロックのワード線の電圧
の設定方法について説明する。非選択ブロックにおいて
は、ブロック選択トランジスタＳP2〜ＳPmが非導通状態
であるので、非選択ブロックのワード線の電圧は、高レ
ベルであっても低レベルであっても、選択記憶素子の読
み出しが可能である。
の設定方法について説明する。非選択ブロックにおいて
は、ブロック選択トランジスタＳP2〜ＳPmが非導通状態
であるので、非選択ブロックのワード線の電圧は、高レ
ベルであっても低レベルであっても、選択記憶素子の読
み出しが可能である。
【００１９】しかしながら、非選択ブロックのワード線
を高レベルに設定していると、記憶素子の電界ストレス
が大きく、記憶素子の特性の劣化が速くなるという欠点
がある。したがって、記憶素子の電解ストレスを低減す
る目的で、非選択でブロックのワード線は、低レベルに
設定する必要がある。なお、図４には非選択ブロックの
ワード線を低レベルに設定した行デコーダ回路が示され
ている。
を高レベルに設定していると、記憶素子の電界ストレス
が大きく、記憶素子の特性の劣化が速くなるという欠点
がある。したがって、記憶素子の電解ストレスを低減す
る目的で、非選択でブロックのワード線は、低レベルに
設定する必要がある。なお、図４には非選択ブロックの
ワード線を低レベルに設定した行デコーダ回路が示され
ている。
【００２０】
【発明が解決しようとする課題】この従来の半導体装置
の行デコーダ回路では、非選択ブロックのワード線を低
レベルに設定するために、ＮＡＮＤゲートを複数個配置
しなければならない。
の行デコーダ回路では、非選択ブロックのワード線を低
レベルに設定するために、ＮＡＮＤゲートを複数個配置
しなければならない。
【００２１】図４においてＮＡＮＤゲートの必要数は簡
単にｍ・ｎ ・・・３式で示されるが、実際の製品、例
えば１６ＭマスクＲＯＭにおいては、ｍ＝１Ｋ個、ｎ＝
１６個程度に設定されておりｍ・ｎ＝１Ｋ・１６Ｋ個に
も及ぶ。
単にｍ・ｎ ・・・３式で示されるが、実際の製品、例
えば１６ＭマスクＲＯＭにおいては、ｍ＝１Ｋ個、ｎ＝
１６個程度に設定されておりｍ・ｎ＝１Ｋ・１６Ｋ個に
も及ぶ。
【００２２】したがって、従来の半導体装置では、論理
ゲートのレイアウト面積が大きく、高集積化が要求され
る半導体記憶装置には適さないと言う問題点があった。
ゲートのレイアウト面積が大きく、高集積化が要求され
る半導体記憶装置には適さないと言う問題点があった。
【００２３】
【課題を解決するための手段】本発明の要旨は、各々が
複数の記憶素子で構成された複数の記憶素子ブロックを
行列状に配したメモリセルアレイと、記憶素子ブロック
の列にそれぞれ設けられたデジット線と、複数の記憶素
子ブロックと対応するデジット線との間に接続され記憶
素子ブロックの行を選択するブロック選択信号に制御さ
れる複数のブロック選択トランジスタと、各々が記憶素
子を選択する複数のワード線で構成され記憶素子ブロッ
クの行に対応して設けられた複数のワード線群と選択さ
れた記憶素子ブロックの行に対応するワード線群中のワ
ード線を選択的に活性化する行デコーダ回路とを備えた
半導体記憶装置において、上記行デコーダ回路はワード
線と接線されたインバータ回路で構成されており、該イ
ンバータ回路は選択されたワード線にブロック選択信号
を供給することである。
複数の記憶素子で構成された複数の記憶素子ブロックを
行列状に配したメモリセルアレイと、記憶素子ブロック
の列にそれぞれ設けられたデジット線と、複数の記憶素
子ブロックと対応するデジット線との間に接続され記憶
素子ブロックの行を選択するブロック選択信号に制御さ
れる複数のブロック選択トランジスタと、各々が記憶素
子を選択する複数のワード線で構成され記憶素子ブロッ
クの行に対応して設けられた複数のワード線群と選択さ
れた記憶素子ブロックの行に対応するワード線群中のワ
ード線を選択的に活性化する行デコーダ回路とを備えた
半導体記憶装置において、上記行デコーダ回路はワード
線と接線されたインバータ回路で構成されており、該イ
ンバータ回路は選択されたワード線にブロック選択信号
を供給することである。
【００２４】
【実施例】次に本発明の実施例について図面を参照して
説明する。ただし、従来例と同一の箇所については、同
一の記号、名称を用いて示し説明を省略する。
説明する。ただし、従来例と同一の箇所については、同
一の記号、名称を用いて示し説明を省略する。
【００２５】図１は本発明の第１実施例の行デコーダ回
路の回路図であり、ブロック選択信号ＳP1〜ＳPmを、イ
ンバータ回路１５の電源とすることにより、従来例表
１，表２と、同一の真理値を得ることができる（ただ
し、厳密に言えば、非選択ブロックのワード線はＰ型ト
ランジスタにより放電されるために、その電圧は一時的
にＶTPとなる。ここで、ＶTPはＰ型トランジスタのしき
い値であり、およそ１Ｖ〜２Ｖ程度であり、低レベルと
見なせる）。
路の回路図であり、ブロック選択信号ＳP1〜ＳPmを、イ
ンバータ回路１５の電源とすることにより、従来例表
１，表２と、同一の真理値を得ることができる（ただ
し、厳密に言えば、非選択ブロックのワード線はＰ型ト
ランジスタにより放電されるために、その電圧は一時的
にＶTPとなる。ここで、ＶTPはＰ型トランジスタのしき
い値であり、およそ１Ｖ〜２Ｖ程度であり、低レベルと
見なせる）。
【００２６】さらに、非選択ブロックのワード線の電圧
は、インバータ回路１５を構成する。トランジスタの拡
散層リーク電流により経時的に降下し、接地（ＧＮＤ）
レベルで平衡する。
は、インバータ回路１５を構成する。トランジスタの拡
散層リーク電流により経時的に降下し、接地（ＧＮＤ）
レベルで平衡する。
【００２７】次に、本発明の第２実施例について図面を
参照して説明する。ただし、従来例及び本発明の第１実
施例と同一の箇所については、同一の記号名称を用いて
記し、説明を省略する。図２に本発明の第２実施例の行
デコーダ回路の回路図を示す。
参照して説明する。ただし、従来例及び本発明の第１実
施例と同一の箇所については、同一の記号名称を用いて
記し、説明を省略する。図２に本発明の第２実施例の行
デコーダ回路の回路図を示す。
【００２８】ワード線ＳW11〜ＳWmnに放電用トランジス
タとして、Ｎ型電界効果型トランジスタＱ30を接続し、
そのゲートにブロック選択信号ＳP1〜ＳPmの逆相信号を
供給した。この構成により、非選択ブロックのワード線
の低レベルを接地（ＧＮＤ）レベルに固定できる。もち
ろん、真理値は表１，表２と同じである。
タとして、Ｎ型電界効果型トランジスタＱ30を接続し、
そのゲートにブロック選択信号ＳP1〜ＳPmの逆相信号を
供給した。この構成により、非選択ブロックのワード線
の低レベルを接地（ＧＮＤ）レベルに固定できる。もち
ろん、真理値は表１，表２と同じである。
【００２９】
【発明の効果】以上説明した通り本発明は、行デコーダ
回路において、ブロック選択信号をワード線の電圧を制
御するインバータ値の電源として用いたので、非選択ブ
ロックのワード線を低レベルに設定しながらも、論理ゲ
ート数を大幅に削減できるという効果を得られる。その
結果、本発明は従来例に比べ、行デコーダ回路の占める
面積が小さくなり、高集積化が要求される半導体記憶装
置に適用できるという効果を有する。
回路において、ブロック選択信号をワード線の電圧を制
御するインバータ値の電源として用いたので、非選択ブ
ロックのワード線を低レベルに設定しながらも、論理ゲ
ート数を大幅に削減できるという効果を得られる。その
結果、本発明は従来例に比べ、行デコーダ回路の占める
面積が小さくなり、高集積化が要求される半導体記憶装
置に適用できるという効果を有する。
【図１】本発明の第１実施例の行デコーダ回路を示す回
路図である。
路図である。
【図２】本発明の第２実施例の行デコーダ回路を示す回
路図である。
路図である。
【図３】メモリセルマトリクスを示す回路図である。
【図４】従来例の行デコーダ回路を示す回路図である。
１０１ メモリセルブロック １０２ ワード線 ２１〜２j デジット線 Ｑ1〜Ｑ6 ブロック選択トランジスタ Ｑ21〜Ｑ2j Ｙ選択トランジスタ Ｍ1〜Ｍn 記憶素子 ＳP1〜ＳPm ブロック選択信号 ＳQ1〜ＳQn アドレス入力信号 Ｑ30 放電用トランジスタ ＱP Ｐ型電界効果型トランジスタ ＱN Ｎ型電界効果型トランジスタ １０ Ｘデコーダ回路 １５ 部分回路
Claims (3)
- 【請求項１】 各々が複数の記憶素子で構成された複数
の記憶素子ブロックを行列状に配したメモリセルアレイ
と、記憶素子ブロックの列にそれぞれ設けられたデジッ
ト線と、複数の記憶素子ブロックと対応するデジット線
との間に接続され記憶素子ブロックの行を選択するブロ
ック選択信号に制御される複数のブロック選択トランジ
スタと、各々が記憶素子を選択する複数のワード線で構
成され記憶素子ブロックの行に対応して設けられた複数
のワード線群と選択された記憶素子ブロックの行に対応
するワード線群中のワード線を選択的に活性化する行デ
コーダ回路とを備えた半導体記憶装置において、上記行
デコーダ回路はワード線と接線されたインバータ回路で
構成されており、該インバータ回路は選択されたワード
線にブロック選択信号を供給することを特徴とする半導
体記憶装置。 - 【請求項２】 上記インバータ回路はブロック選択信号
の供給される信号線と接地線との間に直列接続されたＰ
チャンネル型トランジスタとＮチャンネルトランジスタ
とで構成され、ワード線はＰチャンネルトランジスタと
Ｎチャンネルトランジスタの共通ドレインに接続された
請求項１記載の半導体記憶装置。 - 【請求項３】 上記ワード線との接地線との間には他の
Ｎチャンネルトランジスタが接続されており、該他のＮ
チャンネルトランジスタはブロック選択信号の逆相信号
で制御される請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35607791A JPH05174595A (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35607791A JPH05174595A (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05174595A true JPH05174595A (ja) | 1993-07-13 |
Family
ID=18447215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35607791A Pending JPH05174595A (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05174595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049728A (ja) * | 2008-08-20 | 2010-03-04 | Nec Electronics Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975488A (ja) * | 1982-10-20 | 1984-04-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH01119990A (ja) * | 1987-11-04 | 1989-05-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1991
- 1991-12-20 JP JP35607791A patent/JPH05174595A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975488A (ja) * | 1982-10-20 | 1984-04-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH01119990A (ja) * | 1987-11-04 | 1989-05-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049728A (ja) * | 2008-08-20 | 2010-03-04 | Nec Electronics Corp | 半導体記憶装置 |
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