經濟部智慧財產局員工消費合作社印製 .34553 4268pifl.doc/008 A7 ______B7_____ 五、發明說明（I ) 發明頜域 本發明係有關於非揮發性半導體記憶體元件，特別係 有關於具有可程式化操作的非揮發性半導體記憶體元 件。 發明的背景 快閃記憶體在爲了讀取及寫入（或是程式化）時讀取資 料上具有先進的表現，而比其他種類的非揮發性記憶體元 件，例如可電性抹除及程式化唯讀記憶體元件。在快閃記 憶體高速操作的好處已被認爲非常適合於可攜式計算裝 置（Portable Computing Apparatuses)、蜂巢式電話（Cellular Phones)或是數位照相機（Digital Still Cameras)。一般而 言，有兩種以上的快閃記憶體，例如記憶體記憶胞以串列 方式連接到一位元線的非及型（底下以NAND-type表示）， 以及記憶體記憶胞以並列的方式連接到一位元線的非或 型（底下以1^〇11"4706表示）。眾所熟知的是]^〇11-1乂？6快閃記 憶體對於資料讀取速度上較具有競爭力，而其使得這種 NOR-type在一高頻記憶體系統中比NAND-type具有較多的 優點。 . 快閃記憶體的記憶胞（或是記憶胞電晶體）的傳統架構 係顯示在第1圖內，其可使用在多階儲存（Multi-bit Storage) 上。由在P+型半導體基底2中的N+擴散區所形库的源極3 及汲極4，係經由一定義在基底2中之通道區域而相互分 開。浮動閘（Floating Gate)6係經由一層約爲100埃厚度以下 的薄隔離薄膜（Insulating Film)7而形成於通道區域之上， 並且隔離薄膜9，例如一ONO(Oxide-Nitride-Oxide)膜，係 4 ' 本紙張尺度適用中國圉家標芈（CNS)A4規格（210 X 297公爱） --------------裝--- - * <請先閲讀背面之注意事項再填寫本頁) 訂- --線· 經濟部智慧財產局貝工消費合作社印製 434553 4268pifl.doc/008 五、發明說明（7) 在浮動閘6之上而使控制閘8與浮動閘6相隔離。源極3、汲 極4、控制閘8及基底2皆個別地連接到其對應的電壓來源 Vs(源極電壓 Source Voltage) 、Vd(汲極電壓 Drain Votage)、Vg(閘極電壓 Gate Voltage)及 Vb(基板電壓 Bulk Voltage)，以利程式化、抹除及讀取操作。 在程式化時，如所皆知，一被選擇的記憶體記憶胞藉 由一熱電子植入此通道區域與浮動閘之間，而其源極及基 底保持在一接地電壓、而一高電壓(例如，Vg=10V)將施於 控制閘，並且提供給源極的一約5V-6V電壓將可吸引其中 的熱電子β經過程式化後，被選擇的記憶體記憶胞的臨界 電壓將由於電子昀植入而增加。要從程式化的記憶胞中讀 取資料，則約爲IV的電壓將施於汲極，而一功率供應電壓. (或約爲4.5V)將施於控制閘’及源極將保持在接地電壓。 因爲程式化的記憶體記憶胞所增加的臨界電壓即使在一 讀出操作（Read-out Operation)時，將當成一保持電位 (Blocking Potential)，而此程式化記憶胞被認爲係一關閉記 憶胞(Off-cell)，而其臨界電壓約爲6V_7V。 抹除一記憶體記憶胞係藉由導通F-N(Fo wler-Nordheim) 穿透效應，其中此控制閘係耦接到一約爲10V之高負電 壓，並且此基底（或是基板）係接到一約爲5V之正電壓’以 便吸引穿透其中的電子。一藉由位於控制閘與基.板區域之 間的電壓偏壓情形所引起的強電場導致電子移入源極。此 F-N穿透通常發生在藉由厚度約爲1〇〇埃以下的隔離薄膜 所分開的浮動閘與基板區域之間具有約爲6-7MV/cm電場 時。此被抹除的記憶胞具有比以前較低的臨界電壓，並且 1 · r , · · * I ' 5 <請先閲讀背面之注意事項再填寫本頁) i裝 線. 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 434S53 A7 B7 4268pif 1 .doc/008 五、發明說明（3 ) 藉以使得感測爲一開啓記憶胞（On-cell)，而其臨界電壓約 介於1-3V之間。 {請先閲讀背面之注意事項再赛窝本頁) 在一快閃記憶體內衣記憶體陣列常有的架構中，此基 板區域（或是基底）結合了記憶體記憶胞的主動區域，因此 形成在相同基板區域的記憶體記憶胞將同時地一次被抹 除。因此，抹除的單位(如底下所指的區塊"Sector”，例如， 具有64K的區塊）係決定於分開的基板區域數量。表1係顯 示使用在程式化、抹除及讀取的電壓位準。 表1 操作模式 Vg Vd Vs Vb 程式化 10 V 5-6 V ον ον 抹除 -10V 浮動（Floating) 浮動（Floating) 5V 讀取 4.5V IV ον ον 經濟部智慧財產局員工消费合作社印製 在第2A圖所示的偏壓條件下，約400 uA電流從汲極端 流出，被連接到約5V，到被保持在0V的源極端。熱電子係 被堆疊在浮動閘6，而穿透介於浮動閘6與該通道區域之間 的穿透氧化層7。每一記憶胞電晶體接近4〇〇uA的大電流， 使得若想一次程式化大量數目的位元必須考慮。經常，幾 乎所有的快閃記憶體元件採用處理一單位位元組或單位 字元的程式化。藉由一位元組（一位元組等於八位元）程式 化假設每一位元組花費約3.2mA(400uAX8)’並且藉由一字 元程式化可能約需每字元浩費約6.4 mA(400iiAX16)。 在程式化中，不管藉由一位元組或是藉由一字元組， 充電幫浦電路（Charge Pump Circuit)的數目必須能製造使 • · _ . * ,·.-*! 1 6 適 度 尺 張 紙 本 準 標 公 一297 X 10 2 /V 格 規 434553 4268pif 1 .doc/008 B7 五、發明說明（V ) 從一功率供應電壓而來的5V，這將增將佈局的面積及電流 的浪費。這種在程式化時對於增加電路面積及電流分散的 (請先閱讀背面之注意事項再填寫本頁)
負擔，已在”1996 VLSI Circuits by AMD，，，名稱爲”A 2.7V
Only 8Mbx 16 NOR Flash Memory”的文章中揭露出來’其中 —字元（1 -word)係藉由4位元在四個週期循環時間內完成 程式化。 一種快閃記憶體元件的傳統架構包括，如在第3圖所 示，記憶體記億胞陣列10、位址緩衝器20、列解碼器30、 行解碼器4〇、Y-pass閘電路5〇、對應於資料輸入/輸出線路 1/00-1/015的資料輸入/輸出緩衝器DBF0-DBF15、以及寫入 驅動電路W/D0-3到W/D12-15 ’其指定到位元線選擇信號 S0-S3。記憶體記憶胞陣列1〇具有排列在一行方向的複數條 字元線’以及插在這些字元線間並且排列在一列方向的複 數條位元線。此字元線係連接到Y-pass閘電路50，可藉由 使用由丫了解碼器所提供已解碼的信號，來選擇位元線，並 且根據選擇信號啓動位元線，以因應位元線驅動信號輸入 到寫入驅動電路。 經濟部智慧財產局貝工消費合作社印製 在此元件的程式化操作時，輸入之16資料位元首先藉 由四位元而儲存在資料緩衝器DBF.i。爲了使用四位元單位 來程式化，必須一次選擇四條位元線，並且選擇信號S0_S3 將以相同値施於其對應的寫入驅動電路中。根零第4圖， 此選擇信號S0-S3係依序被致能，.並且藉以使得爲丨字元 (Ι-word)程式化係可由四個位元單位在四個週期時間完 成。 考慮到對於正常操作的需要日益增加，無論是在較低 7 · 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 434553 4268pin.d〇c/〇〇s A7 --— B7 五、發明說明（t ) 的功率供應電壓或是在一外部功率供應電壓，程式化、抹 除及讀取1都必須在較低的Vcc或是一較寬範圍（如2-4V)電 壓條件下成功地完成。然而，因爲上述的元件在使用較低 的Vcc作程式化時產生了 5V，藉由所附的充電幫浦電路， 用來產生5V的時間將會變長。並且，即使即使可以藉由分 割在一次程式化中可使用的位元數目，來完成在—較寬電 壓範圍條件下的程式化，但是將無可避免的增加程式化所 需要的週期時間數目。而且，使用一與較低之Vce有關的 較高電壓來程式化時，在程式化階段將導致增加越來越多 的電流浪費。 本發明之總言 本發明是爲了解決此問題。並且，本發明之目的即提 供’一非揮發性記憶體，已完成一最佳化的程式化操作，而 免於一功率供應電壓的位準。 爲達上述之目的，本發明之一非揮發性記憶體元件， 可在複數個程式化週期內操作，包括一記億體記憶胞陣 列’由複數個連接到複數個位元線與字元線的記憶體記憶 胞所形成；複數個資料緩衝器，用以接收複數個資料位 元；複數個寫入驅動電路，置於該記憶體記憶胞陣列與該 些資料緩衝器之間；以及一電路，用以產生複數個選擇信 號’以控制該些寫入驅動電路，以因應一功率供_應電壓的 一電流位準。這些選擇信號決定在每一該程式化週期中程 式化的資料位元數目。 圖示之簡單說明 爲讓本發明之上述和其他目的、特徵、和優點能更明 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝.，— <請先閲讀背Φ-之注$項再填寫本頁) 訂： 線. A7 B7 4345S3 4268pifl .doc/008 五、發明說明（t ) 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 第1圖係顯示一快閃可電性抹除及程式化記憶體記憶 胞之一垂直結構； 第2 A及2 B圖係說明施以一程式化電壓的快閃記憶體 記憶胞之狀態槪圖； 第3圖係顯示一傳統快閃記憶體裝置的架構； 第4圖係顯示當對第3圖程式化時之選擇信號波形圖； 第5圖係顯示根據本發明之一快閃記憶體裝置之架構； 第6圖係顯示第5圖的VCC偵測電路； 第7A及7B圖係分別顯示在第5圖中的選擇控制電路及 選擇電路； 第8圖係顯示當Vcc的電壓高於2.5V時在一程式化模式 的選擇信號波形圖；以及 第9圖係顯示當Vcc的電壓低於2.5V時在一程式化模式 的選擇信號波形圖。 圖號簡單說明 P+型半導體基底2 源極3 汲極4 浮動閘6 控制閘8 隔離薄膜7、9 記億體記憶胞陣列10 位址緩衝器20 列解碼器3〇 行解碼器40 .Y-pass閘電路50 資料輸入/輸出緩衝器DBF0-DBF15 寫入驅動電路W/D0-3到W/D12-15 Y-pass閛電路5〇 記憶體記憶胞陣列100 位址緩衝器110 列解碼器120 行解碼器130 •. . _ - '' ' 9 本紙張尺度適用中國國家镡準（CNS)A4規格（210 X 297公愛） iilllllills · I i * (請先閱讀背面之注意事項再填窝本頁) 訂· --線· 經濟部智慧財產局貝工消費合作社印製 434BS $ A7 B7 4268pifl .doc/008 五、發明說明（1) Y-Pass閘電路（Gate Circuit)l40 電源供應電壓（Vcc)偵測電路150 選擇控制電路160 選擇電路170 (請先閲讀背面之注意事項再填窝本頁) NOR閘極NR1 NMOS電晶體MN1 電阻器Rl ' R2 比較器COM1 非及(NAND)閘D1-D16反相器16-113 在這些圖示中，類似或對應的元件以類似的參考號碼 表示，並且信號名稱在之前有存在係表示在負邏輯操 作。 較佳富施例之詳細說明 經濟部智慈財產局員工消費合作社印製 本發明之應用實施例與所附的圖示將在以下說明。 根據第5圖，此快閃記憶體包括記憶體記憶胞陣列 100、位址緩衝器110、列解碼器120、行解碼器130、Y-Pass 閘電路（Gate Circuit) 140、電源供應電壓（Vcc)偵測電路 150、選擇控制電路160、資料緩衝器DBF0-DBF15、以及 寫入驅動電路W/D0-WD/15。在記憶體記憶胞陣列1〇〇中， 字元線與位元線係以一矩陣方式排列，並且記憶胞電晶體 係連接在這些位元線與接地電壓之間，記憶胞電晶體的閘 極係耦接到這些字元線，而其被稱爲一非或型（底下以 NOR-type表示）記憶胞陣列。位址緩衝器20接收外部的位址 信號及產生位址信號以選擇字元線及位元線。列解碼器 120用以解碼從位址緩衝器20所提供的位址信號，以選擇 字元線，而行解碼器130係用以解碼從位址緩衝器20所提 供的位址信號，以選擇位元線。Y-Pass閘電路140根據從該 行解碼器130所產生的解碼信號來選擇字元線。電源供應 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 434553 B7 4268pifl.d〇c/008 五、發明說明（$ ) (請先閱讀背面之注意事項再填寫本頁) 電壓(Vcc)偵測電路ί 50產生偵測信號Vcc_det，其係由比較 外部Vcc與一參考電壓而產生。Vcc_det係應用在選擇控制 電路160。此選擇控制電路160產生選擇控制信號4BS0到 4BS3，其將導致選擇信號S0到S7從選擇電路170中產生。 資料緩衝器DBF0到DBF15係被分爲四組，每一組包括四個 資料緩衝器，對應於輸入/輸出線路的四組。儲存在資料緩 衝器的輸入資料係傳到四組寫入驅動電路（Write Drive Circuits)，而每一組係由四個寫入驅動電路所形成。這些 寫入驅動電路將這些資料經過Y-Pass閘電路140傳到位元 線，以對應從選擇電路170所提供的選擇信號S0-S7。每一 選擇信號係設計用來控制兩個寫入驅動電路。 經濟部智慧財產局員工消費合作社印製 電源供應電壓（Vcc)偵測電路150，根據第6圖，經過. NOR閘極NR1接收程式化致能信號nPGM以及晶片致能信 號nCE。NOR閘極NR1的輸出係耦接到NMOS電晶體MN1的 閘極，其係連接到電阻器R2與基底電壓Vss(或接地電壓）。 電阻器R2的另一端，端點N1係經由電阻器R1連接到Vcc。 節點N1也爲比較器COM1的一輸入端。比較器COM1的另一 端係連接到一參考電壓Vref。比較器COM 1的輸出經過了反 相器II而變成了偵測信號Vcc_det。在節點N1的電壓位準 (Level)係直接對應於Vcc的變化。當nPGM與nCE在其觸發 狀態的低電壓位準時，可建立節點N1的分電壓。Vcc_det 在當N1的分壓高於參考電壓Vref時將會變成高位準，並且 當N1的分壓低於參考電壓Vref時將會變成低位準。 根據第7A圖，此選擇控制信號160具有非及（底下以 NAND表示）閘D1-D4 ’其每一個接收偶數之選擇信號S2、 本紙張尺度適用中國國家標準（CNS：)A4規格（21〇 x 297公釐） A7 B7 434553 4268pifl .doc/008 五、發明說明（1 ) S4、S6及SO p每一 NAND閘DPD4的一輸入端耦接到由電 源供應電壓（Vcc)偵測電路150所產生的Vcc_det。NAND閘 D1-D4的輸出端分別經過反相器Π-Ι5而變成選擇控制信號 4BS0-4BS3。此選擇電路，根據第7B圖，包括NAND閘D5、 D8、DU、D14以及反相器16、18、110及112係串列地連接 到NAND閘，以產生偶數之選擇信號S2、S4、S6及S0。選 擇控制'信號4BSCMBS3係分別經由反相器17、19、111及113 施於NAND閘D7、DIO、D13及D16,而與NAND閘D6、D9、 D12及D15之輸出一起。NAND閘D7、D10、D13及D16產生 奇數之選擇信號S1、S3、S5及S7 ° NAND閘D5、D6、D8、 D9、DU、Dl2、D14及D15分別地接收從行解碼器所提供 · . 的對應的解碼信號〇八01-0入03、0入11-0人13'0人21· DA23、DA31-DA33、DA41-DA43、DA51-DA53、DA61-DA63 及DA7卜DA73。 第8及9圖係分別地顯示當Vcc預定的電壓位準爲2.5V 時，當Vcc的電壓高於或低於2.5V時選擇信號的狀態。第 一，當Vcc高於2.5V時，Vcc_det係位於高位準，而選擇控 制信號4BS0-4BS4係根據偶數選擇信號SO、S2、S4及S6的 邏輯位準而定。S0在第一程式化週期時被致能，當其他的 選擇控制信號保持在低位準時4BS0便成爲高位準。高位準 的4BS0將導致S1變成如在第7B圖內的高位準。當S0與S1 在高位準時’寫入驅動電路W/D0到W/D3將導通，並且藉 以使得由緩衝器DBF〇-DBF3所提供的四位元資料將經由 此四個寫入驅動電路W/D0到W/D3讀入對應的位元線內。 接著，在第二個程式化週期內’ S2被致能成爲高位準，將 ----------裝------ -- 訂 --------線 (請先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準<CNS)A4規格<210 X 297公釐） A7 B7 434553 426Spifl .doc/008 五、發明說明（π ) 使S3成爲高位準。當S2及S3都在高位準時，寫入驅動電路 W/D4到W/D7將導通並且藉以使得由緩衝器DBF4-DBF7所 提供的四位元資料將經由此四個寫入驅動電路W/D4到 W/D7讀入對應的位元線內。在第三個程式化週期內，高位 準的S4，將使S5成爲高位準，並且藉以使得寫入驅動電路 W/D4到W/D7導通而使得由緩衝器DBF8-DBF11所提供的 四位元資料將經由此四個寫入驅動電路W/D8到W/D11讀 入對應的位元線內。在第四個程式化週期內，如上所述的 方法使S6與S7都位於高位準，並且藉以使得寫入驅動電路 W/D12到W/D15導通而使得由緩衝器DBF12-DBF15所提供 的四位元資料將經由此四個寫入驅動電路W/D12到W/D15 讀入對應的位元線內。 如果Vcc係低於2.5V，根據第9圖，Vcc_det將變成低位 準，並且藉以使得選擇控制信號4BS0-4BS3都被設定在低 位準。因此，從S0-S7的選擇信號將如第9圖所示根據他們 對應的解碼輸入而依序地觸發。在第一個程式化週期內， 當每一個選擇信號指定到兩個寫入驅動電路，高位準的SO 將使寫入驅動電路W/D0與W/D1傳送由資料緩衝器DBF0 與DBF1所提供的兩個資料位元到其對應的兩位元之位元 線路內。在第二個程式化週期內，高位準的S1將使寫入驅 動電路W/D2與W/D3轉換由資料緩衝器DBF2與DBF3所提 供的兩個資料位元到其對應的兩位元之位元線路內。在第 三個程式化週期內，高位準的S2將使寫入驅動電路W/D4 與W / D 5轉換由資料緩衝器D B F 4與D B F 5所提供的兩個資 料位元到其對應的兩位元之位元線路內。在第四個程式化 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------11!1 ^^ i <請先閲讀背面之注意事項再填窝本頁) Ή 線. 經濟部智慧財產局員工消费合作社印製 434 4268pifl.doc/008 五、發明說明（丨丨） (請先閲讀背面之注意事項再填寫本頁) 週期內，高位準的S3將使寫入驅動電路W/D6與W/D7轉換 由資料緩衝器DBF6與DBF7所提供的兩個資料位元到其對 應的兩位元之位元線路內。在第五個程式化週期內，高位 準的S4將使寫入驅動電路W/D8與W/D9轉換由資料緩衝器 DBF8與DBF9所提供的兩個資料位元到其對應的兩位元之 位元線路內。在第六個程式化週期內，高位準的S5將使寫 入驅動電路W/D10與W/D11轉換由資料緩衝器DBF10與 DBF11所提供的兩個資料位元到其對應的兩位元之位元線 路內。在第七個程式化週期內，高位準的S6將使寫入驅動 電路W/D12與W/D13轉換由資料緩衝器DBF丨2與DBF13所 提供的兩個資料彳立元到其對應的兩位元之位元線路內。在 第八個程式化週期內，高位準的(g)將使寫入驅動電路 W/D14與W/D15轉換由資料緩衝器DBF14與DBF15所提供 的兩個資料位元到其對應的兩位元之位元線路內。 經濟部智慧財產局員工消費合作社印製 如上所述，資料位元的程式化單位將根據現有的功率 供應電壓的位準而修正。根據較佳實施例，一較高功率供 應電壓可完成四位元程式化操作，而一較低功率供應電壓 . 將完成兩位元程式化操作。本發明在較高功率供應電壓時 提供有效率的程式化方法，並且也使在較低功率供應電壓 時可完成程式化而不需要額外的充電幫浦電路（Charge Pump Circuit)。 雖然本發明較佳實施例已揭露及描述如上，然，其他 可能的實施例或是本發明之修正都是適當的。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚）