TWI487095B - 快閃記憶體 - Google Patents

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Description

快閃記憶體
本發明係關於一種快閃記憶體，且特別係關於一種p通道金氧半(p-channel Metal-Oxide-Semiconductor，PMOS)快閃記憶體，其包括有支援電路以動態地控制程劃電壓，使程劃電流可在程劃時追隨一常數的參考電流。
快閃記憶體為可電性程劃(可重複寫入)的非揮發性資料儲存提供了一優秀的解決方案，故已被廣泛運用。快閃記憶體包括一記憶陣列，其係由複數個記憶單元形成；各記憶單元以一儲存電晶體儲存一二進位的位元；舉例而言，儲存電晶體可以是一金氧半電晶體，其包括一閘極、一汲極、一源極與一電荷儲存結構，例如一浮接閘極(floating gate)。
當要程劃一記憶單元時，也就是要將一位元的資料寫入至記憶單元中的儲存電晶體時，可對儲存電晶體的汲極與閘極分別施加一汲極電壓與一控制線程劃電壓，使電荷(如電子)可被注入至浮接閘極，讓儲存電晶體的臨限電壓(threshold voltage)隨之改變，藉此記憶該位元。然而，在程劃期間，儲存電晶體的臨限電壓變動會連帶影響儲存電晶體本身的導通程度。舉例而言，程劃一p通道金氧半儲存電晶體會提高其臨限電壓；因此，在程劃期間，若施加至其閘極的程劃電壓被維持為一常數，則p通道金氧半儲存電晶體會導通更大的汲極電流。要供應、導 通更大的汲極電流，就需要布局面積較大、功耗較高的電路。再者，較大的汲極電流會影響程劃的效率與記憶單元的可靠度(reliability)，因為較大的汲極電流會在儲存電晶體的汲極與源極間通道內引發通道熱電洞(channel hot hole)的效應。當這些熱電洞注入浮接閘極後，會和浮接閘極中的電子相互抵消，使程劃變得比較慢，而包覆浮動閘極的閘極氧化層也會遭受額外的損傷。
針對p通道金氧半儲存電晶體的快閃記憶體，一種習知的程劃技術可描述如下：若對一儲存電晶體的第一次程劃被驗證為失敗，則施加於儲存電晶體的閘極控制線電壓會被升高至一預設的第二位準(高於第一次程劃時的閘極電壓位準)，並在一固定時段內常態地維持此第二位準以嘗試第二次程劃。若第二次程劃被驗證為失敗，控制線電壓會再度升高至一預設的第三位準(高於第二次程劃中的第二位準)，並在後續的另一固定時段內常態地維持此第三位準以嘗試第三次程劃。亦即，在每次程劃嘗試失敗後，控制線電壓會被升高至一更高的常數位準，以在次一固定時段中嘗試下一次程劃，直到控制線電壓已經升高到一預設的最高位準。
本發明著重於提供一種在程劃方面具有更高適應性的快閃記憶體，其可在程劃記憶單元的儲存電晶體時動態地調整其控制線電壓(程劃電壓)，使其汲極電流能追隨一常數的參考電流；亦即，使汲極電流能趨近該參考電 流。在程劃期間，藉著將閘極電流實質維持為常數，本發明可避免通道熱電洞的影響，增進程劃效率，降低電路的布局面積並減少功耗。
本發明的目的之一係提供一快閃記憶體，包括一記憶單元(例如一p通道金氧半記憶單元)、一限流器與一程劃電壓產生器。記憶單元可響應一位元線的一程劃電流與一控制線端的一程劃電壓而被程劃(program)，程劃電流與程劃電壓係分別施加於記憶單元中一p通道金氧半儲存電晶體的汲極與閘極。限流器耦接位元線，利用一資料線端的一資料線訊號(如一資料線電壓)反映該程劃電流的大小，並接收一參考電流。程劃電壓產生器耦接控制線端與資料線端，響應資料線訊號而產生程劃電壓，以使程劃電流追隨參考電流。一實施例中，程劃電壓產生器會響應程劃電流的增加趨勢而提高程劃電壓。
一實施例中，程劃電壓產生器包括一第一放大器，其具有一對第一輸入端與一第一輸出端，分別耦接資料線端、一參考電壓與控制線端。限流器則包括一第一電晶體與一第二電晶體。第一電晶體包括一第一閘極與一第一汲極，第一汲極耦接參考電流。第二電晶體包含一第二閘極與一第二汲極，分別耦接第一閘極與資料線端。
一實施例中，第一閘極係耦接第一汲極，且第一汲極的電壓係提供為參考電壓。另一實施例中，限流器更包括一第二放大器，其包含一對第二輸入端與一第二輸出端，分別耦接第一汲極、參考電壓與第一閘極。
本發明的目的之一係提供一快閃記憶體，包括一記憶 單元(例如一p通道金氧半記憶單元)、一限流器、一電壓比較器與一程劃電壓產生器。限流器耦接位元線，以一資料線端的一資料線電壓反映程劃電流的大小。電壓比較器耦接資料線端，依據資料線電壓與一參考電壓的比較結果而提供一控制輸出(例如一數位訊號)。程劃電壓產生器耦接控制線端與電壓比較器，依據控制輸出產生程劃電壓，使程劃電流追隨一參考電流。一實施例中，程劃電壓產生器會響應程劃電流的增加而升高程劃電壓。
一實施例中，程劃電壓產生器包括一分壓器、一回授控制電路、一放大器與一電晶體。分壓器耦接控制線端。回授控制電路耦接控制輸出，用以依據控制輸出調整分壓器的一分壓比，並依據程劃電壓與分壓比提供一回授電壓。放大器包括一對輸入端與一輸出端，兩輸入端分別耦接一第二參考電壓與回授電壓。電晶體包括一閘極與一汲極，分別耦接放大器的輸出端與控制線端。
一實施例中，限流器包括一第一電晶體與一第二電晶體。第一電晶體有一第一閘極與一第一汲極，第一汲極係耦接參考電流。第二電晶體有一第二閘極與一第二汲極，分別耦接第一閘極與資料線端。一實施例中，第一閘極耦接第一汲極，第一汲極的電壓則提供為參考電壓。另一實施例中，限流器更包括一第一放大器，其具有一對第一輸入端與一第一輸出端，分別耦接第一汲極、參考電壓與第一閘極。
一實施例中，電壓比較器有一對第一輸入端與一第一輸出端，兩第一輸入端分別耦接資料線端與參考電壓。一 實施例中，程劃電壓產生器包括一分壓器、一選擇電路、一放大器與一驅動電晶體。分壓器有一第一電阻端與一第二電阻端，第一電阻端耦接控制線端。選擇電路耦接電壓比較器，依據控制輸出而由複數個候選參考電壓中選出一第二參考電壓。放大器有一對第二輸入端與一第二輸出端，兩第二輸入端分別耦接第二參考電壓與第二電阻端。驅動電晶體有一第一閘極與一第一汲極，分別耦接第二輸出端與第一電阻端。
一實施例中，程劃電壓產生器包括一幫浦時脈電路與一幫浦級。幫浦時脈電路耦接電壓比較器，用以依據控制輸出選擇性地提供一幫浦時脈(pumping clock)，例如，選擇性地開始或停止幫浦時脈的交替觸變(toggling)。幫浦級耦接於幫浦時脈電路與控制線端之間，用以依據幫浦時脈的交替觸變而泵送程劃電壓。
一實施例中，程劃電壓產生器包括一分壓器、一回授控制電路、一放大器、一幫浦時脈產生器與一幫浦級。分壓器耦接控制線端。回授控制電路耦接電壓比較器，用以依據控制輸出調整分壓器的一分壓比，並依據程劃電壓與分壓比提供一回授電壓。放大器有一對輸入端與一輸出端，該對輸入端分別耦接一第二參考電壓與回授電壓。幫浦時脈電路耦接放大器的輸出端，用以依據輸出端的訊號選擇性地提供一幫浦時脈。幫浦級耦接於幫浦時脈電路與控制線端之間，用以依據幫浦時脈的交替觸變而泵送程劃電壓。
一實施例中，程劃電壓產生器包括一第一電晶體與一 第二電晶體，例如一p通道金氧半電晶體與一互補的n通道金氧半電晶體。第一電晶體有一第一閘極與一第一汲極，共同耦接控制線端。第二電晶體有一第二閘極與一第二汲極，分別耦接控制輸出與第一汲極。
一實施例中，若程劃電流於一第一時段持續大於參考電流，程劃電壓產生器提昇程劃電壓；若程劃電流於第一時段後的一第二時段持續大於參考電流，程劃電壓產生器會進一步再度提昇程劃電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參考第1圖，其所示意的是快閃記憶體之記憶單元中的p通道金氧半儲存電晶體的特性曲線。當此p通道金氧半儲存電晶體的汲極電壓與源極電壓保持為常數時，若施加於其閘極的閘極電壓較低，則p通道金氧半儲存電晶體會運作於一通道熱電洞(CHH，Channel Hot Hole)區，並導通較大的汲極電流；若閘極電壓較高，則會運作於一通道熱電子(CHE，Channel Hot Electron)區，導通的汲極電流也較小。在通道熱電子區，於p通道金氧半儲存電晶體的源極與汲極間通道內生成的電子可用以程劃p通道金氧半儲存電晶體。然而，在通道熱電洞區，非所欲的電洞就會生成於通道內，並影響p通道金氧半儲存電晶體的程劃。因此，p通道金氧半儲存電晶體的閘極電壓應該要足夠高，以限制p通道金氧半儲存電晶體的導通，將p 通道金氧半儲存電晶體驅動至通道熱電子區中運作。較佳地，供應至閘極的電壓應可使閘極電流接近一電流IgM，讓汲極電流可被限制在電流IdM附近，如第1圖所示。在程劃期間，因為p通道金氧半儲存電晶體的臨限電壓會上升而使p通道金氧半儲存電晶體的導通程度(例如汲極電流的大小)呈升高的趨勢，所以閘極電壓應該也要能隨之增加，以抵消導通程度的上升趨勢。
請參考第2圖，其所示意的是依據本發明一實施例的快閃記憶體10。快閃記憶體10包括一記憶陣列12、一Y路徑(Y-path)電路14、一限流器16與一程劃電壓產生器18。記憶陣列12包括複數個記憶單位，各記憶單位包括一選擇電晶體與一儲存電晶體，儲存電晶體即用以實現一記憶單元；其中，選擇電晶體的汲極沿一位元線耦接於儲存電晶體的源極，使選擇電晶體可以控制對儲存電晶體的存取。舉例而言，第2圖中即繪出兩記憶單位，其中之一包括有電晶體Pa與Ma，分別為選擇電晶體與儲存電晶體；另一記憶單位則設有電晶體Pb與Mb，分別為選擇電晶體與儲存電晶體。一實施例中，選擇電晶體為p通道金氧半電晶體，儲存電晶體則是具有電荷儲存結構的p通道金氧半電晶體。電晶體Pa與Pb的源極耦接一電壓VSL，閘極則於節點n0共同耦接一電壓Vzw。電晶體Ma與Mb的閘極沿一控制線而於節點n1(一控制線端)共同耦接一電壓Vzcl(一程劃電壓)。電晶體Ma的汲極則沿一位元線而經由Y路徑電路14耦接於節點n2(一資料線端)。
在程劃電晶體Ma的期間，電壓Vzw被設定成可使電 晶體Pa導通，使一電流Ipgm(一程劃電流)可響應電壓Vzcl而被導通於電晶體Ma的汲極與源極間。Y路徑電路14的運作將電流Ipgm導通至節點n2。限流器16耦接於節點n2以接收電流Ipgm，亦另行接收一參考電流Iref，並於節點n2提供一電壓DL(即一資料線訊號)以反映電流Ipgm的大小。程劃電壓產生器18耦接於節點n1與n2之間，用以依據電壓DL而產生並控制電壓Vzcl，使電流Ipgm可追隨參考電流Iref。亦即，當在對電晶體Ma進行程劃時，電流Ipgm會呈現升高的傾向；電壓DL會反映電流Ipgm的升高，而程劃電壓產生器18便會據此而提高對電晶體Ma施加的閘極電壓Vzcl，進而降低電流Ipgm。如此，電流Ipgm的大小就會維持在參考電流Iref附近而限制電晶體Ma的導通，確保電晶體Ma能運作於通道熱電子區，而非通道熱電洞區。提高電壓Vzcl會向電晶體Ma的閘極供應更多閘極電流，故可加快程劃時間(使程劃期間縮短)，提昇程劃效率。再者，受限的低汲極電流Ipgm也僅需由布局面積較小、功耗較低的電路(如幫浦電路，未圖示)供應即可。
請參考第3圖，其所示意的是依據本發明一實施例的快閃記憶體10a。類似於第2圖所示的快閃記憶體10，第3圖快閃記憶體10a包括有一記憶陣列12、一Y路徑電路14、一限流器16a與一程劃電壓產生器18a。限流器16a包括兩電晶體(如n通道金氧半電晶體)N1a與N2a，以及一放大器100(如一運算放大器)。電晶體N1a有一閘極、一汲極與一源極，分別耦接節點n3、n4與一電壓VSS(如 一地端電壓)，而參考電流Iref即是被供應至節點n4。電晶體N1b亦有一閘極、一汲極與一源極，分別耦接節點n3、n2與電壓VSS。放大器100有一對輸入端與一輸出端，分別耦接節點n4、一參考電壓VDL與節點n3。程劃電壓產生器18a包括一放大器(如一差動放大器)102a，電壓VZCLI為其供應工作電壓；放大器102a有一正輸入端、一負輸入端與一輸出端，分別耦接節點n2、參考電壓VDL與節點n1。
放大器100藉由其兩輸入端間的虛擬接地(virtual ground)而將電晶體N1a的參考電流Iref關聯於參考電壓VDL。一實施例中，參考電流Iref與參考電壓VDL皆會在程劃期間維持為常數。如此，由電晶體N1a與N2a形成的電流鏡便可將電流Ipgm的大小限制在參考電流Iref的附近。再者，節點n2的電壓DL也會反映電流Ipgm的大小。當電流Ipgm隨著電晶體Ma的程劃而升高時，電壓DL也會隨之升高，使電壓DL與參考電壓VDL間的電壓差擴大，而放大器102a也就會因此而升高電壓Vzcl。如此，電晶體Ma的導通就會受限而裨益於程劃。
請參考第4圖，其所示意是快閃記憶體10a中相關訊號的波形實施例。如第4圖所示，當程劃開始時，饋至電晶體Ma的汲極電流Ipgm會跳升至較高的水準。連帶地，電壓DL也升高至較高的位準。響應電壓DL的升高，程劃電壓產生器18a會增加電晶體Ma的閘極電壓Vzcl。電壓Vzcl升高後，電晶體Ma的導通就會受限，而電流Ipgm就會降低而追隨參考電流Iref。隨著電流Ipgm的降低，電 壓DL也會降低而趨近參考電壓VDL。
一實施例中，用以程劃第3圖快閃記憶體10a的電壓VSL、VZCLI與參考電壓VDL可分別設定為5.7、8.5與0.3伏，參考電流Iref則可被設為12微安(micro-amp)；在程劃期間，放大器102a會將電壓Vzcl由2.7伏升高至7.3伏，以使電流Ipgm由13.3微安降低至12微安，而電壓DL則由1.6伏降為0.3伏。
請參考第5圖，其所示意的是依據本發明一實施例的快閃記憶體10b。類似於第2圖所示的快閃記憶體10，第5圖中的快閃記憶體10b包括一記憶陣列12、一Y路徑電路14、一限流器16b與一程劃電壓產生器18b。限流器16b包括有兩電晶體N1b與N2b，例如兩n通道金氧半電晶體。電晶體N1b有一閘極、一汲極與一源極，分別耦接節點n3、n4與電壓VSS，節點n3亦耦接於節點n4，而參考電流Iref即被供應至節點n4。電晶體N2b亦有一閘極、一汲極與一源極，分別耦接節點n3、n2與電壓VSS。程劃電壓產生器18b包括一放大器(如一差動放大器)110，電壓VZCLIb為其供應電壓；放大器110具有一正輸入端、一負輸入端與一輸出端，分別耦接節點n2、n4與n1。由於節點n4耦接於放大器110的負輸入端，故節點n4的電壓係提供為一參考電壓RDL。不同於快閃記憶體10a(第3圖)中由外界提供的參考電壓VDL，快閃記憶體10b中的參考電壓RDL是由電晶體N1b與N2b形成的電流鏡所內建的。
在限流器16b中，電晶體N1b與N2b的電流鏡將參考電流Iref關聯於內建的參考電壓RDL。在程劃記憶陣列 12中的電晶體Ma時，電流Ipgm的升高會反映於電壓DL的升高，使程劃電壓產生器18b的放大器110可隨之提高電壓Vzcl，以抵消電晶體Ma增強的導通程度。為使二極體連接的電晶體N1b能適當地運作，快閃記憶體10b的參考電壓RDL可以高於快閃記憶體10a(第3圖)所使用的參考電壓VDL。據此，供應至放大器110的電壓VZCLIb也可以設定為高於放大器102a的供應電壓VZCLI。由於程劃快閃記憶體需要高電壓，第2圖、第3圖與第5圖所示的電壓VSL、VZCLI與VZCLIb可用幫浦(pumping)的方式供應。
請參考第6圖，其所示意的是依據本發明一實施例的快閃記憶體20。快閃記憶體20包括一記憶陣列22、一Y路徑電路24、一限流器26、一電壓比較器28與一程劃電壓產生器30。記憶陣列22包括複數個記憶單位，各記憶單位包括一選擇電晶體與一儲存電晶體，儲存電晶體即一記憶單元。舉例而言，第6圖中繪出了兩個記憶單位，其中之一包括有電晶體Pa與Ma，分別為選擇電晶體與儲存電晶體；另一記憶單位則設有電晶體Pb與Mb，分別為選擇電晶體與儲存電晶體。一實施例中，選擇電晶體為p通道金氧半電晶體，儲存電晶體則是具有電荷儲存結構的p通道金氧半電晶體。電晶體Pa與Pb的源極耦接一電壓VSL，閘極則於節點n0共同耦接一電壓Vzw。電晶體Ma與Mb的閘極沿一控制線而於節點n1(一控制線端)共同耦接一電壓Vzcl(一程劃電壓)。電晶體Ma的汲極沿一位元線而經由Y路徑電路24耦接於節點n2(一資料線端)。
在程劃電晶體Ma的期間，電壓Vzw的設定可使電晶體Pa導通，讓電流Ipgm(程劃電流)可響應電壓Vzcl而被導通於電晶體Ma的汲極與源極間。Y路徑電路24的運作將電流Ipgm導通至節點n2。限流器26耦接於節點n2以接收電流Ipgm，亦另行接收一參考電流Iref，並於節點n2提供一電壓DL(即一資料線電壓)以反映電流Ipgm的大小。電壓比較器28耦接節點n2以接收電壓DL，並依據電壓DL與一參考電壓VR的比較結果而提供一控制輸出DLCout(例如一數位訊號)。程劃電壓產生器30耦接於電壓比較器28與節點n1之間，依據控制輸出DLCout產生並控制電壓Vzcl，使電流Ipgm可追隨參考電流Iref。
一實施例中，當電流Ipgm隨著電晶體Ma被程劃而變大時，電壓DL隨之升高。經由比較，電壓比較器28以控制輸出DLCout反映電壓DL的升高；響應控制輸出DLCout，程劃電壓產生器30會提高電壓Vzcl，進而限制電晶體Ma的導通。如此，快閃記憶體20就能受益於較低的功耗、較小的布局面積、增強的程劃效率與較短的程劃時間等優點。
一實施例中，電壓比較器28可由一正常(標準)電壓VDD供電(偏壓)以輸出一數位訊號作為控制輸出DLCout。另一方面，程劃電壓產生器30可由一幫浦產生的高電壓VZCLI供電，使程劃電壓產生器30提供的電壓Vzcl足以程劃記憶陣列22。
請參考第7圖，其所示意的是依據本發明一實施例的快閃記憶體20a。依循第6圖中快閃記憶體20的架構，快 閃記憶體20a包括有記憶陣列22、Y路徑電路24、一限流器26a、一電壓比較器28a與一程劃電壓產生器30a。
在快閃記憶體20a中，程劃電壓產生器30a包括一可變分壓器210、一回授控制電路212、一放大器214與一電晶體216，例如一p通道金氧半電晶體。分壓器210耦接於節點n1與電壓VSS(例如地端電壓)之間；舉例而言，分壓器210可以是一電阻分壓器，具備一可變的電壓分壓比Rv；分壓比Rv係受控於回授控制電路212。回授控制電路212耦接控制輸出DLCout，以依據控制輸出DLCout來調整分壓器210的電壓分壓比Rv，並提供一回授電壓Vfb，其係為電壓Vzcl的分壓，亦即，Vfb=(Rv*Vzcl)。放大器214由電壓VZCLI供應工作電壓，並具備一對輸入端與一輸出端，分別耦接一參考電壓Vref、回授電壓Vfb與節點na1。電晶體216設有一源極、一閘極與一汲極，分別耦接電壓VZCLI、節點na1與節點n1。參考電壓VR與Vref可以相同或相異。一實施例中，程劃電壓產生器30a的結構可被視為一低降壓(low-drop out，LD0)電壓產生器。
一實施例中，放大器214控制電晶體216，使電晶體216向分壓器210導通一電流以建立電壓Vzcl與回授電壓Vfb。當電壓DL大於參考電壓VR，電壓比較器28a將控制輸出DLCout由一位準L轉態至另一相異位準H；當電壓DL變得小於參考電壓VR，電壓比較器28a則將控制輸出DLCout由位準H轉態回位準L。當控制輸出DLCout由位準L轉態至位準H，回授控制電路212就會受觸發而降低 分壓器210的分壓比Rv。由於放大器214的虛擬接地傾向於使回授電壓Vfb趨近參考電壓Vref，故放大器214會增強電晶體216的導通以提高分壓器210所建立的回授電壓Vfb，藉此對抗分壓比Rv的下降，而電壓Vzcl也就會連帶地提高。另一方面，當控制輸出DLCout由位準H轉態至位準L時，回授控制電路212不會受觸發而改變分壓器210的分壓比Rv，而分壓器210所建立的電壓Vzcl就會維持不變。
請參考第8圖，其所示意的是快閃記憶體20a中各相關訊號的波形實施例。開始對電晶體Ma進行程劃後，電流Ipgm便會逐漸升高。在時點t1，由於電流Ipgm升高至超過參考電流Iref，電壓DL(未圖示)也會升高而超過參考電壓RL，使電壓比較器28a將控制輸出DLCout由位準L轉態為位準H。響應控制輸出DLCout的轉態，回授控制電路212改變分壓器210的分壓比Rv，使電壓Vzcl升高，進而將電流Ipgm拉低。在時點t2，電流Ipgm降低至參考電流Iref以下，電壓DL會隨之下降到參考電壓Vref之下，而電壓比較器28a就會將控制輸出DLCout轉態回位準L；當控制輸出DLCout由位準H轉態回位準L，回授控制電路212不會改變分壓器210的分壓比Rv；既然分壓比Rv維持不變，電壓Vzcl也會維持不變。
隨著程劃持續進行，電晶體Ma的臨限電壓也持續提昇；到了時點t3，因為電流Ipgm再度升高至參考電流Iref之上，控制輸出DLCout再度轉態至位準H。據此，回授控制電路212會調整分壓器210的分壓比Rv，以提高電壓 Vzcl。
在時點t3後，若控制輸出DLCout在一預設時段T1中皆維持為位準H，回授控制電路212會自動地調整分壓器210的分壓比Rv，使電壓Vzcl能在時點t4時升高。在時點t5，當升高的電壓Vzcl抑制電流Ipgm後，控制輸出DLCout轉態回位準L。在時點t6，控制輸出DLCout再度轉態至位準H以反映電流Ipgm已再度超越參考電流Iref，而回授控制電路212就會據此而升高電壓Vzcl。時點t6經歷一個時段T1的時間後會來到時點t7；在時點t7，若控制輸出DLCout仍維持為位準H，回授控制電路212會自發性地使電壓Vzcl增加。由時點t7經歷另一預設時段T2而至時點t8後，若控制輸出DLCout仍維持為位準H，回授控制電路212會再度使電壓Vzcl升高。
換言之，若控制輸出DLCout維持於位準H的時間短於時段T1(例如由時點t1至t2)，回授控制電路212會維持電壓Vzcl不變。若控制輸出DLCout維持於位準H的時間比時段T1還長，回授控制電路212會再度使電壓Vzcl升高至較高位準。經歷一個時段T1後，回授控制電路212每經過一個時段T2便會週期性地提昇電壓Vzcl，直到控制輸出DLCout由位準H轉態至位準L，或是電壓Vzcl已經到達一預設的極大值。
請參考第9圖，其所示意的是依據本發明一實施例的快閃記憶體20b。類似於第6圖中快閃記憶體20的架構，快閃記憶體20b包括有記憶陣列22、Y路徑電路24、一限流器26b、一電壓比較器28b與一程劃電壓產生器30b。 限流器26b包括一放大器220以及兩電晶體TN1b與TN2b，例如兩n通道金氧半電晶體。電晶體TN1b有一閘極、一汲極與一源極，分別耦接節點n3、n4與電壓VSS；節點n4亦耦接參考電流Iref。電晶體TN2b有一閘極、一汲極與一源極，分別耦接節點n3、n2與電壓VSS。限流器26b於節點n4接收參考電流Iref，並於節點n2接收電流Ipgm，即用以程劃儲存電晶體(如電晶體Ma)的電流。放大器220有一對輸入端與一輸出端，分別耦接節點n4、一參考電壓VDL與節點n3。電壓比較器28b係由一比較器222實現，其具有一正輸入端、一負輸入端與一輸出端；正輸入端與負輸入端分別耦接節點n2與參考電壓VR。比較器222對節點n2的電壓DL與參考電壓VR進行比較，並將比較結果由其輸出端輸出為控制輸出DLCout。
程劃電壓產生器30b包括一分壓器224、一選擇電路226、一放大器228與一電晶體229，例如一p通道金氧半電晶體。分壓器224，例如一電阻分壓器，設有三個電阻端，分別耦接節點n1、na2與電壓VSS。選擇電路226耦接於電壓比較器28b，依據控制輸出DLCout而由複數個候選參考電壓中選擇其中之一作為參考電壓Vref。放大器228由電壓VZCLI供應工作電壓，並設有一對輸入端與一輸出端，分別耦接參考電壓Vref、節點na2與na1。電晶體229為一驅動電晶體，具有一閘極、一汲極與一源極，分別耦接節點na1、n1與電壓VZCLI。
一實施例中，參考電壓VDL等於參考電壓VR。藉由放大器220以及電晶體TN1b與TN2b所形成電流鏡，參考 電流Iref關聯於參考電壓VDL，電流Ipgm則關聯於電壓DL，因此，比較電壓DL與參考電壓VR，就可反映電流Ipgm與參考電流Iref間的關係。
依據參考電壓Vref，放大器228驅動電晶體229導通一電流至分壓器224以建立電壓Vzcl，並於節點na2提供一回授電壓Vfb。在程劃電晶體Ma時，若電流Ipgm升高而超過參考電流Iref，電壓比較器28b的控制輸出DLCout會觸發選擇電路226，使其選擇一較高的電壓值來更新參考電壓Vref。因此，放大器228會增強對電晶體229的驅動，使回授電壓Vfb能升高而追上更新後的參考電壓Vref；連帶地，用於程劃的電壓Vzcl就會增加以限制電晶體Ma的導通程度。
請參考第10圖，其所示意的是依據本發明一實施例的快閃記憶體20c。依循第6圖快閃記憶體20的架構與運作原理，快閃記憶體20c亦包括記憶陣列22、Y路徑電路24、一限流器26c、一電壓比較器28c與一程劃電壓產生器30c。在程劃記憶陣列22(例如電晶體Ma)時，限流器26c分別於節點n4與n2接收一參考電流Iref以及一程劃電流Ipgm，並提供一參考電壓VR與一電壓DL，分別關聯於參考電流Iref與程劃電流Ipgm。電壓比較器28c由一比較器230實現，其係比較電壓DL與參考電壓VR，以提供一控制輸出DLCout來反映電流Ipgm與參考電流Iref間的關係。依據控制輸出DLCout，程劃電壓產生器30c向電晶體Ma的閘極提供一電壓Vzcl。
在第10圖實施例中，限流器26c包括兩電晶體TN1c 與TN2c，例如兩n通道金氧半電晶體。電晶體TN1c設有一閘極、一汲極與一源極，分別耦接節點n3、n4與電壓VSS，電晶體TN2c亦有一閘極、一汲極與一源極，分別耦接節點n3、n2與電壓VSS；節點n3亦耦接於節點n4。如此，節點n4的電壓就可被提供為參考電壓VR。參考電流Iref可由一參考記憶單元提供，例如一儲存電晶體Mc。一實施例中，電晶體Mc為電晶體Ma的複製(duplicate)，作為一冗餘(redundant)記憶單元；電晶體Mc的閘極係由一電壓Vzcl_ref偏壓。因此，電晶體Mc提供的參考電流Iref可反映電晶體Ma的特性，例如製程漂移。
請參考第11圖，其所示意的是依據本發明一實施例的快閃記憶體20d。類似第6圖快閃記憶體20的架構與運作原理，快閃記憶體20d亦包括記憶陣列22、Y路徑電路24、一限流器26d、一電壓比較器28d與一程劃電壓產生器30d。在程劃記憶陣列22的電晶體Ma時，限流器26d分別於節點n4與n2接收參考電流Iref與程劃電流Ipgm，並提供參考電壓VR與電壓DL，分別關聯於參考電流Iref與程劃電流Ipgm。電壓比較器28d由一比較器240實現，用以比較電壓DL與參考電壓VR，並據以提供控制輸出DLCout，以反映電流Ipgm與參考電流Iref間的關係。依據控制輸出DLCout，程劃電壓產生器30d為電晶體Ma的閘極提供電壓Vzcl。
限流器26d包括兩電晶體TN1d與TN2d，例如兩n通道金氧半電晶體。電晶體TN1d具有一閘極、一汲極與一源極，分別耦接節點n3、n4與電壓VSS，電晶體TN2d亦 具有一閘極、一汲極與一源極，分別耦接節點n3、n2與電壓VSS；節點n3亦耦接節點n4，而節點n4的電壓則提供為參考電壓VR。程劃電壓產生器30d包括一幫浦時脈電路242與一幫浦級244。幫浦時脈電路242耦接於電壓比較器28d，以響應控制輸出DLCout而選擇性地提供一幫浦時脈CKP；例如，依據控制輸出DLCout選擇性地使幫浦時脈CKP開始或停止交替觸變。幫浦級244耦接於幫浦時脈電路242與節點n1之間，用以響應幫浦時脈CKP的交替觸變而泵送電壓Vzcl。一實施例中，當幫浦時脈CKP交替觸變時，幫浦級244會持續提高電壓Vzcl；當幫浦時脈CKP停止交替觸變，幫浦級244會使電壓Vzcl維持不變。
在程劃電晶體Ma時，當電流Ipgm升高至超越參考電流Iref，電壓比較器28d會在控制輸出DLCout中反映此電流關係的轉變。依據控制輸出DLCout，幫浦時脈電路242使幫浦時脈CKP開始交替觸變，而幫浦級244就會因幫浦時脈CKP的交替觸變而抬升電壓Vzcl。另一方面，若電流Ipgm受抑制而降低至參考電流Iref以下，幫浦時脈電路242會響應控制輸出DLCout而使幫浦時脈CKP停止交替觸變，藉此讓電壓Vzcl維持不變。
請參考第12圖，其所示意的是依據本發明一實施例的快閃記憶體20e。依照第6圖快閃記憶體20的架構與運作原理，快閃記憶體20e亦包括記憶陣列22、Y路徑電路24、一限流器26e、一電壓比較器28e與一程劃電壓產生器30e。在程劃記憶陣列22的電晶體Ma時，限流器26e接收參考電流Iref與程劃電流Ipgm，並提供電壓DL，關 聯於電流Ipgm。電壓比較器28e比較電壓DL與參考電壓VR，據以提供控制輸出DLCout，以反映電流Ipgm與參考電流Iref間的關係。依據控制輸出DLCout，程劃電壓產生器30e向電晶體Ma的閘極提供電壓Vzcl。
如第12圖所示，程劃電壓產生器30e包括一分壓器250、一回授控制電路252、一放大器254、一幫浦時脈電路256與一幫浦級258。分壓器250耦接於節點n1與電壓VSS之間。回授控制電路252耦接於電壓比較器28e，以嚮應控制輸出DLCout而調整分壓器250的分壓比，並依據分壓比與電壓Vzcl提供一回授電壓Vfb。放大器254具有一對輸入端與一輸出端，分別耦接參考電壓Vref、回授電壓Vfb與節點na1。幫浦時脈電路256耦接節點na1，響應節點na1的訊號以選擇性地交替觸變幫浦時脈CKP。幫浦級258耦接於幫浦時脈電路256與節點n1之間，依據幫浦時脈CKP的交替觸變而泵送電壓Vzcl。
程劃電壓產生器30e的運作類似第7圖所示的程劃電壓產生器30a，但放大器254是經由驅動幫浦時脈電路256與幫浦級258以抬升電壓Vzcl，而非驅動電晶體216。在進行程劃時，若程劃用的電流Ipgm成長至高於參考電流Iref，回授控制電路252會調整分壓器250的分壓比以降低回授電壓Vfb。為對抗回授電壓Vfb的下降，幫浦時脈電路256會使幫浦時脈CKP交替觸變，使幫浦級258泵升電壓Vfb，連帶將電壓Vzcl一併抬升，以抑制電流Ipgm。
請參考第13圖，其所示意的是依據本發明一實施例的快閃記憶體20f。類似第6圖快閃記憶體20的架構與運 作原理，快閃記憶體20f亦包括記憶陣列22、Y路徑電路24、一限流器26f、一電壓比較器28f與一程劃電壓產生器30f。在程劃電晶體Ma時，限流器26f分別於節點n4與n2接收參考電流Iref與程劃電流Ipgm，並提供參考電壓VR與電壓DL，分別關聯於參考電流Iref與程劃電流Ipgm。電壓比較器28f比較電壓DL與參考電壓VR，並據以提供控制輸出DLCout，以反映電流Ipgm與參考電流Iref間的關係。依據控制輸出DLCout，程劃電壓產生器30f為電晶體Ma的閘極提供電壓Vzcl，並適應性地調整電壓Vzcl。
如第13圖所示，限流器26f包括兩電晶體TN1f與TN2f，例如兩n通道金氧半電晶體。電晶體TN1f具有一閘極、一汲極與一源極，分別耦接節點n3、n4與電壓VSS，電晶體TN2f亦具有一閘極、一汲極與一源極，分別耦接節點n3、n2與電壓VSS；節點n3亦耦接節點n4，而節點n4的電壓則提供為參考電壓VR。電壓比較器28f以一比較器260實現，其具有一正輸入端、一負輸入端與一輸出端，分別耦接參考電壓VR、電壓DL與程劃電壓產生器30f。程劃電壓產生器30f包括兩電晶體TP3與TN3，例如一p通道金氧半電晶體與一互補的n通道金氧半電晶體。電晶體TP3有一閘極、一源極與一汲極，分別耦接節點n1、電壓VZCLI與節點n1。電晶體TN3亦有一閘極、一汲極與一源極，分別耦接控制輸出DLCout、節點n1與電壓VSS。
在程劃期間，若程劃用的電流Ipgm變得大於參考電流Iref，比較器260會調整電晶體TN3的導通程度，讓程 劃用的電壓Vzcl提昇，以抑制電流Ipgm。
總結來說，本發明的程劃電路可以適應性地調整記憶單元的閘極程劃電壓，使程劃用的汲極電流大小能被動態地限制於一預設的參考電流。據此，泵送汲極電流的電路僅需佔用較小的布局面積，功耗也較低。再者，程劃效率與記憶單元的可靠度也得以提昇、改善。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、10a-10b、20、20a-20f‧‧‧快閃記憶體
12、22‧‧‧記憶陣列
14、24‧‧‧Y路徑電路
16、16a-16b、26、26a-26f‧‧‧限流器
18、18a-18b、30、30a-30f‧‧‧程劃電壓產生器
28、28a-28f‧‧‧電壓比較器
100、102a、110、214、220、228、254‧‧‧放大器
210、224、250‧‧‧分壓器
212、252‧‧‧回授控制電路
222、230、240、260‧‧‧比較器
226‧‧‧選擇電路
242、256‧‧‧幫浦時脈電路
244、258‧‧‧幫浦級
CKP‧‧‧時脈
IgM、IdM、Ipgm‧‧‧電流
Iref‧‧‧參考電流
VDL、RDL、VR、Vref‧‧‧參考電壓
VSL、Vzw、Vzcl、DL、VSS、VZCLI、VZCLIb、VDD、Vzcl_ref‧‧‧電壓
Vfb‧‧‧回授電壓
Pa-Pb、Ma-Mc、N1a-N1b、N2a-N2b、216、TN1b-TN1f、TN2b-TN2f、229、TP3、TN3‧‧‧電晶體
n0-n4、na1-na2‧‧‧節點
DLCout‧‧‧控制輸出
H、L‧‧‧位準
t1-t8‧‧‧時點
T1、T2‧‧‧時段
第1圖示意的是快閃記憶體之記憶單元中的p通道金氧半儲存電晶體的特性曲線。
第2圖示意的是依據本發明一實施例的快閃記憶體。
第3圖示意的是依據本發明一實施例的快閃記憶體。
第4圖示意的是第3圖快閃記憶體中各相關訊號的波形實施例。
第5圖示意的是依據本發明一實施例的快閃記憶體。
第6圖示意的是依據本發明一實施例的快閃記憶體。
第7圖示意的是依據本發明一實施例的快閃記憶體。
第8圖示意的是第7圖快閃記憶體中各相關訊號的波形實施例。
第9圖示意的是依據本發明一實施例的快閃記憶體。
第10圖示意的是依據本發明一實施例的快閃記憶體。
第11圖示意的是依據本發明一實施例的快閃記憶體。
第12圖示意的是依據本發明一實施例的快閃記憶體。
第13圖示意的是依據本發明一實施例的快閃記憶體。
20‧‧‧快閃記憶體
22‧‧‧記憶陣列
24‧‧‧Y路徑電路
26‧‧‧限流器
28‧‧‧電壓比較器
30‧‧‧程劃電壓產生器
Ipgm‧‧‧電流
Iref‧‧‧參考電流
VR‧‧‧參考電壓
VSL、Vzw、Vzcl、DL、VZCLI、VDD‧‧‧電壓
Pa-Pb、Ma-Mb‧‧‧電晶體
n0-n2‧‧‧節點
DLCout‧‧‧控制輸出

Claims (20)

  1. 一種快閃記憶體，包含：一p通道金氧半(p-channel metal-oxide-semiconductor，PMOS)記憶單元，其可響應一位元線的一程劃電流與一控制線端的一程劃電壓而被程劃(program)，一限流器，耦接該位元線，利用一資料線端的一資料線訊號反映該程劃電流的大小，並接收一參考電流；以及一程劃電壓產生器，耦接該控制線端與該資料線端，響應該資料線訊號而產生該程劃電壓，以使該程劃電流追隨該參考電流；其中，該程劃電壓產生器係響應該程劃電流的增加趨勢而提高該程劃電壓。
  2. 如申請專利範圍第1項的快閃記憶體，其中該程劃電壓產生器包含：一第一放大器，包含一對第一輸入端與一第一輸出端，分別耦接該資料線端、一參考電壓與該控制線端。
  3. 如申請專利範圍第1項的快閃記憶體，其中該限流器包含：一第一電晶體，包含一第一閘極與一第一汲極，該第一汲極耦接該參考電流；以及一第二電晶體，包含一第二閘極與一第二汲極，分 別耦接該第一閘極與該資料線端。
  4. 如申請專利範圍第3項的快閃記憶體，其中該限流器更包含：一第二放大器，包含一對第二輸入端與一第二輸出端，分別耦接該第一汲極、一參考電壓與該第一閘極。
  5. 如申請專利範圍第3項的快閃記憶體，其中該第一閘極係耦接該第一汲極，且該第一汲極的電壓係提供為一參考電壓。
  6. 一種快閃記憶體，包含：一記憶單元，可響應一位元線的一程劃電流與一控制線端的一程劃電壓而被程劃；一限流器，耦接該位元線，以一資料線端的一資料線電壓反映該程劃電流的大小；一電壓比較器，耦接該資料線端，依據該資料線電壓與一參考電壓的比較結果而提供一控制輸出；以及一程劃電壓產生器，耦接該控制線端與該電壓比較器，依據該控制輸出產生該程劃電壓，使程劃電流追隨一參考電流。
  7. 如申請專利範圍第6項的快閃記憶體，其中該程劃電壓產生器係響應該程劃電流的增加趨勢而升高該程劃電壓。
  8. 如申請專利範圍第6項的快閃記憶體，其中該控制輸出係一數位訊號。
  9. 如申請專利範圍第6項的快閃記憶體，其中該程劃電壓產生器包含：一分壓器，耦接該控制線端；一回授控制電路，耦接該控制輸出，用以依據該控制輸出調整該分壓器的一分壓比，並依據該程劃電壓與該分壓比提供一回授電壓；一放大器，包含一對輸入端與一輸出端，該對輸入端分別耦接一第二參考電壓與該回授電壓；以及一電晶體，包含一閘極與一汲極，分別耦接該輸出端與該控制線端。
  10. 如申請專利範圍第6項的快閃記憶體，其中該限流器包含：一第一電晶體，包含一第一閘極與一第一汲極，該第一汲極耦接該參考電流；以及一第二電晶體，包含一第二閘極與一第二汲極，分別耦接該第一閘極與該資料線端。
  11. 如申請專利範圍第10項的快閃記憶體，其中該限流器更包含：一第一放大器，包含一對第一輸入端與一第一輸出 端，分別耦接該第一汲極、該參考電壓與該第一閘極。
  12. 如申請專利範圍第10項的快閃記憶體，其中該第一閘極耦接該第一汲極，且該第一汲極的電壓係提供為該參考電壓。
  13. 如申請專利範圍第6項的快閃記憶體，其中該電壓比較器包含一對第一輸入端與一第一輸出端，該對第一輸入端分別耦接該資料線端與該參考電壓，且該控制輸出係由該第一輸出端輸出。
  14. 如申請專利範圍第13項的快閃記憶體，其中該程劃電壓產生器包含：一分壓器，包含一第一電阻端與一第二電阻端，該第一電阻端耦接該控制線端；一選擇電路，耦接該電壓比較器，用以依據該控制輸出而由複數個候選參考電壓中選出一第二參考電壓；一放大器，包含一對第二輸入端與一第二輸出端，該對第二輸入端分別耦接該第二參考電壓與該第二電阻端；以及一驅動電晶體，包含一第一閘極與一第一汲極，分別耦接該第二輸出端與該第一電阻端。
  15. 如申請專利範圍第6項的快閃記憶體，更包含一參考記憶單元，用以提供該參考電流。
  16. 如申請專利範圍第6項的快閃記憶體，其中該程劃電壓產生器包含：一幫浦時脈電路，耦接該電壓比較器，用以依據該控制輸出選擇性地提供一幫浦時脈(pumping clock)；以及一幫浦級(pumping stage)，耦接於該幫浦時脈電路與該控制線端之間，用以依據該幫浦時脈的交替觸變(toggling)而泵送該程劃電壓。
  17. 如申請專利範圍第6項的快閃記憶體，其中該程劃電壓產生器包含：一分壓器，耦接該控制線端；一回授控制電路，耦接該電壓比較器，用以依據該控制輸出調整該分壓器的一分壓比，並依據該程劃電壓與該分壓比提供一回授電壓；一放大器，包含一對輸入端與一輸出端，該對輸入端分別耦接一第二參考電壓與該回授電壓；以及一幫浦時脈電路，耦接該輸出端，用以依據該輸出端的訊號選擇性地提供一幫浦時脈；以及一幫浦級(pumping stage)，耦接於該幫浦時脈電路與該控制線端之間，用以依據該幫浦時脈的交替觸變而泵送該程劃電壓。
  18. 如申請專利範圍第6項的快閃記憶體，其中該程劃電壓產生器包含： 一第一電晶體，包含一第一閘極與一第一汲極，共同耦接該控制線端；以及一第二電晶體，包含一第二閘極與一第二汲極，分別耦接該控制輸出與該第一汲極。
  19. 如申請專利範圍第6項的快閃記憶體，其中，若該程劃電流於一第一時段持續大於該參考電流，該程劃電壓產生器提昇該程劃電壓。
  20. 如申請專利範圍第19項的快閃記憶體，其中，若該程劃電流於該第一時段後的一第二時段持續大於該參考電流，該程劃電壓產生器更再度提昇該程劃電壓。
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