CN112088405B - 用于存储器单元阵列的存取线管理的方法和设备 - Google Patents

Abstract

本申请案涉及用于存储器单元阵列的存取线管理。一些存储器装置可包含与存储器单元耦合的板，所述存储器单元与多个数字线及/或多个字线相关联。因为所述板与多个数字线及/或字线耦合，所以所述存储器装置的各种组件之间的非预期交叉耦合可能显著。为了减轻各种组件之间的非预期交叉耦合的影响，所述存储器装置可在存取操作的一或多个部分期间使未选定字线浮动。因此，每一未选定字线的电压可与所述板的电压相关，这是因为可能会发生板电压改变。

Description

用于存储器单元阵列的存取线管理的方法和设备

交叉参考

本专利申请案主张由维梅尔卡蒂(Vimercati)在2019年4月3日申请的名为“用于存储器单元阵列的存取线管理(ACCESS LINE MANAGEMENT FOR AN ARRAY OF MEMORYCELLS)”的PCT申请案第PCT/US2019/025636号的优先权，所述PCT申请案主张由维梅尔卡蒂在2018年5月4日申请的名为“用于存储器单元阵列的存取线管理(ACCESS LINEMANAGEMENT FOR AN ARRAY OF MEMORY CELLS)”的美国专利申请案第15/971,639号的优先权，所述申请案中的每一者经转让给本受让人，且所述申请案中的每一者的全文以引用的方式明确地并入本文中。

技术领域

技术领域涉及用于存储器单元阵列的存取线管理。

背景技术

以下内容大体上涉及管理针对存储器单元的存取，且更具体地说，涉及用于存储器单元阵列的存取线管理。

存储器装置广泛地用以在例如计算机、无线通信装置、相机、数字显示器及其类似者的各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两种状态，常常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两种状态。为了存取经存储信息，电子装置的组件可在存储器装置中读取或感测经存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它者。存储器装置可为易失性或非易失性。即使在无外部电源的情况下，非易失性存储器，例如FeRAM，也可维持其经存储逻辑状态达延长的时间段。易失性存储器装置，例如DRAM，可能会随着时间而失去其经存储状态，除非易失性存储器装置被外部电源周期性地刷新。FeRAM可使用与易失性存储器相似的装置架构，但可能会归因于使用铁电电容器作为存储装置而具有非易失性性质。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有经改进性能。

通常，改进存储器装置可包含增加存储器单元密度，增加读取/写入速度，增加可靠性，增加数据保留期，缩减功率消耗，或缩减制造成本，以及其它度量。

发明内容

描述一种方法。在一些实例中，所述方法可包含：将与存储器单元阵列的至少第一存储器单元耦合的板驱动到第一电压；识别与所述存储器单元阵列的第二存储器单元相关联的存取操作；至少部分地基于与所述第二存储器单元相关联的所述存取操作在持续时间内使与所述存储器单元阵列的所述第一存储器单元耦合的第一存取线浮动；及至少部分地基于与所述第二存储器单元相关联的所述存取操作在所述持续时间期间将所述板从所述第一电压驱动到第二电压。

描述一种设备。在一些实例中，所述设备可包含：存储器单元阵列，其包含第一存储器单元及第二存储器单元；第一存取线，其与所述第一存储器单元耦合；存取线驱动器，其与所述第一存取线耦合，所述存取线驱动器经配置以至少部分地基于与所述第二存储器单元相关联的存取操作在持续时间期间使所述第一存取线浮动；板，其与所述第一存储器单元及所述第二存储器单元耦合；及板线驱动器，其与所述板耦合，所述板线驱动器经配置以至少部分地基于与所述第二存储器单元相关联的所述存取操作在所述持续时间之前将所述板驱动到第一电压并在所述持续时间期间将所述板驱动到第二电压。

描述一种设备。在一些实例中，所述设备可包含：板，其与多个存储器单元耦合，所述多个存储器单元包含第一存储器单元及第二存储器单元；板驱动器，其与所述板耦合；第一存取线，其与所述第一存储器单元耦合；存取线驱动器，其与所述第一存取线耦合；及控制器，其经配置以：识别与所述第二存储器单元相关联的存取操作；至少部分地基于与所述第二存储器单元相关联的所述存取操作起始将所述板从第一电压驱动到第二电压；及至少部分地基于与所述第二存储器单元相关联的所述存取操作起始使所述第一存取线浮动。

附图说明

图1绘示根据本发明的实例的支持用于存储器单元阵列的存取线管理的存储器阵列的实例。

图2绘示根据本发明的实例的支持用于存取线管理的技术的电路的实例。

图3绘示根据本发明的实例的支持用于存取线管理的技术的存储器装置的实例。

图4A及4B绘示根据本发明的实例的支持用于存取线管理的技术的存储器装置及时序图的实例。

图5A及5B绘示根据本发明的实例的支持用于存取线管理的技术的存储器装置及时序图的实例。

图6及7展示根据本发明的实例的支持用于存取线管理的技术的装置的框图。

图8到10绘示根据本发明的实例的用于存储器单元阵列的存取线管理的方法。

具体实施方式

一些存储器阵列可包含对多个存储器单元来说共同的板，存储器单元还与多个数字线及/或多个字线相关联。因为板的电压(且因此也为相关联板线的电压)与用于选定存储器单元的存取操作有关地波动(例如在高电压与低电压之间)，所以一些存储器装置可将用于对板来说共同的未选定存储器单元的每一字线(其可被称为未选定字线)维持于固定电压。这可能会归因于与每一未选定字线相关联的电容性(例如寄生)交叉耦合(例如在每一未选定字线与共同板或板线之间)而产生漏电流及相关联功率损耗。在板对许多存储器单元来说共同的情况下，板与未选定字线之间的电容(例如寄生电容)的量及非预期交叉耦合可能显著，且因此，相关联功率损耗的量可能显著。归因于此类非预期交叉耦合的寄生信号连同存储器阵列的额外功率消耗一起可能会干扰存储于未选定存储器单元上的逻辑状态。举例来说，寄生传信可能会导致通过改变存储于存储器单元上的状态或通过将错误引入到存取操作中以及其它效应而将错误引入到数据中。

本文中描述用于在存储器装置中的存取操作期间管理存取线(例如未选定存取线、未选定字线)的技术，存储器装置可包含对与多个数字线及/或多个字线相关联(直接或间接)的存储器单元来说共同的板。举例来说，为了缩减或减轻非预期交叉耦合的影响，存储器装置可在改变板的电压时使多个未选定存取线(例如字线)浮动。因此，存储器装置可在用于选定存储器单元的存取操作的一或多个部分期间且在一些状况下在所述存取操作之前或之后的持续时间内使未选定字线浮动。使未选定存取线浮动可促进每一未选定存取线的电压跟踪板及板线的电压(例如维持与板及板线的电压的恒定或近恒定差动)，从而引起存储器阵列的功率消耗总体上较低，以及引起与未选定存储器单元相关联的错误较少。如本文中所使用，使节点浮动可指将节点与任何经界定电压源电隔离。

下文在图1到3的内容背景中进一步描述上文所介绍的本发明的特征。然后参考图4A到4B及5A到5B描述特定实例。通过与用于存储器单元阵列的存取线管理的技术相关的设备图、系统图及流程图进一步绘示且参考所述设备图、所述系统图及所述流程图进一步描述本发明的这些及其它特征。

图1绘示根据本发明的各种实施例的实例存储器阵列100。存储器阵列100也可被称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可为可编程以存储两种状态，被表示为逻辑0及逻辑1。在一些状况下，存储器单元105经配置以存储多于两种逻辑状态。存储器单元105可将表示可编程状态的电荷存储于电容器中；举例来说，荷电及未荷电电容器可分别表示两种逻辑状态。DRAM架构通常可使用此类设计，且所使用的电容器可包含具有线性或顺电电极化性质作为绝缘体的介电材料。与此对比，铁电存储器单元可包含具有铁电体作为绝缘材料的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化性质；下文论述铁电存储器单元105的一些细节及优点。

存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列是彼此叠加地形成。与2D阵列相比，这可增加可在单一裸片或衬底上形成的存储器单元的数目，这又可缩减生产成本或增加存储器阵列的性能，或两者。根据图1中所描绘的实例，存储器阵列100包含两个层级的存储器单元105，且因此可被视为三维存储器阵列；然而，层级的数目不限于两个。可对准或定位每一层级，使得存储器单元105可横越每一层级彼此大致对准，从而形成存储器单元堆叠145。在一些状况下，存储器阵列100可被称为存储器装置100。

每一行存储器单元105连接到一存取线110，且每一列存储器单元105连接到一位线115。存取线110及位线115可彼此基本上垂直以产生阵列。另外，每一行存储器单元105可耦合到至少一个板线(未展示)。如本文中所使用，术语板节点、板线或简单地为板可被可互换地使用。如图1中所展示，存储器单元堆叠145中的每一存储器单元105可耦合到例如位线115的单独导电线。在其它实例(未展示)中，存储器单元堆叠145中的两个存储器单元105可共享例如位线115的共同导电线。即，位线115可与上部存储器单元105的底部电极及下部存储器单元105的顶部电极进行电子通信。其它配置可能为可能的，举例来说，第三组可与下部组共享存取线110。一般来说，一个存储器单元105可位于例如存取线110及位线115的两个导电线的相交点处。此相交点可被称为存储器单元的地址。目标存储器单元105可为位于经供能存取线110及位线115的相交点处的存储器单元105；即，可将存取线110及位线115供能，以便在其相交点处读取或写入存储器单元105。与同一存取线110或位线115进行电子通信(例如连接到同一存取线110或位线115)的其它存储器单元105可被称为非目标存储器单元105。

如上文所论述，电极可耦合到存储器单元105及存取线110或位线115。术语电极可指电导体，且在一些状况下可用作与存储器单元105接触的电接点。电极可包含在存储器阵列100的元件或组件之间提供导电路径的迹线、电线、导电线、导电层或其类似者。

可通过激活或选择存取线110及数字线115对存储器单元105执行例如读取及写入的操作。存取线110也可被称为字线110，且位线115也可被称为数字线115。通常，术语存取线可指字线、位线、数字线或板线。对字线及位线或其类似物的参考为可互换的，而不会失去理解或操作。激活或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115可由例如金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W)等等)、金属合金、碳、导电掺杂半导体的导电材料或其它导电材料、合金、化合物或其类似者制成。

在一些架构中，单元(例如电容器)的逻辑存储装置可通过选择组件而与数字线电隔离。字线110可连接到并可控制选择组件。举例来说，选择组件可为晶体管，且字线110可连接到晶体管的栅极。激活字线110会引起存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。然后，可存取数字线以读取或写入存储器单元105。在选择存储器单元105后，就可使用合成信号以确定经存储逻辑状态。

可经由行解码器120及列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址，并基于经接收行地址激活适当字线110。相似地，列解码器130从存储器控制器140接收列地址，并激活适当数字线115。举例来说，存储器阵列100可包含多个字线110及多个数字线115。因此，通过激活字线110及数字线115，可存取其相交点处的存储器单元105。如下文更详细地所描述，通过使未选定存取线(例如未选定字线)浮动，可减轻非预期交叉耦合的效应。举例来说，板可与多个存储器单元耦合，多个存储器单元又可与多个字线及多个数字线耦合(直接或间接)。在与一个存储器单元的存取操作相关联的时段期间，可使与耦合到板的剩余未选定存储器单元相关联的字线浮动。通过使未选定字线浮动，可减轻与未选定字线与板之间的交叉耦合相关联的效应。

在存取后，就可由感测组件125读取或感测存储器单元105以确定存储器单元105的经存储状态。举例来说，在存取存储器单元105之后，存储器单元105的电容器可放电到其对应数字线115上。使电容器放电可能是由于偏压到电容器或将电压施加到电容器而引起。放电可能会造成数字线115的电压改变，感测组件125可比较所述电压改变与参考电压(未展示)以便确定存储器单元105的经存储状态。下文参考图4A到4B及5A到5B描述示范性存取操作。

感测组件125可包含各种晶体管或放大器以便检测及放大信号的差，这可被称为锁存。然后，可经由列解码器130输出存储器单元105的经检测逻辑状态作为输出135。在一些状况下，感测组件125可为列解码器130或行解码器120的部分。或，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120进行电子通信。如下文更详细地所描述，可在与存取操作相关联的时段期间使未选定字线浮动以减轻与字线的交叉耦合相关联的效应。

在一些存储器架构中，存取存储器单元105可能会使经存储逻辑状态降级或破坏经存储逻辑状态，且可执行重写或刷新操作以将原始逻辑状态返回到存储器单元105。在DRAM中，举例来说，电容器可在感测操作期间部分地或完全地放电，从而损毁经存储逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，激活单一字线110可能会导致行中的所有存储器单元放电；因此，可能需要重写行中的若干或所有存储器单元105。但在例如使用铁电体的阵列的非易失性存储器中，存取存储器单元105可能不会破坏逻辑状态，且因此，存储器单元105可能不会在存取之后需要重写。在一些实例中，多个层级的存储器单元可耦合到同一板。此类板配置可能会引起用以将较高层级存储器单元连接到衬底的面积的量较小。

包含DRAM的一些存储器架构可能会随着时间而失去其经存储状态，除非其被外部电源周期性地刷新。举例来说，荷电电容器可能会经由漏电流随着时间而放电，从而导致经存储信息丢失。这些所谓的易失性存储器装置的刷新速率可能相对高，例如对于DRAM阵列为每秒数十次刷新操作，这可能会导致显著的功率消耗。随着存储器阵列越来越大，功率消耗增加可能会抑制存储器阵列的部署或操作(例如电力供应、热产生、材料限制等等)，尤其是对于依赖例如电池的有限电源的移动装置。

存储器控制器140可经由各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如读取、写入、重写、刷新、放电等等)。在一些状况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可产生及控制在存储器阵列100的操作期间所使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。一般来说，本文中所论述的施加电压或电流的振幅、形状或持续时间可被调整或变化，并可对于在操作存储器阵列100时所论述的各种操作而不同。此外，可同时地存取存储器阵列100内的一个、多个或所有存储器单元105；举例来说，可在复位操作期间同时地存取存储器阵列100的多个或所有单元，在复位操作中，所有存储器单元105或一群存储器单元105经设定为单一逻辑状态。

在一些实例中，存储器控制器140可经配置以在与存取操作相关联的一或多个时段期间使存储器阵列100的一或多个存取线(例如字线110)浮动。举例来说，存储器控制器140可识别与选定存储器单元104相关联的存取操作。在识别存取操作后，存储器控制器140就可至少部分地基于与选定存储器单元105相关联的存取操作起始将板(未展示)从第一电压驱动到第二电压。在一些实例中，存储器控制器140可至少部分地基于与选定存储器单元105相关联的存取操作起始使用于未选定存储器单元105的存取线(例如字线110)浮动。存储器控制器140可经配置以在起始将板驱动到第二电压的同时或之前起始使未选定存取线浮动。因此，在存取操作期间，存储器控制器140可选择一个存取线，而使存储器阵列100的其它存取线(例如与未选定存储器单元105相关联的其它存取线，未选定存储器单元105与选定存储器单元105共享板)浮动。通过使未选定存取线浮动，可避免或减轻与未选定存取线与其它方面存储器阵列100(例如对选定存储器单元105及一或多个未选定存储器单元105来说共同的板)之间的交叉耦合相关联的不当效应。

图2绘示根据本发明的各种实施例的实例电路200。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其分别可为存储器单元105、字线110、数字线115及感测组件125的实例，如参考图1所描述。存储器单元105-a可包含逻辑存储组件，例如电容器205，其具有第一板--单元板230，及第二板--单元底部215。单元板230及单元底部215可经由定位于单元板230与单元底部215之间的材料(例如铁电材料)而电容性耦合。可翻转单元板230及单元底部215的定向而不改变存储器单元105-a的操作。电路200还包含选择组件220及参考线225。

可经由板线210存取单元板230，且可经由数字线115-a存取单元底部215。在一些状况下，一些存储器单元105-a可与其它存储器单元共享存取线(例如数字线、字线、板线)。举例来说，数字线115-a可与同一列中的存储器单元105-a共享，字线110-a可与同一行中的存储器单元105-a共享，且板线210(及对应板230)可与同一区段、单元块、组或甚至多个组中的存储器单元105-a共享。如上文所描述，可通过对电容器205充电或放电来存储各种状态。在许多实例中，可使用连接器或插座以将上部层级的存储器单元的数字线115-a或板线210耦合到定位于存储器单元阵列下方的衬底。可基于存储器阵列中的板线的配置修改连接器或插座的大小。

在一些状况下，包含耦合到与多个不同字线110及/或数字线115相关联的多个存储器单元105的板(未展示)的存储器阵列100可具有如本文中所描述的独特存取操作。举例来说，如果未选定字线在板电压改变时维持于固定电压，那么未选定字线可能会归因于未选定字线与板之间或未选定字线与一或多个数字线之间的电容而导致非想要的泄漏或功率消耗。因此，本文中提供用于在存储器阵列的存取操作期间减轻或缩减此类电容或交叉耦合的影响的技术，所述存储器阵列包含对多于一个存储器单元105来说共同的板，其可被称为共同板。

可通过操作电路200中表示的各种元件来读取或感测电容器205的经存储状态。电容器205可与数字线115-a进行电子通信。举例来说，当选择组件220被撤销激活时，电容器205可与数字线115-a隔离，且当选择组件220被激活时，电容器205可连接到数字线115-a。激活选择组件220可被称为选择存储器单元105-a。在一些状况下，选择组件220为晶体管，且其操作是通过将电压施加到晶体管栅极来控制，其中电压量值大于晶体管的阈值量值。字线110-a可激活选择组件220；举例来说，施加到字线110-a的电压施加到晶体管栅极，从而将电容器205与数字线115-a连接。如下文更详细地所描述，可基于存储器阵列的板配置进行存取操作(例如读取操作或写入操作)。举例来说，可使一或多个未选定存取线(例如未选定字线；未展示)浮动。通过使未选定存取线浮动，可防止或减轻负交叉耦合效应。

在其它实例中，可切换选择组件220及电容器205的位置，使得选择组件220连接于板线210与单元板230之间，并使得电容器205在数字线115-a与选择组件220的另一端子之间。在此实施例中，选择组件220可经由电容器205保持与数字线115-a进行电子通信。此配置可与用于读取及写入操作的替代定时及偏压相关联。

在一些状况下，归因于电容器205的板之间的铁电材料，电容器205可能不会在连接到数字线115-a后就放电。在一种方案中，为了感测由铁电电容器205存储的逻辑状态，可对字线110-a加偏压以选择存储器单元105-a，且可将电压施加到板线210。在一些状况下，在对板线210及字线110-a加偏压之前，数字线115-a虚拟上接地且然后与虚拟接地隔离。对板线210加偏压可能会产生横越电容器205的电压差(例如板线210电压减数字线115-a电压)。电压差可引起电容器205上的经存储电荷改变，其中经存储电荷改变的量值可取决于电容器205的初始状态--例如初始状态存储逻辑1还是逻辑0。这可能会基于存储于电容器205上的电荷造成数字线115-a的电压改变。通过使单元板230的电压变化来操作存储器单元105-a可被称为“移动单元板”。如下文更详细地所描述，可基于存储器阵列的板配置修改存取操作(例如读取操作或写入操作)的一些方面。

数字线115-a的电压改变可取决于其本征电容。即，随着电荷流过数字线115-a，一些有限电荷可存储于数字线115-a中，且所得电压取决于本征电容。本征电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有产生不可忽略电容的长度(例如大约微微法拉(pF))。然后可由感测组件125-a比较数字线115-a的所得电压与参考(例如参考线225的电压)，以便确定存储器单元105-a中的经存储逻辑状态。可使用其它感测过程。

感测组件125-a可包含各种晶体管或放大器以检测及放大信号的差，这可被称为锁存。感测组件125-a可包含感测放大器，感测放大器接收及比较数字线115-a及参考线225的电压，其可为参考电压。可基于比较将感测放大器输出驱动到较高(例如正)或较低(例如负或接地)供应电压。举例来说，如果数字线115-a相比于参考线225具有较高电压，那么感测放大器输出可经驱动到正供应电压。

在一些状况下，感测放大器可另外将数字线115-a驱动到供应电压。感测组件125-a然后可锁存感测放大器的输出及/或数字线115-a的电压，这可用以确定存储器单元105-a中的经存储状态，例如逻辑1。替代地，如果数字线115-a相比于参考线225具有较低电压，那么感测放大器输出可经驱动到负或接地电压。感测组件125-a可相似地锁存感测放大器输出以确定存储器单元105-a中的经存储状态，例如逻辑0。参考图1，然后可例如经由列解码器130输出存储器单元105-a的经锁存逻辑状态作为输出135。

为了写入存储器单元105-a，可横越电容器205施加电压。可使用各种方法。在一个实例中，可经由字线110-a激活选择组件220，以便将电容器205电连接到数字线115-a。可通过控制单元板230(经由板线210)及单元底部215(经由数字线115-a)的电压横越电容器205施加电压。为了写入逻辑0，可将单元板230取为高，即，可将正电压施加到板线210，且可将单元底部215取为低，例如使数字线115-a虚拟上接地或将负电压施加到数字线115-a。执行相反的过程以写入逻辑1，其中将单元板230取为低且将单元底部215取为高。

图3绘示根据本发明的实例的支持用于存储器单元阵列的存取线管理的技术的存储器装置300的实例。存储器装置300可包含多个存储器单元305，多个存储器单元305与一或多个字线310及一或多个数字线315耦合以形成阵列320。存储器装置300可包含与一或多个存储器单元305耦合的板325，一或多个存储器单元305与阵列320中的多个字线310或多个数字线315相关联。在一些实例中，存储器阵列320可包含多个铁电存储器单元或其它基于电容器的存储器单元。

举例来说，板325可耦合到与第一字线310-a及第二字线310-b相关联的存储器单元305，及/或与第一数字线315-a、第二数字线315-b及第三数字线315-c相关联的存储器单元305。在一些状况下，单一板325可耦合到与任何数目个字线310或数字线相关联(例如耦合)的存储器单元305。存储器装置300可为参考图1所描述的存储器阵列100的实例或包含于存储器阵列100中。

在一些实例中，通过具有各自对多个存储器单元来说共同的一或多个板，可相对于替代架构缩减存储器单元阵列中的板节点的数量。这可能会引起更高效地使用存储器阵列中的裸片区域，及/或在存取操作期间更高效地使用功率。在一些状况下，与板325相关联的板驱动器可定位于存储器阵列320外部，由此为阵列320的其它组件提供更多空间。另外，通过缩减板的数目，存储器装置300可经配置以相对于替代架构缩减存储器单元阵列中的板驱动器的数目。

在一些状况下，单一板325可与不同组的存储器单元305耦合。在一些此类状况下，单一板325可与第一组的存储器单元及第二组的存储器单元耦合。此类布置可能会引起阵列320中的板及板驱动器甚至更多地缩减。

具有对多个存储器单元来说共同的板325可能会在阵列320的不同组件之间产生不良耦合的相关联风险。在选定存储器单元的存取操作期间，未选定存取线(例如未选定字线)可能易遭受在存取操作期间与一或多个数字线315及板325的交叉耦合。在一些状况下，交叉耦合可能会在每一未选定字线310与相应数字线315之间及在每一未选定字线310与板325之间产生寄生信号(例如漏电流)。因为此类寄生效应可能会在每一未选定字线310处发生，所以在含有多个字线及多个数字线的存储器阵列中，此类效应的影响可能显著。在一些实例中，此类交叉耦合及相关效应可能会“干扰”存储于未选定存储器单元上的逻辑状态。举例来说，寄生信号可能会造成电荷存储于未选定存储器单元305的中间电极上。在一些状况下，此类累积或其它寄生效应可能会导致存储器装置300的额外功率消耗。

在存取操作期间，通常在阵列320的给定片段中仅存取小数目个存储器单元(例如一或多个)。在图3的说明性实例中，存储器单元305-b可为用于存取操作(例如读取、写入及/或预充电)的选定存储器单元，且存储器单元305-a、305-c、305-d、305-e及305-f可为未选定存储器单元。这些存储器单元305中的每一者与一共同板325耦合。在此类实例中，寄生信号(例如归因于非预期电容性交叉耦合)可能会在未选定字线310-b与未选定数字线(例如315-b、315-c)之间及在所述未选定字线中的每一者与板325之间显现。

在一些状况下，当板325从第一状态偏压到第二状态(例如从第一电压驱动到第二电压)时，寄生信号可能会在数个组件之间发生。举例来说，将板325偏压到第一电压同时将未选定字线315-b、315-c维持于固定电压可能会归因于每一未选定字线与相应数字线之间以及每一未选定字线与板325之间的电容而造成寄生信号。为了避免或减轻此类不当效应，可相对于板325使未选定字线315-b、315-c浮动。举例来说，如果作为用于选定存储器单元305-b的存取操作的部分将板325从第一电压偏压到第二电压，那么可随着板325的电压改变而使未选定数字线315-b、315-c浮动，且未选定数字线315-b、315-c又可跟踪板325的电压(例如维持与板325的电压的共同差动)。

可对未选定字线的任何组合实行此类操作。举例来说，存储器阵列可包含多个字线(例如1024个字线)及多个数字线(例如1024个数字线)。在单一存取操作期间，大量字线可被未选定(例如1023个未选定字线)。在与相关联于选定字线的存取操作相关联的时段期间使未选定字线(例如1023个未选定字线中的任一者)的任何组合浮动可能会引起整个存储器装置300的性能改进(例如功率消耗缩减、可靠性增加)。

存储器单元305可为参考图1所描述的存储器单元105的实例。在一些状况下，存储器单元305可为铁电存储器单元、DRAM存储器单元、NAND存储器单元、相变存储器单元，或任何其它类型的存储器单元。字线310可为参考图1所描述的字线110的实例。数字线315可为参考图1所描述的数字线115的实例。板325可为参考图2所描述的板230及/或板线210的实例，并可与板230及/或板线210相关。

作为实例，图3可绘示包含第一存储器单元305-a及第二存储器单元305-f的存储器阵列320。如上文所描述，存储器阵列320可包含与第一存储器单元305-a及第二存储器单元305-f耦合的板325，并可包含与板325耦合的板线驱动器(未展示)。在一些实例中，第一存取线310-a可与第一存储器单元305-a耦合，且存取线驱动器(未展示)可与第一存取线310-a耦合。在一些实例中，存取线驱动器可经配置以至少部分地基于与第二存储器单元305-f相关联的存取操作在持续时间内使第一存取线310-a浮动。在一些实例中，可至少部分地基于与存储器单元305-f相关联的存取操作在持续时间内使存储器单元305-a、305-b、305-c、305-d及305-e中的每一者浮动。在一些实例中，板线驱动器可经配置以在持续时间之前将板325驱动到第一电压，并可经配置以至少部分地基于与第二存储器单元305-f相关联的存取操作在持续时间期间将板325驱动到第二电压。

图4A绘示根据本发明的实例的支持用于存储器单元阵列的存取线管理的技术的存储器装置400-a的实例。在一些实例中，存储器装置400-a可包含驱动器405，驱动器405可被称为存储器驱动器405。存储器驱动器405可与任何数目个存取线耦合，并可促进一或多个存储器单元(例如，如参考图3所描述的存储器单元305-a到305-f)的存取操作。存储器驱动器405可与例如存取线420、存取线425、存取线430及存取线435耦合。存取线420、425、430及435中的每一者可为存储器阵列的字线(例如，如参考图3所描述的字线310-a、310-b)的实例。存储器驱动器405可包含各种子组件，例如驱动器组件410及驱动器组件415。在其它实例(未展示)中，存储器驱动器405可含有任何数目个子组件(例如任何数目个驱动器组件)。

如上文所描述，存取线420、425、430及435中的每一者可为存储器阵列(例如，如参考图3所描述的存储器阵列320)的字线的实例。举例来说，存取线420可被称为第一存取线420，且存取线425可被称为第二存取线425。另外或替代地，存取线430及存取线435可为表示与存储器装置400-a相关联的总数目个存取线的存取线的实例。

举例来说，存取线435可被称为存取线“AL_n”，其中“n”为与存储器阵列相关联的存取线的总数目，且存取线430可被称为存取线“AL_n-1”。在一些实例中，与驱动器405相关联的存储器阵列可包含1024个存取线(例如字线)，因此存取线430可表示存储器阵列的第1023个存取线，且存取线435可表示存储器阵列的第1024个存取线。存取线420、425、430及435中的每一者可与相应个别存储器单元相关联--例如，无任何存储器单元105可横越存取线420、425、430及435为共同的，而无论存取线420、425、430及435中的任一者与单一存储器单元105还是多个存储器单元105相关联。

在一些实例中，存储器驱动器405可促进与存取线420、425、430或435中的一者耦合的存储器单元的存取操作。举例来说，可对与存取线425耦合的存储器单元进行存取操作，所述存储器单元可被称为第二存储器单元。存储器控制器(例如，如参考图1所描述的存储器控制器140)可识别与第二存储器单元相关联的存取操作。然后，驱动器405可使第一存取线420浮动(例如在持续时间内)。在一些实例中，驱动器405可使除了存取线425之外的存取线420到435中的每一者浮动。换句话说，驱动器405可使与存储器单元105相关联的每一未选定存取线浮动，存储器单元105与选定存储器单元具有共同板。使未选定存取线浮动可能会致使每一未选定存取线的电压跟踪相关板(例如，如参考图3所描述的板325)的电压。

在上文所描述的实例中，存储器驱动器405可包含任何数目个子组件，且每一子组件可与任何数目个存取线耦合。举例来说，存储器驱动器405可包含用于每一存取线的单独驱动器组件，可包含用于每一唯一存取线子集的单独驱动器组件。

图4B绘示根据本发明的实例的支持用于存储器单元阵列的存取线管理的技术的实例时序图400-b。在一些实例中，时序图400-b可绘示与如上文参考图4A所描述的存储器装置400-a相关联的存取操作。在一些实例中，时序图400-b可绘示如上文参考图4A所描述的板线440、未选定存取线445、445-a及选定存取线450的电压。时序图400-b可绘示在间隔455、458、460、462及465期间板线440、未选定存取线445、445-a及选定存取线450的电压。

如上文所描述，存储器阵列可包含用于多个存储器单元的多个相应存取线(例如，如上文参考图4A所描述的存取线420、425、430及435)，每一存储器单元具有一共同板。每一存取线可被称为字线，并可基于特定存取操作而被选定或未选定(例如由驱动器)。可在特定存取操作期间选择任何一个存取线，且与板相关联的剩余数目个存取线可在所述操作期间保持未选定。举例来说，板对其来说共同的存储器单元可与1024个存取线(例如字线)相关联。因此，在存取操作期间，可选择与待存取的存储器单元相关联的一个存取线(例如选定存取线450)，且可将剩余数目个存取线保持未选定(例如未选定存取线445、445-a)。如上文参考图3所描述，板(例如板线440)可与存储器阵列耦合。

可识别与存储器单元相关联的存取操作(例如由如参考图1所描述的存储器控制器140)。在间隔455，板线440经展示为最初驱动到第一电压(例如高电压，例如1.5V)。选定存取线450经展示为驱动到高电压(例如3V)，且未选定存取线445经展示为驱动到不同电压(例如0V)。未选定存取线445可被称为处于不同电压(例如0V)，这是因为未选定线可在图4B中所绘示的间隔期间在所述电压(例如0V)与负电压之间转变。

在间隔458，板线440可从第一电压(例如高电压)转变到第二电压(例如低电压，例如0V)。选定存取线450可保持于高值(例如3V)，且可使未选定存取线445浮动。在一些实例中，可与板线440转变到第二电压同时地使未选定存取线445浮动，或可在板线440转变到第二电压之前的某一保护时段开始使未选定存取线445浮动，以确保随着板线440的电压开始转变，未选定存取线445正在浮动。

归因于未选定存取线445与板线440之间的电容性耦合，使未选定存取线445浮动可能会引起未选定存取线445的电压跟踪板线440的电压。换句话说，随着板线440的电压在间隔458期间减低，其可将浮动的未选定存取线445的电压下拉相等的或基本上相似的量。举例来说，如果板线440的电压从1.5V减低到0V，那么未选定存取线445的电压可从0V减低到或大约到-1.5V。通过随着板线440的电压改变而允许未选定存取线445的电压跟踪板线440的电压，板线440与未选定存取线445之间的电压差动可保持恒定或基本上恒定。因此，随着板线440的电压改变，可缩减或消除漏电流(例如归因于板线440与未选定存取线445之间的电容性耦合)，且可缩减与存取操作相关联的功率消耗。

在间隔460，板线440可保持于第二电压(例如低电压，例如0V)，且选定存取线450可保持于高电压(例如3V)。在一些实例中，未选定存取线445可在整个间隔460期间继续浮动，且未选定存取线445的电压因此可保持于在间隔458结束时获得的电平。在此类实例中，在间隔460期间未选定存取线445的电压与板线440的电压之间的差可能不精确地为在间隔455期间的差。举例来说，如果板线440的电压从1.5V减低到0V，那么未选定存取线445的电压可在间隔458期间从0V减低到接近但不精确地等于-1.5V的某一电平(例如-1.4V)，且未选定存取线445的电压可在整个间隔460期间保持于所述近似电平(例如-1.4V)。

在一些实例中，在浮动之后，可将未选定存取线445驱动到基于在间隔458期间板线440的电压改变并与其兼容的所要低电压，如在图4B中由未选定存取线445-a所展示。可将未选定存取线445-a驱动到基于板电压摆动的所要电压，例如，使得确保板线440与未选定存取线445-a之间的后续电压差动与在间隔455期间相同(例如，如果在间隔458期间板的电压从1.5V改变到0V，且未选定存取线445的电压在间隔455期间为0V，那么可将未选定存取线445的电压驱动到-1.5V，以确保1.5V的电压差动)。

在一些实例中，未选定存取线445-a可在间隔460开始时(例如一旦板线440达到第二电压)或在间隔460期间的某一稍后时间(例如在时间t')驱动到所要电压。在其它实例中，未选定存取线445-a可在间隔460开始时驱动到所要电压。将未选定存取线445驱动到所要电压以便确保相对于板线440的电压的所要电压差动(例如等于间隔455期间的电压差动的电压差动)可能会引入一定量的额外复杂性，这与继续使未选定存取线445在整个间隔460期间浮动相对，但可由于板线440的电压改变而进一步缩减漏电流及相关联功率消耗，并可在间隔460期间提供对未选定存取线445的电压的较大控制。因此，未选定存取线445的电压可跟踪板线440的电压。

在间隔462，板线440可从第二电压(例如从低电压)驱动到第一电压(例如到高电压)。选定存取线450可保持于高电压(例如处于3V)，且可使未选定存取线445浮动(在其在整个间隔460期间浮动的状况下保持浮动，或在未选定存取线445-a的状况下在板线440电压开始转变时或在板线440电压开始转变之前的某一保护时段开始浮动)。由于未选定存取线445与板线440之间的电容性耦合，使未选定存取线445浮动可能会引起未选定存取线445的电压跟踪(例如基本上跟踪)板线440的电压。因此，随着板线440的电压增加，未选定存取线445的电压可增加。通过跟踪板线440的电压，板线440的电压与未选定存取线445的电压之间的电压差动可保持恒定或基本上恒定。因此，可减轻与板线440及未选定存取线445相关联的漏电流，且可缩减相关联存储器装置的功率消耗。

在间隔465，选定存取线450可保持于高电压(例如3V)。板线440可返回到第一电压(例如高电压)，如在间隔455所描述，且可将未选定存取线445驱动到高电压(例如0V)。如上文所描述，归因于在高电压(例如0V)与负电压之间转变，未选定存取线445可被称为处于高电压(例如0V)。

尽管在图4B的实例中经展示为从高电压转变到低电压并返回到高电压，但在一些实例中，当板线440从低电压转变到高电压并返回到低电压时，可应用本文中所描述的技术。当板线440从低电压转变到高电压或从高电压转变到低电压时，这可被称为切换或切换板线440的电压。无论切换的方向如何，当切换板线440的电压时，皆可使未选定存取线445、445-a浮动。

在各种实例中，可发生板切换，且因此可在与存取操作相关联的任何时间使未选定存取线445、445-a浮动。举例来说，可在存取选定存储器单元(例如向选定存储器单元读取或从选定存储器单元写入)之前、期间或之后使未选定存取线445、445-a浮动。

在本文中所描述的实例中的一些中，在存储器单元阵列的内容背景中描述支持用于存取线管理的技术的操作，所述阵列具有一个共同板(即，对所述阵列的所有存储器单元来说为共同的)。应理解，本文中所描述的相同技术可由包括多于一个共同板的存储器单元阵列支持，其中每一板可对所述阵列的存储器单元子集来说为共同的。因此，本文中所描述的技术可应用于具有任何数目个板的存储器阵列的内容背景中。

在本文中所描述的实例中，所描述的绝对电压电平(例如3V、0V、-1.5V等等)仅用于说明性目的。因此，可使用与本文中所描述的绝对电压电平不同的任何绝对电压电平。

图5A绘示根据本发明的实例的支持用于存储器单元阵列的存取线管理的技术的存储器装置500-a的实例。在一些实例中，存储器装置500-a可包含驱动器505，驱动器505可被称为存储器驱动器505。存储器驱动器505可与任何数目个存取线耦合，并可促进一或多个存储器单元(例如，如参考图3所描述的存储器单元305-a到305-f)的存取操作。存储器驱动器505可与例如存取线520、存取线525、存取线530、存取线535及存取线537耦合。存取线520、525、530、535及537中的每一者可为存储器阵列的字线(例如，如参考图3所描述的字线310-a、310-b)的实例。存储器驱动器505可包含各种子组件，例如驱动器组件510及驱动器组件515。在其它实例(未展示)中，存储器驱动器505可含有任何数目个子组件(例如任何数目个驱动器组件)。

如上文所描述，存取线520、525、530、535及537中的每一者可为存储器阵列(例如，如参考图3所描述的存储器阵列320)的字线的实例。举例来说，存取线520可为或可被称为第一存取线520，存取线525可为或可被称为第二存取线525，且存取线530可为或可被称为第三存取线530。

另外或替代地，存取线430及存取线435可为表示与存储器装置500-a相关联的总数目个存取线的存取线的实例。举例来说，存取线537可被称为存取线“AL_n”，其中“n”为与存储器阵列相关联的存取线的总数目，且存取线535可被称为存取线“AL_n-1”。在一些实例中，与驱动器505相关联的存储器阵列可包含1024个存取线(例如字线)，因此存取线535可表示存储器阵列的第1023个存取线，且存取线537可表示存储器阵列的第1024个存取线。存取线520、525、530、535及537中的每一者可与个别存储器单元相关联--例如，无任何存储器单元105可横越存取线520、525、530、535及537为共同的，而无论存取线520、525、530、535及537中的任一者与单一存储器单元105还是多个存储器单元105相关联。

在一些实例中，存储器驱动器505可促进与存取线520、525、530、535及537中的一者耦合的存储器单元的存取操作。举例来说，可对与存取线525耦合的存储器单元进行存取操作，所述存储器单元可被称为第二存储器单元。在一些实例中，存储器控制器(例如，如参考图1所描述的存储器控制器140)可识别与第二存储器单元相关联的存取操作。然后，驱动器505可使第一存取线520浮动(例如在持续时间内)。在其它实例中，驱动器505可使除了存取线525之外的存取线520到537中的每一者浮动。换句话说，驱动器505可使与存储器单元105相关联的每一未选定存取线浮动，存储器单元105与选定存储器单元具有共同板。通过使未选定存取线浮动，每一未选定存取线的电压可跟踪相关板(例如，如参考图3所描述的板325)的电压。

在一些实例中，驱动器505可使用多个浮动操作及/或使用多个子组件使未选定存取线浮动。举例来说，可使用第一浮动操作及/或驱动器505的子组件的第一组合使未选定存取线的第一子集浮动，且可使用第二浮动操作及/或驱动器505的子组件的第二组合使未选定存取线的第二子集浮动。因为驱动器505可取决于存储器阵列的大小而与除了一个未选定存取线之外的所有存取线耦合(例如与1024个未选定存取线中的1023个未选定存取线耦合)，所以使用第一浮动操作及/或子组件的第一组合而浮动的未选定存取线的第一子集及使用第二浮动操作及/或子组件的第二组合而浮动的未选定存取线的第二子集可总计1023个存取线。

在一些状况下，驱动器505的子组件(例如驱动器组件510)可对选定存取线(例如存取线520)及一或多个未选定存取线(例如存取线525、530)来说共同，而驱动器505的一或多个其它子组件(例如驱动器组件515)可对多个其它未选定存取线(例如存取线535、537)来说共同。在此类实例中，相比于驱动器组件515可操作未选定存取线535、537的方式，驱动器组件510可不同地操作未选定存取线525、530。举例来说，驱动器组件515可基本上如参考图4所描述来操作未选定存取线535、537，而驱动器组件510可将未选定存取线525、530驱动(而非浮动)到经配置以最小化驱动器组件510内的组件(例如晶体管)上的电压应力的电压，这是因为驱动器组件510与选定存取线520共同。

在上文所描述的实例中，存储器驱动器505可包含任何数目个子组件，且每一子组件可与任何数目个存取线耦合。举例来说，存储器驱动器505可包含用于每一存取线的单独驱动器组件，或可包含用于每一唯一存取线子集的单独驱动器组件。

图5B绘示根据本发明的实例的支持用于存储器单元阵列的存取线管理的技术的实例时序图500-b。在一些实例中，时序图500-b可绘示与如上文参考图5A所描述的存储器装置500-a相关联的存取操作。在一些实例中，时序图500-b可绘示板线540、未选定存取线545、545-a、选定存取线550及未选定存取线552的子集的电压。时序图500-b可绘示在间隔555、558、560、562及565期间板线540、未选定存取线545、545-a、选定存取线550及未选定存取线552的子集的电压。在一些实例中，未选定存取线552的子集可为或可指与选定存取线550共享一或多个驱动器或驱动器组件(例如，如上文参考图5A所描述的驱动器组件510)的未选定存取线。

如上文所描述，存储器阵列可包含用于多个存储器单元的多个相应存取线(例如，如上文参考图5A所描述的存取线520、525、530、535及537)，每一存储器单元具有一共同板。每一存取线可被称为字线，并可基于特定存取操作而被选定或未选定(例如由驱动器)。可在特定存取操作期间选择任何一个存取线，且与板相关联的剩余数目个存取线可在所述操作期间保持未选定。举例来说，板对其来说共同的存储器单元可与1024个存取线(例如字线)相关联。因此，在存取操作期间，可选择与待存取的存储器单元相关联的一个存取线(例如选定存取线550)，且剩余数目个存取线可保持未选定(例如未选定存取线545、545-a)。如上文参考图3所描述，板(例如板线540)可与存储器阵列耦合。

可识别与存储器单元相关联的存取操作(例如由参考图1所描述的存储器控制器140)。在间隔555，板线540经展示为最初驱动到第一电压(例如高电压)。选定存取线550经展示为驱动到高电压(例如3V)，且未选定线445、552经展示为驱动到不同电压(例如0V)。未选定存取线445可被称为处于不同电压(例如0V)，这是因为未选定线可在所述电压(例如0V)与负电压之间转变。

在间隔558，板线540可从第一电压(例如高电压)转变到第二电压(例如低电压)。选定存取线550可保持于高值(例如3V)，且可使未选定存取线545浮动。在一些实例中，可与板线540转变到第二电压同时地开始使未选定存取线545浮动，或可在板线540转变到第二电压之前开始使未选定存取线545浮动。归因于未选定存取线与板线540之间的电容性耦合，使未选定存取线545浮动可能会引起未选定存取线545的电压跟踪板线540的电压。换句话说，随着板线540的电压在间隔558期间减低，其可将浮动的未选定存取线545的电压下拉相等的或基本上相似的量。

举例来说，如果板线540的电压从1.5V减低到0V，那么未选定存取线545的电压可从0V减低到或大约到-1.5V。通过随着板线540的电压改变而允许未选定存取线545的电压跟踪板线540的电压，板线540与未选定存取线545之间的电压差动可保持恒定或基本上恒定。因此，随着板线540的电压改变，可缩减或消除漏电流(例如归因于板线540与未选定存取线545之间的电容性耦合)，且可缩减与存取操作相关联的功率消耗。

在间隔560，板线540可保持于第二电压(例如低电压)，且选定存取线550可保持于高电压(例如3V)。在一些实例中，未选定存取线545可在整个间隔560期间继续浮动，且未选定存取线545的电压因此可保持于在间隔558结束时获得的电平。在此类实例中，在间隔560期间未选定存取线545的电压与板线540的电压之间的差可能不精确地为在间隔555期间的差。举例来说，如果板线540的电压从1.5V减低到0V，那么未选定存取线545的电压可在间隔558期间从0V减低到接近但不精确地等于-1.5V的某一电平(例如-1.4V)，且未选定存取线545的电压可在整个间隔560期间保持于所述近似电平(例如-1.4V)。

在一些实例中，在浮动之后，可将未选定存取线545驱动到基于在间隔458期间板线540的电压改变并与其兼容的所要低电压，如在图5B中由未选定存取线545-a所展示。可将未选定存取线545-a驱动到基于板电压摆动的所要电压，例如，使得确保板线540与未选定存取线545-a之间的后续电压差动与在间隔555期间相同(例如，如果在间隔558期间板的电压从1.5V改变到0V，且未选定存取线545的电压在间隔555期间为0V，那么可将未选定存取线545的电压驱动到-1.5V，以确保1.5V的电压差动)。

在一些实例中，未选定存取线545-a可在间隔560开始时(例如一旦板线540达到第二电压)或在间隔560期间的某一稍后时间(例如在时间t')驱动到所要电压。在其它实例中，未选定存取线545-a可在间隔560开始时驱动到所要电压。将未选定存取线545驱动到所要电压以便确保相对于板线540的电压的所要电压差动(例如等于间隔555期间的电压差动的电压差动)可能会引入一定量的额外复杂性，这与继续使未选定存取线545在整个间隔460期间浮动相对，但可由于板线540的电压改变而进一步缩减漏电流及相关联功率消耗，并可在间隔560期间提供对未选定存取线545的电压的较大控制。因此，未选定存取线545的电压可跟踪板线540的电压。

在间隔562，板线540可从第二电压(例如从低电压)驱动到第一电压(例如到高电压)。选定存取线550可保持于高电压(例如处于3V)，且可使未选定存取线545浮动(在其在整个间隔460期间浮动的状况下保持浮动，或在未选定存取线545-a的状况下在板线540电压开始转变时或在板线540电压开始转变之前的某一保护时段开始浮动)。由于未选定存取线545与板线540之间的电容性耦合，使未选定存取线545浮动可能会引起未选定存取线545的电压跟踪(例如基本上跟踪)板线540的电压。因此，随着板线540的电压增加，未选定存取线545的电压可增加。通过跟踪板线540的电压，板线540的电压与未选定存取线545的电压之间的电压差动可受到限制。因此，可减轻与板线540及未选定存取线545相关联的漏电流，且可缩减相关联存储器装置的功率消耗。

在间隔565，选定存取线550可保持于高电压(例如3V)。板线540可返回到第一电压(例如高电压)，如在间隔555所描述，且可将未选定存取线545驱动到高电压(例如0V)。如上文所描述，归因于在高电压(例如0V)与负电压之间转变，未选定存取线545可被称为处于高电压(例如0V)。

如上文所描述，未选定存取线552的子集可在整个间隔555、558、560、562及565期间保持于恒定电压(例如0V)。因为未选定存取线552的子集可为或可指与选定存取线550共享一或多个驱动器组件(例如，如上文参考图5A所描述的驱动器组件510)的未选定存取线，所以此类配置可能会向存储器装置(例如，如参考图5A所描述的存储器装置500-a；与如参考图4A所描述的存储器中的400-a相比)添加额外复杂性。然而，在一些实例中，此类配置可缩减电压应力并因此缩减未选定存取线545、545-a与选定存取线550之间共同的一或多个晶体管(例如位于驱动器组件内的一或多个晶体管)的必要电压容差。

另外或替代地，选定存取线550与未选定存取线552的子集之间的电压差动可小于如上文参考图4B所描述的选定存取线450与未选定存取线445、445-a之间的电压差动。举例来说，如上文参考图4B所描述，选定存取线450与未选定存取线445、445-a之间的电压差动可为4.5V(例如，未选定存取线445、445-a处于-1.5V；选定存取线处于3V)。如参考图5B所描述，选定存取线450与未选定存取线552的子集之间的电压差动可为3V(例如，未选定存取线552的子集处于0V；选定存取线处于3V)。应理解，在驱动器505包括多个驱动器组件510的情况下，每一驱动器组件可支持如参考选定存取线550所描述来操作任何一个对应存取线，同时如参考未选定存取线552的子集所描述来操作任何其它对应存取线，以及如参考未选定存取线545所描述来操作所有对应存取线，这取决于是否选择对应于驱动器组件510的任何存取线。

尽管在图5B的实例中经展示为从高电压转变到低电压并返回到高电压，但在一些实例中，当板线540从低电压转变到高电压或从高电压转变到低电压时，可应用本文中所描述的技术，这可被称为切换或切换板线540的电压。无论切换的方向如何，当切换板线540的电压时，皆可使未选定存取线545、545-a及/或未选定存取线552的子集浮动。

在各种实例中，可发生板切换，且因此可在与存取操作相关联的任何时间使未选定存取线545、545-a及/或未选定存取线552的子集浮动。举例来说，可在存取选定存储器单元(例如向选定存储器单元读取或从选定存储器单元写入)之前、期间或之后使未选定存取线545、545-a及/或未选定存取线552的子集浮动。

在本文中所描述的实例中的一些中，在存储器单元阵列的内容背景中描述支持用于存取线管理的技术的操作，所述阵列具有一个共同板(即，对所述阵列的所有存储器单元来说共同)。应理解，本文中所描述的相同技术可由包括多于一个共同板的存储器单元阵列支持，其中每一板可对所述阵列的存储器单元子集来说共同。因此，本文中所描述的技术可应用于具有任何数目个板的存储器阵列的内容背景中。

在本文中所描述的实例中，所描述的绝对电压电平(例如3V、0V、-1.5V等等)仅用于说明性目的。因此，可使用与本文中所描述的绝对电压电平不同的任何绝对电压电平。

图6展示根据本发明的实施例的支持用于存储器单元阵列的存取线管理的存取线管理器615的框图600。存取线管理器615可为参考图7所描述的存取线管理器715的方面的实例。存取线管理器615可包含偏压组件620、定时组件625、驱动组件630、识别组件635、浮动组件640及起始组件645。这些模块中的每一者可彼此直接或间接通信(例如经由一或多个总线)。

驱动组件630可将与存储器单元阵列的至少第一存储器单元耦合的板驱动到第一电压。在一些实例中，驱动组件630可在持续时间期间基于与第二存储器单元相关联的存取操作将板从第一电压驱动到第二电压。在其它实例中，驱动组件630可至少部分地基于第一电压与第二电压之间的差在持续时间之后将第一存取线驱动到所要电压。另外或替代地，驱动组件630可将板从第二电压驱动到第一电压。在一些实例中，驱动组件630可在持续时间期间将与第二存储器单元耦合的第二存取线驱动到第三电压。在其它实例中，驱动组件630可在将板从第一电压驱动到第二电压时在持续时间期间将与第三存储器单元耦合的第三存取线驱动到第四电压。

识别组件635可识别与存储器单元阵列的第二存储器单元相关联的存取操作。

浮动组件640可基于与第二存储器单元相关联的存取操作在持续时间内使与存储器单元阵列的第一存储器单元耦合的第一存取线浮动。在其它实例中，浮动组件640可在将板从第二电压驱动到第一电压时在将第一存取线驱动到所要电压之后使第一存取线浮动。在其它实例中，浮动组件640可在紧继持续时间之后的第二持续时间内使第一存取线浮动。另外或替代地，浮动组件640可同时地使第一存取线浮动及将板驱动到第二电压。

起始组件645可起始将第三存取线驱动到第五电压。第五电压可与第三存储器单元的第二逻辑值相关联。在一些实例中，起始组件645可基于与第二存储器单元相关联的存取操作起始将板从第一电压驱动到第二电压。在一些实例中，起始组件645可基于与第二存储器单元相关联的存取操作起始使第一存取线浮动。另外或替代地，起始组件645可基于与第二存储器单元相关联的存取操作起始将与存储器单元集合的第三存储器单元相关联的第三存取线驱动到第三电压。

应理解，在一些情况下，可组合存取线管理器615的一或多个组件(例如偏压组件620、驱动组件630及浮动组件640)。

图7展示根据本发明的实施例的包含支持用于存储器单元阵列的存取线管理的装置705的系统700的图解。装置705可为如上文例如参考图1所描述的存储器阵列100的组件的实例或包含所述组件。装置705可包含用于双向语音及数据通信的组件，包含用于传输及接收通信的组件，包含存取线管理器715、存储器单元720、基本输入/输出系统(BIOS)组件725、处理器730、I/O控制器735及外围组件740。这些组件可经由一或多个总线(例如总线710)进行电子通信。

存储器单元720可存储信息(即，以逻辑状态的形式)，如本文中所描述。

BIOS组件725为包含作为固件而操作的BIOS的软件组件，其可初始化及运行各种硬件组件。BIOS组件725还可管理处理器与各种其它组件(例如外围组件、输入/输出控制组件等等)之间的数据流。BIOS组件725可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

处理器730可包含智能硬件装置(例如通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些状况下，处理器730可经配置以使用存储器控制器操作存储器阵列。在其它状况下，存储器控制器可集成到处理器730中。处理器730可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如支持用于存储器单元阵列的存取线管理的功能或任务)。

I/O控制器735可管理用于装置705的输入及输出信号。I/O控制器735还可管理未集成到装置705中的外围设备。在一些状况下，I/O控制器735可表示到外部外围设备的物理连接或端口。在一些状况下，I/O控制器735可利用例如

或另一已知操作系统的操作系统。在其它状况下，I/O控制器735可表示调制解调器、键盘、鼠标、触摸屏或相似装置或与其交互。在一些状况下，I/O控制器735可被实施为处理器的部分。在一些状况下，用户可经由I/O控制器735或经由受到I/O控制器735控制的硬件组件而与装置705交互。

外围组件740可包含任何输入或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡插槽，例如外围组件互连(PCI)或加速图形端口(AGP)插槽。

输入745可表示在装置705外部的装置或信号，其向装置705或其组件提供输入。这可包含用户接口，或与其它装置介接或在其它装置之间的接口。在一些状况下，输入745可由I/O控制器735管理，并可经由外围组件740而与装置705交互。

输出750也可表示在装置705外部的装置或信号，其经配置以从装置705或其任何组件接收输出。输出750的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等等。在一些状况下，输出750可为经由外围组件740而与装置705介接的外围元件。在一些状况下，输出750可由I/O控制器735管理。

装置705的组件可包含经设计以实行其功能的电路系统。这可包含经配置以实行本文中所描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器，或其它有源或无源元件。装置705可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置或其类似者。或，装置705可为此类装置的一部分或方面。

图8展示根据本发明的实例的绘示用于存储器单元阵列的存取线管理的方法800的流程图。方法800的操作可由如本文中所描述的存储器控制器或其组件实施。举例来说，方法800的操作可由如参考图6所描述的存取线管理器执行。

在805处，可将与存储器单元阵列的至少第一存储器单元耦合的板驱动到第一电压。可根据本文中所描述的方法执行805的操作。在某些实例中，805的操作的方面可由如参考图6所描述的驱动组件执行。

在810处，可识别与存储器单元阵列的第二存储器单元相关联的存取操作。可根据本文中所描述的方法执行810的操作。在某些实例中，810的操作的方面可由如参考图6所描述的识别组件执行。

在815处，可至少部分地基于与第二存储器单元相关联的存取操作在持续时间内使与存储器单元阵列的第一存储器单元耦合的第一存取线浮动。可根据本文中所描述的方法执行815的操作。在某些实例中，815的操作的方面可由如参考图6所描述的浮动组件执行。

在820处，可至少部分地基于与第二存储器单元相关联的存取操作在持续时间期间将板从第一电压驱动到第二电压。可根据本文中所描述的方法执行820的操作。在某些实例中，820的操作的方面可由如参考图6所描述的驱动组件执行。

在一些实例中，如本文中所描述的设备可执行一种或多种方法，例如方法800。所述设备可包含用于进行以下操作的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：将与存储器单元阵列的至少第一存储器单元耦合的板驱动到第一电压；识别与存储器单元阵列的第二存储器单元相关联的存取操作；至少部分地基于与第二存储器单元相关联的存取操作在持续时间内使与存储器单元阵列的第一存储器单元耦合的第一存取线浮动；及至少部分地基于与第二存储器单元相关联的存取操作在持续时间期间将板从第一电压驱动到第二电压。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于至少部分地基于第一电压与第二电压之间的差在持续时间之后将第一存取线驱动到所要电压的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于将板从第二电压驱动到第一电压并在将板从第二电压驱动到第一电压时在将第一存取线驱动到所要电压之后使第一存取线浮动的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于在持续时间期间将与第二存储器单元耦合的第二存取线驱动到第三电压的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于在将板从第一电压驱动到第二电压时在持续时间期间将与第三存储器单元耦合的第三存取线驱动到第四电压的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于在紧继持续时间之后的第二持续时间内使第一存取线浮动的操作、特征、构件或指令。

在本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例中，板与存储器单元阵列的多个存储器单元耦合，多个存储器单元包括第一存储器单元及第二存储器单元。

在本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例中，板与存储器单元阵列的第一组的多行或多列存储器单元及与存储器单元阵列的第二组的多行或多列存储器单元耦合。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于同时地使第一存取线浮动及将板驱动到第二电压的操作、特征、构件或指令。

图9展示根据本发明的实例的绘示用于存储器单元阵列的存取线管理的方法900的流程图。方法900的操作可由如本文中所描述的存储器控制器或其组件实施。举例来说，方法900的操作可由如参考图6所描述的存取线管理器执行。

在905处，可将与存储器单元阵列的至少第一存储器单元耦合的板驱动到第一电压。可根据本文中所描述的方法执行905的操作。在某些实例中，905的操作的方面可由如参考图6所描述的驱动组件执行。

在910处，可识别与存储器单元阵列的第二存储器单元相关联的存取操作。可根据本文中所描述的方法执行910的操作。在某些实例中，910的操作的方面可由如参考图6所描述的识别组件执行。

在915处，可至少部分地基于与第二存储器单元相关联的存取操作在持续时间内使与存储器单元阵列的第一存储器单元耦合的第一存取线浮动。可根据本文中所描述的方法执行915的操作。在某些实例中，915的操作的方面可由如参考图6所描述的浮动组件执行。

在920处，可至少部分地基于与第二存储器单元相关联的存取操作在持续时间期间将板从第一电压驱动到第二电压。可根据本文中所描述的方法执行920的操作。在某些实例中，920的操作的方面可由如参考图6所描述的驱动组件执行。

在925处，可至少部分地基于第一电压与第二电压之间的差在持续时间之后将第一存取线驱动到所要电压。可根据本文中所描述的方法执行925的操作。在某些实例中，925的操作的方面可由如参考图6所描述的驱动组件执行。

图10展示根据本发明的实例的绘示用于存储器单元阵列的存取线管理的方法1000的流程图。方法1000的操作可由如本文中所描述的存储器控制器或其组件实施。举例来说，方法1000的操作可由如参考图6所描述的存取线管理器执行。

在1005处，可将与存储器单元阵列的至少第一存储器单元耦合的板驱动到第一电压。可根据本文中所描述的方法执行1005的操作。在某些实例中，1005的操作的方面可由如参考图6所描述的驱动组件执行。

在1010处，可识别与存储器单元阵列的第二存储器单元相关联的存取操作。可根据本文中所描述的方法执行1010的操作。在某些实例中，1010的操作的方面可由如参考图6所描述的识别组件执行。

在1015处，可至少部分地基于与第二存储器单元相关联的存取操作在持续时间内使与存储器单元阵列的第一存储器单元耦合的第一存取线浮动。可根据本文中所描述的方法执行1015的操作。在某些实例中，1015的操作的方面可由如参考图6所描述的浮动组件执行。

在1020处，可至少部分地基于与第二存储器单元相关联的存取操作在持续时间期间将板从第一电压驱动到第二电压。可根据本文中所描述的方法执行1020的操作。在某些实例中，1020的操作的方面可由如参考图6所描述的驱动组件执行。

在1025处，可在紧继持续时间之后的第二持续时间内使第一存取线浮动。可根据本文中所描述的方法执行1025的操作。在某些实例中，1025的操作的方面可由如参考图6所描述的浮动组件执行。

在一些状况下，所述方法可包含将与存储器单元阵列的至少第一存储器单元耦合的板驱动到第一电压。在一些实例中，使第一存取线浮动及将板驱动到第二电压可同时地发生。在其它实例中，所述方法可包含至少部分地基于与第二存储器单元相关联的存取操作在持续时间内使与存储器单元阵列的第一存储器单元耦合的第一存取线浮动。

在一些状况下，所述方法可包含至少部分地基于与第二存储器单元相关联的存取操作在持续时间期间将板从第一电压驱动到第二电压。在一些实例中，所述方法可包含至少部分地基于第一电压与第二电压之间的差在持续时间之后将第一存取线驱动到所要电压。另外或替代地，所述方法可包含将板从第二电压驱动到第一电压。在其它状况下，所述方法可包含识别与存储器单元阵列的第二存储器单元相关联的存取操作。

在一些状况下，所述方法可包含在持续时间期间将与第二存储器单元耦合的第二存取线驱动到第三电压。在一些实例中，所述方法可包含在将板从第一电压驱动到第二电压时在持续时间期间将与第三存储器单元耦合的第三存取线驱动到第四电压。在一些状况中，所述方法可包含在紧继持续时间之后的第二持续时间内使第一存取线浮动。另外或替代地，板可与存储器单元阵列的多个存储器单元耦合。多个存储器单元可包含第一存储器单元及第二存储器单元。

在一些状况下，板可与存储器单元阵列的第一组的多行或多列存储器单元及与存储器单元阵列的第二组的多行或多列存储器单元耦合。在其它状况下，所述方法可包含在将板从第二电压驱动到第一电压时在将板驱动到第二电压之后使第一存取线浮动。

描述一种设备。在一些实例中，所述设备可包含：板，其与多个存储器单元耦合，多个存储器单元包含第一存储器单元及第二存储器单元；板驱动器，其与板耦合；第一存取线，其与第一存储器单元耦合；存取线驱动器，其与第一存取线耦合；及控制器。在一些实例中，所述设备可包含用于进行以下操作的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：识别与第二存储器单元相关联的存取操作；至少部分地基于与第二存储器单元相关联的存取操作起始将板从第一电压驱动到第二电压；及至少部分地基于与第二存储器单元相关联的存取操作起始使第一存取线浮动。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于至少部分地基于第一电压与第二电压之间的差在板处于第二电压之后起始将第一存取线驱动到所要电压的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于在板处于第二电压之后继续使第一存取线浮动的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于同时地起始使第一存取线浮动及将板驱动到第二电压的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于在起始将板驱动到第二电压之前起始使第一存取线浮动的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于至少部分地基于与第二存储器单元相关联的存取操作起始选择与第二存储器单元耦合的第二存取线的操作、特征、构件或指令。

本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于至少部分地基于与第二存储器单元相关联的存取操作起始将与多个存储器单元中的第三存储器单元相关联的第三存取线驱动到第三电压的操作、特征、构件或指令。

描述一种设备。在一些实例中，所述设备可包含：存储器单元阵列，其包含第一存储器单元及第二存储器单元；第一存取线，其与第一存储器单元耦合；存取线驱动器，其与第一存取线耦合，存取线驱动器经配置以至少部分地基于与第二存储器单元相关联的存取操作在持续时间期间使第一存取线浮动；及板线驱动器，其与板耦合，板线驱动器经配置以至少部分地基于与第二存储器单元相关联的存取操作在持续时间之前将板驱动到第一电压并在持续时间期间将板驱动到第二电压。

在一些实例中，第一存取线包括未选定存取线。

在一些实例中，存取线驱动器经进一步配置以至少部分地基于第一电压与第二电压之间的差在持续时间之后将第一存取线驱动到所要电压。

在一些实例中，所述设备可包含第二存取线，其与第二存储器单元耦合，第二存取线包括选定存取线。

在一些实例中，存取线驱动器与第二存取线耦合，且经进一步配置以将第二存取线驱动到第三电压，第三电压与第二存储器单元的第一逻辑值相关联。

在一些实例中，所述设备可包含第三存取线，其与第三存储器单元耦合，第三存取线包括未选定存取线，其中存取线驱动器与第二存取线及第三存取线耦合。

在一些实例中，存取线驱动器可经配置以：将第二存取线驱动到第四电压，第四电压与第二存储器单元的第一逻辑值相关联；及将第三存取线驱动到第五电压，第五电压与第三存储器单元的第二逻辑值相关联。

在一些实例中，存取线驱动器经进一步配置以在持续时间之后继续使第一存取线浮动。

在一些实例中，存储器单元阵列包括多个铁电存储器单元。

应注意，上文所描述的方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤，且其它实施方案是可能的。此外，可组合来自所述方法中的两者或多于两者的实例。

可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及码片。一些图式可将信号绘示为单一信号；然而，所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度。

术语“电子通信”及“耦合”是指支持组件之间的电子流的所述组件之间的关系。这可包含组件之间的直接连接，或可包含中间组件。彼此进行电子通信或耦合的组件可能会主动地交换电子或信号(例如在经供能电路中)，或可能不会主动地交换电子或信号(例如在经去能电路中)，但可经配置及可操作以在电路被供能后就交换电子或信号。作为实例，经由开关(例如晶体管)物理上连接的两个组件进行电子通信，或可耦合而不管开关的状态(即，断开或闭合)。

如本文中所使用，术语“基本上”意指经修改特性(例如由术语基本上修饰的动词或形容词)无需为绝对的，而是足够接近以便实现所述特性的优点。

术语“隔离”是指电子目前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在开路，那么组件彼此隔离。举例来说，当开关断开时，由开关物理上连接的两个组件可彼此隔离。

本文中所论述的装置，包含存储器阵列100，可形成于例如硅、锗、硅-锗合金、砷化镓、氮化镓等等的半导体衬底上。在一些状况下，衬底为半导体晶片。在其它状况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料外延层。可经由使用包含但不限于磷、硼或砷的各种化学物种进行掺杂来控制衬底或衬底的子区的电导率。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。

本文中所论述的一或多个晶体管可表示场效应晶体管(FET)并包括三端子装置，包含源极、漏极及栅极。端子可经由导电材料(例如金属)连接到其它电子元件。源极及漏极可导电，并可包括重掺杂(例如退化)半导体区。源极及漏极可由轻掺杂半导体区或沟道分开。如果沟道为n型(即，多数载流子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，多数载流子为空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制沟道电导率。举例来说，将正电压或负电压分别施加到n型FET或p型FET可能会引起沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。

本文中所阐明的描述结合随附图式描述实例配置，且并不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“用作实例、例子或说明”，而非意指“优选”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构及装置以便避免混淆所描述实例的概念。

在附图中，相似组件或特征可具有相同参考标签。另外，可通过在参考标签之后加上破折号及区分相似组件的第二标签来区分相同类型的各种组件。如果在本说明书中仅仅使用第一参考标签，那么描述适用于具有相同第一参考标签的相似组件中的任一者，而不管第二参考标签。

可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及码片。

因此，结合本文中的揭示内容所描述的各种说明性块及模块可运用经设计以执行本文中所描述的功能的以下各者予以实施或执行：通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合予以实施。如果以由处理器执行的软件予以实施，那么所述功能可作为一或多个指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行传输。其它实例及实施方案在本发明及随附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬连线或这些者中的任一者的组合来实施上文所描述的功能。实施功能的特征还可物理上位于各种位置处，包含经分布使得在不同物理部位处实施功能的部分。此外，如本文中(包含在权利要求书中)所使用，如在项目列表(例如，后面接以例如“中的至少一者”或“中的一或多者”的短语的项目列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”不应被认作对条件的闭集的参考。举例来说，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不脱离本发明的范围。换句话说，如本文中所使用，短语“基于”应在方式上被认作与短语“至少部分地基于”相同。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进将计算机程序从一个地方传送到另一地方的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。作为实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、紧密光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码构件并可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，可将任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波的无线科技皆包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘通过激光以光学方式再现数据。以上各者的组合也包含于计算机可读媒体的范围内。

提供本文中的描述以使所属领域的技术人员能够制作或使用本发明。在不脱离本发明的范围的情况下，对本发明的各种修改对于所属领域的技术人员来说将易于显而易见，且本文中所定义的一般原理可应用于其它变化。因此，本发明并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。

Claims (25)

1.一种用于存储器单元阵列的存取线管理的方法，其包括：

将与存储器单元阵列的至少第一存储器单元和第二存储器单元耦合的板驱动到第一电压；

识别与所述存储器单元阵列的所述第二存储器单元相关联的存取操作；

至少部分地基于与所述第二存储器单元相关联的所述存取操作在持续时间内使与所述存储器单元阵列的所述第一存储器单元耦合的第一存取线浮动；

至少部分地基于与所述第二存储器单元相关联的所述存取操作在所述持续时间期间将所述板从所述第一电压驱动到第二电压；及

至少部分地基于所述第一电压与所述第二电压之间的差在所述持续时间之后将所述第一存取线驱动到所要电压，使得所述板的电压与所述第一存取线的电压之间的电压差可保持基本上恒定。

2.根据权利要求1所述的方法，其进一步包括：

将所述板从所述第二电压驱动到所述第一电压；及

在将所述第一存取线驱动到所述所要电压之后使所述第一存取线浮动且同时将所述板从所述第二电压驱动到所述第一电压。

3.根据权利要求1所述的方法，其进一步包括：

在所述持续时间期间将与所述第二存储器单元耦合的第二存取线驱动到第三电压。

4.根据权利要求1所述的方法，其中所述板与所述存储器单元阵列的多个存储器单元耦合，所述多个存储器单元包括所述第一存储器单元及所述第二存储器单元。

5.根据权利要求1所述的方法，其中所述板与所述存储器单元阵列的第一组的多行或多列存储器单元及与所述存储器单元阵列的第二组的多行或多列存储器单元耦合。

6.根据权利要求1所述的方法，其中使所述第一存取线浮动及将所述板驱动到所述第二电压同时发生。

7.一种用于存储器单元阵列的存取线管理的方法，其包括：

将与存储器单元阵列的至少第一存储器单元、第二存储器单元和第三存储器单元耦合的板驱动到第一电压；

识别与所述存储器单元阵列的所述第二存储器单元相关联的存取操作；

至少部分地基于与所述第二存储器单元相关联的所述存取操作在持续时间内使与所述存储器单元阵列的所述第一存储器单元耦合的第一存取线浮动；

至少部分地基于与所述第二存储器单元相关联的所述存取操作在所述持续时间期间将所述板从所述第一电压驱动到第二电压；

在所述持续时间期间将与所述第二存储器单元耦合的第二存取线驱动到第三电压；及

在将所述板从所述第一电压驱动到所述第二电压时在所述持续时间期间将与所述第三存储器单元耦合的第三存取线驱动到第四电压。

8.一种用于存储器单元阵列的存取线管理的方法，其包括：

将与存储器单元阵列的至少第一存储器单元和第二存储器单元耦合的板驱动到第一电压；

识别与所述存储器单元阵列的第二存储器单元相关联的存取操作；

至少部分地基于与所述第二存储器单元相关联的所述存取操作在持续时间内使与所述存储器单元阵列的所述第一存储器单元耦合的第一存取线浮动；

至少部分地基于与所述第二存储器单元相关联的所述存取操作在所述持续时间期间将所述板从所述第一电压驱动到第二电压；及

在紧继所述持续时间之后的第二持续时间内使所述第一存取线浮动。

9.根据权利要求8所述的方法，其中所述板与所述存储器单元阵列的多个存储器单元耦合，所述多个存储器单元包括所述第一存储器单元及所述第二存储器单元。

10.根据权利要求8所述的方法，其中所述板与所述存储器单元阵列的第一组的多行或多列存储器单元及与所述存储器单元阵列的第二组的多行或多列存储器单元耦合。

11.根据权利要求8所述的方法，其中使所述第一存取线浮动及将所述板驱动到所述第二电压同时发生。

12.一种存储器设备，其包括：

存储器单元阵列，其包含第一存储器单元及第二存储器单元；

第一存取线，其与所述第一存储器单元耦合；

存取线驱动器，其与所述第一存取线耦合，所述存取线驱动器经配置以至少部分地基于与所述第二存储器单元相关联的存取操作在持续时间期间使所述第一存取线浮动；

板，其与所述第一存储器单元及所述第二存储器单元耦合；

板线驱动器，其与所述板耦合，所述板线驱动器经配置以至少部分地基于与所述第二存储器单元相关联的所述存取操作在所述持续时间之前将所述板驱动到第一电压并在所述持续时间期间将所述板驱动到第二电压；及

所述存取线驱动器经进一步配置以至少部分地基于所述第一电压与所述第二电压之间的差在所述持续时间之后将所述第一存取线驱动到所要电压，使得所述板的电压与所述第一存取线的电压之间的电压差可保持基本上恒定。

13.根据权利要求12所述的存储器设备，其中所述第一存取线包括未选定存取线。

14.根据权利要求12所述的存储器设备，其中：

第二存取线，其与所述第二存储器单元耦合，所述第二存取线包括选定存取线。

15.根据权利要求14所述的存储器设备，其中所述存取线驱动器与所述第二存取线耦合，且经进一步配置以将所述第二存取线驱动到第三电压，所述第三电压与所述第二存储器单元的第一逻辑值相关联。

16.根据权利要求12所述的存储器设备，其中所述存取线驱动器经进一步配置以在所述持续时间之后继续使所述第一存取线浮动。

17.根据权利要求12所述的存储器设备，其中所述存储器单元阵列包括多个铁电存储器单元。

18.一种存储器设备，其包括：

存储器单元阵列，其包含第一存储器单元、第二存储器单元及第三存储器单元；

第一存取线，其与所述第一存储器单元耦合；

存取线驱动器，其与所述第一存取线耦合，所述存取线驱动器经配置以至少部分地基于与所述第二存储器单元相关联的存取操作在持续时间期间使所述第一存取线浮动；

板，其与所述第一存储器单元、所述第二存储器单元及所述第三存储器单元耦合；

板线驱动器，其与所述板耦合，所述板线驱动器经配置以至少部分地基于与所述第二存储器单元相关联的所述存取操作在所述持续时间之前将所述板驱动到第一电压并在所述持续时间期间将所述板驱动到第二电压；

第二存取线，其与所述第二存储器单元耦合，所述第二存取线包括选定存取线；及

第三存取线，其与所述第三存储器单元耦合，所述第三存取线包括未选定存取线，其中所述存取线驱动器与所述第二存取线及所述第三存取线耦合。

19.根据权利要求18所述的存储器设备，其中所述存取线驱动器经进一步配置以：

将所述第二存取线驱动到第四电压，所述第四电压与所述第二存储器单元的第一逻辑值相关联；及

将所述第三存取线驱动到第五电压，所述第五电压与所述第三存储器单元的第二逻辑值相关联。

20.一种存储器设备，其包括：

板，其与多个存储器单元耦合，所述多个存储器单元包含第一存储器单元及第二存储器单元；

板驱动器，其与所述板耦合；

第一存取线，其与所述第一存储器单元耦合；

存取线驱动器，其与所述第一存取线耦合；

控制器，其经配置以：

识别与所述第二存储器单元相关联的存取操作；

至少部分地基于与所述第二存储器单元相关联的所述存取操作起始将所述板从第一电压驱动到第二电压；

至少部分地基于与所述第二存储器单元相关联的所述存取操作起始使所述第一存取线浮动；及

至少部分地基于所述第一电压与所述第二电压之间的差在所述板处于所述第二电压之后起始将所述第一存取线驱动到所要电压，使得所述板的电压与所述第一存取线的电压之间的电压差可保持基本上恒定。

21.根据权利要求20所述的存储器设备，其中所述控制器经进一步配置以在所述板处于所述第二电压之后且在将所述第一存取线驱动到所述所要电压之前继续使所述第一存取线浮动。

22.根据权利要求20所述的存储器设备，其中所述控制器经进一步配置以同时地起始使所述第一存取线浮动及将所述板驱动到所述第二电压。

23.根据权利要求20所述的存储器设备，其中所述控制器经进一步配置以在起始将所述板驱动到所述第二电压之前起始使所述第一存取线浮动。

24.根据权利要求20所述的存储器设备，其中所述控制器经进一步配置以至少部分地基于与所述第二存储器单元相关联的所述存取操作起始选择与所述第二存储器单元耦合的第二存取线。

25.一种存储器设备，其包括：

板，其与多个存储器单元耦合，所述多个存储器单元包含第一存储器单元、第二存储器单元及第三存储器单元；

板驱动器，其与所述板耦合；

第一存取线，其与所述第一存储器单元耦合；

存取线驱动器，其与所述第一存取线耦合；

控制器，其经配置以：

识别与所述第二存储器单元相关联的存取操作；

至少部分地基于与所述第二存储器单元相关联的所述存取操作起始将所述板从第一电压驱动到第二电压；

至少部分地基于与所述第二存储器单元相关联的所述存取操作起始使所述第一存取线浮动；

至少部分地基于与所述第二存储器单元相关联的所述存取操作起始选择与所述第二存储器单元耦合的第二存取线；及

至少部分地基于与所述第二存储器单元相关联的所述存取操作起始将与所述多个存储器单元中的所述第三存储器单元相关联的第三存取线驱动到第三电压。

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