CN113016077B - 具有具异质结构有源区的铁电晶体管的集成组合件 - Google Patents

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Abstract

一些实施例包含一种铁电晶体管，其具有有源区，所述有源区包含第一源极/漏极区、第二源极/漏极区及介于所述第一源极/漏极区与所述第二源极/漏极区之间的本体区。所述本体区具有与所述第一源极/漏极区及所述第二源极/漏极区中的至少一者不同的半导体组合物以实现所述本体区内的载子补充。绝缘材料是沿着所述本体区。铁电材料是沿着所述绝缘材料。导电栅极材料是沿着所述铁电材料。

Description

具有具异质结构有源区的铁电晶体管的集成组合件
技术领域
具有具异质结构有源区的铁电晶体管的集成组合件。
背景技术
存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其还可被称为位线、数据线、感测线或数据/感测线)及存取线(其还可被称为字线)写入到存储器单元或从存储器单元读取。数字线可使沿着阵列的列的存储器单元导电互连，且存取线可使沿着阵列的行的存储器单元导电互连。
存储器单元可为易失性的或非易失性的。非易失性存储器单元可长时间(包含在计算机关闭时)存储数据。易失性存储器消散且因此需要被刷新/重写，在许多例子中，每秒多次刷新/重写。无论如何，存储器单元经配置以依至少两个不同可选择状态保持或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储信息的两个以上级或状态。
铁电场效晶体管(FeFET)可用作存储器单元。明确来说，FeFET可具有对应于FeFET内的铁电材料的两个不同极化模式的两个可选择存储器状态。可例如通过不同阈值电压(Vt)或通过针对所选择定操作电压的不同沟道导电性来特性化不同极化模式。FeFET的铁电极化模式可在无电源的情况下保持(至少达可测量持续时间)。
一种类型的铁电晶体管是金属铁电金属绝缘体半导体(MFMIS)晶体管。此具有在金属(M)与半导体衬底(S)之间的栅极电介质(绝缘体(I))。此还具有在金属上方的铁电(F)材料，且具有在铁电材料上方的栅极(通常包括金属(M))。在操作中，跨铁电材料的电场用于将铁电材料从一个极化模式切换到另一极化模式。铁电晶体管包括一对源极/漏极区及源极/漏极区之间的沟道区。跨沟道区的导电性受铁电材料的极化模式影响。另一类型的铁电晶体管是金属铁电绝缘体半导体(MFIS)；其中铁电材料直接接触绝缘体(即，其中在铁电材料与绝缘体之间不存在中介金属)。
沟道区可被视为包含在铁电晶体管的本体区内。在编程操作期间，载子(空穴及电子)迁移进入及离开本体区。
期望发展出可快速编程且仍可扩展到日益提高的集成度的铁电晶体管。据证实，运用常规铁电晶体管配置难以实现所要的快速编程。
将期望发展出解决上述问题的新颖铁电晶体管，且发展出利用此类晶体管的新颖存储器阵列架构。
附图说明
图1是实例组合件的区的图解横截面视图。
图2以图形说明实例实施例中的一种材料的价带的能量与相邻材料的导电带的能量之间的小间隙。
图3及4是实例存储器阵列的区的示意图。
图5A是实例组合件的区的图解横截面视图，且图5B是图5A的组合件的一部分的组合物对比深度的图形视图。
图6A是实例组合件的区的图解横截面视图，且图6B是图6A的组合件的一部分的组合物对比深度的图形视图。
图7到9是实例组合件的区的图解横截面视图。
图10是实例封装的区的图解横截面视图。
具体实施方式
一些实施例包含以下认知：常规铁电晶体管的一个问题是此类晶体管的本体区可为“浮动的”，且因此可与载子(空穴或电子)的源隔离。此在编程操作期间可成为问题，此是因为编程操作的速度的限制因素可为载子在晶体管的本体区内刷新的速率。铁电晶体管可为p沟道装置(即，可具有p型源极/漏极区，且具有经操作以在p型源极/漏极区之间传导空穴的沟道)，或可为n沟道装置(即，可具有n型源极/漏极区，且具有经操作以在n型源极/漏极区之间传导电子的沟道)。源极/漏极区可在编程操作期间将一个类型的载子提供到铁电晶体管的本体区(用于p沟道装置的空穴、用于n沟道装置的电子)，但另一类型的载子将来自邻近本体区的块状材料。在常规结构中，浮动本体区与块状材料过于隔离而无法快速补充此另一类型的载子，且性能受损。一些实施例包含异质结构有源区，此实现载子补充期间的带间穿隧以藉此改进性能(例如，增加编程速度)。参考图1到10描述实例实施例。
作为初步事项，应注意，一些图展示各种不同掺杂剂程度；且利用指示p+、p、p-、n-、n及n+的一些或全部来区分程度。被识别为p+、p及p-的区之间的掺杂剂浓度的差异通常如下。p+区具有至少约1020个原子/cm3的掺杂剂浓度，p区具有从约1014个原子/cm3到约1018个原子/cm3的掺杂剂浓度，且p-区具有小于或等于约1016个原子/cm3的掺杂剂浓度。被识别为n-、n及n+的区将具有分别类似于上文相对于p-、p及p+区描述的掺杂剂浓度的掺杂剂浓度，当然，除了n区中将具有与p区类型相反的导电性增强掺杂剂之外。应注意，术语“p”及“n”可在本文中用于指代掺杂剂类型及相对掺杂剂浓度两者。术语“p”及“n”应被理解为仅指代掺杂剂类型且不指代相对掺杂剂浓度，除了在明确陈述所述术语指代相对掺杂剂浓度时之外。因此，为了解释本公开及下文权利要求书，应理解，术语“p型掺杂”及“n型掺杂”指代区的掺杂剂类型且不指代相对掺杂剂程度。因此，p型掺杂区可被掺杂到上文论述的p+、p及p-掺杂剂程度中的任一者，且类似地，n型掺杂区可被掺杂到上文论述的n+、n及n-掺杂剂程度中的任一者。
参考图1，集成组合件10包含由基底12支撑的铁电晶体管14。
基底12可包括半导体材料；且例如可包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，包含(但不限于)块状半导电材料(例如半导电晶片)(单独或呈包括其它材料的组合件)及半导电材料层(单独或呈包括其它材料的组合件)。术语“衬底”指代任何支撑结构，包含(但不限于)上述半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。
间隙经提供于基底12与铁电晶体管14之间以指示在一些实施例中，可存在提供于基底与铁电晶体管14之间的其它材料、电路组件等。
铁电晶体管14包括有源区16。有源区包含第一(或下)源极/漏极区18、第二(或上)源极/漏极区20及介于源极/漏极区18与20之间的本体区(或沟道区)22。在所说明的实施例中，有源区16相对于基底12垂直地延伸(即，源极/漏极区18及20彼此垂直相对)。在其它实施例中，有源区可具有相对于基底12的不同配置(例如，源极/漏极区可彼此水平相对)。
有源区16包括半导体材料且为异质结构配置；其中术语“异质结构配置”意味着源极/漏极区18及20中的至少一者在半导体组合物上相对于本体区22不同。在一些实施例中，源极/漏极区18及20两者在半导体组合物上相对于本体区22不同。在所展示的实施例中，第一源极/漏极区18包括半导体组合物“1”，本体区22包括半导体组合物“2”，且第二源极/漏极区20包括半导体组合物“3”。
半导体组合物1、2及3可为任何适合的组合物；且在一些实施例中，可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者，基本上是由其组成，或是由其所组成；其中术语III/V族半导体材料指代包括选自元素周期表的III族及V族(其中III族及V族是旧命名法，且现被称为13族及15族)的元素。源极/漏极半导体组合物1及3在一些实施例中可彼此相同，且在其它实施例中可彼此不同。
铁电晶体管14包含沿着本体区22延伸的绝缘材料24，包含邻近绝缘材料的铁电材料26，且包含邻近铁电材料的导电栅极材料28。
绝缘材料24可包括任何适合的组合物，且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。
铁电材料26可包括任何适合的组合物；且(例如)可包括选自由以下各者组成的群组的一或多个材料、基本上由其组成，或由其组成：过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽及钛酸钡锶；且其中具有包括硅、铝、镧、钇、铒、钙、镁、锶及稀土元素中的一或多者的掺杂剂。铁电材料可以任何适合的配置提供；举例来说，例如单一均质材料或两种或更多种离散的分离材料的积层。
导电材料28可包括任何适合的导电组合物；举例来说，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导体材料28可为含金属材料；举例来说，例如包括氮化钛、氮化钨、钨、钛等中的一或多者的材料。导电材料28可包括任何适合的功函数。
在所展示的实施例中，垂直延伸的有源区16沿着图1的横截面具有一对相对侧壁17。侧壁17沿着本体区22、上源极/漏极区20、及下源极/漏极区18的上部分延伸。在所展示的实施例中，下源极/漏极区18是沿着导线30，导线30沿着图1的横截面平面延伸，其中仅展示此导线的一部分。导线可为数字线的部分，如下文更详细论述。
绝缘材料24沿着相对侧壁17，且铁电材料26及导电栅极材料28还可被视为沿着此类侧壁。材料24、26及28可相对于所说明的有源区16具有任何适合垂直尺寸。绝缘材料24可沿着整个侧壁17延伸，或可仅沿着此类侧壁的部分延伸。铁电材料26可或可不垂直延伸超出导电栅极材料28；且在所展示的实施例中，其具有与导电栅极材料28大约相同的垂直尺寸。导电栅极材料可与其中本体区22接合到源极/漏极区18及20的界面重叠，如所展示。
铁电晶体管14可用作存储器阵列34的存储器单元32。在此类应用中，导电栅极材料28可与字线WL-1耦合，上源极/漏极区20可与第一比较数字线DL-1T耦合，且下源极/漏极区18可与第二比较数字线DL-1C耦合。比较数字线DL-1T及DL-1C延伸到感测放大器SA。比较数字线DL-1T及DL-1C可被视为对应于一组成对的数字线(DL-1T/DL-1C)。所述组包括真实数字线(DL-1T)及互补数字线(DL-1C)。术语“真实”及“互补”是任意的。在与此组相关联的存储器单元(例如，32)的读取/写入操作期间，一起利用所述组的真实数字线及互补数字线的电值。在一些实施例中，真实比较数字线(DL-1T)可被称为第一比较数字线，且互补比较数字线(DL-1C)可被称为第二比较数字线。
源极/漏极区18及20被展示为以n型掺杂剂重掺杂(明确来说，被标记为“n+”区)。因此，铁电晶体管14/存储器单元32是n沟道装置。本体区22可或可未经掺杂；且如果经掺杂，那么其可被掺杂到任何适合掺杂剂类型/程度。例如，相对于其中铁电晶体管14/存储器单元32是n沟道装置的所说明实施例，本体区22可被掺杂到本质程度，“p-”程度、“p”程度、“p+”程度、“n-”程度等。
可通过操作字线WL-1及数字线组DL-1T/DL-1C以在本体区22内(及明确来说，邻近字线WL-1)形成电子而将n沟道存储器单元32编程为第一存储器状态(所谓的“1”状态)。电子可由n型掺杂源极/漏极区18及20提供。存储器状态“1”可被视为对应于其中本体区22内的空穴空乏的状态。可通过操作字线WL-1及数字线组DL-1T/DL-1C以补充本体区22内(及明确来说，邻近字线WL-1)的空穴而将存储器单元32编程为第二存储器状态(所谓的“0”状态)。
常规铁电晶体管遇到的困难是归因于缺乏用于跨源极/漏极区18及20携载空穴的有效率转移机制，可难以补充本体区22内的空穴。有源区16的异质结构配置可实现本体区22与相邻源极/漏极区之间的带间穿隧以实现本体区内的空穴补充。例如，图2以图形说明本体区22内的半导体组合物的价带(Ev)及源极/漏极区18及20中的一者或两者内的半导体组合物的导电带(EC)的能阶。在未施加外部偏压电压偏压时，导电带Ec与价带Ev之间的能隙36足够小(或沟道区中的Ev高于S/D中的Ec)，使得当施加电压偏压时，其可实现载子(例如，空穴)从源极/漏极区中的至少一者穿隧到本体区，其中用箭头38图解地说明此穿隧。在一些实施例中，本体区22内的半导体材料可包括Ge或GeSi，(其中化学式指示主要成分而非特定理想配比)；且相邻源极/漏极区内的半导体材料可包括Si。
尽管将存储器单元32展示且描述为n沟道装置，但在其它实施例中，其可为p沟道装置。在此类其它实施例中，上文论述的相同考虑将适用，除了将通过带间穿隧补充电子之外。在一些实施例中，源极/漏极区18及20可被视为被重掺杂到第一导电类型，且有源区16的异质结构配置可被视为实现通过本体区与相邻源极/漏极区之间的带间穿隧来替换本体区内的第二导电类型的载子；其中第一导电类型及第二导电类型中的一者是p型且另一者是n型。
有源区16可具有任何适合异质结构配置。在一些实例实施例中，n沟道铁电晶体管14可具有包括具有硅或不具有硅的锗的本体区22，且可具有包含具有锗或不具有锗的硅的源极/漏极区18及20。本体区22内的锗浓度可高于第一源极/漏极区18及第二源极/漏极区20中的任一者内的任何锗浓度。在一些实例实施例中，本体区22内的锗浓度可在从约10原子％到约100原子％的范围内；且源极/漏极区18及20内的锗浓度可在从约0原子％到约50原子％的范围内。
在一些实施例中，铁电晶体管14可被视为代表跨存储器阵列34且对应于存储器单元32的许多基本上相同的铁电晶体管；第一比较数字线DL-1T及第二比较数字线DL-1C一起成为一组成对的DL-1T/DL-1C，其可代表跨存储器阵列的第一及第二比较数字线的许多基本上相同成对组；且字线WL-1可代表跨存储器阵列的许多基本上相同字线。术语“基本上相同”意味着在制造及测量的合理容限内相同。参考图3及4描述实例存储器阵列。
参考图3，实例存储器阵列34包含各自包括铁电晶体管14的多个存储器单元32。字线WL-1及WL-2与第一驱动器40(即，字线驱动器、驱动器电路系统、行驱动器电路系统等)耦合，且沿着存储器阵列的行延伸。数字线对DL-1T/DL-1C及DL-2T/DL-2C沿着存储器阵列的列延伸。真实(即，第一)比较数字线DL-1T及DL-2T与第一数字线驱动器42(即，第一数字线驱动器电路系统、第一列驱动器电路系统等)耦合，且互补(即，第二)比较数字线DL-1C及DL-2C与第二数字线驱动器44(即，第二数字线驱动器电路系统、第二列驱动器电路系统等)耦合。存储器单元32中的每一者通过字线中的一者与第一及第二比较数字线组中的一者的组合唯一地寻址。
成对的数字线组(例如，DL-1T/DL-1C)中的每一者的真实及互补比较数字线(例如，DL-1T及DL-1C)与装置46电耦合。此装置46可为用于在读取(READ)操作期间比较真实数字线(例如，DL-1T)的电性质与比较数字线(例如，DL-1C)的电性质的感测放大器。替代地或额外地，装置46可用于在编程(即，写入(WRITE))操作期间将所要电性质赋予真实及互补比较数字线(例如，DL-1T及DL-1C)。尽管将两个成对的数字线组展示为延伸到相同装置46，但在其它实施例中，数字线组中的一者可延伸到不同于另一者的装置。
参考图4，实例存储器阵列34包含多个存储器单元32、字线WL-1及WL-2以及数字线对DL-1T/DL-1C及DL-2T/DL-2C。图4的存储器阵列与图3的存储器阵列的不同之处在于互补(即，第二)比较数字线DL-1C及DL-2C与共同参考48耦合。共同参考48可为保持在任何适合共同参考电压的任何适合结构。例如，参考结构可为线、板等；且共同参考电压可为接地、VCC/2等。
图1展示仅使有源区16的一部分由导电栅极材料28垂直重叠的铁电晶体管14。在一些实施例中，由导电栅极材料28重叠的有源区16的部分可被称为有源区16的门控部分，且有源区16的其它部分被称为非门控部分。图5A展示具有门控部分的实例铁电晶体管14的区。铁电晶体管的经说明区包括本体区22以及源极/漏极区18及20；其中本体区包括半导体组合物2，且源极/漏极区18及20包括半导体组合物1及3。门控部分与半导体组合物2与半导体组合物3之间的界面50重叠，且还与半导体组合物1与半导体组合物2之间的界面52重叠。
在一些实施例中，界面50及52可包括从本体区22的半导体组合物(即，组合物2)到源极/漏极区18及20的半导体组合物(即，组合物1及3)的突然转变。图5B以图形说明此类突然转变。明确来说，图5B展示沿着界面50从组合物1到组合物2的突然转变，且展示沿着界面52从组合物2到组合物3的另一突然转变。术语“突然转变”可被理解为意味着跨非常短的距离发生的转变；其可包含(但不限于)其中不存在相邻组合物跨界面的混合的转变。图5B展示距离51及53，相对于在界面50及52处发生的所说明突然转变，距离51及53可对应于其中组合物跨此类界面混合的区。在一些实施例中，针对本文中描述的突然转变，距离51及53可小于或等于约小于或等于约/>小于或等于约/>等。
在图5B的所说明实施例中，对应于界面50及52的两个突然转变在有源区16的门控部分内。
在一些实施例中，界面50及52中的至少一者可为渐变转变。例如，图6A及6B展示沿着界面50的渐变转变及沿着界面52的突然转变。在所展示的实施例中，突然转变在有源区16的门控部分内；且渐变转变的部分在门控部分内而另一部分不在门控部分内。图6B展示在距离55内发生的渐变转变50，其中此距离的部分在门控部分内且另一部分在门控部分外部。距离55可对应于源极/漏极区18的组合物1跨其与本体区22的组合物2混合的距离。
术语“渐变转变”意味着相较于突然转变的相对较短距离，在相对较长距离内发生的转变。在一些实施例中，渐变转变可在至少约至少约/>至少约/> 等的距离内发生。
渐变转变的优点可为此可在存储器单元处于静止(RESTING)状态时(即，在存储器单元未被编程时)减轻来自存储器单元的泄漏；及/或在一些读取/写入(READ/WRITE)布置中可以其它方式有用。
铁电材料26可用于MFMIS配置、MFIS配置，或任何其它适合的配置中。图7到9说明少数实例配置。
图7展示其中铁电材料26在堆叠60(其包括在一对含金属材料62与64之间的铁电材料)(所谓的MFM叠层)内的配置。利用虚线图解地说明堆叠60内的各种材料之间的近似边界。含金属材料62及64可包括任何适合的金属或含金属组合物；包含(例如)钨、钛、氮化钛等中的一或多者。在一些实施例中，含金属材料62可被称为铁电材料26与绝缘材料24之间的中介导电材料。
图8展示类似于图7的配置的配置，惟堆叠60仅包括含金属材料64及铁电材料26除外。图8的配置可被视为MFIS配置的实例。
图9展示其中铁电材料26是绝缘材料24与导电栅极材料28之间的唯一材料的配置。导电栅极材料28可包括邻近铁电材料26的金属，且因此图9可被视为MFIS配置的另一实例。应注意，图8及9基本上为彼此相同的配置，其中唯一差异是MFIS配置的金属是否被定义为栅极材料28的部分，或代替性地被定义为单独堆叠60的部分。类似地，图7的MFMIS配置可包含作为MFMIS结构的第一金属的栅极28的材料，而非将此材料视为堆叠60的部分。
在一些实施例中，上文关于图1描述的类型的存储器单元32可被并入到多层面(multi-deck)封装的存储器阵列中。例如，图10展示多层面封装70，其包含第一层面72及从第一层面垂直偏移(且在所展示的实施例中，在第一层面上方)的第二层面74。展示间隙在第一层面与第二层面之间以指示可存在提供于层面之间的其它组件。
第一层面72可为包括存储器单元32的存储器层面；且可例如包括类似于上文关于图3及4描述的存储器阵列中的一者的存储器阵列34。
第二层面74还可为存储器层面，且可包括与在第一存储器层面中利用的存储器单元基本上相同的存储器单元(例如，还可包括存储器单元32)。替代地，第二层面74可为包括具有相对于在第一存储器层面72中利用的存储器单元不同的配置的存储器单元的存储器层面。
展示囊封剂80在封装70的存储器层面72及74周围延伸。此囊封剂可包括任何适合组合物。
本文中描述的铁电晶体管可并入到如在本文中呈现的实例实施例中描述的存储器单元中，或可用于任何其它适合应用(包含例如传感器、逻辑、处理器等)中。
本文中描述的铁电晶体管可具有任何适合配置，包含例如finFET装置、环绕栅极装置、平面装置等。
上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛系统的任何者，举例来说，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、灯光、车辆、时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另有指定，否则本文中描述的各种材料、物质、组合物等可用目前已知或尚待开发的任何适合方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义的。在一些例子中利用术语“介电”且在其它例子中利用术语“绝缘”(或“电绝缘”)可提供本公开内的语言变动以简化下文权利要求书内的前置基础，且并不用于指示任何重要化学或电差异。
图式中的各个实施例的特定定向仅用于说明性目的，且在一些应用中，实施例可相对于所展示的定向旋转。本文中提供的描述及下文权利要求书涉及具有各种特征之间的所述关系的任何结构，而与结构是否成图式的特定定向或相对于此定向旋转无关。
除非另有指示，否则随附说明的横截面视图仅展示在横截面平面内的特征且未展示在横截面平面后方的材料以简化图式。
当上文将一结构称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在所述另一结构上或还可存在中介结构。相比之下，当将结构称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。
结构(例如，层、材料等)可被称为“垂直延伸”以指示结构从底层基底(例如，衬底)大体向上延伸。垂直延伸的结构可或可不相对于基底的上表面基本上正交地延伸。
一些实施例包含一种铁电晶体管，其具有有源区，所述有源区包含第一源极/漏极区、第二源极/漏极区及介于所述第一源极/漏极区与所述第二源极/漏极区之间的本体区。所述本体区具有与所述第一源极/漏极区及所述第二源极/漏极区中的至少一者不同的半导体组合物以实现通过所述本体区与所述源极/漏极区中的所述至少一者之间的带间穿隧补充所述本体区内的载子。绝缘材料沿着所述本体区。铁电材料沿着所述绝缘材料。导电栅极材料沿着所述铁电材料。
一些实施例包含一种集成组合件，其具有铁电晶体管。所述铁电晶体管包含垂直延伸的有源区，其具有第一源极/漏极区、第二源极/漏极区及介于所述第一源极/漏极区与所述第二源极/漏极区之间的本体区。所述本体区包括与所述第一源极/漏极区及所述第二源极/漏极区中的任一者不同的半导体组合物。所述源极/漏极区被重掺杂为第一导电类型。所述本体区相对于所述第一源极/漏极区及所述第二源极/漏极区的所述不同半导体组合物实现通过所述本体区与所述源极/漏极区之间的带间穿隧补充所述本体区内的第二导电类型的载子。所述第一导电类型及所述第二导电类型中的一者是n型且另一者是p型。第一比较数字线与所述第一源极/漏极区耦合。第二比较数字线与所述第二源极/漏极区耦合。
一些实施例包含一种集成组合件，其具有铁电晶体管。所述铁电晶体管包括垂直延伸的有源区，其包含第一源极/漏极区、第二源极/漏极区及介于所述第一源极/漏极区与所述第二源极/漏极区之间的本体区。所述本体区包括与所述第一源极/漏极区及所述第二源极/漏极区中的任一者不同的半导体组合物。所述有源区沿着横截面具有一对相对侧壁。绝缘材料沿着所述相对侧壁中的每一者。铁电材料邻近所述绝缘材料。导电栅极材料邻近所述铁电材料。第一比较数字线与所述第一源极/漏极区耦合。第二比较数字线与所述第二源极/漏极区耦合。由所述导电栅极材料重叠的所述有源区的一部分是所述有源区的门控部分。所述本体区的所述半导体组合物沿着突然转变区转变为所述源极/漏极区中的一者的半导体组合物。所述突然转变区在所述有源区的所述门控部分内。所述本体区的所述半导体组合物沿着渐变转变区转变为所述源极/漏极区中的另一者的半导体组合物。所述渐变转变的一部分在所述有源区的所述门控部分内，且所述渐变转变区的另一部分不在所述有源区的所述门控部分内。

Claims (18)

1.一种铁电晶体管，其包括：
有源区，其包含第一源极/漏极区、第二源极/漏极区及介于所述第一源极/漏极区与所述第二源极/漏极区之间的本体区；所述第一源极/漏极区与所述第二源极/漏极区被重掺杂到第一导电类型，所述本体区包括与所述第一源极/漏极区及所述第二源极/漏极区中的至少一者不同的半导体组合物以实现通过所述本体区与所述第一源极/漏极区及所述第二源极/漏极区中的所述至少一者之间的带间穿隧来补充所述本体区内的第二导电类型的载子，所述本体区包括第一侧及与所述第一侧相对的第二侧；所述第一导电类型及所述第二导电类型中的一者是n型且另一者是p型；
绝缘材料，其沿着所述本体区的所述第一侧及所述第二侧；
铁电材料，其沿着所述本体区的所述第一侧及所述第二侧中的每一者上的所述绝缘材料；及
导电栅极材料，其沿着所述铁电材料。
2.根据权利要求1所述的铁电晶体管，其包括在所述铁电材料与所述绝缘材料之间的中介导电材料。
3.根据权利要求1所述的铁电晶体管，其中所述第一源极/漏极区及所述第二源极/漏极区包括彼此不同的半导体组合物。
4.根据权利要求1所述的铁电晶体管，其中所述本体区包括与所述第一源极/漏极区及所述第二源极/漏极区两者不同的半导体组合物。
5.一种集成组合件，其包括：
铁电晶体管；所述铁电晶体管包括垂直延伸的有源区，所述有源区包含第一源极/漏极区、第二源极/漏极区及介于所述第一源极/漏极区与所述第二源极/漏极区之间的本体区；所述本体区包括与所述第一源极/漏极区及所述第二源极/漏极区中的任一者不同的半导体组合物；所述源极/漏极区被重掺杂到第一导电类型；所述本体区相对于所述第一源极/漏极区及所述第二源极/漏极区的所述不同半导体组合物实现通过所述本体区与所述源极/漏极区之间的带间穿隧来补充所述本体区内的第二导电类型的载子；所述第一导电类型及所述第二导电类型中的一者是n型且另一者是p型；
第一比较数字线，其与所述第一源极/漏极区耦合；及
第二比较数字线，其与所述第二源极/漏极区耦合。
6.根据权利要求5所述的集成组合件，其中所述第一源极/漏极区及所述第二源极/漏极区中的一者是上源极/漏极区，且所述第一源极/漏极区及所述第二源极/漏极区中的另一者是下源极/漏极区；且其中所述铁电晶体管沿着横截面包括：
一对相对侧壁，其沿着所述本体区、所述上源极/漏极区及所述下源极/漏极区的一部分；
绝缘材料，其沿着所述相对侧壁中的每一者；
铁电材料，其邻近所述绝缘材料；及
导电栅极材料，其邻近所述铁电材料。
7.根据权利要求6所述的集成组合件，其中：
所述铁电晶体管是在存储器阵列内且对应于存储器单元的许多基本上相同铁电晶体管中的一者；
所述导电栅极材料与字线耦合，所述字线是许多基本上相同字线中的一者；
所述第一比较数字线及所述第二比较数字线一起成为一组成对的第一及第二比较数字线，其中所述成对组是第一及第二比较数字线的许多基本上相同成对组中的一者；且
所述存储器单元中的每一者是通过所述字线中的一者与第一及第二比较数字线的所述组中的一者的组合来唯一地寻址。
8.根据权利要求5所述的集成组合件，其包括从所述本体区的所述半导体组合物到所述源极/漏极区中的至少一者的所述半导体组合物的突然转变。
9.根据权利要求5所述的集成组合件，其包括从所述本体区的所述半导体组合物到所述源极/漏极区中的至少一者的所述半导体组合物的渐变转变。
10.根据权利要求5所述的集成组合件，其包括从所述本体区的所述半导体组合物到所述源极/漏极区中的一者的所述半导体组合物的突然转变，且包括从所述本体区的所述半导体组合物到所述源极/漏极区中的另一者的所述半导体组合物的渐变转变。
11.根据权利要求5所述的集成组合件，其中所述第一源极/漏极区及所述第二源极/漏极区包括彼此不同的半导体组合物。
12.根据权利要求5所述的集成组合件，其中所述第一源极/漏极区及所述第二源极/漏极区包括相同半导体组合物。
13.根据权利要求5所述的集成组合件，其中所述本体区包括具有硅或不具有硅的锗；
其中所述第一源极/漏极区及所述第二源极/漏极区包括具有锗或不具有锗的硅；且
其中所述本体区内的锗浓度高于所述第一源极/漏极区及所述第二源极/漏极区中的任一者的任何锗浓度。
14.一种集成组合件，其包括：
铁电晶体管；所述铁电晶体管包括垂直延伸的有源区，所述有源区包含第一源极/漏极区、第二源极/漏极区及介于所述第一源极/漏极区与所述第二源极/漏极区之间的本体区；所述第一源极/漏极区与所述第二源极/漏极区被重掺杂到第一导电类型，所述本体区包括与所述第一源极/漏极区及所述第二源极/漏极区中的任一者不同的半导体组合物以实现通过所述本体区与所述第一源极/漏极区及所述第二源极/漏极区中的所述至少一者之间的带间穿隧来补充所述本体区内的第二导电类型的载子；所述有源区沿着横截面具有一对相对侧壁；所述第一导电类型及所述第二导电类型中的一者是n型且另一者是p型；
绝缘材料，其沿着且直接物理接触所述相对侧壁中的每一者；
铁电材料，其邻近所述绝缘材料；
导电栅极材料，其邻近所述铁电材料，与所述绝缘材料相对；
第一比较数字线，其与所述第一源极/漏极区耦合；
第二比较数字线，其与所述第二源极/漏极区耦合；
由所述导电栅极材料重叠的所述有源区的一部分是所述有源区的门控部分；
所述本体区的所述半导体组合物沿着突然转变区转变到所述源极/漏极区中的一者的所述半导体组合物；所述突然转变区是在所述有源区的所述门控部分内；且
所述本体区的所述半导体组合物沿着渐变转变区转变到所述源极/漏极区中的另一者的所述半导体组合物；所述渐变转变的一部分是在所述有源区的所述门控部分内，且所述渐变转变区的另一部分不在所述有源区的所述门控部分内。
15.根据权利要求14所述的集成组合件，其中所述第一源极/漏极区及所述第二源极/漏极区包括彼此不同的半导体组合物。
16.根据权利要求14所述的集成组合件，其中所述第一源极/漏极区及所述第二源极/漏极区包括相同半导体组合物。
17.根据权利要求14所述的集成组合件，其中所述本体区包括具有硅或不具有硅的锗；
其中所述第一源极/漏极区及所述第二源极/漏极区包括具有锗或不具有锗的硅；且
其中所述本体区内的锗浓度高于所述第一源极/漏极区及所述第二源极/漏极区中的任一者的任何锗浓度。
18.根据权利要求14所述的集成组合件，其中：
所述铁电晶体管是在存储器阵列内且对应于存储器单元的许多基本上相同铁电晶体管中的一者；
所述导电栅极材料与字线耦合，所述字线是许多基本上相同字线中的一者；
所述第一比较数字线及所述第二比较数字线一起成为一组成对的第一及第二比较数字线，其中所述成对组是第一及第二比较数字线的许多基本上相同成对组中的一者；且
所述存储器单元中的每一者是通过所述字线中的一者与第一及第二比较数字线的所述组中的一者的组合来唯一地寻址。
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