JP2003203487A - 不揮発性記憶媒体及びそのメモリセル回路 - Google Patents
不揮発性記憶媒体及びそのメモリセル回路Info
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Abstract
(57)【要約】
【課題】 ポンピング回路を設ける面積を節減し、構造
が簡略化された不揮発性記憶媒体を提供することを課題
とする。 【解決手段】 メモリセル回路を複数設けるメモリセル
領域とその他ＩＰの領域を設ける。メモリセル領域には
複数のメモリセルを設けて共同ワードラインで接続し、
さらには第１レベルシフターにカップリングする。該第
１レベルシフター接続端の内、第１の接続端がプラス電
圧を供給するマウントパッドに接続し、第２の接続端が
アドレスイン・ピンにカップリングする。また共同ビッ
トラインは第２レベルシフターにカップリングする。該
第２レベルシフターは第１、２接続端は、マイナス電圧
電源パッド及び接地にそれぞれ接続する。また、複数の
メモリセルをビットラインに接続し、該ビットラインは
第２接続ポイントにおいて第２レベルシフターに接続す
るとともに、並列するセンサー増幅器と、書き込みバッ
ファと、及び第１、第２ダイオードにカップリングし、
これらを介してさらにデータ出入力ピンに接続する。
が簡略化された不揮発性記憶媒体を提供することを課題
とする。 【解決手段】 メモリセル回路を複数設けるメモリセル
領域とその他ＩＰの領域を設ける。メモリセル領域には
複数のメモリセルを設けて共同ワードラインで接続し、
さらには第１レベルシフターにカップリングする。該第
１レベルシフター接続端の内、第１の接続端がプラス電
圧を供給するマウントパッドに接続し、第２の接続端が
アドレスイン・ピンにカップリングする。また共同ビッ
トラインは第２レベルシフターにカップリングする。該
第２レベルシフターは第１、２接続端は、マイナス電圧
電源パッド及び接地にそれぞれ接続する。また、複数の
メモリセルをビットラインに接続し、該ビットラインは
第２接続ポイントにおいて第２レベルシフターに接続す
るとともに、並列するセンサー増幅器と、書き込みバッ
ファと、及び第１、第２ダイオードにカップリングし、
これらを介してさらにデータ出入力ピンに接続する。
Description
【０００１】
【発明の属する技術分野】この発明は一種の半導体エレ
メントである埋め込み式フラッシュメモリ（embedded
flash memory）等の不揮発性記憶媒体に関し、特に論
理エレメントを分離してポンピング回路（pumping cir
cuits）を配置する面積を節減した不揮発性記憶媒体に
関する。
メントである埋め込み式フラッシュメモリ（embedded
flash memory）等の不揮発性記憶媒体に関し、特に論
理エレメントを分離してポンピング回路（pumping cir
cuits）を配置する面積を節減した不揮発性記憶媒体に
関する。
【０００２】
【従来の技術】半導体製造工程に関する技術は、チップ
構造の高密度化に向かって絶え間なく発展している。こ
のため、エレメントも設計はスペース節減の観念に基づ
いて絶え間なく進歩している。それぞれのエレメントの
サイズを縮小することは集積度を高めることになる。エ
レメントのサイズを縮小する技術は、すでにサブミクロ
ン、もしくはさらに縮小した領域に至っている。このよ
うな半導体の進化につれて、多重のインナー接続を採用
することも集積回路製造技術の趨勢の一となっている。
不揮発性記憶媒体は、例えばプログラマブル・リード・
オンリー・メモリ（ＰＲＯＭ）、消去型プログラマブル
・リード・オンリー・メモリ（ＥＰＲＯＭ）、フラッシ
ュ電気的消去型プログラマブル・リード・オンリー・メ
モリ（ＥＥＰＲＯＭ）などの様々なタイプに分けられ、
いずれも高い持久性と、高速化を求める市場のニーズに
応えるべく技術的な発展を遂げている。
構造の高密度化に向かって絶え間なく発展している。こ
のため、エレメントも設計はスペース節減の観念に基づ
いて絶え間なく進歩している。それぞれのエレメントの
サイズを縮小することは集積度を高めることになる。エ
レメントのサイズを縮小する技術は、すでにサブミクロ
ン、もしくはさらに縮小した領域に至っている。このよ
うな半導体の進化につれて、多重のインナー接続を採用
することも集積回路製造技術の趨勢の一となっている。
不揮発性記憶媒体は、例えばプログラマブル・リード・
オンリー・メモリ（ＰＲＯＭ）、消去型プログラマブル
・リード・オンリー・メモリ（ＥＰＲＯＭ）、フラッシ
ュ電気的消去型プログラマブル・リード・オンリー・メ
モリ（ＥＥＰＲＯＭ）などの様々なタイプに分けられ、
いずれも高い持久性と、高速化を求める市場のニーズに
応えるべく技術的な発展を遂げている。
【０００３】フラッシュメモリは一種の不揮発性記憶エ
レメントであって、電荷を保存するフローティングゲー
ト電極と、電荷の入出力を制御する制御ユニットとを含
んでなる。フラッシュメモリのセルは積み重ね式と、ゲ
ート分離式の２種類の態様がある。積み重ね式は、二種
類のゲートが積み重ねられ、ゲート分離式は２種類のゲ
ートが分離して配置される。
レメントであって、電荷を保存するフローティングゲー
ト電極と、電荷の入出力を制御する制御ユニットとを含
んでなる。フラッシュメモリのセルは積み重ね式と、ゲ
ート分離式の２種類の態様がある。積み重ね式は、二種
類のゲートが積み重ねられ、ゲート分離式は２種類のゲ
ートが分離して配置される。
【０００４】モバイルタイプのコンピュータや電子情報
産業の関連製品は、半導体集積回路のレイアウト技術を
発展させる主要な動力となっている。例えば、フラッシ
ュメモリはコンピュータの基本入出力システム（ＢＩＯ
Ｓ）に応用することができ、高密度の不揮発性記憶媒体
は、モバイルタイプの端末機における大容量の記憶手
段、デジタルカメラ、パーソナルコンピュータのインタ
ーフェースカードなど幅広く応用されている。フラッシ
ュメモリは極めて低電圧で、情報を効率よくブロック・
バイ・ブロック（ｂｌｏｃｋ ｂｙ ｂｌｏｃｋ）方式
で記録（または消去）することができる。その速度はビ
ット・セットの順にしたがって記録する方式に比してか
なり高速である。また、一旦フラッシュメモリに保存す
れば、電源を投入してデータを保留する必要がない。目
下の技術から言えば、保存したデータは、電源を切って
も少なくとも１０年以上保留することができる。この点
について、その他モバイルタイプの端末機に用いられる
記憶媒体システムは遠く及ばない。よって、フラッシュ
メモリは、商品として十分な競争能力を具え、デジタル
カメラやノートブックタイプのコンピュータのみなら
ず、モバイルタイプの電子手帳や、携帯電話機などの電
子製品にも広く応用されると共に、フラッシュメモリに
対してこれまでの技術を越える様様なニーズが寄せられ
ている。
産業の関連製品は、半導体集積回路のレイアウト技術を
発展させる主要な動力となっている。例えば、フラッシ
ュメモリはコンピュータの基本入出力システム（ＢＩＯ
Ｓ）に応用することができ、高密度の不揮発性記憶媒体
は、モバイルタイプの端末機における大容量の記憶手
段、デジタルカメラ、パーソナルコンピュータのインタ
ーフェースカードなど幅広く応用されている。フラッシ
ュメモリは極めて低電圧で、情報を効率よくブロック・
バイ・ブロック（ｂｌｏｃｋ ｂｙ ｂｌｏｃｋ）方式
で記録（または消去）することができる。その速度はビ
ット・セットの順にしたがって記録する方式に比してか
なり高速である。また、一旦フラッシュメモリに保存す
れば、電源を投入してデータを保留する必要がない。目
下の技術から言えば、保存したデータは、電源を切って
も少なくとも１０年以上保留することができる。この点
について、その他モバイルタイプの端末機に用いられる
記憶媒体システムは遠く及ばない。よって、フラッシュ
メモリは、商品として十分な競争能力を具え、デジタル
カメラやノートブックタイプのコンピュータのみなら
ず、モバイルタイプの電子手帳や、携帯電話機などの電
子製品にも広く応用されると共に、フラッシュメモリに
対してこれまでの技術を越える様様なニーズが寄せられ
ている。
【０００５】また、フラッシュメモリのアクセスタイム
は、低電圧読み取り動作のキーポイントとなる。即ち、
より能動的な計算機システムを達成する為に、不揮発性
記憶媒体のレイアウト技術は、低パワー、高速アクセス
を主要な課題としてたゆまず発展している。目下の低電
圧フラッシュメモリは、３〜５Ｖの操作電圧でフローテ
ィングゲートに対して充電、もしくは放電の動作を行う
ことができる。また、電子式プログラマブル・リード・
オンリー・メモリ（ＥＰＲＯＭ）に応用されるメモリセ
ル素子は、いずれもある程度のファウラー・ノルムハイ
ム（Fowler-Nordheim）トンネル効果を具え、コールド
エレクトロンがシリコンと、二酸化シリコンとの界面の
ポテンシャル障壁を通り抜けて酸化伝道バンドに進入す
る。 電圧をゲートに印加すると、電荷が薄い二酸化シ
リコン層を通り抜ける。プログラミングと消去の方法
は、何種類もあるが、通常プロミングを行う場合は、基
材、ドレイン、ソース及びゲートの電圧を制御すること
によって、電子を通り抜けさせて、シリコンから薄い酸
化層（トンネル酸化層）に移動させる。消去を行う場合
は電子を放出する。
は、低電圧読み取り動作のキーポイントとなる。即ち、
より能動的な計算機システムを達成する為に、不揮発性
記憶媒体のレイアウト技術は、低パワー、高速アクセス
を主要な課題としてたゆまず発展している。目下の低電
圧フラッシュメモリは、３〜５Ｖの操作電圧でフローテ
ィングゲートに対して充電、もしくは放電の動作を行う
ことができる。また、電子式プログラマブル・リード・
オンリー・メモリ（ＥＰＲＯＭ）に応用されるメモリセ
ル素子は、いずれもある程度のファウラー・ノルムハイ
ム（Fowler-Nordheim）トンネル効果を具え、コールド
エレクトロンがシリコンと、二酸化シリコンとの界面の
ポテンシャル障壁を通り抜けて酸化伝道バンドに進入す
る。 電圧をゲートに印加すると、電荷が薄い二酸化シ
リコン層を通り抜ける。プログラミングと消去の方法
は、何種類もあるが、通常プロミングを行う場合は、基
材、ドレイン、ソース及びゲートの電圧を制御すること
によって、電子を通り抜けさせて、シリコンから薄い酸
化層（トンネル酸化層）に移動させる。消去を行う場合
は電子を放出する。
【０００６】上述の電子を移動させる性能を達成する為
には、該トンネル酸化層は好ましい品質を具えていなけ
ればならない。さらに、フラッシュメモリのデータ保存
は、電荷を長時間フローティングゲート内に保留しなけ
ればならない。このため、フローティングゲートを隔離
する誘電層は好ましい性能を具えていなければならな
い。
には、該トンネル酸化層は好ましい品質を具えていなけ
ればならない。さらに、フラッシュメモリのデータ保存
は、電荷を長時間フローティングゲート内に保留しなけ
ればならない。このため、フローティングゲートを隔離
する誘電層は好ましい性能を具えていなければならな
い。
【０００７】米国特許Ｕ．Ｓ．Ｐ．６，１７４，７５９
号は、発明者がVerhaarなどであって、２００１年７月
１６日に特許された。該米国特許においては、埋め込み
式のフラッシュメモリの製造方法が開示される。また、
出願人であるＵ．Ｓ．PhilipsCorporetion（New Yor
k，ＮＹ）は、発明の名称“Method of manufacturinga
semiconductor device”を１９９９年５月３日付け特許
出願した。該特許出願には、相補型金属酸化膜半導体
（ＣＭＯＳ）の製造方法と整合したフラッシュメモリの
製造方法が開示されている。
号は、発明者がVerhaarなどであって、２００１年７月
１６日に特許された。該米国特許においては、埋め込み
式のフラッシュメモリの製造方法が開示される。また、
出願人であるＵ．Ｓ．PhilipsCorporetion（New Yor
k，ＮＹ）は、発明の名称“Method of manufacturinga
semiconductor device”を１９９９年５月３日付け特許
出願した。該特許出願には、相補型金属酸化膜半導体
（ＣＭＯＳ）の製造方法と整合したフラッシュメモリの
製造方法が開示されている。
【０００８】一般に、フラッシュメモリセルは、電圧を
高めて記憶セルを効率よく使用できるようにするための
回路を含む。これはポンピング回路（pumping circuit
s）と呼ばれる。該ポンピング回路は、入力された電圧
を所定の電圧レベルに転換するための回路である。通常
集積回路の記憶エレメントは、内部操作電圧（internal
operating voltage）を具える。これは外部回路、もし
くはシステムを操作する電圧とは異なり、所定の範囲内
の可変的な入力電圧を受けて、異なるレベル範囲の電圧
に転換する。ポンピング回路は論理エレメントであっ
て、不揮発性記憶媒体のエレメント全体の面積を大量に
占める。よって、構造を簡略化して低電圧、高速アクセ
スを達成できる不揮発性記憶媒体であり、且つ歩留まり
が高く、生産コストを節減し、商品としての競争能力を
備える不揮発性記憶媒体の早急な提供が業界において望
まれている。この発明は、このようなニーズに応えるべ
く開発されたものである。
高めて記憶セルを効率よく使用できるようにするための
回路を含む。これはポンピング回路（pumping circuit
s）と呼ばれる。該ポンピング回路は、入力された電圧
を所定の電圧レベルに転換するための回路である。通常
集積回路の記憶エレメントは、内部操作電圧（internal
operating voltage）を具える。これは外部回路、もし
くはシステムを操作する電圧とは異なり、所定の範囲内
の可変的な入力電圧を受けて、異なるレベル範囲の電圧
に転換する。ポンピング回路は論理エレメントであっ
て、不揮発性記憶媒体のエレメント全体の面積を大量に
占める。よって、構造を簡略化して低電圧、高速アクセ
スを達成できる不揮発性記憶媒体であり、且つ歩留まり
が高く、生産コストを節減し、商品としての競争能力を
備える不揮発性記憶媒体の早急な提供が業界において望
まれている。この発明は、このようなニーズに応えるべ
く開発されたものである。
【０００９】
【発明が解決しようとする課題】この発明は、構造が簡
略化された不揮発性記憶媒体を提供することを課題とす
る。即ち、ポンピング回路を設ける面積を節減すること
ができ、高電圧回路を必要としない不揮発性記憶媒体を
提供することを課題とする。
略化された不揮発性記憶媒体を提供することを課題とす
る。即ち、ポンピング回路を設ける面積を節減すること
ができ、高電圧回路を必要としない不揮発性記憶媒体を
提供することを課題とする。
【００１０】
【課題を解決するための手段】そこで、本発明者は、不
揮発性記憶媒体にメモリセル領域を設け、該メモリセル
領域内に第１、第２レベルシフターを設ける構造に着目
して、鋭意研究を重ねてこの発明を開発した。
揮発性記憶媒体にメモリセル領域を設け、該メモリセル
領域内に第１、第２レベルシフターを設ける構造に着目
して、鋭意研究を重ねてこの発明を開発した。
【００１１】以下に詳しく述べる。請求項１に記載する
不揮発性記憶媒体は、複数の不揮発性記憶媒体のメモリ
セルを具えるメモリセル回路を複数設けるメモリセル領
域と、マウンティングパッドを具えてなり、 該メモリ
セル領域には書き込み／読み取りピンと、アドレスイン
・ピンと、データ出入力ピンとが接続される。該マウン
ティングパッドは、該メモリセル領域の周囲に設けら
れ、プラスかマイナス電圧の内の一か、もしくは両電極
の組み合わせにカップリングして電源に接続し、不揮発
性媒体の操作に必要とする電流を供給する。
不揮発性記憶媒体は、複数の不揮発性記憶媒体のメモリ
セルを具えるメモリセル回路を複数設けるメモリセル領
域と、マウンティングパッドを具えてなり、 該メモリ
セル領域には書き込み／読み取りピンと、アドレスイン
・ピンと、データ出入力ピンとが接続される。該マウン
ティングパッドは、該メモリセル領域の周囲に設けら
れ、プラスかマイナス電圧の内の一か、もしくは両電極
の組み合わせにカップリングして電源に接続し、不揮発
性媒体の操作に必要とする電流を供給する。
【００１２】請求項２に記載する不揮発性記憶媒体は、
請求項１におけるマウンティングパッドがプラス、若し
くはマイナス極のピンを具え、それぞれプラス、若しく
はマイナス極電圧に接続しメモリセルの操作に必要とす
る電圧を提供する。
請求項１におけるマウンティングパッドがプラス、若し
くはマイナス極のピンを具え、それぞれプラス、若しく
はマイナス極電圧に接続しメモリセルの操作に必要とす
る電圧を提供する。
【００１３】請求項３に記載する不揮発性記憶媒体は、
請求項１におけるメモリセル領域に設けるメモリセル回
路が、前記複数のメモリセルにカップリングする共同書
き込みラインと、書き込み／読み取りピンと、アドレス
イン・ピンと、及びプラス電圧電源を供給する前記マウ
ンティングパッドとに接続する第１レベルシフターと、
及び前記複数のメモリセルにカップリングする共同ビッ
トラインと、マイナス電圧電源を供給する前記マウンテ
ィングパッドと、接地とに接続する第２レベルシフター
とを含んでなり、 該第１レベルシフターと、第２レベ
ルシフターとを設けることによって、不揮発性記憶媒体
の論理エレメントを分離する。
請求項１におけるメモリセル領域に設けるメモリセル回
路が、前記複数のメモリセルにカップリングする共同書
き込みラインと、書き込み／読み取りピンと、アドレス
イン・ピンと、及びプラス電圧電源を供給する前記マウ
ンティングパッドとに接続する第１レベルシフターと、
及び前記複数のメモリセルにカップリングする共同ビッ
トラインと、マイナス電圧電源を供給する前記マウンテ
ィングパッドと、接地とに接続する第２レベルシフター
とを含んでなり、 該第１レベルシフターと、第２レベ
ルシフターとを設けることによって、不揮発性記憶媒体
の論理エレメントを分離する。
【００１４】請求項４に記載する不揮発性記憶媒体は、
請求項４におけるメモリセル領域が、さらにダイオード
と直列したセンサー増幅器、及びダイオードと直列した
書き込みバッファとを含んでなり、該センサー増幅器と
書き込みバッファは並列され、一端が第１接続ポイント
において共同ビッドラインに接続し、且つ第２接続ポイ
ントにおいて第２レベルシフターとマイナス極電圧に接
続する前記マウンティングパッドとに接続し、他端がデ
ータ出入力ピンに接続する。
請求項４におけるメモリセル領域が、さらにダイオード
と直列したセンサー増幅器、及びダイオードと直列した
書き込みバッファとを含んでなり、該センサー増幅器と
書き込みバッファは並列され、一端が第１接続ポイント
において共同ビッドラインに接続し、且つ第２接続ポイ
ントにおいて第２レベルシフターとマイナス極電圧に接
続する前記マウンティングパッドとに接続し、他端がデ
ータ出入力ピンに接続する。
【００１５】請求項５に記載する不揮発性記憶媒体は、
請求項４におけるメモリセルがフラッシュセルである場
合、前記センサー増幅器を設けないで、且つ論理エレメ
ントを分離することによって不揮発性記憶媒体の構造を
さらに簡略化する。
請求項４におけるメモリセルがフラッシュセルである場
合、前記センサー増幅器を設けないで、且つ論理エレメ
ントを分離することによって不揮発性記憶媒体の構造を
さらに簡略化する。
【００１６】請求項６に記載する不揮発性記憶媒体は、
請求項２におけるメモリセルを操作する場合、書き込み
／消去の電圧をエレメントのブレークアウト電圧よりも
低くすることによって、前記マウンティングパッドのプ
ラス極電圧ピンにカップリングして電圧をVCCにすると
共に、前記マウンティングパッドのマイナス極電圧ピン
にカップリングして電圧をVSSにする。
請求項２におけるメモリセルを操作する場合、書き込み
／消去の電圧をエレメントのブレークアウト電圧よりも
低くすることによって、前記マウンティングパッドのプ
ラス極電圧ピンにカップリングして電圧をVCCにすると
共に、前記マウンティングパッドのマイナス極電圧ピン
にカップリングして電圧をVSSにする。
【００１７】請求項７に記載する不揮発性記憶媒体は、
請求項６におけるメモリセルを操作する場合の書き込み
／消去の電圧をバーンイン領域において強制的にVCCか
ら5V/6Vに変更して書き込み／消去の機能を達成すると
共に正常な電圧に復帰させて前記メモリセルに保存した
データの読み取りを行なうことによって、前記その他IP
領域に設ける論理回路の構造を単純化する。
請求項６におけるメモリセルを操作する場合の書き込み
／消去の電圧をバーンイン領域において強制的にVCCか
ら5V/6Vに変更して書き込み／消去の機能を達成すると
共に正常な電圧に復帰させて前記メモリセルに保存した
データの読み取りを行なうことによって、前記その他IP
領域に設ける論理回路の構造を単純化する。
【００１８】請求項８に記載する不揮発性記憶媒体のメ
モリセル回路複数具えるメモリセル領域であって、該複
数のメモリセルにカップリングする共同書き込みライン
と、書き込み／読み取りピンと、アドレスイン・ピン
と、及びプラス電圧電源を供給するマウンティングパッ
ドとに接続する第１レベルシフターと、及び該複数のメ
モリセルにカップリングする共同ビットラインと、マイ
ナス電圧電源を供給するマウンティングパッドと、接地
とに接続する第２レベルシフターとを含んでなり、該第
１レベルシフターと、第２レベルシフターとを設けるこ
とによって、不揮発性記憶媒体の論理エレメントを分離
する。
モリセル回路複数具えるメモリセル領域であって、該複
数のメモリセルにカップリングする共同書き込みライン
と、書き込み／読み取りピンと、アドレスイン・ピン
と、及びプラス電圧電源を供給するマウンティングパッ
ドとに接続する第１レベルシフターと、及び該複数のメ
モリセルにカップリングする共同ビットラインと、マイ
ナス電圧電源を供給するマウンティングパッドと、接地
とに接続する第２レベルシフターとを含んでなり、該第
１レベルシフターと、第２レベルシフターとを設けるこ
とによって、不揮発性記憶媒体の論理エレメントを分離
する。
【００１９】請求項９に記載する揮発性記憶媒体のメモ
リセル回路は、請求項８におけるメモリセル回路が、さ
らにダイオードと直列したセンサー増幅器、及びダイオ
ードと直列した書き込みバッファとを含んでなり、該セ
ンサー増幅器と書き込みバッファは並列され、一端が第
１接続ポイントにおいて共同ビッドラインに接続し、且
つ第２接続ポイントにおいて第２レベルシフターとマイ
ナス極電圧に接続する前記マウンティングパッドとに接
続し、他端がデータ出入力ピンに接続する。
リセル回路は、請求項８におけるメモリセル回路が、さ
らにダイオードと直列したセンサー増幅器、及びダイオ
ードと直列した書き込みバッファとを含んでなり、該セ
ンサー増幅器と書き込みバッファは並列され、一端が第
１接続ポイントにおいて共同ビッドラインに接続し、且
つ第２接続ポイントにおいて第２レベルシフターとマイ
ナス極電圧に接続する前記マウンティングパッドとに接
続し、他端がデータ出入力ピンに接続する。
【００２０】請求項１０に記載する不揮発性記憶媒体の
メモリセル回路は、請求項９におけるメモリセルがフラ
ッシュセルである場合、前記センサー増幅器を設けない
で、且つ論理エレメントを分離することによって不揮発
性記憶媒体の構造をさらに簡略化する。
メモリセル回路は、請求項９におけるメモリセルがフラ
ッシュセルである場合、前記センサー増幅器を設けない
で、且つ論理エレメントを分離することによって不揮発
性記憶媒体の構造をさらに簡略化する。
【００２１】
【発明の実施の形態】この発明は新規な埋め込み式フラ
ッシュメモリ回路の構造を提供するものである。即ち、
埋め込み式の記憶媒体に付加電源パッド（additional
power pad）となるマウンティングパッドと、レベルシ
フター（level shifter：ＬＳと略称する）を設け、異
なる電圧の下で操作できるようにする。この発明の構造
によれば、従来の構造によるポンピング回路（pumping
circuits）を用いることなく、面積を節減することが
できる。また、論理エレメントは不揮発性メモリの構造
から分離する。かかる埋め込み式フラッシュメモリの構
造と特徴を説明するために、具体的な実施例を挙げ、図
示を参照にして以下に詳述する。
ッシュメモリ回路の構造を提供するものである。即ち、
埋め込み式の記憶媒体に付加電源パッド（additional
power pad）となるマウンティングパッドと、レベルシ
フター（level shifter：ＬＳと略称する）を設け、異
なる電圧の下で操作できるようにする。この発明の構造
によれば、従来の構造によるポンピング回路（pumping
circuits）を用いることなく、面積を節減することが
できる。また、論理エレメントは不揮発性メモリの構造
から分離する。かかる埋め込み式フラッシュメモリの構
造と特徴を説明するために、具体的な実施例を挙げ、図
示を参照にして以下に詳述する。
【００２２】
【実施例】図１は、この発明による埋め込み式フラッシ
ュメモリ（１００）の構造を表す説明図であって、その
他ＩＰ領域（１１０）と、フラッシュメモリなどの不揮
発性記憶媒体のメモリセル領域（１２０）とを含んでな
る。メモリセル領域（１２０）は、複数のメモリセル回
路を内設する領域であって、書き込み／消去ピン（１２
４）と、アドレスイン・ピン（１２１）と、データ出入
力ピン（１２５）とを接続する。また、電源から電圧を
入力してエレメントを操作するために、プラス電圧接続
ピンと、マイナス電圧接続ピンと、参考電圧ピンとを具
える複数のマウンティングパッド（１２６）をメモリセ
ル領域の周囲に設ける。該プラス電圧接続ピンは、プラ
ス電圧（１２、又は１０Ｖ）に接続してメモリセルが必
要とするプラス電圧を提供する。該マイナス電圧接続ピ
ンは、マイナス電圧（接地か、又は−１０Ｖか−１２
Ｖ）に接続してメモリセルが必要とするマイナス電圧を
提供する。該参考電圧ピンは、参考電圧ＶＣＣに接続す
る。
ュメモリ（１００）の構造を表す説明図であって、その
他ＩＰ領域（１１０）と、フラッシュメモリなどの不揮
発性記憶媒体のメモリセル領域（１２０）とを含んでな
る。メモリセル領域（１２０）は、複数のメモリセル回
路を内設する領域であって、書き込み／消去ピン（１２
４）と、アドレスイン・ピン（１２１）と、データ出入
力ピン（１２５）とを接続する。また、電源から電圧を
入力してエレメントを操作するために、プラス電圧接続
ピンと、マイナス電圧接続ピンと、参考電圧ピンとを具
える複数のマウンティングパッド（１２６）をメモリセ
ル領域の周囲に設ける。該プラス電圧接続ピンは、プラ
ス電圧（１２、又は１０Ｖ）に接続してメモリセルが必
要とするプラス電圧を提供する。該マイナス電圧接続ピ
ンは、マイナス電圧（接地か、又は−１０Ｖか−１２
Ｖ）に接続してメモリセルが必要とするマイナス電圧を
提供する。該参考電圧ピンは、参考電圧ＶＣＣに接続す
る。
【００２３】以上の操作電圧は例示であって、この発明
の実施の範囲を限定するものではない。この発明におけ
る付加電源の供給は、単一極性の電源であってもよく、
又はプラス電圧だけの供給であってもよく、又はマイナ
ス電圧だけの供給であってもよい。また、当然のことな
がら両極性電圧の供給であってもよい。
の実施の範囲を限定するものではない。この発明におけ
る付加電源の供給は、単一極性の電源であってもよく、
又はプラス電圧だけの供給であってもよく、又はマイナ
ス電圧だけの供給であってもよい。また、当然のことな
がら両極性電圧の供給であってもよい。
【００２４】図２に、メモリセル回路の実施例を開示す
る。メモリセル回路には複数の不揮発性記憶媒体のメモ
リセル（２００）を設ける。該複数のメモリセルに接続
する共同ワードライン（ＷＬ）は第１レベルシフター
（level shifter：ＬＳ）（２１０）にカップリングす
る。該第１レベルシフター（２１０）は、プラス電圧を
供給するマウントパッド（例えば＋１０Ｖ、又はＶＣ
Ｃ）と、アドレスイン・ピン（１２１）と、書き込み／
消去ピン（１２４）とにそれぞれ接続する。また共同ビ
ットライン（ＢＬ）は第２レベルシフター（２２０）に
カップリングする。該第２レベルシフター（２２０）は
第１、２接続端は、マイナス電圧電源パッド（例えば−
１０Ｖ）及び接地にそれぞれ接続する。
る。メモリセル回路には複数の不揮発性記憶媒体のメモ
リセル（２００）を設ける。該複数のメモリセルに接続
する共同ワードライン（ＷＬ）は第１レベルシフター
（level shifter：ＬＳ）（２１０）にカップリングす
る。該第１レベルシフター（２１０）は、プラス電圧を
供給するマウントパッド（例えば＋１０Ｖ、又はＶＣ
Ｃ）と、アドレスイン・ピン（１２１）と、書き込み／
消去ピン（１２４）とにそれぞれ接続する。また共同ビ
ットライン（ＢＬ）は第２レベルシフター（２２０）に
カップリングする。該第２レベルシフター（２２０）は
第１、２接続端は、マイナス電圧電源パッド（例えば−
１０Ｖ）及び接地にそれぞれ接続する。
【００２５】複数のメモリセル（２００）は、ビットラ
イン（ＢＬ）に接続し、該ビットライン（ＢＬ）は第２
接続ポイント（２２１）において第２レベルシフター
（２２０）に接続するとともに、並列するセンサー増幅
器（sensor amplifier：ＳＡと略称する）（２３０）
と、書き込みバッファ（write buffer：ＷＢと略称す
る）（２４０）と、及び第１、第２ダイオード（２５
０）（２５１）にカップリングするとともに、これらを
介してデータ出入力ピン（１２５）に接続する。また、
センサー増幅器（２３０）は直列する第１ダイオード
（２５０）と一対になり、該第１ダイオード（２５０）
よって制御され、書き込みバッファ（２４０）は直列す
る第２ダイオード（３４０）と一対になり、該第２ダイ
オード（３４０）によって制御される。仮にエレメント
の操作電流が低ければ、センサー増幅器（２３０）を省
いても良い。例えばｐＭＯＳ（metal-oxide semiconduc
tor金属酸化物半導体）エレメントの操作電流は比較的
低電圧であるので、この場合、この発明による不揮発性
記憶媒体の構造がさらに簡略化される。すべての論理エ
レメントは分離する。
イン（ＢＬ）に接続し、該ビットライン（ＢＬ）は第２
接続ポイント（２２１）において第２レベルシフター
（２２０）に接続するとともに、並列するセンサー増幅
器（sensor amplifier：ＳＡと略称する）（２３０）
と、書き込みバッファ（write buffer：ＷＢと略称す
る）（２４０）と、及び第１、第２ダイオード（２５
０）（２５１）にカップリングするとともに、これらを
介してデータ出入力ピン（１２５）に接続する。また、
センサー増幅器（２３０）は直列する第１ダイオード
（２５０）と一対になり、該第１ダイオード（２５０）
よって制御され、書き込みバッファ（２４０）は直列す
る第２ダイオード（３４０）と一対になり、該第２ダイ
オード（３４０）によって制御される。仮にエレメント
の操作電流が低ければ、センサー増幅器（２３０）を省
いても良い。例えばｐＭＯＳ（metal-oxide semiconduc
tor金属酸化物半導体）エレメントの操作電流は比較的
低電圧であるので、この場合、この発明による不揮発性
記憶媒体の構造がさらに簡略化される。すべての論理エ
レメントは分離する。
【００２６】レベルシフターによって入力する信号の電
圧レベルを所定の信号電圧レベルに転換することは、通
常バッファの作用として用いられる。集積回路の記憶エ
レメントは、通常内部の操作電圧（internal operatin
g voltage）は、外部の回路、又はシステムを操作する
電圧とことなる。一般にレベル転換手段が所定の範囲内
において可変な入力電圧信号を受信し、これを他の範囲
の電圧レベルに転換することをスケーラブル・レベル・
バッファ（scalable level buffer）と称する。
圧レベルを所定の信号電圧レベルに転換することは、通
常バッファの作用として用いられる。集積回路の記憶エ
レメントは、通常内部の操作電圧（internal operatin
g voltage）は、外部の回路、又はシステムを操作する
電圧とことなる。一般にレベル転換手段が所定の範囲内
において可変な入力電圧信号を受信し、これを他の範囲
の電圧レベルに転換することをスケーラブル・レベル・
バッファ（scalable level buffer）と称する。
【００２７】この発明はレベルシフター（ＬＳ）を利用
して論理エレメントと不揮発性記憶媒体とを分離する。
よって、このような構造は従来の技術による構造に比し
て単純である。一部のメモリセルを操作する場合、書き
込み／消去の電圧はエレメントのブレークアウト電圧よ
りも低い。よってプラス電圧接続ピンからＶＣＣにカッ
プリングし、マイナス電圧接続ピンからＶＳＳにカップ
リングすることができる。実施例においてはＶＣＣを強
制的に５Ｖ／６Ｖにして（プレバーン・イン（burn-i
n）領域において）、一部のｐＭＯＳのフラッシュセル
に用い、書き込み／消去の効果を達成するとともに、正
常電圧に回復させてメモリセルに保存されたデータを読
み取る。したがって、その他ＩＰ領域（１１０）のすべ
てに論理回路を設けることができる。即ち、この発明の
構造によれば、論理エレメントのポンピング回路を分離
して周辺回路に移転させることができる。この構造にお
ける書き込み／消去の機能は、２つの付加ピンを利用し
て不揮発性メモリセルにデータを書き込むか、データを
消去する。読み取り機能は、正常電圧を強制的にＶＣＣ
／ＧＮＤにしてシステムボード内のメモリセルのデータ
を読み取る。
して論理エレメントと不揮発性記憶媒体とを分離する。
よって、このような構造は従来の技術による構造に比し
て単純である。一部のメモリセルを操作する場合、書き
込み／消去の電圧はエレメントのブレークアウト電圧よ
りも低い。よってプラス電圧接続ピンからＶＣＣにカッ
プリングし、マイナス電圧接続ピンからＶＳＳにカップ
リングすることができる。実施例においてはＶＣＣを強
制的に５Ｖ／６Ｖにして（プレバーン・イン（burn-i
n）領域において）、一部のｐＭＯＳのフラッシュセル
に用い、書き込み／消去の効果を達成するとともに、正
常電圧に回復させてメモリセルに保存されたデータを読
み取る。したがって、その他ＩＰ領域（１１０）のすべ
てに論理回路を設けることができる。即ち、この発明の
構造によれば、論理エレメントのポンピング回路を分離
して周辺回路に移転させることができる。この構造にお
ける書き込み／消去の機能は、２つの付加ピンを利用し
て不揮発性メモリセルにデータを書き込むか、データを
消去する。読み取り機能は、正常電圧を強制的にＶＣＣ
／ＧＮＤにしてシステムボード内のメモリセルのデータ
を読み取る。
【００２８】ワンタイム・プログラミング（one time
programming：ＯＴＰ）製品のモードにおいては、書
き込み／消去の機能に２つの付加ピンを用いて不揮発性
メモリセルにデータを書き込むか、データを消去する。
読み取り機能の場合は、正常電圧を強制的にＶＣＣ／Ｇ
ＮＤにしてシステムボード内のメモリセルのデータを読
み取る。この種の正賓は安全性を考慮した製品に応用さ
れ、容易に解読されないようにフラッシュ保存値を用い
る。
programming：ＯＴＰ）製品のモードにおいては、書
き込み／消去の機能に２つの付加ピンを用いて不揮発性
メモリセルにデータを書き込むか、データを消去する。
読み取り機能の場合は、正常電圧を強制的にＶＣＣ／Ｇ
ＮＤにしてシステムボード内のメモリセルのデータを読
み取る。この種の正賓は安全性を考慮した製品に応用さ
れ、容易に解読されないようにフラッシュ保存値を用い
る。
【００２９】マルチプルタイム・プログラミング（mult
iple time programming：ＭＴＰ）製品のモードにお
いては、システムボードの高電圧発生手段によって埋め
込み式メモリセルに対して強制的に書き込み／消去の機
能を実行させる。同様のシステムボードにおいてメモリ
セルの読み取りを実行する、一部のメモリセルは５Ｖ／
６Ｖの電圧で書き込み／読み取りを行なうことができ
る。本実施例においては、付加電源パッドを使用する必
要がなく、同様のＶＣＣ（３Ｖ）電源パッドとバーン・
イン（burn-in）領域（５Ｖ／６Ｖ）を利用して書き込
み／消去の機能を達成する。
iple time programming：ＭＴＰ）製品のモードにお
いては、システムボードの高電圧発生手段によって埋め
込み式メモリセルに対して強制的に書き込み／消去の機
能を実行させる。同様のシステムボードにおいてメモリ
セルの読み取りを実行する、一部のメモリセルは５Ｖ／
６Ｖの電圧で書き込み／読み取りを行なうことができ
る。本実施例においては、付加電源パッドを使用する必
要がなく、同様のＶＣＣ（３Ｖ）電源パッドとバーン・
イン（burn-in）領域（５Ｖ／６Ｖ）を利用して書き込
み／消去の機能を達成する。
【００３０】この発明を異なる操作モードで操作する場
合、その電圧は、プログラミングモードにおいてワード
ラインバイアスが−１０Ｖ、ビットラインバイアスが−
５Ｖであり、ソースラインはフローティングとし、消去
モードにおいてはワードラインバイアスが１０Ｖであっ
て、ビットラインをフローティングとし、ソースライン
は８Ｖであり、読み取りモードにおいてはワードライン
バイアスが３．３Ｖで、ビット多インが０Ｖで、ソース
ラインは１Ｖである。但し、これらは一例であって、こ
の発明を限定するものではない。
合、その電圧は、プログラミングモードにおいてワード
ラインバイアスが−１０Ｖ、ビットラインバイアスが−
５Ｖであり、ソースラインはフローティングとし、消去
モードにおいてはワードラインバイアスが１０Ｖであっ
て、ビットラインをフローティングとし、ソースライン
は８Ｖであり、読み取りモードにおいてはワードライン
バイアスが３．３Ｖで、ビット多インが０Ｖで、ソース
ラインは１Ｖである。但し、これらは一例であって、こ
の発明を限定するものではない。
【００３１】以上はこの発明の好ましい実施例であっ
て、この発明の実施の範囲を限定するものではない。よ
って、当業者のなし得る変更、もしくは修正であって、
この発明に対して均等の効果を有するものは、いずれも
この発明の特許請求の範囲に含まれるものとする。
て、この発明の実施の範囲を限定するものではない。よ
って、当業者のなし得る変更、もしくは修正であって、
この発明に対して均等の効果を有するものは、いずれも
この発明の特許請求の範囲に含まれるものとする。
【００３２】
【発明の効果】この発明によれば、構造が簡略化された
不揮発性記憶媒体を得ることができる。詳しくは、ポン
ピング回路を設ける面積を節減することができ、特にｐ
ＭＯＳフラッシュにとっては、その効果が著しい。また
一部の５Ｖ／６Ｖだけで書き込み／消去の機能を実行で
きるメモリセルにとっては高電圧回路を必要とせず、書
き込み／消去を行なう場合ＶＣＣを５Ｖ／６Ｖに高め
て、正常な操作時にＶＣＣを回復（約３Ｖ）させてメモ
リセルのデータを読み取る。さらにワンタイム・プログ
ラミングの埋め込み式製品にとっては、高電圧をメモリ
ボード上に発生させる必要がなくなる。
不揮発性記憶媒体を得ることができる。詳しくは、ポン
ピング回路を設ける面積を節減することができ、特にｐ
ＭＯＳフラッシュにとっては、その効果が著しい。また
一部の５Ｖ／６Ｖだけで書き込み／消去の機能を実行で
きるメモリセルにとっては高電圧回路を必要とせず、書
き込み／消去を行なう場合ＶＣＣを５Ｖ／６Ｖに高め
て、正常な操作時にＶＣＣを回復（約３Ｖ）させてメモ
リセルのデータを読み取る。さらにワンタイム・プログ
ラミングの埋め込み式製品にとっては、高電圧をメモリ
ボード上に発生させる必要がなくなる。
【図１】 この発明における不揮発性記憶媒体における
メモリセル領域と、その他ＩＰ領域の関係を表わす説明
図である。
メモリセル領域と、その他ＩＰ領域の関係を表わす説明
図である。
【図２】 図１におけるメモリ領域の構造を表す回路図
である。
である。
１００ 不揮発性記憶媒体
１１０ その他ＩＰ領域
１２０ メモリセル領域
１２１ アドレスイン・ピン
１２４ 書き込み／消去ピン
１２５ データ出入力ピン
１２６ マウンティングパッド
２００ メモリセル
２１０ 第１レベルシフター
２１２ 第２レベルシフター
２３０ 第１接続ポイント
２４０ 第２接続ポイント
２５０ 第１ダイオード
２５１ 第２ダイオード
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 林慶源
台灣新竹縣竹東鎭五豐里五豐街51號
Ｆターム(参考） 5B025 AA01 AD01 AD09
Claims (10)
- 【請求項１】 不揮発性記憶媒体のメモリセルを具える
メモリセル回路を複数設けるメモリセル領域と、マウン
ティングパッドを有する不揮発性記憶媒体であって、 該メモリセル領域には書き込み／読み取りピンと、アド
レスイン・ピンと、データ出入力ピンとが接続され、 該マウンティングパッドは、該メモリセル領域の周囲に
設けられ、プラスかマイナス電圧の内の一か、もしくは
両電極の組み合わせにカップリングして電源に接続し、
不揮発性媒体の操作に必要とする電流を供給することを
特徴とする不揮発性記憶媒体。 - 【請求項２】 前記マウンティングパッドはプラス、若
しくはマイナス極のピンを具え、それぞれプラス、若し
くはマイナス極電圧に接続しメモリセルの操作に必要と
する電圧を提供することを特徴とする請求項１に記載の
不揮発性記憶媒体。 - 【請求項３】 前記メモリセル領域に設けるメモリセル
回路は、前記複数のメモリセルにカップリングする共同
書き込みラインと、書き込み／読み取りピンと、アドレ
スイン・ピンと、及びプラス電圧電源を供給する前記マ
ウンティングパッドとに接続する第１レベルシフター
と、 前記複数のメモリセルにカップリングする共同ビットラ
インと、マイナス電圧電源を供給する前記マウンティン
グパッドと、接地とに接続する第２レベルシフターとを
含んでなり、 該第１レベルシフターと、第２レベルシフターとを設け
ることによって、不揮発性記憶媒体の論理エレメントを
分離することを特徴とする請求項１に記載の不揮発性記
憶媒体。 - 【請求項４】 前記メモリセル回路は、さらにダイオー
ドと直列したセンサー増幅器、及びダイオードと直列し
た書き込みバッファとを含んでなり、該センサー増幅器
と書き込みバッファは並列され、一端が第１接続ポイン
トにおいて共同ビッドラインに接続し、且つ第２接続ポ
イントにおいて第２レベルシフターとマイナス極電圧に
接続する前記マウンティングパッドとに接続し、他端が
データ出入力ピンに接続することを特徴とする請求項３
に記載の不揮発性記憶媒体。 - 【請求項５】 前記メモリセルがフラッシュセルである
場合、前記センサー増幅器を設けないで、且つ論理エレ
メントを分離することによって不揮発性記憶媒体の構造
をさらに簡略化することを特徴とする請求項４に記載の
不揮発性記憶媒体。 - 【請求項６】 前記メモリセルを操作する場合、書き込
み／消去の電圧をエレメントのブレークアウト電圧より
も低くすることによって、前記マウンティングパッドの
プラス極電圧ピンにカップリングして電圧をVCCにする
と共に、前記マウンティングパッドのマイナス極電圧ピ
ンにカップリングして電圧をVSSにすることを特徴とす
る請求項２に記載の不揮発性記憶媒体。 - 【請求項７】 前記メモリセルを操作する場合の書き込
み／消去の電圧をバーンイン領域において強制的にVCC
から5V/6Vに変更して書き込み／消去の機能を達成する
と共に正常な電圧に復帰させて前記メモリセルに保存し
たデータの読み取りを行なうことによって、前記その他
IP領域に設ける論理回路の構造を単純化することを特徴
とする請求項６に記載の不揮発性記憶媒体。 - 【請求項８】 不揮発性記憶媒体のメモリセルを複数具
えるメモリセル回路であって、該複数のメモリセルにカ
ップリングする共同書き込みラインと、書き込み／読み
取りピンと、アドレスイン・ピンと、及びプラス電圧電
源を供給するマウンティングパッドとに接続する第１レ
ベルシフターと、該複数のメモリセルにカップリングす
る共同ビットラインと、マイナス電圧電源を供給するマ
ウンティングパッドと、接地とに接続する第２レベルシ
フターとを含んでなり、 該第１レベルシフターと、第２レベルシフターとを設け
ることによって、不揮発性記憶媒体の論理エレメントを
分離することを特徴とする不揮発性記憶媒体のメモリセ
ル回路。 - 【請求項９】 前記メモリセル回路は、さらにダイオー
ドと直列したセンサー増幅器、及びダイオードと直列し
た書き込みバッファとを含んでなり、該センサー増幅器
と書き込みバッファは並列され、一端が第１接続ポイン
トにおいて共同ビッドラインに接続し、且つ第２接続ポ
イントにおいて第２レベルシフターとマイナス極電圧に
接続する前記マウンティングパッドとに接続し、他端が
データ出入力ピンに接続することを特徴とする請求項８
に記載の不揮発性記憶媒体のメモリセル回路。 - 【請求項１０】 前記メモリセルがフラッシュセルであ
る場合、前記センサー増幅器を設けないで、且つ論理エ
レメントを分離することによって不揮発性記憶媒体の構
造をさらに簡略化することを特徴とする請求項８に記載
の不揮発性記憶媒体のメモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396568A JP2003203487A (ja) | 2001-12-27 | 2001-12-27 | 不揮発性記憶媒体及びそのメモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396568A JP2003203487A (ja) | 2001-12-27 | 2001-12-27 | 不揮発性記憶媒体及びそのメモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003203487A true JP2003203487A (ja) | 2003-07-18 |
Family
ID=27639555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001396568A Pending JP2003203487A (ja) | 2001-12-27 | 2001-12-27 | 不揮発性記憶媒体及びそのメモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003203487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108363581A (zh) * | 2018-04-24 | 2018-08-03 | 天浪创新科技（深圳）有限公司 | 集成电路芯片的数据写入方法、系统、装置、设备及介质 |
-
2001
- 2001-12-27 JP JP2001396568A patent/JP2003203487A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108363581A (zh) * | 2018-04-24 | 2018-08-03 | 天浪创新科技（深圳）有限公司 | 集成电路芯片的数据写入方法、系统、装置、设备及介质 |
| CN108363581B (zh) * | 2018-04-24 | 2023-12-01 | 天浪创新科技（深圳）有限公司 | 集成电路芯片的数据写入方法、系统、装置、设备及介质 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050905 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060328 |