JP2002229844A - Ｄｒａｍを用いたシステムの制御装置およびｄｒａｍを用いたシステムの制御方法 - Google Patents
Ｄｒａｍを用いたシステムの制御装置およびｄｒａｍを用いたシステムの制御方法Info
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【課題】 ＤＲＡＭを、低消費電力モードから通常のモ
ードに復帰した後に、ＭＰＵを、低消費電力モードから
復帰させることができ、また、低消費電力モードへ移行
した後に、ＭＰＵが命令を引き続き実行することがで
き、操作者の違和感を解消し、しかも、システムの動作
を即座に開始することができるＤＲＡＭを用いたシステ
ムの制御装置および制御方法を提供することを目的とす
るものである。 【解決手段】 ＤＲＡＭとこのＤＲＡＭをアクセスする
アクセス手段とが低消費電力モードであるときに、低消
費電力モードの解除要求が発生すると、上記ＤＲＡＭの
低消費電力モードを解除し、上記アクセス手段の低消費
電力モードを解除し、この後に、上記ＤＲＡＭをアクセ
スするものである。
ードに復帰した後に、ＭＰＵを、低消費電力モードから
復帰させることができ、また、低消費電力モードへ移行
した後に、ＭＰＵが命令を引き続き実行することがで
き、操作者の違和感を解消し、しかも、システムの動作
を即座に開始することができるＤＲＡＭを用いたシステ
ムの制御装置および制御方法を提供することを目的とす
るものである。 【解決手段】 ＤＲＡＭとこのＤＲＡＭをアクセスする
アクセス手段とが低消費電力モードであるときに、低消
費電力モードの解除要求が発生すると、上記ＤＲＡＭの
低消費電力モードを解除し、上記アクセス手段の低消費
電力モードを解除し、この後に、上記ＤＲＡＭをアクセ
スするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（ダイナ
ミックメモリ）を使用したシステムの制御装置および制
御方法に関するものである。
ミックメモリ）を使用したシステムの制御装置および制
御方法に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭを用いたシステムにおい
て、電源を投入し、ＭＰＵを立ち上げ、その後に、ＭＰ
Ｕが指示することによって、ＤＲＡＭを動作可能にす
る。
て、電源を投入し、ＭＰＵを立ち上げ、その後に、ＭＰ
Ｕが指示することによって、ＤＲＡＭを動作可能にす
る。
【０００３】そして、プログラム実行途中でクロックを
停止することによって、ＭＰＵの低消費電力モードを実
現する。また、リセットによる初期化シーケンスから始
めると、初期化に時間を要するので、ＮＭＩ割込によっ
て、低消費電力モードを解除し、引き続き、次のプログ
ラムを実行するようにしている。
停止することによって、ＭＰＵの低消費電力モードを実
現する。また、リセットによる初期化シーケンスから始
めると、初期化に時間を要するので、ＮＭＩ割込によっ
て、低消費電力モードを解除し、引き続き、次のプログ
ラムを実行するようにしている。
【０００４】
【発明が解決しようとする課題】上記従来のシステムに
おいて、ＭＰＵの指示によってＤＲＡＭを動作可能にす
るので、セルフ・リフレッシュのＮＭＩ割込による解除
後に、内部レジスタをＤＲＡＭに退避しなければならな
いにも関わらず、ＤＲＡＭを使用できないので、ＭＰＵ
は、セルフ・リフレッシュ移行前のシーケンスを引き続
き実行することができない。
おいて、ＭＰＵの指示によってＤＲＡＭを動作可能にす
るので、セルフ・リフレッシュのＮＭＩ割込による解除
後に、内部レジスタをＤＲＡＭに退避しなければならな
いにも関わらず、ＤＲＡＭを使用できないので、ＭＰＵ
は、セルフ・リフレッシュ移行前のシーケンスを引き続
き実行することができない。
【０００５】したがって、上記従来のシステムにおいて
は、電源投入時と同様に、リセット・シーケンスから開
始しなければならず、このために、操作者に違和感を与
えるという問題があり、また、システムの動作を即座に
開始することができないという問題がある。
は、電源投入時と同様に、リセット・シーケンスから開
始しなければならず、このために、操作者に違和感を与
えるという問題があり、また、システムの動作を即座に
開始することができないという問題がある。
【０００６】本発明は、ＤＲＡＭを、低消費電力モード
から通常のモードに復帰した後に、ＭＰＵを、低消費電
力モードから復帰させることができ、また、低消費電力
モードへ移行した後に、ＭＰＵが命令を引き続き実行す
ることができ、操作者の違和感を解消し、しかも、シス
テムの動作を即座に開始することができるＤＲＡＭを用
いたシステムの制御装置および制御方法を提供すること
を目的とするものである。
から通常のモードに復帰した後に、ＭＰＵを、低消費電
力モードから復帰させることができ、また、低消費電力
モードへ移行した後に、ＭＰＵが命令を引き続き実行す
ることができ、操作者の違和感を解消し、しかも、シス
テムの動作を即座に開始することができるＤＲＡＭを用
いたシステムの制御装置および制御方法を提供すること
を目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、ＤＲＡＭとこ
のＤＲＡＭをアクセスするアクセス手段とが低消費電力
モードであるときに、低消費電力モードの解除要求が発
生すると、上記ＤＲＡＭの低消費電力モードを解除し、
上記アクセス手段の低消費電力モードを解除し、この後
に、上記ＤＲＡＭをアクセスするものである。
のＤＲＡＭをアクセスするアクセス手段とが低消費電力
モードであるときに、低消費電力モードの解除要求が発
生すると、上記ＤＲＡＭの低消費電力モードを解除し、
上記アクセス手段の低消費電力モードを解除し、この後
に、上記ＤＲＡＭをアクセスするものである。
【０００８】
【発明の実施の形態および実施例】図１は、本発明の一
実施例であるＤＲＡＭを用いたシステムの制御装置１０
０を示すブロック図である。
実施例であるＤＲＡＭを用いたシステムの制御装置１０
０を示すブロック図である。
【０００９】ＤＲＡＭを用いたシステムの制御装置１０
０において、リセット回路１が設けられている。電源電
圧検出信号ＸＰＲＳＴ１６は、電源電圧Ｖｄｄが定格値
以下である場合に、ＬＯＷ出力し、電源電圧Ｖｄｄが定
格値以上である場合に、ＨＩＧＨ出力する。
０において、リセット回路１が設けられている。電源電
圧検出信号ＸＰＲＳＴ１６は、電源電圧Ｖｄｄが定格値
以下である場合に、ＬＯＷ出力し、電源電圧Ｖｄｄが定
格値以上である場合に、ＨＩＧＨ出力する。
【００１０】システムリセット信号ＸＲＳＴ７は、制御
信号ＸＲＳＴＲＱ１７のＬＯＷ入力に反応して、ＬＯＷ
出力する。なお、制御信号ＸＲＳＴＲＱ１７が、ＬＯＷ
からＨＩＧＨに移行する際に、電源電圧Ｖｄｄの安定状
時間を確保するために、所定のときに、所定時間が経過
した後に、制御信号ＸＲＳＴＲＱ１７がＬＯＷからＨＩ
ＧＨ出力に遷移し、制御信号ＸＲＳＴＲＱ１７がＨＩＧ
ＨからＬＯＷに移行する際は、制御信号ＸＲＳＴＲＱ１
７が、即座に、ＨＩＧＨからＬＯＷ出力に遷移する。
信号ＸＲＳＴＲＱ１７のＬＯＷ入力に反応して、ＬＯＷ
出力する。なお、制御信号ＸＲＳＴＲＱ１７が、ＬＯＷ
からＨＩＧＨに移行する際に、電源電圧Ｖｄｄの安定状
時間を確保するために、所定のときに、所定時間が経過
した後に、制御信号ＸＲＳＴＲＱ１７がＬＯＷからＨＩ
ＧＨ出力に遷移し、制御信号ＸＲＳＴＲＱ１７がＨＩＧ
ＨからＬＯＷに移行する際は、制御信号ＸＲＳＴＲＱ１
７が、即座に、ＨＩＧＨからＬＯＷ出力に遷移する。
【００１１】リセット制御回路２は、ＭＰＵ１５と、Ｓ
ＤＲＡＭ制御回路４と、セレクタ５との制御信号を生成
する。
ＤＲＡＭ制御回路４と、セレクタ５との制御信号を生成
する。
【００１２】制御信号ＸＲＳＴＲＱ１７は、システムリ
セット信号ＸＲＳＴ７を制御する。
セット信号ＸＲＳＴ７を制御する。
【００１３】入力切替え信号ＳＥＬ８は、セレクタ５の
入力信号を切り替えて出力させる信号であり、ＬＯＷ時
に、Ａ入力を選択し、ＨＩＧＨ時に、Ｂ入力を選択す
る。
入力信号を切り替えて出力させる信号であり、ＬＯＷ時
に、Ａ入力を選択し、ＨＩＧＨ時に、Ｂ入力を選択す
る。
【００１４】リセット信号ＸＭＰＵＲＳＴ１８は、ＭＰ
Ｕ１５のＬＯＷアクティブなリセット信号である。
Ｕ１５のＬＯＷアクティブなリセット信号である。
【００１５】ノンマスカブル割り込み信号ＸＮＭＩ１９
は、ＭＰＵ１５のＬＯＷアクティブなノンマスカブル割
り込み信号であり、消費電流を抑えたＳＬＥＥＰモード
から、ＭＰＵ１５を解除する場合に、使用する信号であ
る。
は、ＭＰＵ１５のＬＯＷアクティブなノンマスカブル割
り込み信号であり、消費電流を抑えたＳＬＥＥＰモード
から、ＭＰＵ１５を解除する場合に、使用する信号であ
る。
【００１６】リセット信号ＸＳＤＣＲＳＴ９は、ＳＤＲ
ＡＭ制御回路４のＬＯＷアクティブなリセット信号であ
る。
ＡＭ制御回路４のＬＯＷアクティブなリセット信号であ
る。
【００１７】ＳＤＲＡＭ制御回路４へのＬＯＷアクティ
ブなＳＤＲＡＭ６の初期化要求信号であり、ＳＤＲＡＭ
６の電源Ｖｂｂ１３の投入時と、ＳＤＲＡＭ６の消費電
流を抑えたセルフ・リフレッシュ・モードからの解除時
に、初期化要求信号ＸＳＤＲＱ２４を使用する。
ブなＳＤＲＡＭ６の初期化要求信号であり、ＳＤＲＡＭ
６の電源Ｖｂｂ１３の投入時と、ＳＤＲＡＭ６の消費電
流を抑えたセルフ・リフレッシュ・モードからの解除時
に、初期化要求信号ＸＳＤＲＱ２４を使用する。
【００１８】ＳＤＲＡＭ６の消費電流を抑えたセルフ・
リフレッシュ・モードからの解除の要因は、Ｖｄｄのオ
フからオンへの遷移と、システム全体の消費電流を抑え
た低消費電力モードからの復帰とである。リセット制御
回路２の不図示部が、上記復帰要因を検出する。初期化
要求信号ＸＳＤＲＱ２４に応じて、ＳＤＲＡＭ制御回路
４が、ＳＤＲＡＭ６の初期化を終了すると、ＸＳＤＡＫ
２３にＬＯＷ出力し、応答する。
リフレッシュ・モードからの解除の要因は、Ｖｄｄのオ
フからオンへの遷移と、システム全体の消費電流を抑え
た低消費電力モードからの復帰とである。リセット制御
回路２の不図示部が、上記復帰要因を検出する。初期化
要求信号ＸＳＤＲＱ２４に応じて、ＳＤＲＡＭ制御回路
４が、ＳＤＲＡＭ６の初期化を終了すると、ＸＳＤＡＫ
２３にＬＯＷ出力し、応答する。
【００１９】移行要求信号ＸＳＥＬＦＲＱ２２は、ＳＤ
ＲＡＭ制御回路４へのＬＯＷアクティブなＳＤＲＡＭ６
の消費電流が抑えられたセルフ・リフレッシュ・モード
への移行要求信号である。
ＲＡＭ制御回路４へのＬＯＷアクティブなＳＤＲＡＭ６
の消費電流が抑えられたセルフ・リフレッシュ・モード
への移行要求信号である。
【００２０】移行パターンとして、Ｖｄｄのオンからオ
フヘの遷移時と、Ｖｄｄのオンを保っているときがあ
る。
フヘの遷移時と、Ｖｄｄのオンを保っているときがあ
る。
【００２１】移行要求信号ＸＳＥＬＦＲＱ２２に応じ
て、ＳＤＲＡＭ制御回路４が、ＳＤＲＡＭ６のセルフ・
リフレッシュ・モードへの移行を終了すると、ＸＳＥＬ
ＦＡＫ２１がＬＯＷになり、応答する。
て、ＳＤＲＡＭ制御回路４が、ＳＤＲＡＭ６のセルフ・
リフレッシュ・モードへの移行を終了すると、ＸＳＥＬ
ＦＡＫ２１がＬＯＷになり、応答する。
【００２２】Ｖｄｄがオン状態であるときに、バス２０
を介したＭＰＵ１５からの「移行指示」によって、図中
のＸＥＳＳＲＱをＬＯＷにし、ＸＳＥＬＦＲＱ２２が応
答してＬＯＷになり、ＳＤＲＡＭ６がセルフ・リフレッ
シュ・モードに移行した後に、ＸＳＥＬＦＡＫ２１がＬ
ＯＷになり、図中のＸＥＳＳがＬＯＷになることによっ
て、ＳＤＲＡＭ６のセルフ・リフレッシュ・モード移行
が行われる。
を介したＭＰＵ１５からの「移行指示」によって、図中
のＸＥＳＳＲＱをＬＯＷにし、ＸＳＥＬＦＲＱ２２が応
答してＬＯＷになり、ＳＤＲＡＭ６がセルフ・リフレッ
シュ・モードに移行した後に、ＸＳＥＬＦＡＫ２１がＬ
ＯＷになり、図中のＸＥＳＳがＬＯＷになることによっ
て、ＳＤＲＡＭ６のセルフ・リフレッシュ・モード移行
が行われる。
【００２３】バッテリ回路３は、図示しない２次電池・
充電回路・定電圧回路によって構成されている。
充電回路・定電圧回路によって構成されている。
【００２４】定電圧回路は、Ｖｄｄオフ時である２次電
池が充電状態であるときに、２次電池に基づいて定電圧
を出力し、セレクタ５とＳＤＲＡＭ６とのバックアップ
電圧をＶｂｂ１３に供給する。なお、２次電池が放電状
態であるときには、元になる２次電池が空であるので、
バックアップ電圧がＶｂｂ１３ラインに供給されない。
Ｖｄｄオン時に、セレクタ５とＳＤＲＡＭ６との動作電
圧を、Ｖｂｂ１３に出力し、しかも、充電回路が２次電
池を充電する。
池が充電状態であるときに、２次電池に基づいて定電圧
を出力し、セレクタ５とＳＤＲＡＭ６とのバックアップ
電圧をＶｂｂ１３に供給する。なお、２次電池が放電状
態であるときには、元になる２次電池が空であるので、
バックアップ電圧がＶｂｂ１３ラインに供給されない。
Ｖｄｄオン時に、セレクタ５とＳＤＲＡＭ６との動作電
圧を、Ｖｂｂ１３に出力し、しかも、充電回路が２次電
池を充電する。
【００２５】ＳＤＲＡＭ制御回路４は、ＳＤＲＡＭ６へ
のアクセス信号ＳＣＫＥ１０、ＳＤＣＬＫ、ＸＳＤＣ
Ｓ、ＸＲＡＳ、ＸＣＡＳ、ＸＷＥ、ＳＤＡ、ＤＱＭ１
１、ＳＤＤＱ１２を生成する。ＳＤＡ＜１３：１２＞
は、ＳＤＲＡＭ６内のＤＲＡＭコアのバンク番号とモー
ドレジスタ設定とに用いる。
のアクセス信号ＳＣＫＥ１０、ＳＤＣＬＫ、ＸＳＤＣ
Ｓ、ＸＲＡＳ、ＸＣＡＳ、ＸＷＥ、ＳＤＡ、ＤＱＭ１
１、ＳＤＤＱ１２を生成する。ＳＤＡ＜１３：１２＞
は、ＳＤＲＡＭ６内のＤＲＡＭコアのバンク番号とモー
ドレジスタ設定とに用いる。
【００２６】ＳＤＡ＜１０＞は、オートプリチャージイ
ネーブルと、アドレス指定と、モードレジスタ設定とに
用いる。
ネーブルと、アドレス指定と、モードレジスタ設定とに
用いる。
【００２７】ＳＤＡ＜１１＞、ＳＤＡ＜０９：００＞
は、アドレス設定とモードレジスタ設定とに用いる。こ
れらのアクセス信号の組み合わせによって、数々のコマ
ンドを構成する。
は、アドレス設定とモードレジスタ設定とに用いる。こ
れらのアクセス信号の組み合わせによって、数々のコマ
ンドを構成する。
【００２８】ＳＤＲＡＭ制御回路４は、ＸＳＤＣＲＳＴ
９がＬＯＷであるときに、初期化される。ＸＳＳＤＲＡ
Ｍ初期化要求信号ＤＲＱ２４は、ＸＳＤＲＱ２４のＬＯ
Ｗを検出すると、ＳＥＬＦＸコマンドと、ＰＡＬコマン
ドと、ＲＥＦコマンドとの組み合わせを８回繰り返し、
その後、ＭＲＳコマンドを発行し、ＳＤＲＡＭ初期化応
答信号ＸＳＤＡＫ２３をＬＯＷに遷移させる。
９がＬＯＷであるときに、初期化される。ＸＳＳＤＲＡ
Ｍ初期化要求信号ＤＲＱ２４は、ＸＳＤＲＱ２４のＬＯ
Ｗを検出すると、ＳＥＬＦＸコマンドと、ＰＡＬコマン
ドと、ＲＥＦコマンドとの組み合わせを８回繰り返し、
その後、ＭＲＳコマンドを発行し、ＳＤＲＡＭ初期化応
答信号ＸＳＤＡＫ２３をＬＯＷに遷移させる。
【００２９】ＳＤＲＡＭセルフ・リフレッシュ・モード
要求信号ＸＳＥＬＦＲＱ２２は、ＸＳＥＬＦＲＱ２２の
ＬＯＷを検出すると、ＳＥＬＦコマンドを発行した後
に、ＳＤＲＡＭセルフ・リフレッシュ・モード応答信号
ＸＳＥＬＦＡＫ２１をＬＯＷに遷移させる。また、バス
２０からＳＤＲＡＭ６を対象にしたアクセス信号に基づ
いて、アクセス信号を生成する。
要求信号ＸＳＥＬＦＲＱ２２は、ＸＳＥＬＦＲＱ２２の
ＬＯＷを検出すると、ＳＥＬＦコマンドを発行した後
に、ＳＤＲＡＭセルフ・リフレッシュ・モード応答信号
ＸＳＥＬＦＡＫ２１をＬＯＷに遷移させる。また、バス
２０からＳＤＲＡＭ６を対象にしたアクセス信号に基づ
いて、アクセス信号を生成する。
【００３０】セレクタ回路５は、ＳＥＬ８とＶｂｂ１３
との条件によって、Ｂ入力に接続されたＳＣＫＥ１０
と、Ａ入力に接続されたＧＮＤとのうちの一方を選択
し、出力Ｙに接続されたＣＫＥ１４に出力する。Ｖｄｄ
オン時に、ＳＥＬ８がＬＯＷであれば、ＧＮＤをＣＫＥ
１４へ出力し、ＳＥＬ８がＨＩＧＨであれば、ＳＣＫＥ
１０をＣＫＥ１４へ出力する。
との条件によって、Ｂ入力に接続されたＳＣＫＥ１０
と、Ａ入力に接続されたＧＮＤとのうちの一方を選択
し、出力Ｙに接続されたＣＫＥ１４に出力する。Ｖｄｄ
オン時に、ＳＥＬ８がＬＯＷであれば、ＧＮＤをＣＫＥ
１４へ出力し、ＳＥＬ８がＨＩＧＨであれば、ＳＣＫＥ
１０をＣＫＥ１４へ出力する。
【００３１】Ｖｄｄオフ時に、Ｖｂｂ１３が供給されて
いる限り、ＳＥＬ８のＬＯＷ／ＨＩＧＨに関係なく、Ｇ
ＮＤが選択され、ＣＫＥ１４に出力される。Ｖｄｄオフ
時に、二次電池が放電し、Ｖｂｂ１３が供給されていな
いときには、ＣＫＥ１４が不定状態である。
いる限り、ＳＥＬ８のＬＯＷ／ＨＩＧＨに関係なく、Ｇ
ＮＤが選択され、ＣＫＥ１４に出力される。Ｖｄｄオフ
時に、二次電池が放電し、Ｖｂｂ１３が供給されていな
いときには、ＣＫＥ１４が不定状態である。
【００３２】同期型ダイナミックメモリ（ＳＤＲＡＭ）
６は、外部からのリフレッシュ信号を不要とし、しか
も、消費電力を抑えたセルフ・リフレッシュ・モードを
備えている。このセルフ・リフレッシュ・モードは、Ｖ
ｂｂ１３が供給され、ＣＫＥ１４がＬＯＷに保持されて
いる限り、続けることができる。
６は、外部からのリフレッシュ信号を不要とし、しか
も、消費電力を抑えたセルフ・リフレッシュ・モードを
備えている。このセルフ・リフレッシュ・モードは、Ｖ
ｂｂ１３が供給され、ＣＫＥ１４がＬＯＷに保持されて
いる限り、続けることができる。
【００３３】また、内部に、電圧監視回路を備え、Ｖｂ
ｂの立ち上がり時に、ＳＤＣＬＫ・ＣＫＥ・ＤＱＭに関
係なく、ＳＤＤＱ出力をＨｉ−Ｚ（ハイインピーダン
ス）状態にする。この後は、ＳＤＣＬＫ立ち上がり時の
ＣＫＥとＤＱＭとの状態によって、ＳＤＤＱ出力のＨｉ
−Ｚ制御を行う。
ｂの立ち上がり時に、ＳＤＣＬＫ・ＣＫＥ・ＤＱＭに関
係なく、ＳＤＤＱ出力をＨｉ−Ｚ（ハイインピーダン
ス）状態にする。この後は、ＳＤＣＬＫ立ち上がり時の
ＣＫＥとＤＱＭとの状態によって、ＳＤＤＱ出力のＨｉ
−Ｚ制御を行う。
【００３４】ＭＰＵ（マイクロプロセッシングユニッ
ト）１５は、図示しないＲＯＭに格納されているプログ
ラムに従って、動作し、バス２０を経由し、リセット制
御回路２とＳＤＲＡＭ制御回路４とに接続され、バスを
介して、リセット制御回路２に、ＳＤＲＡＭ６のセルフ
・リフレッシュ・モードへの移行指示を行い、ＳＤＲＡ
Ｍ制御回路４に対して、ＳＤＲＡＭ６へのアクセス信号
を生成する制御信号を供給する。
ト）１５は、図示しないＲＯＭに格納されているプログ
ラムに従って、動作し、バス２０を経由し、リセット制
御回路２とＳＤＲＡＭ制御回路４とに接続され、バスを
介して、リセット制御回路２に、ＳＤＲＡＭ６のセルフ
・リフレッシュ・モードへの移行指示を行い、ＳＤＲＡ
Ｍ制御回路４に対して、ＳＤＲＡＭ６へのアクセス信号
を生成する制御信号を供給する。
【００３５】ＸＮＭＩ１９は、ノンマスカブル割り込み
であり、ＸＭＰＵＲＳＴは、リセット信号である。
であり、ＸＭＰＵＲＳＴは、リセット信号である。
【００３６】ＭＰＵ１５がＳＬＥＥＰモードであり、Ｓ
ＤＲＡＭ６がセルフ・リフレッシュ・モードである低消
費電力スタンバイ状態を、ＥＳＳ（Ｅｎｅｒｇｙ Ｓａ
ｖｅｄ Ｓｔａｎｄｂｙ）状態と呼ぶ。連続したスタン
バイ状態が続くときに、ＥＳＳ状態に移行し、また、Ｅ
ＳＳ状態にあるときに、アクティブ状態に移行すべき解
除要因が発生すると、ＥＳＳ状態を終了する。
ＤＲＡＭ６がセルフ・リフレッシュ・モードである低消
費電力スタンバイ状態を、ＥＳＳ（Ｅｎｅｒｇｙ Ｓａ
ｖｅｄ Ｓｔａｎｄｂｙ）状態と呼ぶ。連続したスタン
バイ状態が続くときに、ＥＳＳ状態に移行し、また、Ｅ
ＳＳ状態にあるときに、アクティブ状態に移行すべき解
除要因が発生すると、ＥＳＳ状態を終了する。
【００３７】次に、上記実施例の動作について説明す
る。
る。
【００３８】図２、図３は、上記実施例の動作を示すフ
ローチャートである。
ローチャートである。
【００３９】図４は、上記実施例において、電源投入シ
ーケンスを示すタイムチャートである。
ーケンスを示すタイムチャートである。
【００４０】図５は、上記実施例において、ＥＳＳ解除
シーケンスを示すタイムチャートである。
シーケンスを示すタイムチャートである。
【００４１】図６は、上記実施例において、電源オフシ
ーケンスを示すタイムチャートである。
ーケンスを示すタイムチャートである。
【００４２】図７は、上記実施例において、ＥＳＳ移行
シーケンスを示すタイムチャートである。
シーケンスを示すタイムチャートである。
【００４３】［１．電源投入シーケンス］まず、セレク
タ５について説明したように、Ｖｄｄがオフの状態にお
いて、Ｖｂｂ１３が未供給である場合、ＳＤＲＡＭ６と
セレクタ５とに電力が供給されず、しかも、ＣＫＥ１４
は、不定状態にある。
タ５について説明したように、Ｖｄｄがオフの状態にお
いて、Ｖｂｂ１３が未供給である場合、ＳＤＲＡＭ６と
セレクタ５とに電力が供給されず、しかも、ＣＫＥ１４
は、不定状態にある。
【００４４】ここで、Ｖｄｄがオフからオン状態にな
り、閾値電圧を超えると（Ｓ２０１、Ｓ３０１）、リセ
ット回路１は、ＸＰＲＳＴ１６にＬＯＷを出力し、これ
を受けたリセット回路２は、制御信号ＸＲＳＴＲＱ１７
にＬＯＷを出力する。そして、リセット回路１は、ＸＲ
ＳＴ７にＬＯＷを出力する。リセット制御回路２は、Ｘ
ＲＳＴ７のＬＯＷによって、ＳＥＬ８・ＸＳＤＣＲＳＴ
９・ＸＭＰＵＲＳＴ１８をＬＯＷへ初期化し、ＸＳＤＲ
Ｑ２４・ＸＳＥＬＦＲＱ２２・ＸＮＭＩ１９をＨＩＧＨ
に初期化する。
り、閾値電圧を超えると（Ｓ２０１、Ｓ３０１）、リセ
ット回路１は、ＸＰＲＳＴ１６にＬＯＷを出力し、これ
を受けたリセット回路２は、制御信号ＸＲＳＴＲＱ１７
にＬＯＷを出力する。そして、リセット回路１は、ＸＲ
ＳＴ７にＬＯＷを出力する。リセット制御回路２は、Ｘ
ＲＳＴ７のＬＯＷによって、ＳＥＬ８・ＸＳＤＣＲＳＴ
９・ＸＭＰＵＲＳＴ１８をＬＯＷへ初期化し、ＸＳＤＲ
Ｑ２４・ＸＳＥＬＦＲＱ２２・ＸＮＭＩ１９をＨＩＧＨ
に初期化する。
【００４５】ＳＤＲＡＭ制御回路４の初期化によって、
ＳＣＫＥ１０にＬＯＷが出力され、ＤＱＭにＨＩＧＨが
出力される。セレクタ５は、ＳＣＫＥ１０を選択出力
し、ＣＫＥ１４にＬＯＷを出力する。ＳＤＣＬＫは、発
振回路が安定していないので、不定出力状態である。ま
た、ＳＤＲＡＭ６内部の電圧監視回路によって、ＳＤＤ
Ｑ出力は、Ｈｉ−Ｚ（ハイインピーダンス）状態であ
る。ＭＰＵ１５は、初期状態にセットされる。
ＳＣＫＥ１０にＬＯＷが出力され、ＤＱＭにＨＩＧＨが
出力される。セレクタ５は、ＳＣＫＥ１０を選択出力
し、ＣＫＥ１４にＬＯＷを出力する。ＳＤＣＬＫは、発
振回路が安定していないので、不定出力状態である。ま
た、ＳＤＲＡＭ６内部の電圧監視回路によって、ＳＤＤ
Ｑ出力は、Ｈｉ−Ｚ（ハイインピーダンス）状態であ
る。ＭＰＵ１５は、初期状態にセットされる。
【００４６】そして、Ｖｄｄが閾値電圧を超え、所定電
圧で安定し、しかも、ＳＤＣＬＫが所定周波数で安定す
るまでの時間を確保するために、ＸＲＳＴ７のＬＯＷを
保持する（Ｓ２０２）。
圧で安定し、しかも、ＳＤＣＬＫが所定周波数で安定す
るまでの時間を確保するために、ＸＲＳＴ７のＬＯＷを
保持する（Ｓ２０２）。
【００４７】ウエイトが終了すると、ＸＲＳＴ７は、Ｈ
ＩＧＨに遷移する（Ｓ２０３、Ｓ３０２）。
ＩＧＨに遷移する（Ｓ２０３、Ｓ３０２）。
【００４８】リセット制御回路２は、ＭＰＵ１５を起動
するためにシーケンスを実行する（Ｓ２０４）。リセッ
ト制御回路２は、リセット状態から立ち上がり、ＳＥＬ
８をＨＩＧＨに設定する（Ｓ２１６、Ｓ３０３）。これ
によって、セレクタ５は、ＧＮＤからＳＣＫＥ１０に選
択を変更し、ＣＫＥ１４に出力する。
するためにシーケンスを実行する（Ｓ２０４）。リセッ
ト制御回路２は、リセット状態から立ち上がり、ＳＥＬ
８をＨＩＧＨに設定する（Ｓ２１６、Ｓ３０３）。これ
によって、セレクタ５は、ＧＮＤからＳＣＫＥ１０に選
択を変更し、ＣＫＥ１４に出力する。
【００４９】また、リセット制御回路２は、ＳＤＲＡＭ
制御回路を動作可能にするために、ＸＳＤＣＲＳＴ９を
ＨＩＧＨに設定する（Ｓ２１７、Ｓ３０４）。リセット
制御回路２は、リセット状態から立ち上がったＳＤＲＡ
Ｍ制御回路４に対して、ＸＳＤＲＱ２４をＬＯＷにし、
ＳＤＲＡＭ６の初期化要求を行う（Ｓ２１８、Ｓ３０
５）。
制御回路を動作可能にするために、ＸＳＤＣＲＳＴ９を
ＨＩＧＨに設定する（Ｓ２１７、Ｓ３０４）。リセット
制御回路２は、リセット状態から立ち上がったＳＤＲＡ
Ｍ制御回路４に対して、ＸＳＤＲＱ２４をＬＯＷにし、
ＳＤＲＡＭ６の初期化要求を行う（Ｓ２１８、Ｓ３０
５）。
【００５０】初期化要求を受けたＳＤＲＡＭ制御回路４
は、ＳＤＲＡＭの初期化を行う（Ｓ２１９）。ＳＤＲＡ
Ｍ制御回路４は、ＳＤＣＬＫに同期し、ＳＣＫＥ１０を
ＨＩＧＨにし、ＸＳＤＣＳをＨＩＧＨにする（Ｓ２２
５、Ｓ３０６）。これによって、ＳＤＲＡＭ６に、セル
フリフレッシュ解除（ＳＥＬＦＸ）コマンドと、デバイ
ス非選択（ＤＥＳＬ）コマンドとが入力され、もし、セ
ルフ・リフレッシュ・モードであったら、セルフリフレ
ッシュ状態を終了する。セルフ・リフレッシュ・モード
でなければ、何の意味も持たないコマンドとして実行す
る。
は、ＳＤＲＡＭの初期化を行う（Ｓ２１９）。ＳＤＲＡ
Ｍ制御回路４は、ＳＤＣＬＫに同期し、ＳＣＫＥ１０を
ＨＩＧＨにし、ＸＳＤＣＳをＨＩＧＨにする（Ｓ２２
５、Ｓ３０６）。これによって、ＳＤＲＡＭ６に、セル
フリフレッシュ解除（ＳＥＬＦＸ）コマンドと、デバイ
ス非選択（ＤＥＳＬ）コマンドとが入力され、もし、セ
ルフ・リフレッシュ・モードであったら、セルフリフレ
ッシュ状態を終了する。セルフ・リフレッシュ・モード
でなければ、何の意味も持たないコマンドとして実行す
る。
【００５１】この後に、ＳＤＲＡＭ６に蓄積されている
データを保持するために、リフレッシュ時間間隔以内
に、オートリフレッシュ（ＲＥＦ）コマンドを発行し、
リフレッシュ操作を行わなければならない。
データを保持するために、リフレッシュ時間間隔以内
に、オートリフレッシュ（ＲＥＦ）コマンドを発行し、
リフレッシュ操作を行わなければならない。
【００５２】ＲＡＳサイクルタイム（ｔＲＣ）経過後
に、ＳＤＲＡＭ制御回路４は、ＳＤＣＬＫに同期し、Ｓ
ＤＣＬＫの１周期間、ＸＳＤＣＳ・ＸＲＡＳ・ＸＷＥを
ＬＯＷにし、ＸＣＡＳ・ＳＤＡ＜１０＞をＨＩＧＨに
し、プリチャージオール（ＰＡＬ）コマンドを発行し、
ＲＡＳプリチャージタイム（ｔＲＰ）経過後に、ＳＤＲ
ＡＭ制御回路４は、ＳＤＣＬＫに同期し、ＳＤＣＬＫの
１周期間、ＸＳＤＣＳ・ＸＲＡＳ・ＸＣＡＳをＬＯＷに
し、ＸＷＥをＨＩＧＨにし、ＲＥＦコマンドを発行する
（Ｓ２２６、Ｓ３０７）。
に、ＳＤＲＡＭ制御回路４は、ＳＤＣＬＫに同期し、Ｓ
ＤＣＬＫの１周期間、ＸＳＤＣＳ・ＸＲＡＳ・ＸＷＥを
ＬＯＷにし、ＸＣＡＳ・ＳＤＡ＜１０＞をＨＩＧＨに
し、プリチャージオール（ＰＡＬ）コマンドを発行し、
ＲＡＳプリチャージタイム（ｔＲＰ）経過後に、ＳＤＲ
ＡＭ制御回路４は、ＳＤＣＬＫに同期し、ＳＤＣＬＫの
１周期間、ＸＳＤＣＳ・ＸＲＡＳ・ＸＣＡＳをＬＯＷに
し、ＸＷＥをＨＩＧＨにし、ＲＥＦコマンドを発行する
（Ｓ２２６、Ｓ３０７）。
【００５３】ＰＡＬ＋ＲＥＦコマンドが８回終了したか
否かを調べ（Ｓ２２６）、８回終了するまで、ＰＡＬ＋
ＲＥＦコマンド発行（Ｓ２２６、Ｓ３０７）を繰り返
す。
否かを調べ（Ｓ２２６）、８回終了するまで、ＰＡＬ＋
ＲＥＦコマンド発行（Ｓ２２６、Ｓ３０７）を繰り返
す。
【００５４】ＰＡＬ＋ＲＥＦコマンドが８回終了（Ｓ３
０８）し、ｔＲＣ経過後に、ＳＤＲＡＭ制御回路４は、
ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳＤＣ
Ｓ・ＸＲＡＳ・ＸＣＡＳ・ＸＷＥをＬＯＷにし、ＳＤＡ
＜１３：００＞に、ＣＡＳレーテンシ値等のモードレジ
スタ値を設定し、モードレジスタセット（ＭＲＳ）コマ
ンドを発行する（Ｓ２２９、Ｓ３０９）。
０８）し、ｔＲＣ経過後に、ＳＤＲＡＭ制御回路４は、
ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳＤＣ
Ｓ・ＸＲＡＳ・ＸＣＡＳ・ＸＷＥをＬＯＷにし、ＳＤＡ
＜１３：００＞に、ＣＡＳレーテンシ値等のモードレジ
スタ値を設定し、モードレジスタセット（ＭＲＳ）コマ
ンドを発行する（Ｓ２２９、Ｓ３０９）。
【００５５】この後に、モードレジスタセットサイクル
タイム（ｔＲＳＣ）経過後に、リード／ライト等のコマ
ンドが発行可能になり、ＳＤＲＡＭ６の初期化シーケン
スを終了し、ＭＰＵは、ＳＤＲＡＭ６を使用可能なメモ
リとして用いる（Ｓ２０５、Ｓ３１０）。
タイム（ｔＲＳＣ）経過後に、リード／ライト等のコマ
ンドが発行可能になり、ＳＤＲＡＭ６の初期化シーケン
スを終了し、ＭＰＵは、ＳＤＲＡＭ６を使用可能なメモ
リとして用いる（Ｓ２０５、Ｓ３１０）。
【００５６】この後に、モードレジスタセットサイクル
タイム（ｔＲＳＣ）経過後に、ＳＤＲＡＭ６の初期化シ
ーケンスが終了し、ＭＰＵ１５が、ＳＤＲＡＭ６を使用
することができる。よって、ＭＰＵ１５をリセット状態
からアクティブ状態に遷移させるために、ＸＭＰＵＲＳ
Ｔ１８をＨＩＧＨにする（Ｓ２０５、Ｓ４１０）。
タイム（ｔＲＳＣ）経過後に、ＳＤＲＡＭ６の初期化シ
ーケンスが終了し、ＭＰＵ１５が、ＳＤＲＡＭ６を使用
することができる。よって、ＭＰＵ１５をリセット状態
からアクティブ状態に遷移させるために、ＸＭＰＵＲＳ
Ｔ１８をＨＩＧＨにする（Ｓ２０５、Ｓ４１０）。
【００５７】ＭＰＵは、プログラムに従い、ＳＤＲＡＭ
６のアクセス等の実行を開始する（Ｓ２０５）。
６のアクセス等の実行を開始する（Ｓ２０５）。
【００５８】［２．ＥＳＳ解除シーケンス］ＥＳＳ状態
（低消費電力スタンバイ状態）であるときに（Ｓ２０
９）、ＥＳＳ解除要因が発生すると（Ｓ２１３）、ＳＤ
ＣＬＫが所定周波数で安定するまでの時間を確保するた
めに、ウエイトする（Ｓ２１４、Ｓ４０２）。
（低消費電力スタンバイ状態）であるときに（Ｓ２０
９）、ＥＳＳ解除要因が発生すると（Ｓ２１３）、ＳＤ
ＣＬＫが所定周波数で安定するまでの時間を確保するた
めに、ウエイトする（Ｓ２１４、Ｓ４０２）。
【００５９】リセット制御回路２は、ＭＰＵ１５を起動
するために、シーケンスを実行する（Ｓ２０４）。リセ
ット制御回路２は、リセット状態から立ち上がり、ＳＥ
Ｌ８をＨＩＧＨに設定する（Ｓ２１６、Ｓ４０３）。こ
れによって、セレクタ５は、ＧＮＤからＳＣＫＥ１０に
選択を変更し、ＣＫＥ１４に出力する。また、リセット
制御回路２は、ＳＤＲＡＭ制御回路を動作可能にするた
めに、ＸＳＤＣＲＳＴ９をＨＩＧＨに設定する（Ｓ２１
７、Ｓ４０４）。リセット制御回路２は、リセット状態
から立ち上がったＳＤＲＡＭ制御回路４に対し、ＸＳＤ
ＲＱ２４をＬＯＷにし、ＳＤＲＡＭ６の初期化要求を行
う（Ｓ２１８、Ｓ４０５）。
するために、シーケンスを実行する（Ｓ２０４）。リセ
ット制御回路２は、リセット状態から立ち上がり、ＳＥ
Ｌ８をＨＩＧＨに設定する（Ｓ２１６、Ｓ４０３）。こ
れによって、セレクタ５は、ＧＮＤからＳＣＫＥ１０に
選択を変更し、ＣＫＥ１４に出力する。また、リセット
制御回路２は、ＳＤＲＡＭ制御回路を動作可能にするた
めに、ＸＳＤＣＲＳＴ９をＨＩＧＨに設定する（Ｓ２１
７、Ｓ４０４）。リセット制御回路２は、リセット状態
から立ち上がったＳＤＲＡＭ制御回路４に対し、ＸＳＤ
ＲＱ２４をＬＯＷにし、ＳＤＲＡＭ６の初期化要求を行
う（Ｓ２１８、Ｓ４０５）。
【００６０】初期化要求を受けたＳＤＲＡＭ制御回路
は、ＳＤＲＡＭの初期化を行う（Ｓ２１９）。ＳＤＲＡ
Ｍ制御回路４は、ＳＤＣＬＫに同期し、ＳＣＫＥ１０を
ＨＩＧＨにし、ＸＳＤＣＳをＨＩＧＨにする（Ｓ２２
５、Ｓ４０６）。これによって、ＳＤＲＡＭ６に、セル
フリフレッシュ解除（ＳＥＬＦＸ）コマンドと、デバイ
ス非選択（ＤＥＳＬ）コマンドとが入力され、もし、セ
ルフ・リフレッシュ・モードであれば、セルフリフレッ
シュ状態を終了する。セルフ・リフレッシュ・モードで
なければ、何の意味も持たないコマンドとして実行す
る。
は、ＳＤＲＡＭの初期化を行う（Ｓ２１９）。ＳＤＲＡ
Ｍ制御回路４は、ＳＤＣＬＫに同期し、ＳＣＫＥ１０を
ＨＩＧＨにし、ＸＳＤＣＳをＨＩＧＨにする（Ｓ２２
５、Ｓ４０６）。これによって、ＳＤＲＡＭ６に、セル
フリフレッシュ解除（ＳＥＬＦＸ）コマンドと、デバイ
ス非選択（ＤＥＳＬ）コマンドとが入力され、もし、セ
ルフ・リフレッシュ・モードであれば、セルフリフレッ
シュ状態を終了する。セルフ・リフレッシュ・モードで
なければ、何の意味も持たないコマンドとして実行す
る。
【００６１】この後に、ＳＤＲＡＭ６に蓄積されている
データを保持するために、リフレッシュ時間間隔以内
に、オートリフレッシュ（ＲＥＦ）コマンドを発行し、
リフレッシュ操作を行わなければならない。ＲＡＳサイ
クルタイム（ｔＲＣ）経過後に、ＳＤＲＡＭ制御回路４
は、ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳ
ＤＣＳ・ＸＲＡＳ・ＸＷＥをＬＯＷにし、ＸＣＡＳ・Ｓ
ＤＡ＜１０＞をＨＩＧＨにし、プリチャージオール（Ｐ
ＡＬ）コマンドを発行し、ＲＡＳプリチャージタイム
（ｔＲＰ）経過後に、ＳＤＲＡＭ制御回路４は、ＳＤＣ
ＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳＤＣＳ・Ｘ
ＲＡＳ・ＸＣＡＳをＬＯＷにし、ＸＷＥをＨＩＧＨに
し、ＲＥＦコマンドを発行する（Ｓ２２６、Ｓ４０
７）。
データを保持するために、リフレッシュ時間間隔以内
に、オートリフレッシュ（ＲＥＦ）コマンドを発行し、
リフレッシュ操作を行わなければならない。ＲＡＳサイ
クルタイム（ｔＲＣ）経過後に、ＳＤＲＡＭ制御回路４
は、ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳ
ＤＣＳ・ＸＲＡＳ・ＸＷＥをＬＯＷにし、ＸＣＡＳ・Ｓ
ＤＡ＜１０＞をＨＩＧＨにし、プリチャージオール（Ｐ
ＡＬ）コマンドを発行し、ＲＡＳプリチャージタイム
（ｔＲＰ）経過後に、ＳＤＲＡＭ制御回路４は、ＳＤＣ
ＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳＤＣＳ・Ｘ
ＲＡＳ・ＸＣＡＳをＬＯＷにし、ＸＷＥをＨＩＧＨに
し、ＲＥＦコマンドを発行する（Ｓ２２６、Ｓ４０
７）。
【００６２】ＰＡＬ＋ＲＥＦコマンドが８回終了したか
否かを調べ（Ｓ２２６）、ＰＡＬ＋ＲＥＦコマンドが８
回終了するまで、ＰＡＬ＋ＲＥＦコマンド発行（Ｓ２２
６、Ｓ４０７）を繰り返す。
否かを調べ（Ｓ２２６）、ＰＡＬ＋ＲＥＦコマンドが８
回終了するまで、ＰＡＬ＋ＲＥＦコマンド発行（Ｓ２２
６、Ｓ４０７）を繰り返す。
【００６３】ＰＡＬ＋ＲＥＦコマンドが８回終了（Ｓ４
０８）すると、ｔＲＣ経過後、ＳＤＲＡＭ制御回路４
は、ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳ
ＤＣＳ・ＸＲＡＳ・ＸＣＡＳ・ＸＷＥをＬＯＷにし、Ｓ
ＤＡ＜１３：００＞にＣＡＳレーテンシ値等のモードレ
ジスタ値を設定し、モードレジスタセット（ＭＲＳ）コ
マンドを発行する（Ｓ２２９、Ｓ４０９）。
０８）すると、ｔＲＣ経過後、ＳＤＲＡＭ制御回路４
は、ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、ＸＳ
ＤＣＳ・ＸＲＡＳ・ＸＣＡＳ・ＸＷＥをＬＯＷにし、Ｓ
ＤＡ＜１３：００＞にＣＡＳレーテンシ値等のモードレ
ジスタ値を設定し、モードレジスタセット（ＭＲＳ）コ
マンドを発行する（Ｓ２２９、Ｓ４０９）。
【００６４】この後に、モードレジスタセットサイクル
タイム（ｔＲＳＣ）経過後に、ＳＤＲＡＭ６の初期化シ
ーケンスが終了し、ＭＰＵ１５が、ＳＤＲＡＭ６を使用
することができる。よって、ＭＰＵ１５をＳＬＥＥＰ状
態から解除するために、ＸＮＭ１Ｉ９をＬＯＷにし、Ｅ
ＳＳ状態を示すＸＥＳＳをＨＩＧＨにし、ＥＳＳ状態が
終了する（Ｓ４１０）。その後、ＭＰＵは、プログラム
に従い、ＳＤＲＡＭ６のアクセス等の実行を開始する
（Ｓ２０５）。
タイム（ｔＲＳＣ）経過後に、ＳＤＲＡＭ６の初期化シ
ーケンスが終了し、ＭＰＵ１５が、ＳＤＲＡＭ６を使用
することができる。よって、ＭＰＵ１５をＳＬＥＥＰ状
態から解除するために、ＸＮＭ１Ｉ９をＬＯＷにし、Ｅ
ＳＳ状態を示すＸＥＳＳをＨＩＧＨにし、ＥＳＳ状態が
終了する（Ｓ４１０）。その後、ＭＰＵは、プログラム
に従い、ＳＤＲＡＭ６のアクセス等の実行を開始する
（Ｓ２０５）。
【００６５】［３．電源オフシーケンス］Ｖｄｄがオン
状態からオフ状態に移行する際に、閾値電圧を下回る
と、リセット回路１は、ＸＰＲＳＴ１６にＬＯＷを出力
し（Ｓ２０６、Ｓ５０１）、リセット制御回路２は、Ｘ
ＳＥＬＦＲＱ２２にＬＯＷを出力し、ＳＤＲＡＭ６のセ
ルフ・リフレッシュ・モード移行要求を、ＳＤＲＡＭ制
御回路４に出力する（Ｓ５０２）。
状態からオフ状態に移行する際に、閾値電圧を下回る
と、リセット回路１は、ＸＰＲＳＴ１６にＬＯＷを出力
し（Ｓ２０６、Ｓ５０１）、リセット制御回路２は、Ｘ
ＳＥＬＦＲＱ２２にＬＯＷを出力し、ＳＤＲＡＭ６のセ
ルフ・リフレッシュ・モード移行要求を、ＳＤＲＡＭ制
御回路４に出力する（Ｓ５０２）。
【００６６】移行要求を受けたＳＤＲＡＭ制御回路４は
（Ｓ５０３）、ＰＡＬコマンドを発行し、ＲＡＳプリチ
ャージタイム（ｔＲＰ）経過後に、ＲＥＦコマンドを発
行する。さらに、ＲＡＳサイクルタイム（ｔＲＣ）経過
後に、ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、Ｘ
ＳＤＣＳ・ＸＲＡＳ・ＸＣＡＳをＬＯＷにし、ＸＷＥを
ＨＩＧＨにし、それ以降、ＳＣＫＥはＬＯＷに保持する
ＳＥＬコマンドを発行する。これによって、ＳＤＲＡＭ
６は、セルフ・リフレッシュ・モードへ移行したので、
ＸＳＥＬＦＡＫ２１をＬＯＷにする（Ｓ２３１、Ｓ５０
４）。
（Ｓ５０３）、ＰＡＬコマンドを発行し、ＲＡＳプリチ
ャージタイム（ｔＲＰ）経過後に、ＲＥＦコマンドを発
行する。さらに、ＲＡＳサイクルタイム（ｔＲＣ）経過
後に、ＳＤＣＬＫに同期し、ＳＤＣＬＫの１周期間、Ｘ
ＳＤＣＳ・ＸＲＡＳ・ＸＣＡＳをＬＯＷにし、ＸＷＥを
ＨＩＧＨにし、それ以降、ＳＣＫＥはＬＯＷに保持する
ＳＥＬコマンドを発行する。これによって、ＳＤＲＡＭ
６は、セルフ・リフレッシュ・モードへ移行したので、
ＸＳＥＬＦＡＫ２１をＬＯＷにする（Ｓ２３１、Ｓ５０
４）。
【００６７】システム・リセットヘの移行前処理が終了
したので、リセット制御回路２は、制御信号ＸＲＳＴＲ
Ｑ１７をＬＯＷにし、システム・リセットの移行を許可
し（Ｓ５０５）、リセット回路１は、ＸＲＳＴ７をＬＯ
Ｗにする。リセット制御回路２の初期化によって、ＸＭ
ＰＵＲＳＴ１８とＸＳＤＣＲＳＴ９とをＬＯＷにし、Ｍ
ＰＵ１５とＳＤＲＡＭ制御回路４との初期化を行う（Ｓ
５０６）。
したので、リセット制御回路２は、制御信号ＸＲＳＴＲ
Ｑ１７をＬＯＷにし、システム・リセットの移行を許可
し（Ｓ５０５）、リセット回路１は、ＸＲＳＴ７をＬＯ
Ｗにする。リセット制御回路２の初期化によって、ＸＭ
ＰＵＲＳＴ１８とＸＳＤＣＲＳＴ９とをＬＯＷにし、Ｍ
ＰＵ１５とＳＤＲＡＭ制御回路４との初期化を行う（Ｓ
５０６）。
【００６８】ＳＥＬ８はＬＯＷに初期化されるので、セ
レクタ１４出力は、ＧＮＤを選択する。ＸＳＥＬＦＲＱ
２２は、初期化によってＨＩＧＨになる。このステップ
まで、Ｖｄｄは、システム全体が動作可能な電圧を保証
している。Ｖｄｄのオフ後、バッテリ回路３の２次電池
が充電状態である限り、セレクタ５は、ＣＫＥ１４にＧ
ＮＤを選択出力し続け、ＳＤＲＡＭ６のセルフ・リフレ
ッシュ・モード状態を保持する。
レクタ１４出力は、ＧＮＤを選択する。ＸＳＥＬＦＲＱ
２２は、初期化によってＨＩＧＨになる。このステップ
まで、Ｖｄｄは、システム全体が動作可能な電圧を保証
している。Ｖｄｄのオフ後、バッテリ回路３の２次電池
が充電状態である限り、セレクタ５は、ＣＫＥ１４にＧ
ＮＤを選択出力し続け、ＳＤＲＡＭ６のセルフ・リフレ
ッシュ・モード状態を保持する。
【００６９】［４．ＥＳＳ移行シーケンス］Ｖｄｄがオ
ン状態であるときに、スタンバイ状態が連続すると、Ｍ
ＰＵ１５は、ＥＳＳ状態への突入要因であると判断し、
バス２０を介して、リセット制御回路２に対して、ＳＤ
ＲＡＭ６をセルフ・リフレッシュ・モードヘ移行する指
示を出し、ＸＥＳＳＲＱをＬＯＷにする（Ｓ２１０、Ｓ
６０１）。
ン状態であるときに、スタンバイ状態が連続すると、Ｍ
ＰＵ１５は、ＥＳＳ状態への突入要因であると判断し、
バス２０を介して、リセット制御回路２に対して、ＳＤ
ＲＡＭ６をセルフ・リフレッシュ・モードヘ移行する指
示を出し、ＸＥＳＳＲＱをＬＯＷにする（Ｓ２１０、Ｓ
６０１）。
【００７０】リセット制御回路２は、ＸＳＥＬＦＲＱ２
２にＬＯＷを出力し、ＳＤＲＡＭ６のセルフ・リフレッ
シュ・モード移行要求を、ＳＤＲＡＭ制御回路４に出力
する（Ｓ６０２）。
２にＬＯＷを出力し、ＳＤＲＡＭ６のセルフ・リフレッ
シュ・モード移行要求を、ＳＤＲＡＭ制御回路４に出力
する（Ｓ６０２）。
【００７１】移行要求を受けたＳＤＲＡＭ制御回路４は
（Ｓ６０３）、ＰＡＬコマンドを発行し、ＲＡＳプリチ
ャージタイム（ｔＲＰ）が経過した後に、ＲＥＦコマン
ドを発行する。さらに、ＲＡＳサイクルタイム（ｔＲ
Ｃ）が経過した後に、ＳＤＣＬＫに同期し、ＳＤＣＬＫ
の１周期間、ＸＳＤＣＳ・ＸＲＡＳ・ＸＣＡＳをＬＯＷ
にし、ＸＷＥをＨＩＧＨにし、それ以降は、ＳＣＫＥ
は、ＬＯＷに保持するＳＥＬコマンドを発行する。これ
によって、ＳＤＲＡＭ６は、セルフ・リフレッシュ・モ
ードヘ移行したので、ＸＳＥＬＦＡＫ２１をＬＯＷにす
る（Ｓ２３１、Ｓ６０４）。
（Ｓ６０３）、ＰＡＬコマンドを発行し、ＲＡＳプリチ
ャージタイム（ｔＲＰ）が経過した後に、ＲＥＦコマン
ドを発行する。さらに、ＲＡＳサイクルタイム（ｔＲ
Ｃ）が経過した後に、ＳＤＣＬＫに同期し、ＳＤＣＬＫ
の１周期間、ＸＳＤＣＳ・ＸＲＡＳ・ＸＣＡＳをＬＯＷ
にし、ＸＷＥをＨＩＧＨにし、それ以降は、ＳＣＫＥ
は、ＬＯＷに保持するＳＥＬコマンドを発行する。これ
によって、ＳＤＲＡＭ６は、セルフ・リフレッシュ・モ
ードヘ移行したので、ＸＳＥＬＦＡＫ２１をＬＯＷにす
る（Ｓ２３１、Ｓ６０４）。
【００７２】ＥＳＳ移行処理が終了したので、リセット
御御回路２は、ＸＥＳＳＲＱをＬＯＷにし、ＥＳＳ移行
要求を終了し、ＥＳＳ状態を示すＸＥＳＳをＬＯＷにす
る（Ｓ２１２、Ｓ６０５）。
御御回路２は、ＸＥＳＳＲＱをＬＯＷにし、ＥＳＳ移行
要求を終了し、ＥＳＳ状態を示すＸＥＳＳをＬＯＷにす
る（Ｓ２１２、Ｓ６０５）。
【００７３】リセット制御回路２は、ＸＳＤＣＲＳＴ９
をＬＯＷにし、ＳＤＲＡＭ制御回路４の初期化を行う
（Ｓ２１２、Ｓ６０６）。ＳＥＬ８は、ＬＯＷに初期化
され、セレクタ１４出力はＧＮＤを選択する。ＸＳＥＬ
ＦＲＱ２２は、ＨＩＧＨになる。
をＬＯＷにし、ＳＤＲＡＭ制御回路４の初期化を行う
（Ｓ２１２、Ｓ６０６）。ＳＥＬ８は、ＬＯＷに初期化
され、セレクタ１４出力はＧＮＤを選択する。ＸＳＥＬ
ＦＲＱ２２は、ＨＩＧＨになる。
【００７４】［５．その他の実施例］上記実施例は、Ｓ
ＤＲＡＭ６が電圧監視回路を内蔵しているが、ＳＤＤＱ
１２が他データバスと接続されていない場合には、ＳＤ
ＲＡＭ６が電圧監視回路を内蔵していなくてもよい。
ＤＲＡＭ６が電圧監視回路を内蔵しているが、ＳＤＤＱ
１２が他データバスと接続されていない場合には、ＳＤ
ＲＡＭ６が電圧監視回路を内蔵していなくてもよい。
【００７５】また、上記実施例は、セレクタＡをＧＮＤ
接続しているが、Ｖｂｂ１３の逆論理信号を接続するよ
うにしてもよい。
接続しているが、Ｖｂｂ１３の逆論理信号を接続するよ
うにしてもよい。
【００７６】さらに、上記実施例は、ある特定のアドレ
ス構成を有するＳＤＲＡＭで構成されているが、他のア
ドレス構成を有するＳＤＲＡＭで構成されていてもよ
い。
ス構成を有するＳＤＲＡＭで構成されているが、他のア
ドレス構成を有するＳＤＲＡＭで構成されていてもよ
い。
【００７７】また、上記実施例は、ＳＤＲＡＭに限定し
ているが、クロック非同期型のＤＲＡＭを使用するよう
にしてもよい。
ているが、クロック非同期型のＤＲＡＭを使用するよう
にしてもよい。
【００７８】
【発明の効果】本発明によれば、ＤＲＡＭを低消費電力
モードから復帰した後に、ＭＰＵを低消費電力モードか
ら復帰させることができ、ＭＰＵは、低消費電力モード
へ移行した後の次の命令を引き続き実行することがで
き、操作者の違和感を解消し、しかも、システムの動作
を即座に開始することができるという効果を奏する。
モードから復帰した後に、ＭＰＵを低消費電力モードか
ら復帰させることができ、ＭＰＵは、低消費電力モード
へ移行した後の次の命令を引き続き実行することがで
き、操作者の違和感を解消し、しかも、システムの動作
を即座に開始することができるという効果を奏する。
【図１】本発明の実施例における制御方法の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の実施例における制御方法のフローチャ
ートである。
ートである。
【図３】本発明の実施例における制御方法のフローチャ
ートである。
ートである。
【図４】本発明の実施例における制御方法のタイムチャ
ートの一部である。
ートの一部である。
【図５】本発明の実施例における制御方法のタイムチャ
ートの一部である。
ートの一部である。
【図６】本発明の実施例における制御方法のタイムチャ
ートの一部である。
ートの一部である。
【図７】本発明の実施例における制御方法のタイムチャ
ートの一部である。
ートの一部である。
１…リセット回路、 ２…リセット制御回路、 ３…バッテリ回路、 ４…ＳＤＲＡＭ制御回路 ５…セレクタ、 ６…ＳＤＲＡＭ、 １５…ＭＰＵ。
Claims (6)
- 【請求項１】 低消費電力モードを有するＤＲＡＭと；
上記ＤＲＡＭの制御信号を生成する制御信号生成手段
と；上記制御信号を介して上記ＤＲＡＭをアクセスし、
しかも、低消費電力モードを具備するアクセス手段と；
上記制御信号生成手段と上記アクセス手段とを制御する
制御手段と；を有し、上記ＤＲＡＭと上記アクセス手段
とが低消費電力モードであるときに、低消費電力モード
の解除要求が発生すると、上記ＤＲＡＭの低消費電力モ
ードを解除する要求を、上記制御手段が上記制御信号生
成手段に出力し、上記制御信号生成手段が、上記ＤＲＡ
Ｍの低消費電力モードを解除し、その後、低消費電力モ
ードの解除要求を、上記制御手段が上記アクセス手段に
出力し、上記アクセス手段の低消費電力モードを解除し
た後に、上記アクセス手段が上記ＤＲＡＭをアクセスす
ることを特徴とするＤＲＡＭを用いたシステムの制御装
置。 - 【請求項２】 低消費電力モードを有するＤＲＡＭと；
上記ＤＲＡＭの制御信号を生成する制御信号生成手段
と；上記制御信号を介して、上記ＤＲＡＭをアクセスす
る手段と；上記制御信号生成手段と上記アクセス手段と
を制御する制御手段と；を有し、上記ＤＲＡＭが低消費
電力モードであり、上記アクセス手段の電源が立ち上が
ると、上記ＤＲＡＭの低消費電力モードを解除する要求
を、上記制御手段が上記制御信号生成手段に出力し、上
記制御信号生成手段が上記ＤＲＡＭの低消費電力モード
を解除するまで、上記制御手段が、上記アクセス手段の
リセット状態を保持し、上記ＤＲＡＭの低消費電力モー
ドを解除した後に、上記アクセス手段が上記ＤＲＡＭに
アクセスすることを特徴とするＤＲＡＭを用いたシステ
ムの制御装置。 - 【請求項３】 低消費電力モードを有するＤＲＡＭと；
上記ＤＲＡＭの制御信号を生成する制御信号生成手段
と；低消費電力モードを有し、かつ、上記制御信号生成
手段を介して上記ＤＲＡＭをアクセスする手段と；上記
制御信号生成手段と上記アクセス手段とを制御する制御
手段と；を有し、上記ＤＲＡＭと上記アクセス手段とが
低消費電力モードであるときに、低消費電力モードの解
除要求が発生すると、上記ＤＲＡＭの低消費電力モード
を解除する要求を、上記制御手段が上記制御信号生成手
段に出力し、上記制御信号生成手段が、上記ＤＲＡＭの
低消費電力モードを解除し、その後に、低消費電力モー
ドの解除要求を、上記制御手段が上記アクセス手段に出
力し、上記アクセス手段の低消費電力モードを解除した
後に、上記アクセス手段が上記ＤＲＡＭをアクセスし、 また、上記ＤＲＡＭが低消費電力モードであり、上記ア
クセス手段の電源が立ち上がると、上記ＤＲＡＭの低消
費電力モードを解除する要求を、上記制御手段が上記制
御信号生成手段に出力し、上記制御信号生成手段が上記
ＤＲＡＭの低消費電力モードを解除するまで、上記制御
手段が、上記アクセス手段のリセット状態を保持し、上
記ＤＲＡＭの低消費電力モードを解除した後に、上記ア
クセス手段が上記ＤＲＡＭにアクセスすることを特徴と
するＤＲＡＭを用いたシステムの制御装置。 - 【請求項４】 低消費電力モードを有するＤＲＡＭと、
上記ＤＲＡＭの制御信号を生成する制御信号生成手段
と、上記制御信号を介して上記ＤＲＡＭをアクセスし、
しかも、低消費電力モードを具備するアクセス手段と、
上記制御信号生成手段と上記アクセス手段とを制御する
制御手段とを有するＤＲＡＭを用いたシステムの制御方
法において、 上記ＤＲＡＭと上記アクセス手段とが低消費電力モード
であるときに、低消費電力モードの解除要求が発生する
と、上記ＤＲＡＭの低消費電力モードを解除する要求
を、上記制御手段が上記制御信号生成手段に出力し、上
記制御信号生成手段が、上記ＤＲＡＭの低消費電力モー
ドを解除し、その後、低消費電力モードの解除要求を、
上記制御手段が上記アクセス手段に出力し、上記アクセ
ス手段の低消費電力モードを解除した後に、上記アクセ
ス手段が上記ＤＲＡＭをアクセスすることを特徴とする
ＤＲＡＭを用いたシステムの制御方法。 - 【請求項５】 低消費電力モードを有するＤＲＡＭと、
上記ＤＲＡＭの制御信号を生成する制御信号生成手段
と、上記制御信号を介して、上記ＤＲＡＭをアクセスす
る手段と、上記制御信号生成手段と上記アクセス手段と
を制御する制御手段とを有するＤＲＡＭを用いたシステ
ムの制御方法において、 上記ＤＲＡＭが低消費電力モードであり、上記アクセス
手段の電源が立ち上がると、上記ＤＲＡＭの低消費電力
モードを解除する要求を、上記制御手段が上記制御信号
生成手段に出力し、上記制御信号生成手段が上記ＤＲＡ
Ｍの低消費電力モードを解除するまで、上記制御手段
が、上記アクセス手段のリセット状態を保持し、上記Ｄ
ＲＡＭの低消費電力モードを解除した後に、上記アクセ
ス手段が上記ＤＲＡＭにアクセスすることを特徴とする
ＤＲＡＭを用いたシステムの制御方法。 - 【請求項６】 低消費電力モードを有するＤＲＡＭと、
上記ＤＲＡＭの制御信号を生成する制御信号生成手段
と、低消費電力モードを有し、かつ、上記制御信号生成
手段を介して上記ＤＲＡＭをアクセスする手段と、上記
制御信号生成手段と上記アクセス手段とを制御する制御
手段とを有するＤＲＡＭを用いたシステムの制御方法に
おいて、 上記ＤＲＡＭと上記アクセス手段とが低消費電力モード
であるときに、低消費電力モードの解除要求が発生する
と、上記ＤＲＡＭの低消費電力モードを解除する要求
を、上記制御手段が上記制御信号生成手段に出力し、上
記制御信号生成手段が、上記ＤＲＡＭの低消費電力モー
ドを解除し、その後に、低消費電力モードの解除要求
を、上記制御手段が上記アクセス手段に出力し、上記ア
クセス手段の低消費電力モードを解除した後に、上記ア
クセス手段が上記ＤＲＡＭをアクセスし、 また、上記ＤＲＡＭが低消費電力モードであり、上記ア
クセス手段の電源が立ち上がると、上記ＤＲＡＭの低消
費電力モードを解除する要求を、上記制御手段が上記制
御信号生成手段に出力し、上記制御信号生成手段が上記
ＤＲＡＭの低消費電力モードを解除するまで、上記制御
手段が、上記アクセス手段のリセット状態を保持し、上
記ＤＲＡＭの低消費電力モードを解除した後に、上記ア
クセス手段が上記ＤＲＡＭにアクセスすることを特徴と
するＤＲＡＭを用いたシステムの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001022184A JP2002229844A (ja) | 2001-01-30 | 2001-01-30 | Ｄｒａｍを用いたシステムの制御装置およびｄｒａｍを用いたシステムの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001022184A JP2002229844A (ja) | 2001-01-30 | 2001-01-30 | Ｄｒａｍを用いたシステムの制御装置およびｄｒａｍを用いたシステムの制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002229844A true JP2002229844A (ja) | 2002-08-16 |
Family
ID=18887629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001022184A Withdrawn JP2002229844A (ja) | 2001-01-30 | 2001-01-30 | Ｄｒａｍを用いたシステムの制御装置およびｄｒａｍを用いたシステムの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002229844A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004102781A (ja) * | 2002-09-11 | 2004-04-02 | Hitachi Ltd | メモリシステム |
| JP2016134147A (ja) * | 2015-01-22 | 2016-07-25 | 富士ゼロックス株式会社 | 情報処理装置 |
| JP2022515687A (ja) * | 2017-11-29 | 2022-02-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンピューティングシステムにおける動的な割り込みレート制御 |
-
2001
- 2001-01-30 JP JP2001022184A patent/JP2002229844A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004102781A (ja) * | 2002-09-11 | 2004-04-02 | Hitachi Ltd | メモリシステム |
| JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
| JP2016134147A (ja) * | 2015-01-22 | 2016-07-25 | 富士ゼロックス株式会社 | 情報処理装置 |
| JP2022515687A (ja) * | 2017-11-29 | 2022-02-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンピューティングシステムにおける動的な割り込みレート制御 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20051107 |