CN101281494B - 使用动态随机存取存储器和闪存的系统和方法 - Google Patents

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Abstract

提供了一种使用动态随机存取存储器和闪存的系统和方法。在一个示例中，该系统包括：非易失性存储器；同步动态随机存取存储器；包括控制电路的多个电路，该控制电路与非易失性存储器和同步动态随机存取存储器耦合，并且控制对非易失性存储器和同步动态随机存取存储器的存取；和多个与所述电路耦合的输入/输出端子，其中在从非易失性存储器到同步动态随机存取存储器的数据传输中校正了错误的数据被传输。

Description

使用动态随机存取存储器和闪存的系统和方法
本申请是申请号为03149427.7、申请日为2003年6月18日、发明名称为“使用动态随机存取存储器和闪存的系统和方法”的专利申请的分案申请。
技术领域
本发明一般涉及计算机存储器系统，更具体地说，涉及具有动态随机存取存储器(DRAM)的存储器系统和控制这样一种存储器系统的方法。
背景技术
以往有一些组合半导体存储器，其中在堆叠芯片(堆叠(stack))上的闪存(flash memory)(容量：32兆位)和静态随机存取存储器(SRAM(容量：4兆位))被集成密封在FBGA(细间距球栅阵列)封装中。闪存和SRAM用FBGA封装的输入/输出电极作为共同的地址输入端子和数据输入/输出端子。然而，它们中的一个的控制端子与另一个的控制端子是彼此独立的。
也有其中闪存芯片和DRAM芯片被集成密封在导线架型封装中的组合半导体存储器。在该种类型的组合半导体存储器中，闪存和DRAM用封装的输入/输出电极作为共同的地址输入端子、数据输入/输出端子和控制端子以输入/输出。
也有包括闪存的系统，其中闪存被用做主存储器、高速缓冲存储器、控制器和CPU。也有包括闪存、DRAM和数据传输控制电路(数据传输控制器)的半导体存储器。也有其中闪存和SRAM被封装在一个和相同的半导体芯片上的存储器。也有其中闪存和SRAM被封装的闪速I/O卡。也有包括闪存、高速缓冲存储器、控制器和CPU的系统。在下面的参考文献中详细地提供了上述的一些系统。“Data Sheet of Combination Memory(Stacked Csp)，FlashMemory+RAM”，LRS1380型(联机)，2001年12月10日，夏普公司，[2002年8月21日检索]，网址为：http://www.sharp.co.jp/products/device/flash/cmlist.html。JP-A第299616/1993号公报、第0566306号未决欧洲专利的说明书、JP-A第146820/1995号公报、JP-A第5723/2001号公报、JP-A第357684/2001号公报、JP-A第137736/1996号公报、JP-A第510612/2001号公报。
由于蜂窝电话功能的增加(例如发送音乐、游戏等)，所以用于蜂窝电话中的应用程序的大小、数据和工作区也已增加。预计将需要更高容量的闪存和SRAM。此外，人们已大大地提高了近来蜂窝电话的性能，并且增加了对大容量存储器的需求。
目前用于蜂窝式电话中的闪存为使用被称做“或非”(NOR)配置的存储器阵列方法的“或非”型闪存。该“或非”配置为存储器单元阵列的寄生电阻降低的阵列配置。在该“或非”配置中，通过以一个触点给两个并联连接的存储器单元的比率提供金属位线触点，电阻被降低。因此，其读取时间约为80纳秒(ns)，这基本上与SRAM中的读取时间相同。然而，由于一个触点必须被提供给两个单元，所以芯片区接触部分的比例较高并且增加了每一存储器单元一位的区域。在不能获得需要的高容量时这就出现了问题。
典型的大容量闪存也包括使用存储器阵列的“与”配置的“与”(AND)型闪存和使用“与非”配置的“与非”(NAND)型闪存。在该闪存中，一位线触点被提供给16-128单元并且可获得高密度存储器阵列。因此，每一存储器单元的一位区域可被设置为小于“或非”型闪存中的一位区域，并且可实现对高容量的需要。另一方面，在第一数据被输出前的读取时间大约长为25us-50us。不幸的是，该读取时间削弱了与SRAM的兼容性。
发明内容
本发明的目的是提供一种包括ROM和RAM的存储器系统，其中该存储器系统的存储容量高并且能够以高速度读取和写入数据。
用于本发明的典型装置如下：闪存、传输数据缓冲器(TDBUF)、2个DRAM(其包括多个存储体，并且根据与时钟同步的命令实现读取和写入)被封装于一个密封体上，并且该密封体具有与半导体芯片相互连接的电极和在密封体和用于密封体外部之间连接的电极。
在一个实施例中，存储器控制器与DRAM相连并与闪存相连，以缩短响应来自半导体装置外部的请求从闪存中读出数据的读出时间，并且从闪存到DRAM的数据传输和从DRAM到闪存的数据传输由该存储器控制器实现。在电源接通后或当发出传输命令时，可进行这样的控制以使闪存中的至少一部分数据通过存储器控制器被传输到DRAM上。
即使当数据传输在半导体装置内的闪存和DRAM之间正在进行时，也可进行这样的控制以使从半导体装置外部对DRAM的读存取和写存取被接受，从而以更高的速度读取和写入数据。在该背景下，也可确保在半导体装置之内的闪存和DRAM之间的数据传输被实现。
此外，在电源接通后在从闪存到DRAM的数据传输期间，存储器控制器进行DRAM的刷新控制。也可进行这样的控制以使在从闪存到DRAM的数据传输期间DRAM的自动刷新被执行，当数据传输完成时DRAM进入自刷新状态，之后，根据半导体装置外部的自刷新取消命令，自刷新状态被取消。
本发明包括其它系统、方法和装置的实施例，其如上所述被配置并具有其它的特征和选择。
附图说明
依据下列详细说明并结合附图，本发明将变得易于理解。为了更容易理解该说明，用标号来表示结构部件。
图1是适用于本发明的存储器模块的原理图；
图2是说明图1中的CHIP2的示例的方框图；
图3是说明适用于本发明的存储器模块的地址映射的示例的说明图；
图4是说明当电源接通时执行适用于本发明的存储器模块的操作的示例的图；
图5是说明当电源接通时在适用于本发明的存储器模块中初始化DRAM的示例的图；
图6是说明当电源接通时在适用于本发明的存储器模块中执行DRAM初始化的示例的图；
图7是说明当电源接通时在适用于本发明的存储器模块中执行从FLASH到DRAM的数据传输的操作流程的示图；
图8是说明在本发明的存储器模块中的DRAM的刷新操作的示图；
图9是说明在本发明的存储器模块中从FLASH到DRAM的数据传输的操作流程的流程图；
图10是说明在本发明的存储器模块中从DRAM到FLASH的数据传输的操作流程的流程图；
图11是说明从本发明的存储器模块读出数据和将数据写入本发明的存储器模块的操作的示例的图；
图12A是说明在本发明的存储器模块上改变时钟周期的操作的示例的图；
图12B是说明在本发明的存储器模块上改变时钟周期的操作的示例的图；
图13是说明当DRAM正在根据加载命令执行写入操作时，当指示DRAM执行读取操作时的存储器系统操作的示例的时序图；
图14是说明当DRAM正在根据加载命令执行读取操作时，当指示DRAM执行读取操作时的存储器系统操作的示例的时序图；
图15是说明当DRAM在根据加载命令执行写入操作之前，当指示DRAM执行读取操作时的存储器系统操作的示例的时序图；
图16是说明当DRAM正在根据加载命令执行写入操作时，当指示DRAM执行读取操作时的存储器系统操作的示例的时序图；
图17是说明在本发明的存储器模块中根据模式记录设置命令改变猝发长度的操作的示例的图；
图18是说明从本发明的存储器模块中读取数据的操作的示例的图；
图19A是说明在本发明的存储器模块中，中断对DRAM供电的命令的示例的图；
图19B是说明在本发明的存储器模块中，接通DRAM的电源的命令的示例的图；
图20是说明图1中所示的FLASH的构造的示例的图；
图21是说明从图20中所示的FLASH中读取数据的时间的示例的时序图；
图22是说明适用于本发明的存储器模块的构造的示例的图；
图23是说明图22中所示的FLASH的构造的示例的图；
图24是说明从图23中所示的FLASH中读取数据的时间的示例的时序图；
图25是说明DRAM的构造的示例的方框图；
图26是说明DRAM的构造的另一示例的方框图；
图27A是说明本发明的存储器模块的实施例的图；
图27B是说明图27A所示的实施例的剖面图；
图28A是说明本发明的存储器模块的实施例的改进的图；
图28B是说明图28A中所示的改进的剖面图的图；
图29是说明使用本发明的存储器模块的蜂窝电话的构造的示例的方框图。
具体实施方式
本发明公开了使用动态随机存取存储器和闪存的系统和方法。为了更加理解本发明，对其进行了大量的具体的说明。然而，对于本领域的技术人员来说，应当理解在没有一些或所有这些具体说明的情况下本发明也可被实施。
下面，参照附图将详细地描述本发明的具体实施例。使用公知的诸如CMOS(互补型MOS晶体管)技术之类的集成电路技术但不限于此，在一个单晶硅的半导体衬底上或类似的东西上形成包括实施例中的每一块的电路元件。
图1示出了存储器模块的第一实施例，该存储器模块为涉及本发明的存储器系统的应用的一个示例。该存储器模块包括4个芯片。下面将详细描述每一芯片。
首先，CHIP1(闪存，以下称做“FLASH”)为非易失性存储器。对于非易失性存储器来说，可使用ROM(只读存储器)、EEPROM(电擦除可编程ROM)、闪存或类似存储器。本实施例将以闪存为例。CHIP2(CTL LOGIC)包括控制CHIP1、CHIP3和CHIP4的控制电路。CHIP3和CHIP4为动态随机存取存储器(DRAM)。根据内部构造和接口的不同，有包括EDO(扩展数据输出)、SDRAM(同步DRAM)和DDR(倍数据速率)的各种类型的DRAM。任何类型的DRAM对存储器模块来说都是适用的，但将以SDRAM为例对本实施例进行描述。
将地址(A0-A15)、时钟信号(CLK)和命令信号(CKE、/CS、/RAS、/CAS、/WE)输入到存储器模块。通过S-VCC、S-VSS、L-VCC、L-VSS、F-VCC、F-VSS、D-VCC、D-VSS提供电源，IO0至IO31用于输入/输出数据。通过所谓的SDRAM接口操作读存储器模块。
CHIP2提供CHIP1、CHIP3和CHIP4工作需要的信号。CHIP2向CHIP1提供地址、FLASH的数据(F-IO0到F-IO7)和命令(F-CE、F-/CLE、F-/ALE、F-/WE、F-/RE、F-WP、F-R/B)。此外，CHIP2向CHIP3和CHIP4提供时钟(D-CLK)、地址(D-A0到D-A14)、命令(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE、D1-DQMU/DQML、D2-DQMU/DQML)以及DRAM的数据(D1-DQ0到D1-DQ15、D2-DQ0到D2-DQ15)。
这里将对每一命令信号进行简要说明。在输入到CHIP2的信号中，CLK为时钟信号；CKE为时钟允许信号；/CS为芯片选择信号；/RAS为行地址选通信号；/CAS为列地址选通信号；/WE为写允许信号；DQMB0、QMB1、DQMB2和DQMB3为输入/输出屏蔽信号。
在输入到CHIP3和CHIP4的信号中，D-CLK为时钟信号；D-CKE为时钟允许信号；D-/CS为芯片选择信号；D-/RAS为行地址选通信号；D-/CAS为列地址选通信号；D-/WE为写允许信号；D1-DQMU/DQML和D2-DQMU/DQML为输入/输出屏蔽信号。
在输入到CHIP1的信号中，F-/CE为芯片允许信号；F-/CLE为命令锁存允许信号；F-ALE为地址锁存允许信号；F-/WE为写允许信号；F-/RE为读允许信号；F-WP为写保护信号；F-R/B为就绪/忙信号；F-IO0到F-IO7为输入/输出信号并且被用于输入地址和输入/输出数据。
在CHIP2上的控制电路(CTL_LOGIC)根据外部输入的地址值选择形成于CHIP2上的控制电路(CTL_LOGIC)中的控制寄存器、CHIP3和CHIP4上的DRAM或CHIP1上的FLASH。
通过设置形成于控制电路(CTL_LOGIC)中的控制寄存器的值，可以判断来自外部的存取是否是对控制寄存器、DRAM或FLASH的存取。通过SDRAM接口方法可进行任何存取。
FLASH被划分成初始程序区、主数据区和替换区，但不限于此。在部分初始程序区中，指示初始程序区范围的初始程序区说明(specification)数据被存储。
通过地址(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)，从存储器模块的外部初始程序区说明数据可被重写。
DRAM被划分成工作区和FLASH数据复制区，但不限于此。当执行程序时工作区被用做工作存储器，FLASH数据复制区被用做复制FLASH数据的存储器。
通过形成于CHIP2上的控制电路中的存储器管理电路，可确定在FLASH中的地址和在DRAM的FLASH数据复制区中的地址之间的关系。例如，SDRAM一般包括4个存储体(存储体0-3)，并且通过存储器管理电路，DRAM中的FLASH数据复制区可被分配给存储体3和存储体2，工作区可被分配给存储体1和存储体0，而不限于此。
下面将描述加电的操作顺序，当接通存储器模块的电源时，CHIP2上的控制电路初始化DRAM，然后读出FLASH的初始程序区说明数据。然后，在由FLASH中的初始程序区说明数据指示的范围内的FLASH中的数据被传输到DRAM中的FLASH数据复制区。
如上所述，当接通电源时，通过将最小的所需数据从FLASH自动传输到DRAM，便携式装置启动，就可立即存取存储器模块，这有助于提高该装置的性能。
此外，由于初始程序区说明数据可被重写以改变加电时传输的数据的大小，所以可灵活地满足便携式装置的需要，这也有助于提高该装置的性能。
对于在FLASH和DRAM之间的数据传输，在完成加电顺序操作后，通过存取CHIP2上的控制电路中的控制寄存器和在其中写入加载命令或存储命令码，可将FLASH中的数据复制(加载)到DRAM中的FLASH数据复制区或可将DRAM中的FLASH数据复制区中的数据重新写回(存储在)FLASH中。
当存取控制寄存器的地址通过地址信号(A0至A15)被输入，写命令通过命令信号(CKE、/CS、/RAS、/CAS、/WE)被输入并且加载命令码、加载起始地址、加载结束地址通过输入/输出数据信号(D-IO0到D-IO15)被输入时，加载命令码、加载起始地址和传输数据的大小被写入控制寄存器，之后，在加载起始地址与传输数据大小相等的数据从FLASH被读出，并且被传输到DRAM中的FLASH数据复制区。因此，来自FLASH的数据被保持在DRAM中。
以与根据加载命令在FLASH和DRAM之间数据传输相同的方法，当存储命令码、存储开始地址和传输数据的大小通过命令信号(CKE、/CS、/RAS、/CAS、/WE)和地址信号(A0-A15)被写入控制寄存器时，在存储开始地址DRAM中的与数据传输大小相等的数据被写入FLASH。
由于重复写入，FLASH的可靠性被降低，并且在少数情况下，写期间的写入数据和相对应的读数据可能不同或者在重写期间数据可能不能被写入。
当CHIP2上的控制电路从FLASH读取数据时，控制电路检测和校正任何在读取数据中的错误，然后将该校正数据传输到DRAM。当CHIP2上的控制电路将数据写入FLASH时，控制电路检查该数据是否被正确地写入，如果未被正确地写入，则在当前地址以外的地址写入该数据。即控制电路执行所谓的替换处理。控制电路也进行地址管理，其中故障地址(defect address)和所进行的从故障地址到其它地址的替换处理被管理。
为了存取DRAM中的FLASH数据复制区，选择FLASH数据复制区的地址通过地址信号(A0-A15)被输入，并且读命令或写命令通过命令信号(CKE、/CS、/RAS、/CAS、/WE)被输入。然后，命令和地址被解码，并且进行对DRAM中的FLASH数据复制区的存取以从该区读取数据或将数据写入该区。
因此，读取和重写保持在DRAM中的FLASH数据复制区的数据的次数等于读取和重写在DRAM中的其它区域的数据的次数。
为了存取DRAM中的工作区，选择工作区的地址通过地址信号(A0-A15)被输入，并且读命令或写命令通过命令信号(CKE、/CS、/RAS、/CAS、/WE)被输入。然后，命令和地址被解码，并且进行对DRAM中的FLASH工作区的存取以从该区读取数据或将数据写入该区。
SDRAM一般包括4个存储体，即存储体0-存储体3，并且规定了最短时间间隔Tint-min，该Tint-min为在完成对另一存储体的存取后一个存储体变为可存取的时间周期。
假定通过存储器管理电路，DRAM中的FLASH数据复制区被分配给存储体3和存储体2，并且工作区被分配给存储体1和存储体0。如果当根据加载命令或存储命令在存储器模块中对DRAM的存储体3正在进行存取时，通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)从存储器模块的外部对DRAM的存储体0进行存取，则在CHIP2上的控制电路使用上述的最短时间间隔Tint-min可使对DRAM的存取中断，通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)进行存取，并且在完成该存取后根据加载命令和存储命令恢复该存取。
在读存取的情况下，来自DRAM的读取数据通过DRAM的数据I/O(D1-DQ0到D1-DQ15)被输出到数据输入/输出行(I/O0到I/O31)。在写存取的情况下，写数据通过存储器模块的数据输入/输出行(I/O0到I/O31)被输入，之后，通过DRAM的数据I/O(D1-DQ0到D1-DQ15、D2-DQ0到D2-DQ15)被输入到DRAM。
图2示出了控制电路CHIP2(CTL LOGIC)的元件。下面将说明每一电路块。
DRAM控制电路SDCON包括存储器管理电路MU、命令发生器CGEN、地址发生器AGEN、存取仲裁器FAR、初始化电路INT、计数器电路CT和刷新控制电路REF。当开始对DRAM供电时初始化电路INT初始化DRAM。
存储器管理电路MU变换从外部输入的地址，并且选择控制寄存器、DRAM中的FLASH数据复制区、DRAM中的工作区或FLASH。存取仲裁器FAR协调FLASH和DRAM之间的存取。
计数器电路CT根据通过地址信号(A0-A15)或命令信号COM(CKE、/CS、/RAS、/CAS、/WE)所设置的猝发长度(burstlength)逐个地增加地址信号(A0-A15)。命令发生器CGEN向DRAM发出读取或写入数据等的命令。地址发生器AGEN向DRAM发出地址。
I/O数据控制电路IOCON控制从DRAM读取数据和将数据写入DRAM的时间。缓冲电路BUF根据时钟CLK产生用于DRAM控制电路SDCON和IO数据控制电路IOCON的内部控制的时钟和用于DRAM的时钟D-CLK。
当电源接通时，存取请求电路REQ保持起始地址ADauto以读取从FLASH自动传输到DRAM、存储在FLASH中的、指示初始程序范围的初始程序区说明数据。当电源接通时，在初始地址ADauto初始程序区说明数据从FLASH被读出，并且为了将由初始程序区说明数据指示的范围内的数据从FLASH传输到DRAM，存取请求电路REQ向闪存控制电路(flash control circuit)FCON和DRAM控制电路SDCON发出传输请求，此外，存取请求电路根据加载命令或存储命令发出用于在DRAM和FLASH之间的数据传输的传输请求。
FLASH被划分为初始程序区、主数据区和替换区，不但限于此。在部分初始程序区中，表示初始程序区范围的初始程序区说明数据被存储。通过地址(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)，从存储器模块的外部可重写初始程序区说明数据。
DRAM具有这样一种特点，即如果不周期地进行刷新，保持在存储单元中的数据迟早将会消失。为了解决这一问题，在电源接通后初始数据从FLASH被传输到DRAM时，刷新控制电路REF立即就对DRAM执行自动刷新。当初始数据传输结束时，刷新控制电路REF还对DRAM执行自刷新以保持在DRAM中的数据。在自刷新状态中，数据可以比一般自动刷新低的功率被保持。当自刷新取消命令通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被输入时，由刷新控制电路确定的自刷新状态被取消，并且与此同时，刷新控制从由刷新控制控制电路REF所进行的控制转换为通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)所进行的控制。
在控制寄存器REG中，诸如加载命令、存储命令、周期时间改变命令、电源中断命令和加电命令之类的命令代码，传输开始地址、传输数据大小等被写入和保持，但不限于此。
在在DRAM和FLASH之间的数据传输期间，传输数据缓冲器TDBUF暂时存储数据。
闪存控制电路FCON包括闪存控制信号产生电路FGEN、时钟产生电路CKGEN、错误校正电路ECC和地址替换电路REP。
在电源接通后当RESET信号被去除时，时钟产生电路CKGEN产生用于闪存控制信号产生电路FGEN的时钟。
错误校正电路ECC检查从FLASH读取的数据是否有错误并且校正错误(如果有的话)。地址替换电路REP检查是否正确地执行了对FLASH的写入，如果未被正确地执行，则在新地址执行写入以替代先前在FLASH中提供的。闪存控制信号产生电路FGEN控制在FLASH的读取数据和写入数据。
电源控制电路PCON向DRAM供电并且控制该供电。
下面将描述本存储器模块的操作。
当通过L-VCC、L-VSS、S-VCC和S-VSS接通电源时，CHIP2通过复位信号RESET被初始化。当复位被取消时，DRAM的供电被启动并且初始化电路INT初始化DRAM。
下面将描述其后所执行的从FLASH到DRAM初始程序的自动传输。
存取请求电路REQ保持起始地址ADauto以读取存储在FLASH中并指示当电源接通时从FLASH被自动传输到DRAM的初始程序的范围的初始程序区说明数据。
在电源接通后，存取请求电路REQ向闪存控制信号产生电路FGEN发出请求以读取在上述起始地址ADauto的数据。闪存控制信号产生电路FGEN根据存取请求电路REQ的指示读取存储在FLASH中的初始程序区说明数据。之后，CHIP2上的控制电路将由初始程序区说明数据表示的范围内的程序从FLASH传输到DRAM。
首先，闪存控制信号产生电路FGEN执行从FLASH读取数据的操作。如果在从FLASH读取的数据中未发现错误，则闪存控制信号产生电路FGEN将该数据直接传输到传输数据缓冲器TDBUF。如果发现任何错误，则该数据通过错误校正电路ECC被校正，然后该校正数据被传输到传输数据缓冲器TDBUF。
紧接着，存取请求电路REQ向存取仲裁器FAR发出请求以对DRAM传输数据，并且当允许该传输请求时，来自地址和命令产生器ACGEN的写命令和地址信号、来自IO数据控制电路IOCON的初始程序被写入DRAM。
当控制寄存器REG通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被选中，并且加载命令被写入控制寄存器REG时，从FLASH到DRAM的数据传输被启动。首先，闪存控制信号产生电路FGEN执行从FLASH读取数据的操作。如果在从FLASH读取的数据中未发现错误，则数据被直接传输到传输数据缓冲器TDBUF。如果发现任何错误，则该数据通过错误校正电路ECC被校正，然后该校正数据被传输到传输数据缓冲器TDBUF。
紧接着，存取请求电路REQ向存取仲裁器FAR发出请求以对DRAM传输数据。当允许该传输请求时，来自地址和命令产生器ACGEN的写命令和地址信号和来自IO数据控制电路IOCON的数据被输入到DRAM，然后所需要的数据被写入DRAM。
在图2中，错误校正电路ECC和地址替换电路REP形成于CHIP2上的控制电路(CTL_LOGIC)中。或者，该电路可形成于CHIP1(FLASH)上以使错误在FLASH一侧被校正，该数据通过CHIP2上的控制电路(CTL_LOGIC)被传输到DRAM，从DRAM传输到FLASH的数据经过替换处理并且被写在FLASH一侧。
当控制寄存器REG通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)被选中并且存储命令被写入控制寄存器时，从DRAM到FLASH的数据传输被启动。首先，存取请求电路REQ向存取仲裁器FAR发出请求以传输DRAM的数据，并且当允许该传输请求时，读命令和地址信号从地址命令产生器ACGEN被传输到DRAM，由此该数据被读取。
从DRAM读取的数据通过IO数据控制电路IOCON被传输到传输数据缓冲器TDBUF。闪存控制信号产生电路FGEN读取传输到传输数据缓冲器TDBUF的数据并且将该数据写入FLASH。
地址替换电路REP检查是否成功地完成了写入，并且如果是这样，则结束该处理。如果未成功地完成写入，则地址替换电路REP在新地址执行写入以替代先前在FLASH中提供的。如果地址替换电路REP执行替换处理，则该地址替换电路REP保持并且管理有关故障地址的地址信息，以及哪一个地址代替了故障地址。
为了存取DRAM中的FLASH数据复制区或工作区，用于选择该区域的地址和读命令或写命令通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被分别输入。CHIP2上的控制电路解码该命令和地址，并且通过地址信号(D-A0到D-A14)和命令信号D-COM(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE)向DRAM发出地址和读命令或写命令以读取或写入数据。
SDRAM一般包括4个存储体，即存储体0-存储体3，并且规定了最短时间间隔Tint-min，该Tint-min为在完成对另一存储体的存取后一个存储体变为可存取的时间周期。
假设通过存储器管理电路在SDRAM中的FLSH数据复制区被分配给存储体3和存储体2，工作区被分配给存储体1和存储体0。如果当根据加载命令或存储命令在存储器模块中正在对DRAM的存储体3进行存取时，通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)从存储器模块的外部并对DRAM的存储体0进行存取，则CHIP2上的控制电路使用上述的最短时间间隔Tint-min使对根据加载命令或存储命令的DRAM的存取中断，并且之后通过地址信号(D-A0到D-A14)和命令信号D-COM(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE)向DRAM发出地址和读/写命令以读取或写入数据从而通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)处理该存取。在完成该存取后，CHIP2上的控制电路根据加载命令或存储命令重新开始该存取。
如上所述，即使当根据加载命令或存储命令在FLASH和DRAM之间的数据传输在存储器模块内进行时，DRAM也可从存储器模块的外部存取而无需考虑该数据传输。这使得能够解决提高便携式装置性能的需要。
换句话说，由于在该背景下根据加载命令或存储命令在FLASH和DRAM之间的数据传输可被实现，所以在预定时间前能够将所需要的数据传输到DRAM或FLASH而不需要考虑来自存储器模块外部的存取。这也使得能够解决提高便携式装置性能的需要。
为了中断DRAM的供电，电源中断命令通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)被写入控制寄存器REG。之后，电源控制电路PCON对DRAM的供电。
对DRAM的供电被中断后，为了重新启动DRAM的操作，加电命令通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被写入控制寄存器REG。
之后，电源控制电路PCON启动对DRAM的供电，初始化电路INT初始化DRAM，存取请求电路REQ发出初始数据传输请求，由此从FLASH到DRAM的初始数据传输被实现。
图3示出了存储器管理电路MU的存储器映像的一个示例。根据本实施例，下面将以具有非易失性存储器的128+4Mb存储区、DRAM的256Mb存储区和8Kb控制寄存器REG的存储器模块为例来说明存储器映像，但不限于此。
图3示出了存储器映像，其中通过存储器管理电路MU，通过地址信号A0-A15所输入的地址被转换为控制寄存器REG(8Kb)的地址、在DRAM中的工作区WK-Area(128M位)的地址、在DRAM中的闪速数据复制区CP-Area(128M位)的地址和FLASH(128M位+4Mb)的地址。
DRAM的控制寄存器REG和存储体0(BANK0)、存储体1(BANK1)、存储体2(BANK2)和存储体3(BANK3)从存储器映像的地址空间的底部按顺序被映射，但不限于此。
DRAM的存储体3(BANK3)和存储体2(BANK2)被映射到闪速数据复制区CP-Area，存储体1和存储体0被映射到工作区WK-Area。该数据复制区CP-Area为数据从FLASH被传输并且和保持的区域。工作区WK-Area为用做工作存储器的区域。
对于DRAM的存储体3(BANK3)中的初始程序区D-IPR来说，在加电后的初始化期间，FLASH的初始程序区F-IPR中的程序被传输。
FLASH被划分成初始程序区F-IPR、主数据区F-MD和替换区F-REP。在FLASH的初始程序区F-IPR中，当电源接通时传输到DRAM的初始程序被存储。
在主数据区F-MD中，程序和数据被存储。由于反复重写，FLASH的可靠性被降低，并且在少数情况下，在写期间写入数据与相对应的读取数据可能不同或者在重写期间数据可能没被写入。替换区F-REP被设定以将在错误初始程序区F-IPR或主数据区F-MD的数据置于新的区域。对替换区的大小没有什么限制，但最好选择这样一种大小以确保由FLASH保证的可靠性。
FLASH的页面大小为528字节，但不限于此。就该大小而言，512字节为数据区，剩下的16字节为冗余区。
如所需要的，通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)，根据加载命令，将主数据区F-MD中和FLASH的替换区F-REP中的数据传输到FLASH数据复制区CP-Area，而非存储体3(BANK3)中的初始程序区D-IPR。
下面将说明在加电时从FLASH到DRAM的数据传输。
在FLASH的数据区pADauto中，当电源接通时，从FLASH被自动传输到DRAM的表示初始程序范围的初始程序区说明数据Larea被存储。
当电源接通后，FLASH中的数据pADauto首先被读出。当数据从FLASH被读出时，位于FLASH中的数据区pADauto中的数据和位于冗余区rADauto中的ECC奇偶校验数据被读出，并且通过错误校正电路ECC，错误(如果有的话)被校正。只有在数据区pADauto中校正的数据被读出。
接下来，将由存储在数据区pADauto中的初始程序区说明数据表示的范围内(初始程序区F-IPR)的程序传输到DRAM中的初始程序区D-IPR。
下面将说明根据加载命令从FLASH到DRAM的数据传输。
为了将FLASH中的数据p24575传输到DRAM，加载命令、传输起始地址和传输数据大小(1页面)通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)被写入控制寄存器REG，然后CHIP2上的控制电路(CTL LOGIC)读出在FLASH中的地址24575的数据或传输的起始地址，并且根据由存储器管理电路MU所确定的存储器映像将与1页面(512字节)相等的数据p24575传输到DRAM的存储体3(BANK3)。当数据从FLASH被读出时，位于FLASH的数据区p24575中的数据和位于冗余区r24575中的ECC奇偶校验数据被读出，并且错误(如果有的话)通过错误校正电路ECC被校正。只有校正数据p24575被传输到DRAM。
下面将说明根据存储命令从DRAM到FLASH的数据传输。
为了将数据从DRAM的存储体2(BANK2)传输到FLASH，存储命令、传输起始地址和传输数据大小(1页面)被写入控制寄存器REG。然后，CHIP2上的控制电路(CTL_LOGIC)读出在DRAM的存储体2(BANK2)中的数据，并且根据由存储器管理电路MU所确定的存储器映像将等于1页面(512字节)的数据传输到在地址10240的FLASH中的数据区p10240或传输到传输目的地。
当数据被写FLASH时，错误校正电路ECC产生ECC奇偶校验数据。通过闪存控制信号产生电路FGEN，从DRAM读出的数据被写FLASH中的p10240，并且产生的ECC奇偶校验数据被写入冗余区r10240。地址替换电路REP检查是否成功地完成了写入，并且如果是这样，结束该处理。如果未成功地完成写入，则在FLASH的替换区F-REP中的地址被选中。然后，例如，从DRAM读出的数据被写FLASH替换区F-REP中的替换数据区p0，并且产生的ECC奇偶校验数据被写入替换冗余区r0。
下面将描述从DRAM读取数据的操作。
当DRAM的存储体3(BANK3)中的地址和读取命令通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被输入时，DRAM的存储体3(BANK3)中的地址可被选中以读取数据。即，FLASH中的数据可以与DRAM中的数据相同的速度被读出。从其它的存储体(存储体2、存储体1和存储体0)数据可被类似地读出。
下面将描述将数据写DRAM的操作。
当DRAM的存储体2(BANK2)中的地址和写命令通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被输入时，DRAM的存储体2(BANK2)中的地址可被选中以写入数据。即FLASH中的数据可以与DRAM中的数据相同的速度被写入。可类似地将数据写入其它的存储体(存储体2、存储体1和存储体0)。
图4示出了当电源接通时CHIP2上的控制电路的初始操作的顺序。
在周期T1中接通电源(PON)并且在周期T2中执行复位(RST)。在取消复位后的周期T3中DRAM被初始化(DINIT)，并且在周期T4中初始程序从FLASH被传输到DRAM(ALD)。在初始程序传输期间，刷新控制电路REF执行自动刷新。在完成初始程序传输后，在周期T5中刷新控制电路REF使DRAM进入自刷新状态(SREN)以保持传输到DRAM的数据。在后继周期T6，该自刷新状态被保持(SREF)。
如果自刷新取消命令通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)在周期T7按顺序被输入(SREX)以取消自刷新状态，则在周期T8和后继周期，DRAM保持空闲状态(IDLE)并且能够接受存取。
图5是说明在图4中所示的周期T3中的通用SDRAM上实现初始化(DINT)的示例的流程图。
在执行复位(RST)后，在DRAM上初始化(DINIT)被实现。在该DRAM的初始化中，在DRAM上执行所有的存储体预充电(步骤1：ABP)，然后执行自动刷新(步骤2：AREF)，最后执行模式寄存器设置(步骤3：MRSET)。在模式寄存器设置(步骤3：MRSET)中，猝发长度(BL)被设定为1，CAS等待时间(CL)被设定为2。
当DRAM的初始化完成时，开始从FLASH到DRAM的初始程序的传输(ALD)。
图6是说明在SDRAM上周期T3中所实现的初始化(DINT)的示例的流程图，其中由于将扩展模式寄存器EMREG加到常规使用的通用SDRAM上，所以在自刷新期间的数据保持区和最大保证温度的改变、输出缓冲器的驱动性能的改变等是可能的。
在执行复位(RST)后，在DRAM上初始化(DINIT)被实现。在该DRAM的初始化中，在DRAM上执行所有存储体预充电(步骤1：ABP)，然后执行自动刷新(步骤2：AREF)。然后，执行模式寄存器设置(步骤3：MRSET)，最后，执行扩展模式寄存器设置(步骤4：EMRSET)。在模式寄存器设置(步骤3：MRSET)中，猝发长度(RL)被设定为1，CAS等待时间(CL)被设定为2。在扩展模式寄存器设置(步骤4：EMRSET)中，将在自刷新期间的DRAM中的数据保持区设定为所有存储体(Ret＝所有存储体)上；最大保证温度被设定为85℃(Temp＝85℃)；输出缓冲器的驱动性能被设定为正常(Drv＝正常)。当DRAM的初始化完成时，开始从FLASH到DRAM的初始程序的传输(ALD)。
图7是说明从FLASH到DRAM的初始程序的传输的示例的流程图，该初始程序的传输产生在图4中所示的加电后的周期T4中进行(ALD)。在电源接通后，CHIP2上的控制电路从FLASH读取初始程序区说明数据Larea(步骤1)。检查该读取数据是否有错误(步骤2)，并且错误(如果有的话)被校正(步骤3)。如果没有错误，则将数据直接传输到存取请求电路REQ。
从为由初始程序区说明数据Larea表示的范围的初始程序区F-IPR，存取请求电路REQ读取数据和ECC奇偶校验数据(步骤4)。当检查该读取数据有错误时(步骤5)，错误(如果有的话)被校正(步骤6)。如果没有错误，则直接将该数据写入传输数据缓冲器TDBUF(步骤7)。
当将写入传输数据缓冲器TDBUF的数据写DRAM时，检查DRAM是否有任何产生的刷新请求。如果有刷新请求，则执行刷新(步骤9)，并且之后将数据写DRAM(步骤10)。如果没有刷新请求，则将数据立即写DRAM(步骤10)。检查TDBUF中的数据是否都已被写DRAM(步骤11)，如果没有，则重复从步骤7到步骤10的步骤。如果该数据都已被写入，则检查FLASH的初始程序区F-IPR中的数据是否都已写DRAM(步骤12)。如果在FLASH的初始程序区F-IPR中的数据未被写入，则重复从步骤4到步骤11的步骤。如果在FLASH的初始程序区F-IPR中的数据未被写入，则将表示初始程序传输已完成的值写入控制寄存器REG(步骤13)。
为了保持DRAM中的数据，在初始程序传输期间刷新控制电路REF执行自动刷新。在完成初始程序传输后，刷新控制电路REF向DRAM发出自刷新命令并且使DRAM进入自刷新状态(步骤14)。
图8是说明执行刷新的转换操作的示例的流程图，该转换操作通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)由CHIP2上的控制电路中的刷新控制电路REF执行。
首先，在初始程序传输期间，CHIP2上的控制电路中的刷新控制电路REF对DRAM(CHIP3和CHIP4)执行自动刷新(步骤1)，并且在完成初始程序传输后，刷新控制电路REF向DRAM(CHIP3和CHIP4)发出自刷新命令使DRAM进入自刷新状态(步骤2)。之后，当取消自刷新状态的命令通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被输入时(步骤3)，DRAM(CHIP1和CHIP2)去除自刷新状态(步骤4)。之后，通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)可进行刷新控制(步骤5)。
在完成初始程序传输后，通过使DRAM进入自刷新状态(如上所述)，数据可以低功率被保持在DRAM中直到取消自刷新状态的命令通过地址信号(A0-A15)和命令信号COM被输入为止，并且可以迅速和准确地转换刷新控制。
图9是说明根据加载命令所执行的从FLASH到DRAM的数据传输的流程图。
当将加载命令和地址通过地址信号(A0-A15)和命令信号COM输入到CHIP2时(步骤1)，对应于输入地址的数据和ECC奇偶校验数据从FLASH被读出(步骤2)。检查该读出的数据是否有错误(步骤3)，如果有任何错误，校正该错误(步骤4)，并且将读校正数据写入传输数据缓冲器TDBUF(步骤5)。如果没有错误，将该数据直接写入传输数据缓冲器TDBUF(步骤5)。
当将写入传输数据缓冲器TDBUF的数据写DRAM时，检查DRAM是否有通过地址信号(A0-A15)和命令信号COM所输入的诸如读命令、写命令和刷新命令之类的任何命令(步骤6)。如果有这样一种命令，则执行该命令(步骤7)，然后开始将数据写入DRAM(步骤8)。如果没有命令，则立刻开始将数据写DRAM(步骤8)。
下面，检查数据是否都已从传输数据缓冲器TDBUF写入DRAM(步骤9)。如果不是所有的数据都已被写入，即如果写入还在进行中，则检查DRAM是否有通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)所输入的诸如读命令、写命令和刷新命令之类的任何命令(步骤16)。如果产生这样一种命令，则从传输数据缓冲器TDBUF写DRAM的操作被中断(步骤11)并且执行该命令(步骤12)。检查该命令是否已完成(步骤13)，如果未完成，则重复步骤11和步骤12。如果该命令已完成，则重新开始从传输数据缓冲器TDBUF写入DRAM的操作(步骤8)。当该数据都已从传输数据缓冲器TDBUF写入DRAM时，将表示数据传输已完成的值写入控制寄存器REG(步骤14)。
图10是说明根据存储命令所执行的从DRAM到FLASH的数据传输的流程图。
当将存储命令和地址通过地址信号(A0-A15)和命令信号COM输入到CHIP2上的控制电路时(步骤1)，检查诸如读命令、写命令和刷新命令之类的任何命令是否被执行(步骤2)。如果没有命令被执行，则开始根据存储命令从SDRAM读取数据(步骤5)。
如果任何命令正在被执行，则存储命令的执行被迫中断(步骤3)，并且检查当前所执行的该命令是否已完成(步骤4)。如果当前所执行的该命令还未完成，则继续中断存储命令的执行(步骤3)。如果当前所执行的该命令已完成，则开始根据存储命令从SDRAM读取数据(步骤5)。
当根据存储命令从DRAM读取数据时，检查诸如读命令、写命令和刷新命令之类的任何命令是否通过地址信号(A0-A15)和命令信号COM(CKE、/CS、/RAS、/CAS、/WE)被输入(步骤6)。如果产生这样一种命令，则从DRAM读取数据的操作被中断(步骤7)，并且执行该命令(步骤8)。检查该命令是否已完成(步骤9)，并且如果已完成，则将从DRAM读取的数据写入传输数据缓冲器TDBUF(步骤10)。如果该命令还未完成，则重复步骤7和步骤8。当该命令完成时，将从DRAM读取的数据写入传输数据缓冲器TDBUF(步骤10)。
当将来自传输数据缓冲器TDBUF的数据写入FLASH时(步骤11)，将从DRAM读取的并且传输到传输数据缓冲器TDBUF的数据和由错误校正电路ECC产生的ECC奇偶校验数据写FLASH。
检查是否已成功地完成了对FLASH的写入(步骤12)。如果未成功完成写入，则用于替换的另一地址被选中(步骤13)并且在该地址写FLASH的操作被重新执行(步骤11)。如果写入已成功地完成，则检查该数据是否根据存储命令都已被传输(步骤11)。如果该数据未完全被传输，则继续写入FLASH的操作(步骤11)，并且如果该数据已完全被传输，则将表示数据传输已完成的值写入控制寄存器REG(步骤15)。
SDRAM一般包括4个存储体，即存储体0-存储体3，并且规定了最短时间间隔Tint-min，该Tint-min为在完成对另一存储体的存取后一个存储体变为可存取的时间周期。
根据上述的最短时间间隔Tint-min和时钟周期T可确定最短时间间隔Tint-cycle(周期)，在该最短时间间隔Tint-cycle，通过命令信号COM(CKE、/CS、/RAS、/CAS、/WE)或地址信号(A0-A15)所输入的命令或地址实际上由CHIP2上的控制电路被发送到DRAM(CHIP3和CHIP4)。
为了实现高速操作，必须设置与最短时间间隔Tint-min和时钟周期T相一致的最佳的最短时间间隔Tint-cycle。例如，在最短时间间隔Tint-min为20纳秒和时钟周期T为10纳秒的情况下，最佳的时间间隔Tint-cycle为2个时钟周期。此外，在最短时间间隔Tint-min为30纳秒和时钟周期T为10纳秒的情况下，最佳的最短时间间隔Tint-cycle为3个时钟周期。
例如，当根据加载命令或存储命令在存储器模块中正在对DRAM的存储体3进行存取时，如果通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)从存储器模块的外部对DRAM的存储体0进行存取，则CHIP2上的控制电路使用上述的最短时间间隔Tint-cycle可使根据加载命令或存储命令对DRAM的存取中断，并且之后通过地址信号(D-A0到D-A14)和命令信号D-COM(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE)向DRAM发出地址和读/写命令以读取或写入数据，从而通过地址信号(A0-A15)和命令信号(CKE、/CS、/RAS、/CAS、/WE)处理该存取。在完成该存取后，CHIP2上的控制电路可根据加载命令或存储命令重新开始存取。
也就是，即使当根据加载命令或存储命令在FLASH和DRAM之间的数据传输在存储器模块内正在进行时，使用最短时间间隔Tint-cycle，DRAM从存储器模块的外部是可存取的而不需要考虑该数据传输。这使得能够解决提高便携式装置的性能的需要。
换句话说，由于根据加载命令或存储命令在FLASH和DRAM之间的数据传输在该背景下可被实现，所以能够在预定时间之前将所需要的数据传输到DRAM或FLASH，而不需要考虑来自存储器模块外部的存取。这也使得能够解决提高便携式装置的性能的需要。
图11示出了以设定为2时钟周期的最短时间间隔Tint读取和写入数据的操作的示例。
DRAM处于空闲状态(步骤1)。当存储体有效命令(activecommand)和行地址通过命令信号COM和地址信号(A0-A15)通过SDRAM接口被输入时(步骤2)，CHIP2上的控制电路在2个时钟周期后通过命令信号D-COM和地址信号(D-A0到D-A14)向DRAM(CHIP3和CHIP4)发出存储体有效命令和行地址(步骤3)。
之后，当读命令(READ)或写命令(WRITE)和列地址被输入时(步骤4)，CHIP2上的控制电路在2个时钟周期后通过命令信号D-COM和地址信号(D-A0到D-A14)向DRAM(CHIP3和CHIP4)发出读命令或写命令和行地址(步骤5)。
当预充电(precharge)命令和存储体地址最后被输入时(步骤6)，CHIP2上的控制电路在2个时钟周期后通过命令信号D-COM和地址信号(D-A0到D-A14)向DRAM(CHIP3和CHIP4)发出预充电命令和存储体地址(步骤7)。
图12A示出了改变最短时间间隔Tint-cycle的程序的示例。在该最短时间间隔Tint-cycle，通过命令信号COM(CKE、/CS、/RAS、/CAS、/WE)或地址信号(A0-A15)所输入的命令或地址实际上被发送到DRAM(CHIP3和CHIP4)上。
下面将描述图12A。DRAM处于空闲状态(步骤1)。当周期时间改变命令和地址通过命令信号COM和地址信号(A0-A15)被输入时，根据该地址控制寄存器REG被选中，周期时间改变命令被写入控制寄存器。之后，根据周期时间改变命令，通过命令信号COM或地址信号(A0-A15)所输入的命令或地址实际上被发送到DRAM的时间被改变(步骤3)。
图12B示出了以3个时钟周期的最短的时间间隔Tint-cycle读取和写入数据的示例，按照该最短时间间隔Tint-cycle，通过命令信号COM或地址信号(A0-A15)所输入的命令或地址实际上被发送到DRAM(CHIP3和CHIP4)上。在图12B中，词“外部”表示从存储器模块的外部输入已完成，即通过CHIP2上控制电路的输入/输出端子。其也适用于下列时间表。
首先，通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R4。紧接着，通过命令信号COM输入写命令W；通过地址信号A0-A15输入地址C0；通过输入/输出信号IO0-IO15输入周期时间改变命令CY和设置周期时间Cy0。通过地址信号A0-A15选中控制寄存器REG，并且将周期时间改变命令CY和设置周期时间Cy0写入寄存器REG。
之后，根据周期时间改变命令CY，CHIP2改变通过命令信号COM或地址信号(A0-A15)所输入的命令或地址实际上被发送到DRAM(CHIP3和CHIP4)的时间。
之后，按照设置时间命令和地址被发送到DRAM。当与存储体有效命令、行地址、读命令、列地址、预充电命令和存储体地址有关的最短时间间隔Tint通过周期时间改变命令CY变为3个时钟周期时，通过命令信号COM和地址信号A0-A15所输入的存储体有效命令A和地址R3、读命令R和地址C0、预充电命令P和地址R3在3个时钟周期后通过命令信号D-COM和地址信号D-A0到D-A15被发送到DRAM以从DRAM的存储体3(BANK3)读取数据。
图13示出了当根据加载命令到DRAM的存储体2的数据传输正在进行时，当通过地址信号A0-A15和命令信号COM对DRAM的存储体1进行数据读存取时所执行的操作。在该种情况下，最短时间间隔Tint-cycle被设置为2个时钟周期。
首先，通过命令信号COM输入存储体有效命令A，通过地址信号A0-A15输入地址R4。紧接着，通过命令信号COM输入写命令W；通过地址信号A0-A15输入地址C4；通过输入/输出信号IO0-IO31输入加载命令Ld、传输起始地址Sa和传输数据大小Da。通过地址信号A0-A15和加载命令Ld选中控制寄存器REG，并且将传输起始地址Sa和传输数据大小Da写入该寄存器REG。
之后，根据加载命令，从FLASH读出数据并且将其写入DRAM的存储体2。在根据加载命令将数据写入DRAM的过程中，从地址产生器AGEN存储体有效命令BA和地址R2分别被发送到DRAM和命令产生器CGEN。当通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R1以在此时从DRAM的存储体1读取数据时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出存储体有效命令A和地址R1。在该2个时钟周期期间，命令产生器CGEN和地址产生器AGEN暂时停止发出根据加载命令将数据写入DRAM的命令。
紧接着，当通过命令信号COM输入读命令R和通过地址信号A0-A15输入地址C0时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出读命令R和地址C0。
在猝发长度为4的情况下，通过计数器CT地址C0被增加1，并且从地址产生器AGEN和命令产生器CGEN地址C1、C2、C3和读命令R分别被连续发送到DRAM。因此，通过输入/输出信号D1-DQ0到DQ15、D2-DQ0到DQ15，对应于地址C0、C1、C2和C3的数据被读出。通过IO0-IO31该数据最后被读出。
紧接着，当通过命令信号COM输入预充电命令P和通过地址信号A0-A15输入地址B1时，DRAM的存储体1进入空闲状态。
当从DRAM的存储体1读取数据完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出写命令BW和地址C0、C1、C2和C3以根据加载命令将数据写入DRAM和将从IO数据控制电路IOCON输出的数据(I0、I1、I2、I3)写入DRAM。
当该写入完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出预充电命令P和地址B2，并且使DRAM的存储体2进入空闲状态。
在根据加载命令到DRAM的数据传输正在进行期间，数据传输信号TE保持高，当数据传输不被执行时，数据传输信号TE保持低。
如上所述，即使当根据加载命令写入DRAM的操作正在进行时，通过地址信号A0-A15和命令信号COM，在任何时候都可接受读存取，并且可以与在DRAM中相同的时间输出数据。当根据加载命令到DRAM的存储体2的数据传输正在进行时，如果通过地址信号A0-A15和命令信号COM对DRAM的存储体1进行写存取，可执行相同的操作。即使当根据加载命令写入DRAM正在进行时，也可接受通过地址信号A0-A15和命令信号COM的写存取，并且以与DRAM中相同的时间将数据写入DRAM。
图14示出了当根据存储命令从DRAM的存储体2(BANK2)的数据传输正在进行时，当通过地址信号A0-A15和命令信号COM获得对DRAM的存储体1的数据进行读存取时所执行的操作。在该种情况下，最短时间间隔Tint-cycle被设置为2个时钟周期。
首先，通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R4。
紧接着，通过命令信号COM输入写命令W；通过地址信号A0-A15输入地址C4；通过输入/输出信号IO0-IO31输入存储命令St、传输起始地址Sa、传输数据大小Da。通过地址信号A0-A15选中控制寄存器REG，并且将存储命令St、传输起始地址Sa和传输数据大小Da写入寄存器REG。
之后，根据存储命令，从DRAM的存储体2读出数据并且将其写入FLASH。在根据存储命令从DRAM读取数据时，存储体有效命令BA和地址R2首先从命令产生器CGEN和地址产生器AGEN分别发送至DRAM。当通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R1以从DRAM的存储体1读取数据时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出存储体有效命令A和地址R1。在该2个时钟周期期间，命令产生器CGEN和地址产生器AGEN暂时停止发出根据存储命令从DRAM读取数据的命令。
紧接着，当通过命令信号COM输入读命令R和通过地址信号A0-A15输入地址C0时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出读命令R和地址C0。
在猝发长度为4的情况下，通过计数器CT地址C0被增加1，并且从地址产生器AGEN和命令产生器CGEN地址C1、C2、C3和读命令R分别被连续发送到DRAM。因此，通过输入/输出信号D1-DQ0到DQ15、D2-DQ0到DQ15，对应于地址C0、C1、C2和C3的数据(O0、O1、O2、O3)被读出。通过IO0-IO31该数据最终被读出。
紧接着，当通过命令信号COM输入预充电命令P和通过地址信号A0-A15输入地址B1时，DRAM的存储体1进入空闲状态。
当从DRAM的存储体1读取数据完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出读命令BR和地址C0、C1、C2、C3以根据存储命令从DRAM读取数据。因此，通过输入/输出信号D1-DQ0到DQ15、D2-DQ0到DQ15对应于地址C0、C1、C2和C3的数据(S0、S1、S2、S3)被读出。当该读取数据完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出预充电命令P和地址B2并且使DRAM的存储体2进入空闲状态。在根据存储命令从DRAM的数据传输正在进行期间，数据传输信号TE保持高，当数据传输不被执行时，数据传输信号TE保持低。
如上所述，即使当根据存储命令从DRAM的存储体2读取数据正在进行时，通过地址信号A0-A15和命令信号COM，在任何时候都可接受读存取，并且可以与在DRAM中相同的时间输出数据。
当根据存储命令从DRAM的存储体2读取数据的操作正在进行中时，如果通过地址信号A0-A15和命令信号COM进行DRAM的存储体1的数据写存取，则执行相同的操作。即使当根据存储命令从DRAM读取数据的操作正在进行时，也可接受通过地址信号A0-A15和命令信号COM的写存取，并且可以与DRAM中相同的时间将数据写DRAM。
图15示出了在根据加载命令到DRAM的存储体2的数据传输发生之前，当通过地址信号A0-A15和命令信号COM对DRAM的存储体1的数据进行读存取时所执行的操作。在该种情况下，最短的时间间隔Tint-cycle被设置为2个时钟周期。
首先，通过命令信号COM输入存储有效命令A和通过地址信号A0-A15输入地址R4。
紧接着，通过命令信号COM输入写命令W；通过地址信号A0-A15输入地址C4；通过输入/输出信号IO0-IO31输入加载命令Ld、传输起始地址Sa、传输数据大小Da。通过地址信号A0-A15选中控制寄存器REG，并且将加载命令Ld、传输起始地址Sa和传输数据大小Da写入寄存器REG。
之后，根据加载命令，从FLASH读出数据并且将其写入DRAM的存储体2。在根据加载命令写入DRAM的存储体2的操作实际上被执行之前，如果通过命令信号COM对DRAM的存储体1进行读数据的存取，则在完成读取DRAM的存储体1的数据之后，根据加载命令写入DRAM的存储体2的操作被执行。
当通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R1以读取DRAM的数据时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出存储体有效命令A和地址R1。
紧接着，当通过命令信号COM输入读命令R和通过地址信号A0-A15输入地址C0时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出读命令R和地址C0。
在猝发长度为4的情况下，通过计数器CT地址C0被增加1，并且从地址产生器AGEN和命令产生器CGEN地址C1、C2、C3和读命令R分别被发送到DRAM。因此，通过输入/输出信号D1-DQ0到DQ15、D2-DQ0到DQ15，对应于地址C0、C1、C2和C3的数据被读出。通过IO0-IO31该数据最终被读出。
紧接着，当通过命令信号COM输入预充电命令P和通过地址信号A0-A15输入地址B1时，DRAM的存储体1进入空闲状态。
当从DRAM的存储体1读取数据的操作完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出存储体有效命令BA和地址R2以根据加载命令将数据写入DRAM。
紧接着，写命令BW和地址C0、C1、C2和C3被发送到DRAM，并且将从IO数据控制电路IOCON输出的数据(I0、I1、I2、I3)写入DRAM的存储体2。
当该写入完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出预充电命令P和地址B2，并且DRAM的存储体2进入空闲状态。
图16示出了当根据加载命令到DRAM的存储体2的数据传输正在进行时，当通过地址信号A0-A15和命令信号COM对DRAM的存储体1进行读存取时所执行的操作。在该种情况下，最短时间间隔Tint-cycle被设置为3个时钟周期。
首先，通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R4。
紧接着，通过命令信号COM输入写命令W；通过地址信号A0-A15输入地址C4；通过输入/输出信号IO0-IO31输入加载命令Ld、传输起始地址Sa、传输数据大小Da。通过地址信号A0-A15选中控制寄存器REG，并且将加载命令Ld、传输起始地址Sa和传输数据大小Da写入寄存器REG。
之后，根据加载命令，从FLASH读出数据，并且写入DRAM的存储体2。在根据加载命令将数据写入DRAM的存储体2的过程中，存储体有效命令BA和地址R2从命令产生器CGEN和地址产生器AGEN首先分别被发送到DRAM。当通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R1以从DRAM的存储体1读取数据时，命令产生器CGEN和地址产生器AGEN以3个时钟周期的延迟向DRAM发出存储体有效命令A和地址R1。在3个时钟周期的该周期中，命令产生器CGEN和地址产生器AGEN暂时停止发出根据加载命令将数据写入DRAM的命令。
紧接着，当通过命令信号COM输入读命令R和通过地址信号A0-A15输入地址C0时，命令产生器CGEN和地址产生器AGEN以3个时钟周期的延迟向DRAM发出读命令R和地址C0。
在猝发长度为4的情况下，通过计数器CT地址C0被增加1，并且从地址产生器AGEN和命令产生器CGEN地址C1、C2、C3和读命令R分别被连续发送到DRAM。因此，通过输入/输出信号D1-DQ0到DQ15、D2-DQ0到DQ15对应于地址C0、C1、C2和C3的数据被读出。通过IO0-IO31该数据最终被读出。
紧接着，当通过命令信号COM输入预充电命令P和通过地址信号A0-A15输入地址B1时，DRAM的存储体1进入空闲状态。
当从DRAM的存储体1读取数据完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出写命令BW和地址C0、C1、C2和C3以根据加载命令将数据写入DRAM和将从IO数据控制电路IOCON输出的数据(I0、I1、I2、I3)写DRAM。
当该写入完成时，命令产生器CGEN和地址产生器AGEN向DRAM发出预充电命令P和地址B2，并且使DRAM的存储体2进入空闲状态。在根据加载命令到DRAM的数据传输正在进行期间，数据传输信号TE保持高，当数据传输不被执行时，数据传输信号TE保持低。
如上所述，即使当根据加载命令写入DRAM的操作正在进行时，通过地址信号A0-A15和命令信号COM，在任何时候都可接受读存取，并且可以与在DRAM中相同的时间输出数据。当根据加载命令到DRAM的存储体2的数据传输正在进行时，如果通过地址信号A0-A15和命令信号COM对DRAM的存储体1进行写存取，可执行相同的操作。即使当根据加载命令写入DRAM正在进行时，也可接受通过地址信号A0-A15和命令信号COM的写存取，并且以与DRAM中相同的时间将数据写入DRAM。
图17示出了通过命令信号COM和地址信号A0-A15根据模式寄存器设置命令MRS改变存储器模块的猝发长度的操作。
存储器模块处于空闲状态(步骤1)。当通过命令信号COM输入模式寄存器设置命令(MRSET)和通过地址信号A0-A15输入猝发长度BL的值时(步骤2)，在计数器电路CT上猝发长度的值BL被设置。对于猝发长度BL来说，从1-256的值均可被设置。
图18是说明通过模式寄存器设置命令MRS将存储器模块的猝发长度BL设置为8的情况下，从存储器模块的外部执行读取操作的时间表。
当通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R0以读取DRAM的Bnak0的数据时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出存储体有效命令A和地址R1。
紧接着，当通过命令信号COM输入读命令R和通过地址信号A0-A15输入地址C0时，命令产生器CGEN和地址产生器AGEN以2个时钟周期的延迟向DRAM发出读命令R和地址C0。
由于猝发长度被设置为8，所以通过计数器CT地址C0增加1，并且从地址产生器AGEN和命令产生器CGEN，地址C1、C2、C3、C4、C5、C6、C7和读命令R分别被连续发送到DRAM。因此，通过输入/输出信号D1-DQ0到DQ15、D2-DQ0到DQ15，对应于地址C0-C7的数据被读出，并且通过输入/输出信号IO0-IO31被输出。最后，通过命令信号COM预充电命令P被输入和通过地址信号A0-A15地址B0被输入，并且DRAM的存储体0进入空闲状态。
由于按照从1-256的任何猝发长度，存储器模块都是可操作的(如上所述)，所以对于使用本存储器模块的系统来说，适合于该指标的猝发长度是可选择的。
图19A是说明从存储器模块的外部输入SDRAM的供电中断命令的方法的时间表。
首先，通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R4。紧接着，通过命令信号COM输入写命令W；通过地址信号A0-A15输入地址C5；通过输入/输出信号IO31-IO0输入供电中断命令Of。通过地址信号A0-A15选中控制寄存器REG并且将供电中断命令Of写入寄存器REG。之后，根据供电中断命令，电源控制电路PCON中断对SDRAM的供电D-VCC和D-VSSQ。
图19B是说明从存储器模块的外部输入加电命令以接通SDRAM的电源的方法的时间表。
通过命令信号COM输入存储体有效命令A和通过地址信号A0-A15输入地址R4。紧接着，通过命令信号COM输入写命令W；通过地址信号A0-A15输入地址C5；和通过输入/输出信号IO0-IO31输入加电命令On之后，通过地址信号A0-A15选中控制寄存器并且将加电命令On写入寄存器REG。之后，根据加电命令，电源控制电路PCON启动对SDRAM的供电D-VCC和D-VSSQ。之后，执行图4中所示的初始化。
由于利用保持的SDRAM接口的兼容性电源可被控制(如上所述)，所以当数据不必保持在DRAM中时可中断DRAM的电源，并且因此可降低存储器模块的电源消耗。此外，通过DRAM的加电命令可将电源提供到DRAM，并且因此可很快地再次使用DRAM。
图20是说明使用在包括存储器模块的图1中所示的CHIP1(FLASH)中的NAND型闪存的示例的方框图。
CHIP1包括运算逻辑控制器L-CONT、控制电路CTL、输入/输出控制电路I/O-CONT、状态寄存器STREG、地址寄存器ADREG、控制寄存器COMREG、就绪/忙电路R/B、高压产生电路V-GEN、行地址缓冲器ROW-BUF、行地址译码器ROW-DEC、列缓冲器COL-BUF、列译码器COL-DEC、数据寄存器DATA-REG、检测放大器S-AMP和存储器阵列MA。
CHIP1的操作与常规地广泛使用的NAND型闪存的操作方式相同。
图21示出了从构成CHIP1的NAND型闪存中读取数据的操作。当芯片允许信号F-/CE变低，命令锁存允许信号F-CLE变高，和写允许信号F-/WE上升时，用于读命令的命令码Rcode通过输入/输出信号F-IO0到F-IO7被输入，之后，当地址锁存允许信号F-ALE变高和第二、第三、第四写允许信号F-/WE上升时，页面地址通过输入/输出信号F-IO0到F-IO7被输入。
将对应于输入页面地址的528字节数据从存储器阵列MA传输到数据寄存器DATA-REG。当将数据从存储器阵列MA传输到数据寄存器DATA-REG时，闪存处于操作中并且就绪/忙电路R/B使就绪/忙信号F-R/B变低。当数据传输完成时，与读允许信号F-/RE的下降沿同步，在数据寄存器DATA-REG中的数据按8位顺序读出并且通过输入/输出信号F-IO0到F-IO7被输出。
图22是说明具有使用在存储器模块的CHIP1(FLASH)中的AND型闪存的存储器模块的构造的示例的示图。与图1相比较可以看出，图22中的在CHIP1(FLASH)和CHIP2(CTL_LOGIC)之间的一些信号与图1中的信号是不同的。更具体地说，在图22中，在图1中所出现的命令锁存允许信号F-CLE、地址锁存允许信号F-ALE、读允许信号F-/RE和写保护信号F-WO被省略，而输出允许信号F-OE、串行时钟信号F-SC、复位信号F-/RES和命令数据允许信号F-CDE被设置。
图23是说明用于存储器模块中的AND型闪存的构造的示例的方框图。
AND型闪存的CHIP1(FLASH)由包括控制信号缓冲器C-BUF、命令控制器C-CTL、多路复用器MUX、数据输入缓冲器DI-BUF、输入数据控制器DC、扇区地址缓冲器SA-BUF、X译码器X-DEC、存储器阵列MA(FLASH)、Y地址计数器Y-CTF、Y译码器Y-DEC、检测放大电路S-AMP、数据寄存器DATA-REG和数据输出缓冲器DO-BUF的各块组成。CHIP1的操作与常规地广泛使用的AND型闪存的操作方式系统。使用该CHIP1(FLASH)可构成本实施例中的存储器模块。
图24示出了从构成CHIP1的AND型FLASH存储器中读取数据的操作。
当芯片允许信号F-/CE变低，命令数据允许信号F-CDE变低和写允许信号F-/WE上升时，用于读命令的命令码Rcode通过输入/输出信号F-IO0到F-IO7被输入。当第二和第三写允许信号F-/WE上升时，扇区地址通过输入/输出信号F-IO0到F-IO7被输入。
将对应于输入扇区地址的2千字节的数据从存储器阵列MA传输到数据寄存器DATA-REG。当将数据从存储器阵列MA传输到数据寄存器DATA-REG时，FLASH处于操作中并且F-RDY/BUSY变低。当数据传输完成时，与串行时钟信号F-SC的上升沿同步，在数据寄存器DATA-REG中的数据按8位顺序读出，并且通过输入/输出信号F-IO0到F-IO7被读出。
图25是说明本实施例中的DRAM的构造的示例的方框图。DRAM包括X地址缓冲器X-ADB、刷新计数器REF-CT、X译码器X-DEC、存储器阵列MA、Y地址缓冲器Y-ADB、Y地址计数器Y-CT、Y译码器Y-DEC、检测放大电路S-AMP、输入数据缓冲器电路IN-BUF、输出数据缓冲器电路OUT-BUF、控制电路CTL_LOGIC、模式寄存器MREG和定时产生电路TG。
DRAM为常规使用的通用SDRAM。更具体地说，DRAM包括4个存储体，即BANK-A0、BANK-A1、BANK-B0和BANK-B1，每一存储体可彼此独立地运行，在这些存储体中，地址输入端子和数据输入/输出端子以分时方式被共享并以逐个存储体的方式被使用。使用这些DRAM可构成本实施例中的存储器模块。
图26是说明本实施例中的DRAM的构造的另一示例的方框图。DRAM包括X地址缓冲器X-ADB、刷新计数器REF-CT、X译码器X-DEC、存储器阵列MA、Y地址缓冲器Y-ADB、Y地址计数器Y-CT、Y译码器Y-DEC、检测放大电路S-AMP、输入数据缓冲器电路IN-BUF、输出数据缓冲器电路OUT-BUF、控制电路CTL_LOGIC、模式寄存器MREG、扩展模式寄存器EMREG和定时产生电路TG。
通过将扩展模式寄存器EMREG加到常规使用的通用SDRAM上可获得DRAM，使得在自刷新期间和保证温度范围内的数据保持区的改变和输出缓冲器的驱动性能的改变是可能的。因此，可产生服务环境的最佳设置，并且使用这些DRAM可构成本实施例中的存储器模块。
如上所述，在本发明的存储器模块中，确保了DRAM中根据SDRAM接口方法将FLASH中的部分数据或所有数据复制到的区域，并且数据从FLASH到DRAM被提前传输。结果，FLASH中的数据可以与读出DRAM中的数据相同的速度被读出。为了将数据写入FLASH，可一次将数据写入DRAM和按照需要将数据写回到FLASH。结果，数据写入速度也与DRAM中的数据写入速度相同。
在存储器模块内从FLASH读取数据的过程中，执行错误检测和错误校正。在写入数据的过程中，对于任何未正确执行写入的故障地址，执行替换处理。结果，提高了处理速度并且保持了高可靠性。
由于大容量的DRAM被使用，所以除了可复制FLASH中的数据的区域外，确保了大容量的工作区，并且这使得能够解决提高蜂窝式电话性能的需要。
即使当根据加载命令或存储命令在FLASH和DRAM之间的数据传输在存储器模块内正在进行时，从存储器模块的外部DRAM也是可存取的而不需要考虑该数据传输，这使得能够解决提高便携式装置的性能的需要。
由于在该背景下根据加载命令或存储命令的在FLASH和DRAM之间的数据传输可被实现(如上所述)，所以在预定时间前能够将所需要的数据从FLASH传输到DRAM和将所需要的数据从DRAM传输到FLASH。这使得能够解决提高便携式装置的性能的需要。
由于对于存储器模块的猝发长度可设置从1-256的任何值，所以使用本存储器模块的便携式装置可灵活地选择适合于该指标的猝发长度。
由于当电源接通时所需要的程序从FLASH到DRAM被自动传输，所以便携式装置一被启动存储器模块就变为可存取的。这也使得能够解决提高便携式装置的性能的需要。
此外，由于初始程序区说明数据可被重写以改变在加电时数据传输的大小，所以可灵活地满足便携式装置的需要以提高其的性能。
在完成加电后从FLASH到DRAM的初始程序的传输后，DRAM进入刷新状态。结果，数据可以低功率被保持在DRAM中直到通过地址信号(A0-A15)和命令信号COM取消自刷新状态的命令被输入为止。此外，可快速和准确地转换刷新控制。
由于可利用保持的SDRAM接口的兼容性控制电源，所以当数据不需要保持在DRAM中时可中断对DRAM的供电，并且因此可降低存储器模块的功率消耗。此外，通过DRAM的加电命令可将电源提供到DRAM，由此可很快地重新使用DRAM。
实施例2
图27A和27B示出了适用于本发明的存储器系统的存储器模块的第二实施例。图27A是存储器模块的顶视图，图27B是沿着顶视图的线A-A’所形成的剖面图。
在本实施例的存储器模块中，CHIP1(FLASH)、CHIP2(CTL_LOGIC)、CHIP3(DRAM1)和CHIP4(DRAM2)被安装在通过球栅阵列(BGA)被安装在装置上的PCB板(例如由环氧玻璃衬底构成的印刷电路板)上。其中信号和电源焊接点(pad)按行排列在所谓的芯片中心的通用DRAM的裸芯片被用于CHIP3和CHIP4，但不限于此。其中信号和电源焊接点按行排列在所谓的芯片一端的通用FLASH的裸芯片被用于CHIP1，但不限于此。
在CHIP1上的焊接点和PCB板上的焊接点通过焊接线(bonding wire)(PATH2)彼此相连，CHIP2上的焊接点和PCB上的焊接点通过焊接线(PATH3)彼此相连。CHIP3和CHIP4通过焊接线(PATH1)与CHIP2相连。
CHIP1和CHIP2通过焊接线(PATH4)彼此相连。装有芯片的PCB板的上端为树脂模制的以保护芯片和连接线。金属、陶瓷或树脂层(COVER)可另外置于其上。
在本实施例中，裸芯片被直接安装在印刷电路板PCB上，因此可获得具有较小安装区的存储器模块。此外，由于该芯片可被置于另一个芯片的附近，所以可降低芯片之间的接线长度。通过使用用于芯片之间的接线和用于每一芯片和板之间的接线的接线焊接方法，该存储器模块可以少量的处理被生产。
此外，通过使用焊接线直接连接芯片，可降低板上的焊接点的数量和焊接线的数量，并且可以少量的处理生产存储器模块。由于可使用大量生产的通用DRAM的裸芯片，所以便宜的存储器模块可稳定地被提供。如果使用树脂层，则可提高存储器模块的鲁棒性。如果使用陶瓷或金属层，则可获得具有良好的散热和屏蔽效果以及强度特性的存储器模块。
图28A和28B示出了图27A和27B中所示的存储器模块的构造的改进。图28A是该改进的顶视图，图28B是沿着顶视图的线A-A’所产生的剖面图。
在该改进中，CHIP1(CLT_LOGIC)被置于CHIP3和CHIP4上。焊接线被用于在CHIP2和CHIP3之间和在CHIP2、CHIP4之间的接线(PATH5)。CHIP1上的焊接点和PCB板上的焊接点通过焊接线(PATH2)彼此相连，CHIP2上的焊接点和PCB板上的焊接点通过焊接线(PATH3)彼此相连。CHIP1和CHIP4通过焊接线(PATH4)彼此相连。
该安装方法能够减少印刷电路板PCB的区域。此外，在堆叠芯片之间的接线PATH5能够缩短接线的长度，并且这也提高了接线的可靠性和降低了传到外部的噪音。
实施例3
图29示出了使用适用于本发明的存储器系统的存储器模块的蜂窝式电话的实施例。蜂窝式电话包括：天线ANT、无线电块RF、基带块BB、语音编码译码器块SP、扬声器SK、麦克风MK、处理器CPU、液晶显示器LCD、键盘KEY和实施例1或实施例2中所描述的存储器模块MEM。
下面将描述在电话呼叫期间所执行的操作。
通过天线ANT所接收的语音通过无线电块RF被放大并且被输入到基带块BB，在该基带块BB中，语音的模拟信号被转换为数字信号，错误校正译码被执行，并且该信号被输出到语音编码译码器块SP。语音编存译码器块将该数字信号转换为模拟信号并且将该信号输出到扬声器SK。因此通过扬声器可听到在另一端的对方的声音。
当用户执行一系列操作时所执行的操作包括：从蜂窝式电话存取网站，下载音乐数据、再现和听音乐、最后存储该下载音乐数据。
操作系统和应用程序(例如电子邮件软件、万维网浏览器、音乐再现软件、游戏软件)被存储在存储器模块MEM中。
当启动万维网浏览器的指示通过键盘被给出时，存储在存储器模块MEM的FLASH中的万维网浏览器的程序被传输到相同存储器模块中的DRAM，当对DRAM的传输完成时，通过处理器CPU，DRAM中的万维网浏览器的程序被执行，并且该万维网浏览器被显示在液晶显示器LCD上。当用户存取所需要的网站并且通过键盘KEY给出指示以下载最喜欢的音乐数据时，该音乐数据通过天线ANT被接收，由无线电块RF放大，并且被输入到基带块BB。在该基带块BB中，作为模拟信号的该音乐数据被转换为数字信号，并且错误校正和译码被执行。最后，该数字化音乐数据被存储在存储器模块MEM的DRAM中，然后被传输到FLASH。
当启动音乐再现程序的指示通过键盘KEY被给出时，存储在存储器模块MEM的FLASH中的音乐再现程序被传输到相同存储器模块的DRAM中。当对DRAM的传输完成时，处理器CPU执行DRAM中的音乐再现程序，并且该音乐再现程序被显示在液晶显示器LCD上。
当用户通过键盘KEY给出所需要的指示以收听DRAM下载的音乐数据时，处理器CPU执行音乐再现程序并且处理存储在DRAM中的音乐数据。结果，通过扬声器SK可收听音乐。
由于本发明的存储器模块使用大容量的DRAM，所以万维网浏览器和音乐再现程序被保持在DRAM中，并且，由CPU可同时执行这两个程序。此外，能够同时启动电子邮件程序以发送和接收邮件。
即使退出万维网浏览器，因为该浏览器被保持在存储器模块的DRAM中，所以可立刻重新启动该浏览器。
当中断供电的指示通过键盘被输入时，存储器模块仅使SDRAM操作以保持最小的所需要数据，因此功率消耗被降低。
如上所述，适应本发明存储器系统的存储器模块的使用使得能够存储大量的邮件、音乐再现和应用程序、音乐数据、静态图像数据、动态图像数据等，并且能够同时执行多个程序。
其它实施例
本发明包括但不限于下面的其它实施例。
一种包括形成于第一半导体芯片上的动态随机存取存储器的半导体存储装置被设置，其中动态随机存取存储器包括多个存储体；其中动态随机存取存储器被配置以接收时钟信号和地址信号；其中时钟信号和地址信号从第一半导体芯片的外部产生；其中时钟信号具有1个时钟周期；其中在多个存储体的另一存储体被存取后存取多个存储体中的其中一个存储体的最短时间间隔为时钟周期的2倍或更多倍。
或者，半导体存储装置还包括被配置用以改变最短时间间隔的控制电路，其中该变化被配置为由控制电路外部的端子控制。
或者，控制电路形成于第二半导体芯片上，其中第二半导体芯片包括同步动态随机存取存储器的接口。
或者，动态随机存取存储器被进一步配置以使用非易失性存储器执行数据传输，其中动态随机存取存储器被进一步配置以在数据传输期间从动态随机存取存储器的外部可对其进行存取，而不考虑该数据传输。
或者，由于使用最短的时间间隔，从动态随机存取存储器的外部可存取该动态随机存取存储器。
或者，该半导体装置被配置以被用于便携式通信装置。
或者，根据加载命令和存储命令中的至少一个命令进行数据传输。
或者，在将发生的固定数据传输的给定时间之前进行数据传输，而不使用该最短时间间隔。
本发明的效果
如上所述，本发明所产生的效果包括以下内容，但不限于此：
第一，在适用于本发明的存储器系统的存储器模块中，确保了FLASH部分数据或所有数据可被复制到的区域，并且提前将数据从FLASH传输到DRAM，由此以与读取或写入DRAM中的数据相同的速度，FLASH中的数据可被读取或写入。
第二，在存储器模块内从FLASH中读取数据的过程中，错误检测和校正被执行。在写入的过程中，对于未正确执行写入的故障地址，替换处理被执行。这提高了处理速度和处理的可靠性。
第三，由于该存储器模块使用大容量的DRAM，所以除了确保FLASH数据可被复制到的区域以外，还可确保大容量的工作区，这使得能够解决提高蜂窝式电话的性能的需要。
第四，即使当根据加载命令或存储命令在FLASH和DRAM之间的数据传输在存储器模块内正在进行时，从存储器模块的外部DRAM也是可存取，而不需要考虑该数据传输。这使得能够解决提高便携式装置的性能的需要。
第五，由于对于存储器模块的猝发长度可设置从1-256的任何值，所以对于使用本存储器模块的便携式装置可灵活地选择适合于该指标的猝发长度。
第六，由于当电源接通时所需要的程序从FLASH到DRAM被自动传输，所以便携式装置一被启动，存储器模块就变为可存取的。这也使得能够解决提高便携式装置的性能的需要。
此外，由于初始程序区说明数据可被重写以改变在加电的传输数据的大小，所以可灵活地满足便携式装置的需要，这有助于提高便携式装置的性能。
第七，在完成在加电后从FLASH到DRAM的初始程序的传输后，DRAM进入自刷新状态。结果，数据可以低功率被保持在DRAM直到取消自刷新状态的命令通过地址信号(A0-A15)和命令信号COM被输入为止。此外，刷新控制可被迅速地和准确地转换。
第八，由于可利用保持的SDRAM接口的兼容性控制电源，所以当数据不需要保持在DRAM中时可中断DRAM的供电，因此存储器模块的功率消耗可被降低。此外，通过DRAM的加电命令可将电源提供到DRAM，因此DRAM可很快地被重新使用。
第九，多个半导体芯片被封装在一个封装体中，并且具有较小安装区的存储器模块被获得。
在上述的说明中，参照其的具体实施例已详细地描述了本发明。然而，很显然，在不脱离本发明的精神和范围的情况下可对其进行各种修改和变化。因此，应当理解上述的说明和附图仅是示例而非具有限制意义。

Claims (5)

1.一种存储器系统，包括：
非易失性存储器；
同步动态随机存取存储器；
包括控制电路的多个电路，该控制电路与非易失性存储器和同步动态随机存取存储器耦合，并且控制对非易失性存储器和同步动态随机存取存储器的存取；和
多个与所述多个电路耦合的输入/输出端子，其中指示当工作电源接通时，从非易失性存储器到同步动态随机存取存储器的初始传输的数据范围的传输范围数据被保持在非易失性存储器中；
其中，当工作电源接通时，保持在非易失性存储器中的传输范围数据从非易失性存储器中被读出，并且在非易失性存储器中由所读出的传输范围数据所指示的范围内的程序数据被初始传输到同步动态随机存取存储器并且被保持在同步动态随机存取存储器中。
2.权利要求1的存储器系统，其中传输范围数据在非易失性存储器中是可编程的。
3.权利要求1的存储器系统，其中当电源接通时初始执行的从非易失性存储器到同步动态随机存取存储器的数据传输正在进行时，在同步动态随机存取存储器上自动刷新操作被执行。
4.权利要求1的存储器系统，其中在当电源接通时初始执行的从非易失性存储器到同步动态随机存取存储器的数据传输一完成之后，同步动态随机存取存储器立即就保持自刷新状态。
5.权利要求4的存储器系统，其中在完成数据传输后，同步动态随机存取存储器取消自刷新状态，并且数据从同步动态随机存取存储器被读出。
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