TW200937420A - Non-volatile semiconductor memory device with power saving feature - Google Patents

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200937420 九、發明說明 【發明所屬之技術領域】 本發明係有關於一種非揮發性記憶體之技術領域。 【先前技術】 . 非揮發性記憶體被用於主要係與有修改可能的持續性 資料儲存有關之各種用途。非揮發性可覆寫記憶體的實際 Q 應用包括數位照片、電腦檔案、及以數位方式記錄的音樂 等的資料之儲存。因此，經常可在諸如電腦、數位相機、 MP3播放器、答錄機、及細胞式電話等的日常電子裝置中 發現非揮發性可覆寫之記憶體裝置。 有許多以也容許覆寫的非揮發性記憶體裝置在實體上 儲存資料之方式。一個例子是許多電腦硬碟所採用的使用 磁碟。另一例子是利用諸如可覆寫式光碟（CD-R/W )等 的光碟。又一例子是利用諸如電氣可抹除可程式唯讀記憶 ❹ 體（Electrically Erasable Programmable Read Only Memory;簡稱EEPROM )等的固態記憶體電路，EEPROM 的一特定例子是快閃記憶體裝置。快閃記憶體裝置在一作 ' 業中將一高電壓用來抹除一大區塊非揮發性記憶單元，然 後可以新声料將這些記憶單元重新程式化。快閃記憶體裝 置由於其強健性、方便性、及低成本，而在非揮發性記憶 體的市場中得到了廣泛的應用，且因爲對非揮發性記憶體 的需求持續成長而預期將更爲主宰此市場。 在首次導入快閃記憶體之後的這些年中，已作了技術 -4 - 200937420 上的改進，以便可在愈來愈高的速度下操作快閃記憶體裝 置。因而已進一步擴大了諸如某些與視訊及相片有關的應 用等的可使用快閃記憶體裝置的消費者應用之範圍。然而 ，快閃記憶體裝置的較快速之操作也可能在自多個裝置嘗 試產生極高速的記憶體儲存時造成特定的問題。尤其快w 記憶體的隨著工作頻率的增加而增加之電力消耗可能顯著 地限制了被產生的記憶體儲存之整體容量。 在此種背景下，目前顯然需要一種具有較小電力消耗 之非揮發性半導體記憶體裝置。 【發明內容】 本發明之第一觀點嘗試提供一種非揮發性半導體記憶 體裝置，該非揮發性半導體記憶體裝置包含：（i) 一介 面，該介面具有用來接收一輸入時脈信號之一輸入埠、以 及用來接收包括抹除命令的命令之一組資料線，係由一控 制器發出該等命令；（Π ) —模組，該模組具有被配置成 反饋迴路組態之電路組件，係由一參考時脈信號驅動該模 組；（iii ) 一時脈控制電路，該時脈控制電路能夠以可控 制之方式在該參考時脈信號追蹤該輸入時脈信號的第一操 作狀態及該參考時脈信號與該輸入時脈信號脫離耦合的第 二操作狀態之間切換；以及（iv )—命令處理單元，該命 令處理單元被組態成：識別該控制器發出的命令，並回應 識別該抹除命令，而使該時脈控制電路自該第一操作狀態 切換到該第二操作狀態。當該參考時脈信號追蹤該輸入時 -5- \ S) 200937420 脈信號時，該模組消耗第一量的電力，且其中該參考時脈 信號與該輸入時脈信號脫離耦合時，該模組消耗小於該第 一量的電力之第二量的電力。 本發明之第二觀點嘗試提供一種非揮發性半導體記憶 體裝置，該非揮發性半導體記憶體裝置包含：用來提供一 _ 輸入時脈信號之第一機構；具有被配置成反饋迴路組態的 電路組件且被一參考時脈信號驅動之第二機構；以可控制 @ 之方式在該參考時脈信號追蹤該輸入時脈信號的第一操作 狀態及該參考時脈信號與該輸入時脈信號脫離耦合的第二 ' 操作狀態之間切換之第三機構；以及識別一控制器發出的 包括抹除命令的命令並回應識別該抹除命令而改變該第三 機構的操作狀態之第四機構。當該參考時脈信號追蹤該輸 入時脈信號時，該第二機構消耗第一量的電力，且其中該 參考時脈信號與該輸入時脈信號脫離耦合時，該第二機構 消耗小於該第一量的電力之第二量的電力。 〇 本發明之第三觀點嘗試提供一種由非揮發性半導體記 憶體裝置實施之方法。該方法包含：提供一輸入時脈信號 ' ;提供一模組，該模組具有被配置成反饋迴路組態之電路 組件，係由一參考時脈信號驅動該模組；產生該參考時脈 信號，使該參考時脈信號在該裝置的第一操作狀態下遵循 該輸入時脈信號，且使該參考時脈信號在該裝置的第二操 作狀態下與該輸入時脈信號脫離耦合，其中當該參考時脈 信號遵循該輸入時脈信號時，該模組消耗第一量的電力， 且其中該參考時脈信號與該輸入時脈信號脫離耦合時，該 -6- 200937420 模組消耗小於該第一量的電力之第二量的電力；以及回應 識別自一控制器接收的一抹除命令，而使該裝置自該第一 操作狀態切換到該第二操作狀態。 供一種系統，該系統包含被 發出包括抹除命令的命令之 導體記憶體裝置。該非揮發 i)介面，該介面具有用來 一輸入時脈信號之一輸入埠 的命令之一組資料線；（ii 成反饋迴路組態之電路組件 模組；（iii ) 一時脈控制電 控制之方式在該參考時脈信 操作狀態及該參考時脈信號 第二操作狀態之間切換；以 命令處理單元被組態成：識 應識別該抹除命令，而使該 態切換到該第二操作狀態。 時脈信號時，該模組消耗第 脈信號與該輸入時脈信號脫 第一量的電力之第二量的電 供一種包含電腦可讀取指令 電腦可讀取指令被處理時， 供給一非揮發性半導體記憶 本發明之第四觀點嘗試提 組態成發出一主控時脈信號且 一控制器、以及一非揮發性半 性半導體記憶體裝置包含：（ 接收與該主控時脈信號有關的 、以及用來接收該控制器發出 )一模組，該模組具有被配置 ，係由一參考時脈信號驅動該 路，該時脈控制電路能夠以可 號追蹤該輸入時脈信號的第一 與該輸入時脈信號脫離耦合的 及（iv) —命令處理單元，該 別該控制器發出的命令，並回 時脈控制電路自該第一操作狀 當該參考時脈信號追蹤該輸入 一量的電力，且其中該參考時 離耦合時，該模組消耗小於該 力。 本發明之第五觀點嘗試提 之電腦可讀取儲存媒體，該等 被用來將可執行下列之功能提 200937420 體裝置：產生一參考時脈信號，使該參考時脈信號在該裝 置的第一操作狀態下遵循一輸入時脈信號，且使該參考時 脈信號在該裝置的第二操作狀態下與該輸入時脈信號脫離 耦合，其中當該參考時脈信號遵循該輸入時脈信號時，具 有被配置成反饋迴路組態之一些電路組件且被該參考時脈 、 信號驅動之一模組消耗第一量的電力，且其中該參考時脈 信號與該輸入時脈信號脫離耦合時，該模組消耗小於該第 0 一量的電力之第二量的電力；以及回應識別自一控制器接 收的一抹除命令，而使該裝置自該第一操作狀態切換到該 第二操作狀態。 因此，已提供了一種改良式非揮發性半導體記憶體裝 置。 【實施方式】 請參閱第1圖，圖中示出根據一實施例的一記憶體系 © 統8 0。記憶體系統8 0包含在通訊上被耦合到一非揮發性 記憶體裝置100之一控制器90。控制器90亦可在通訊上 被耦合到其他的記憶體裝置1〇〇Α。 ' 控制器9〇包含一組埠92A-92H，該組埠92A-92H被 分別連接到非揮發性記憶體裝置1〇〇的一組埠93A-93H。 控制器90及非揮發性記憶體裝置丨〇〇經由其各別組的埠 92A-92H及93A-93H而交換裝置外部的電信號94A-94H。 後文中將更詳細地說明非揮發性記億體裝置〗00的埠 93A-93H、以及裝置外部的信號94A 94h。 -8 - 200937420 第2圖是根據一實施例的非揮發性記憶體裝置100之 一方塊圖。在該非揮發性記憶體裝置1 00內，一非揮發性 記憶單元陣列1 1 5包含被配置成一些列及行之複數個非揮 發性記憶單元。每一非揮發性記憶單元包含可保持非揮發 性資料儲存電荷之一浮接閘極場效電晶體。可將該浮接鬧 極充電，而以電氣方式將非揮發性記億單元陣列1 1 5中之 該等非揮發性記憶單元程式化。 可將非揮發性記憶單元陣列11 5之該等列配置在各分 頁區塊中。舉非限制性之例子而言，可將非揮發性記憶單 元陣列1 1 5之該等列組織成2048個區塊，每一區塊有64 個分頁。 非揮發性記憶體裝置1〇〇包含一介面’該介面包含上 述組的埠 93A-93H。在這些埠中’埠 93B、93C、93D、 93E、93F (也被分別標示爲 CE#、CLE、ALE、W/R#、 CLK )將裝置外部的信號自控制器90載送到非揮發性記 憶體裝置1〇〇。埠93A (也被分別標示爲R/B#)將裝置外 部的信號自非揮發性記憶體裝置1 〇〇載送到控制器90。最 後埠93G及93H (也被分別標示爲DQS及DQ[0:7]可根據 非揮發性記憶體裝置1 〇〇的操作模式而沿著任一方向載送 裝置外部的信號。更具體而言，非揮發性記憶體裝置1 00 的該等埠非限制性地包含： •一晶片賦能埠（93B，也被標示爲CE#): 該晶片賦能埠CE#是可讓非揮發性記憶體裝置1 〇〇知 200937420 道其是否已被控制器90啓動之一輸入埠。在本非限制性 實施例中，當該晶片賦能埠CE#上的該裝置外部的信號是 被停止觸發（低位準）時’此即意指非揮發性記憶體裝置 1 〇〇已被選擇，而當該晶片賦能埠CE#上的該裝置外部的 信號是被觸發（高位準）時，此即意指非揮發性記憶體裝 置100已被停止選擇。 0 · —輸入時脈埠（93F，也被標示爲CLK)： 該輸入時脈埠CLK是載送被用來同步非揮發性記憶 體裝置100的作業的時脈信號（系統時脈）之一輸入埠。 因此’我們當可了解：由於與系統時脈同步，非揮發性記 憶體裝置100不同於不同步或近同步的（plesiochronous )記憶體裝置。 •複數條資料線（93H，也被標示爲DQ[〇:7]): 〇 該等資料線DQ[〇:7]自控制器90載送位址、命令、及 寫入資料，並將讀取資料載送到控制器90。雖然在所示實 ' 施例中有八條資料線，但是該等八條資料線不應被視爲限 - 制。例如，在其他實施例中，可提供諸如十六條等的不同 數目之資料線。仍然還有其他的可能性。 •一命令鎖存賦能埠（93C，也被標示爲CLE)及一 位址鎖存賦能埠（93 D，也被標示爲ALE ): 該命令鎖存賦能埠CLE及該位址鎖存賦能埠ALE是 -10- 200937420 載送平行於該等資料線DQ[0:7]上的裝置外部的信號且係 用來描述位址、命令、及（或）寫入資料的開始及終止的 裝置外部的信號之輸入埠。 •一資料選通脈衝埠（93G，也被標示爲DQS): 該資料選通脈衝埠DQS載送用來指示該等資料線 DQ [0:7]上的有效資料的存在之裝置外部的信號。當資料 將要被寫到非揮發性記憶體裝置1 00時（在非限制性雙倍 資料速率實施例中），控制器90在該資料選通脈衝埠 DQS上產生之裝置外部的信號具有與該輸入時脈埠CLK 上的裝置外部的信號相同之頻率，且與該等資料線 DQ[0:7]上的裝置外部的信號之間有90度的相移且中央對 準。當自非揮發性記憶體裝置1 〇〇讀取資料時（在非限制 性雙倍資料速率實施例中），非揮發性記憶體裝置1 00在 該資料選通脈衝埠DQS上產生之裝置外部的信號具有與 該輸入時脈埠CLK上的裝置外部的信號相同之頻率，且 該裝置外部的信號之邊緣對準該等資料線DQ[〇:7]上的裝 置外部的信號。我們當可了解：該等資料線DQ[0:7]上的 有效資料不存在時，可使該資料選通脈衝埠DQS上之裝 置外部的信號不振盪。因此，將有該資料選通脈衝埠DQS 上之裝置外部的信號振盪的期間、以及不振盪的期間。 •一寫入/讀取埠（93E，也被標示爲w/R#): 該寫入/讀取埠 W/R#是載送用來指示該等資料線 -11 - 200937420 DQ [0:7]自控制器90載送寫入資料（亦即，當該裝置外部 的信號W/R#是高位準時）或自記憶體裝置100載送讀取 資料（亦即，當該裝置外部的信號W/R#是低位準時）的 一裝置外部的信號之一輸入埠。 _ .一準備好/忙碌中埠（93Α，也被標示爲R/B#): 該準備好/忙碌中埠R/B#是載送用來指示非揮發性 0 記憶體裝置1〇〇已可接收用來存取記憶單元陣列115的一 命令（當該裝置外部的信號R/B#是高位準時）或正在忙 碌於處理用來存取記憶單元陣列115的一命令（當該裝置 外部的信號R/B#是低位準時）的一裝置外部的信號之一 輸出淳。 控制器90藉由改變各輸入埠上及該等資料線上之該 等裝置外部的信號，而控制非揮發性記憶體裝置1 00之行 爲。因此，非揮發性記憶體裝置1 0 0包含控制邏輯1 0 1， ❹ 鎖存該控制邏輯101之組態被設定成：識別該等輸入埠及 資料線何時自控制器90載送某些特定的信號，並根據這 ' 些信號而以一種決定之方式作出回應。 • 例如，控制邏輯1 01之組態被設定成：識別何時該命 令鎖存賦能埠CLE上的該裝置外部的信號是高位準且該位 址鎖存賦能埠ALE上的該裝置外部的信號是低位準。在 該例子中，控制邏輯1 〇 1認定該等資料線D Q [ 0 : 7 ]上的資 訊是命令資訊。因此，該等資料線DQ[0:7]上的資訊被一 輸入接收器106接收’在一緩衝時脈信號Sbuf_clk (該緩 -12- 200937420 衝時脈信號是該輸入時脈埠CLK上的具有相同極性之經 過緩衝之裝置外部的信號）的上升緣時被鎖存到一輸入暫 存器112，且被提供給一命令處理單元109。命令處理單 元109可包含用來載入該資訊之一暫存器、以及用來將該 被載入的資訊解碼爲一或多個命令之一解碼器。命令處理 單元1 09產生控制信號，某些控制信號被傳送到控制邏輯 101，且其他的控制信號被傳送到將於下文中更詳細地說 明之一時脈同步單元200。 在某些實施例中，係將命令處理單元1〇9與控制邏輯 101整合，而在其他實施例中，命令處理單元〗〇9及控制 邏輯101可以是記憶體裝置1〇〇中之不同的組件。在另外 的其他實施例中，命令處理單元1〇9的一部分（例如’暫 存器）可以是不同的組件，而命令處理單元1〇9的其餘部 分則可被整合到控制邏輯1 〇 1中。 有可被非揮發性記憶體裝置100處理的數個命令例子 ，其中包括區塊抹除、分頁程式化、分頁讀取、狀態讀取 ，以上只列出一些非限制性的可能例子。下文中將以非限 制性例子說明這些命令中之某些命令及其作用。 (A )區塊抹除 當控制邏輯101識別了一區塊抹除命令（更精確而言 ，該區塊抹除命令的指示性第一命令週期）時，控制邏輯 101之組態被設定成隨即預期將接收該等資料線DQ[0:7] 上之位址資訊。當該命令鎖存賦能埠CLE上之該裝置外部 200937420 的信號是低位準且該位址鎖存賦能埠ale上之該裝置外 部的信號是高位準時，位址資訊被視爲存在於該等資料線 DQ[0:7]上。因此’該等資料線dQ[0:7]上的資訊被該輸入 接收器106接收，在上述緩衝時脈信號Sbufclk的上升緣 時被鎖存到該輸入暫存器112，且被傳輸到一位址暫存器 . 108。可跨越多個位址週期之該位址資訊可包含用來指定 將要被抹除的目標區塊的位址之複數個位元組。可將整個 φ 位址資訊載入一列鎖存器及解碼器114。 控制邏輯1 〇 1之組態被設定成隨即預期將接收到該等 資料線DQ[0:7]上的該區塊抹除命令之一第二命令週期。 因此，當該命令鎖存賦能埠CLE上之該裝置外部的信號是 高位準且該位址鎖存賦能埠ALE上之該裝置外部的信號 是低位準時，該等資料線DQ[0:7]上的資訊被該輸入接收 器106接收，在該緩衝時脈信號SBUF_CLK的上升緣時被鎖 存到該輸入暫存器112，且被傳輸到命令處理單元109。 〇 命令處理單元109識別該區塊抹除命令之該第二命令週期 〇 ' 如將於下文中說明的，命令處理單元109然後觸發一 - 抹除信號，該抹除信號被時脈同步單元200使用。控制邏 輯101使該準備好/忙碌中埠R/B#上之該裝置外部的信 號進入低位準，以便指示非揮發性記憶體裝置1 〇〇正在忙 碌中。此外，控制邏輯101隨即要求一高電壓產生器103 施加高電壓，以便抹除該目標區塊內之非揮發性記憶單元 。該作業可能耗用一段較長的時間’而在在現有技術下’ -14- 200937420 視各種因素而定’該段時間是在大約2毫秒至大約1 5毫 秒的範圍內。 在已抹除了該目標區塊內之該等非揮發性記憶單元之 後，命令處理單元1〇9停止觸發該抹除信號。然後，在時 脈同步單元200的某些組件重新獲得同步所需的一時間間 隔之後，控制邏輯1 0 1使該準備好/忙碌中埠R/B#上之 該裝置外部的信號進入高位準，以便指示非揮發性記憶體 裝置100已準備好接收另一命令。 (B )分頁程式化 當控制邏輯1 〇 1識別了一分頁程式化命令（更精確而 言，該分頁程式化命令的指示性第一命令週期）時，控制 邏輯101之組態被設定成隨即預期將接收該等資料線 DQ [0:7]上之位址資訊。當該命令鎖存賦能埠CLE上之該 裝置外部的信號是低位準且該位址鎖存賦能埠ALE上之 該裝置外部的信號是高位準時，位址資訊被視爲存在於該 等資料線DQ[0:7]上。因此，該等資料線DQ[0:7]上的資 訊被該輸入接收器106接收，在該緩衝時脈信號Sbuf_clic 的上升緣時被鎖存到該輸入暫存器112，且被傳輸到該位 址暫存器108。可跨越多個位址週期之該位址資訊可包含 用來指定將要被程式化的一目標分頁的位址之複數個位元 組。可將該位址資訊載入該列鎖存器及解碼器114及（或 )一行鎖存器及解碼器117。 控制邏輯101隨即預期將接收到該等資料線DQ[〇:7] -15- 200937420 上的寫入資料。當該命令鎖存賦能埠CLE及該位址鎖存賦 能埠ALE上之該等裝置外部的信號、以及該寫入/讀取 埠W/R#上之該裝置外部的信號都是高位準時，將發生上 述的情形。該資料選通脈衝埠DQS上之該裝置外部的信 號構成額外的用途。在此種情形中，輸入接收器106接收 的該寫入資料於該資料選通脈衝埠DQS上的該裝置外部 的信號之上升緣及下降緣時被鎖存到輸入暫存器112，且 φ 被行鎖存器及解碼器117選擇成載入一分頁緩衝器116。 當該命令鎖存賦能埠CLE及該位址鎖存賦能埠ALE 上之該等裝置外部的信號不再都是高位準時，非揮發性記 憶體裝置1〇〇停止鎖存該寫入資料，且因而由該命令鎖存 賦能埠CLE及該位址鎖存賦能痺ALE上的該等裝置外部 的信號都保持在高位準之時間長度決定被寫到非揮發性記 憶體裝置1〇〇的寫入資料之量。例如，如果該命令鎖存賦 能埠CLE及該位址鎖存賦能埠ALE上的該等裝置外部的 〇 信號在1024個時脈週期中都保持在高位準’則非揮發性 記億體裝置100將已接收2048位元組的寫入資料（在雙 ' 倍資料速率狀況中之8位元寬度的資料匯流排之情形下） 〇 控制邏輯101之組態被設定成隨即預期接收該等資料 線DQ[0:7]上的該分頁程式化命令之一第二命令週期。因 此，當該命令鎖存賦能埠CLE上之該裝置外部的信號是高 位準且該位址鎖存賦能埠ALE上之該裝置外部的信號是 低位準時’該等資料線DQ [〇:7]上的資訊被該輸入接收器 -16- 200937420 106接收，在該緩衝時脈信號Sbuf_CLk的上升緣時被鎖存 到該輸入暫存器112，且被傳輸到命令處理單元1〇9。命 令處理單元109識別該分頁程式化命令之該第二命令週期 〇 如將於下文中說明的，命令處理單元1〇9然後觸發一 程式化信號，該程式化信號被時脈同步單元200使用。此 外，控制邏輯1〇1使該準備好/忙碌中埠R/B#上之該裝 置外部的信號進入低位準，以便指示非揮發性記憶體裝置 100正在忙碌中。控制邏輯101隨即要求高電壓產生器 103施加高電壓，以便將分頁緩衝器116中之該寫入資料 傳輸到非揮發性記憶單元陣列1 1 5中之所需分頁。該作業 可能耗用一段較長的時間，而在在現有技術下，視各種因 素而定，該段時間是在大約200微秒至大約2毫秒的範圍 內。 在已程式化了該所需分頁內之該等非揮發性記憶單元 之後，命令處理單元109停止觸發該程式化信號。然後， 在時脈同步單元200的某些組件重新獲得同步所需的一時 間間隔之後，控制邏輯1 〇 1使該準備好/忙碌中埠R/B# 上之該裝置外部的信號進入高位準，以便指示非揮發性記 億體裝置1〇〇已準備好接收另一命令。 (C )分頁讀取 當控制邏輯101識別了一分頁讀取命令（更精確而言 ，該分頁讀取命令的指不性第一命令週期）時，控制邏輯 -17- 200937420 101之組態被設定成隨即預期將接收該等資料線DQ[0:7] 上之位址資訊。當該命令鎖存賦能埠CLE上之該裝置外部 的信號是低位準且該位址鎖存賦能埠ALE上之該裝置外 部的信號是高位準時，位址資訊被視爲存在於該等資料線 DQ[0:7]上。因此，該等資料線DQ[0:7]上的資訊被該輸入 接收器106接收，在該緩衝時脈信號Sbuf_clk的上升緣時 被鎖存到該輸入暫存器112，且被傳輸到該位址暫存器 0 108。可跨越多個位址週期之該位址資訊可包含用來指定 將要被讀取的一目標分頁的位址之複數個位元組。可將該 位址資訊載入該列鎖存器及解碼器114及（或）該行鎖存 器及解碼器117。 控制邏輯1 〇 1之組態被設定成隨即預期將接收到該等 資料線DQ[0:7]上的該分頁讀取命令之一第二命令週期。 因此，當該命令鎖存賦能埠CLE上之該裝置外部的信號是 高位準且該位址鎖存賦能埠ALE上之該裝置外部的信號 φ 是低位準時，該等資料線DQ[0:7]上的資訊被該輸入接收 器106接收，在該緩衝時脈信號SBUF_cljK的上升緣時被鎖 ' 存到該輸入暫存器112，且被傳輸到命令處理單元109。 - 命令處理單元1〇9識別該分頁讀取命令之該第二命令週期 〇 此外，控制邏輯101使該準備好/忙碌中埠R/B#上 之該裝置外部的信號進入低位準，以便指示非揮發性記憶 體裝置100正在忙碌中。控制邏輯101隨即要求高電壓產 生器1 03施加高電壓，以便將非揮發性記憶單元陣列1 1 5 -18- 200937420 的該目標分頁中之記憶單元資料傳輸到分頁緩衝器116。 該作業可能耗用一段較長的時間，而在在現有技術下’視 各種因素而定，該段時間是在大約20微秒至大約60微秒 的範圍內。 在該目標分頁的內容已被傳輸到分頁緩衝器116之後 ，命令處理單元109使該準備好/忙碌中埠R/B#上之該 裝置外部的信號進入高位準，以便指示非揮發性記憶體裝 置100已準備好輸出分頁緩衝器116中之該讀取資料或接 收另一命令。 控制邏輯1 〇 1然後預期將把讀取資料輸出到該等資料 線DQ[0:7]。爲了使上述動作發生，該命令鎖存賦能埠 CLE及該位址鎖存賦能埠ALE上之該等裝置外部的信號 都必須是高位準，且該寫入/讀取埠W/R#上之該裝置外 部的信號必須是低位準。然後，分頁緩衝器116中之該資 料經由一輸出暫存器111及一輸出驅動器105而被輸出到 該等資料線DQ[0:7]。係以同步之方式執行上述動作。具 體而言，來自分頁緩衝器116之該資料被行鎖存器及解碼 器117選擇成載入輸出暫存器111。輸出驅動器105因而 自輸出暫存器111循序地接收該讀取資料。如將於下文中 更詳細說明的，輸出驅動器105將自輸出暫存器111接收 的該讀取資料輸出到該等資料線DQ[〇:7]，且將該讀取資 料參照到自時脈同步單元200接收的一同步時脈信號 Sdi^jlk之上升緣及下降緣。 同時，輸出驅動器1〇5接收一資料選通信號產生器 -19- 200937420 113產生之一內部產生的資料選通信號sDQS_丨。當讀取資 料將被放置在該等資料線DQ[0:7]時，該內部產生的資料 選通信號Sdqs」是高位準，否則是低位準。輸出驅動器 105將該內部產生的資料選通信號傳輸到該資料選 通脈衝埠DQS，但是使該內部產生的資料選通信號Sdqsi 與上述該同步時脈信號SDLL CLK的上升緣及下降緣同步。 於讀取作業期間，控制器90將該資料選通脈衝埠DQS上 φ 之該裝置外部的信號用來鎖存該等資料線DQ[0:7]上的資 料。 當該命令鎖存賦能埠CLE及該位址鎖存賦能埠ALE 上的該等裝置外部的信號不再都是高位準時，非揮發性記 憶體裝置100停止輸出該讀取資料，且因而由該命令鎖存 賦能埠CLE及該位址鎖存賦能埠ALE上的該等裝置外部 的信號都保持在高位準之時間長度決定自非揮發性記憶體 裝置100讀取的讀取資料之量。例如，如果該命令鎖存賦 Q 能埠CLE及該位址鎖存賦能埠ALE上的該等裝置外部的 信號在1 024個時脈週期中都保持在高位準，則非揮發性 ' 記憶體裝置1〇〇將已輸出2048位元組的讀取資料（在雙 - 倍資料速率狀況中之8位元寬度的資料匯流排之情形下） (D )狀態讀取 當控制邏輯1 〇 1識別一狀態讀取命令時，控制邏輯 101之組態被設定成預期其隨即將需要在該等資料線 -20- 200937420 DQ [0 :7]上輸出狀態資訊。爲了使上述動作發生，該命令 鎖存賦能埠CLE及該位址鎖存賦能埠ALE上之該等裝置 外部的信號都必須是高位準，且該寫入/讀取淳W/R#上 之該裝置外部的信號必須是低位準。在該例子中，一狀態 暫存器107之內容係經由輸出暫存器及輸出驅動器 105而被輸出到該等資料線DQ[0:7]。也是以與DQS信號 同步之方式執行該狀態讀取作業。 因此’命令處理單元109顯然將根據自控制器90接 收的命令而觸發及停止觸發該抹除或程式化信號。具體而 言’命令處理單元109回應接收到該區塊抹除命令而觸發 抹除信號。命令處理單元109回應接收到該分頁程式化命 令而觸發程式化信號。 我們當可了解：非揮發性記憶體裝置1 〇〇可包含其他 的埠，且非揮發性記憶體裝置丨00之組態被設定成產生及 接收其他的裝置外部的信號。例如，可提供一寫入保護埠 ，用以提供預防非所願的程式化或抹除作業之硬體保護。 因此，當偵測到該寫入保護埠上之該裝置外部的信號是低 位準時，非揮發性記憶體裝置丨00之組態可被設定成不接 受上述的分頁程式化或區塊抹除命令。 此外，非揮發性記憶體裝置100包含準備好/忙碌中 指示邏輯1 02，該準備好/忙碌中指示邏輯1 02被耦合到 控制邏輯1 0 1，且指示非揮發性記憶體裝置1 00是否正在 忙碌中。 現在將參照第3A圖而說明時脈同步單元200的一非 200937420 限制性實施例。時脈同步單元2 0 0包含一時脈控制電路 210’用以自上述該緩衝時脈信號Sbuf_clic及上述該抹除 或程式化信號推衍出一參考時脈信號SREf_Clk。時脈控制 電路210將該參考時脈信號Srefclk傳送到一延遲鎖定迴 路(Delay Locked Loop ；簡稱 DLL ) 220，該 DLL220 產 生該同步時脈信號SDI^_c^K。 爲了產生該參考時脈信號SREFCLK，時脈控制電路 〇 210以可控制之方式切換該參考時脈信號SREF_CLK追蹤該 緩衝時脈信號SBUF_CLK的第一操作狀態及該參考時脈信號 sREF_CLK與該緩衝時脈信號sBUFCLK脫離耦合的第二操作 狀態。該抹除或程式化信號在決定該參考時脈信號 Sref_clk要追蹤該緩衝時脈信號Sbuf_Clk或與後者脫離親 合時有其作用。具體而言，根據一非限制性實施例，時脈 控制電路210被設計成當命令處理單元1〇9並未觸發該抹 除信號及該程式化信號時進入/停留在該第一操作狀態（ Ο 亦即，該參考時脈信號SREF_CLK追蹤該緩衝時脈信號 Sbuf_clk之操作狀態）。相反地，時脈控制電路210被設 計成當命令處理單元1〇9觸發該抹除信號及該程式化信號 中之至少一信號時進入/停留在該第二操作狀態（亦即， 該參考時脈信號SREF CLK與該緩衝時脈信號sBUF_CLK脫離 耦合之操作狀態）。 因此，在一特定的非限制性實施例中，時脈控制電路 210可被設計成包含一"及"邏輯閘211以及一 ”反或"邏輯 閘213。將該抹除及程式化信號自命令處理單元109傳送 -22- 200937420 到"反或"邏輯閘213。"及"邏輯閘211的第一輸入是該緩 衝時脈信號SBUF_CLK。”及”邏輯閘21 1的第二輸入是係爲" 反或"邏輯閘213的輸出之一信號sDLL EN2。因此，當該抹 除或程式化信號被觸發時，"反或"邏輯閘213使該信號 SDLL_EN2進入低位準’因而抑制”及”邏輯閘21 1，且使"及 "邏輯閘211之輸出信號（亦即，該參考時脈信號 Sref_clk )進入低位準。因而使該參考時脈信號Sref_clk: 與該緩衝時脈信號SBuf_clk脫離稱合。另一方面，當該抹 ❹ 除及程式化信號被停止觸發時，"反或"邏輯閘2 1 3使該信 號SDLL EN2進入高位準，因而使"及"邏輯閘21 1賦能，且 因而在該緩衝時脈信號SBUF CLK被提供給DLL220時，使 該參考時脈信號Sref_clk追蹤該緩衝時脈信號SBuf_clk。 在一替代實施例中，"及"邏輯閘211可以是一個3輸 入的”及"邏輯閘，其中第三輸入是一信號SDLl_eni，該信 號SDLL_EN1是在一反相器邏輯閘212的輸出上，而一緩衝 晶片賦能信號SCEb被輸入到該反相器邏輯閘212。該緩衝 Ο 晶片賦能信號SCEb是該晶片賦能埠CE#上的該裝置外部的 信號之經過緩衝的信號，且具有相同的極性。對時脈控制 電路2 1 0的此種修改將使”及”邏輯閘2 1 1在該緩衝晶片賦 — 能信號SCEb進入低位準時（亦即，非揮發性記憶體裝置 1〇〇被選擇時）以前文所述之方式操作，但是將使"及"邏 輯閘211的輸出在該緩衝晶片賦能信號SCEb進入高位準時 (亦即，非揮發性記憶體裝置1〇〇被停止選擇時）進入低 位準，且不論抹除或程式化信號是否被觸發都是如此。

-23- 200937420 在另一替代實施例中，係在時脈控制電路210之外的 其他組件中實施”反或”邏輯閘213之功能。例如，可在命 令處理單元109中實施”反或”邏輯閘213的功能。因此， 命令處理單元109本身可發出在本圖中被示爲在"反或"邏 輯閘213的輸出上之該信號sDLL EN2。 DLL220包含反饋迴路組態中用來產生具有相對於該 參考時脈信號SREFCLK的一可控制的延遲的該同步時脈信 〇 號sdll_clk之一些電路組件。可視需要而調整該可控制的 延遲’以便保證：接收該同步時脈信號SDLL CLK的輸出驅 動器1 05在符合非揮發性記憶體裝置丨〇〇的所需時序規格 之情形下’在該等資料線DQ[0:7]及該資料選通脈衝埠 DQS上輸出該等裝置外部的信號。爲了獲致必要的延遲， 可將DLL220實施爲包含一可變延遲線221之一傳統的 DLL。可變延遲線221回應一延遲調整信號SSHIFT，而改 變該同步時脈信號SDLL CLK相對於該參考時脈信號 O SrEF_clk 之延遲。 一反饋延遲模型224回應該同步時脈信號SDLL_CLK而 產生一反饋時脈信號SFB_CLK。反饋延遲模型224可具有 ' 一複製的延遲模型，用以補償諸如下列內部電路方塊等的 某些內部電路方塊所造成的內部延遲： -時脈控制電路210中之”及”邏輯閘21 1 ; -自該該輸入時脈埠CLK上的該裝置外部的信號輸 出該緩衝時脈信號SBUFCLK2 —輸入緩衝器（圖中未示出 -24- 200937420 ):及（或） -該等資料線DQ[〇:7]及該資料選通脈衝埠DQS上的 該等裝置外部的信號之輸出緩衝器。 DLL220進一步包含一相位偵測器222，用以接收該 反饋時脈信號Sfb_clk及該參考時脈信號Sref_clk，並產 生具有用來指示該參考時脈信號SREF_CLK與該反饋時脈信 號Sfbju間之相位差的一値之一相位誤差信號SPE。一延 遲控制單元223回應來自相位偵測器222之該相位誤差信 號SPE，而產生該延遲調整信號SSHIFT，並將該延遲調整 信號SSHIFT施加到可變延遲線221，以便調整可變延遲線 221所施加的延遲。 相位偵測器222及延遲控制單元223相互配合而操作 ，以便根據被偵測到的該參考時脈信號SREF_CLK與該反饋 時脈信號SFB_CLK間之相位差，而調整可變延遲線221所 施加的延遲。具體而言，相位偵測器222及延遲控制單元 223相互配合而操作，以便將該同步時脈信號SDI^_CLK的 可變延遲調整到該參考時脈信號SREF_CLK該反饋時脈信號 間之相位差接近零爲止。更具體而言，於調整該 同步時脈信號SDi^_CLK的延遲時，將來自反饋延遲模型 224的該反饋時脈信號SFB_CiK之相位相應地調整到該反 饋時脈信號SFBCLK具有與該參考時脈信號SREF_CLK大約 相同的相位爲止。當DLL220已將該可變延遲調整到使該 參考時脈信號SREF_CLK與該反饋時脈信號SFB CLK間之相 位差大約等於零之一値時，將DLL220稱爲“被鎖定”。此 -25- 200937420 時，在反饋延遲模型224將該等各內部延遲準確地模型化 之情形下，該輸入時脈埠CLK上的該裝置外部的信號與 該同步時脈信號SDLL_CLK將被同步。 考慮到DLL220中之可變延遲線221可能包含大量延 遲級且所有該等延遲級在一振盪時脈信號傳播通過可變延 遲線221時將被切換之情形時，顯然在並未將一振盪時脈 信號傳送到DLL220之期間將可省電。當因如前文所述地 @ 觸發該抹除或程式化信號而直接造成該參考時脈信號 SrEF_CLk與該緩衝時脈信號SBUF_CLK脫離耦合時’將發生 上述的狀況。整體而言，因而將觀測到：DLL220在該參 考時脈信號SreF_CLK與該緩衝時脈柄號SbUF_CLK脫離稱合 時所造成的每秒鐘之平均信號轉變數將小於在該參考時脈 信號SREF CLK追蹤該參考時脈信號SREF_CLK時所造成的每 秒鐘之平均信號轉變數。因而導致在較高時脈信號頻率下 尤其顯著的省電效果。 G 現在將參照第3B圖，圖中示出根據本發明的另一非 限制性實施例5之一時脈同步單元2 0 0 B。第3 B圖所示之 — 時脈同步單元200b包含與第3A圖所示時脈同步單元200 - 中之時脈控制電路2 1 0類似的一經過修改之一時脈控制電 路21 0B，但是這兩個時脈控制電路有下文所述之主要差異 。具體而言，一 ”及”邏輯閘211b之第二輸入是被一個2輸 入的"或”邏輯閘234輸出之一信號SDLLEn。"反或"邏輯閘 2 1 3 (如前文所述，該抹除及程式化信號被輸入到"反或" 邏輯閘213)之輸出以及反相器邏輯閘212(如前文所述 -26- 200937420 ’緩衝晶片賦能信號Sc Eb被輸入到該反相器邏輯閘212 ) 之輸出被輸入到該2輸入的"或"邏輯閘234。 在操作時，當符合下列兩條件中之任一條件時，時脈 控制電路2 1 0B使”及"邏輯閘2 1 1 b將該緩衝時脈信號 SBUF_CLK被傳輸到該"及"邏輯閘2118之輸出端（該輸出端 載送該參考時脈信號SREF CLK)，該等兩條件是：（i)該 緩衝晶片賦能信號SCEb進入低位準（亦即，當非揮發性記 憶體裝置1〇〇被選擇時）；以及（ii)該抹除及程式化信 n 號被停止觸發時（等於低位準）。相反地，只有在同時符 合下列兩條件時，該參考時脈信號SREF_CL_K將與該緩衝時 脈信號SBUF CLIC脫離耦合，該等兩條件是：（i)該緩衝 晶片賦能信號SCEb進入高位準（亦即，當非揮發性記憶體 裝置100被停止選擇時）；以及（ii)該抹除或程式化信 號被觸發時（等於高位準）。簡而言之，與第3A圖所示 之時脈控制電路210比較之下，當該抹除或程式化信號被 觸發時，第3B圖所示之經過修改的時脈控制電路21 0B並 〇 不自動地使該參考時脈信號Sref_clk與該緩衝時脈信號 SBUF_CLK脫離耦合，而是需要有非揮發性記憶體裝置1〇〇 ' 已被停止選擇之額外條件。換言之，選擇非揮發性記憶體 ~ 裝置100時，將啓動DLL220，因而將超越該抹除或程式 化信號的效果。雖然此種方式可能導致比第3A圖所示電 路較差的省電效果，但是將可自控制器90直接對非揮發 性記憶體裝置1 〇〇的操作進行較大的控制。 第4A圖是於一區塊抹除作業期間與第3A圖所示時 -27- 200937420 脈同步單元200相’關聯的各種信號的信號轉變之一非限制 性例示時序圖。熟悉此項技術者當可了解：可提供其他命 令（例如，分頁程式化命令）的類似之時序圖，但是省略 掉了這些時序圖，這是因爲我們認爲該等時序圖不是使讀 者了解各實施例所必要的。 控制器90發出第4A圖的上方部分所示之該等控制信 號（亦即，在輸入時脈埠CLK、晶片賦能埠CE#、寫入/ Q 讀取埠 W/R#、命令鎖存賦能埠CLE、位址鎖存賦能埠 ALE、資料線DQ[0:7]、資料選通脈衝埠DQS、以及準備 好/忙碌中埠R/B#上的那些控制信號）。 在時間T 1與T 7之間，非揮發性記憶體裝置1 0 0接收 區塊抹除命令的第一週期（60h )、列位址資訊（RA1、 RA2、及RA3 )、以及區塊抹除命令的第二週期（DOh ) 。一旦非揮發性記憶體裝置1 0 0接收到區塊抹除命令的第 二週期（DOh)並將其解碼之後’即於時間T8時觸發抹除 〇 信號，且（"反或”邏輯閘213的輸出端上的）信號 SdLL_EN2進入低位準。該信號SDLL_EN2的該低位準狀態然 後抑制"及”邏輯閘211。因此’該參考時脈信號SREF CLK - 大約在時間T8時進入低位準狀態。因此’縱然該緩衝時 脈信號SBUF_CLK保持切換，該同步時脈信號SdLL-CLK也停 止切換。此外，該準備好/忙碌中埠R/B#上之該裝置外 部的信號變爲低位準。 非揮發性記憶體裝置100然後在被指定爲tBERS的一 段時間（區塊抹除時間）中對非揮發性記憶單兀陣列115 -28 - 200937420 執行一內部“抹除及驗證”作業，其中該段區塊抹除時間是 變動的，且單階記憶單元（Single Level Cell;簡稱SLC )型“反及”（N AND )快閃記憶體裝置之該段時間可以是 諸如2毫秒，而某些多階記憶單元（Multi-Level Cell ;簡 稱MLC)型NAND快閃記憶體裝置之該段時間可以是諸 如1 5毫秒。在非揮發性記憶體裝置1 00完成了該內部“抹 除及驗證”作業的時間中，DLL220被有效地抑制，因而導 致比DLL220在該段時間中被賦能的情形中較少的電力消 耗。 在時間T 1 4與T 1 5間之某一時點上，非揮發性記憶體 裝置100完成了其最後的“抹除及驗證”作業，且該抹除信 號進入低位準狀態。因此，該信號SDLlj_EN2在時間T15時 回到高位準狀態，因而將”及”邏輯閘21 1賦能。因此，該 參考時脈信號 Sref cik開始再度追蹤該緩衝時脈信號 Sbuf_clk’且DLL220嘗試根據該參考時脈信號Sref_clk 及該反饋時脈信號 SFB_CLK而鎖定該同步時脈信號 SDLL_CLK。熟悉此項技術者當可了解：當DLL220包含一 延遲鎖定迴路時，可能需要某一數目的時脈週期使該同步 時脈信號SDLLCLK重新取得同步（亦即，“重新鎖定”）。 第4A圖所示之該時序圖假設一簡化且短的重新鎖定序列 ，因而該同步時脈信號SDLL_CLK在時間T16時已準備好被 鎖定。適用的重新鎖定序列是此項技術中習知的’且因而 本說明書中將不說明該重新鎖定序列。 在該同步時脈信號SDLL_CLK已重新取得同步之後，如 -29- 200937420 圖所示，該準備好/忙碌中埠R/B#上之該裝置外部的信 號在時間T16與T17之間變爲高位準。非揮發性記憶體裝 置100現在成爲“已準備好”狀態’且控制器90可發出諸 如無限制性的狀態讀取、分頁讀取、及分頁程式化等的另 一命令。 第4B圖是在一區塊抹除作業期間的第3B圖所示時脈 同步單元200b的該等信號之一非限制性例示時序圖。第 U 4B圖所示之該時序圖類似於第4A圖所示之時序圖，但有 下列例外。具體而言，請注意，在時間T7與T8之間，縱 然該抹除信號被觸發，’'及"邏輯閘21 1B的第二輸入上之該 信號SDLL_EN尙未下降到低位準狀態。這是因爲該緩衝晶 片賦能信號SCEb仍然進入低位準狀態（意指非揮發性記憶 體裝置100仍然保持被選擇），因而該緩衝晶片賦能信號 SCEb在本實施例中超越了該抹除信號控制的時脈信號脫離 耦合效果。然後，在該晶片賦能埠CE#上之該裝置外部的 〇 信號（在時間T8與T9之間）進入高位準狀態，該緩衝晶 片賦能信號sCEb也進入高位準狀態，且該信號sDLL_EN現 ' 在進入低位準狀態。因而抑制"及"邏輯閘21 1B，使該參考 時脈信號SREF_CLK停止切換，因而DLL220不會非必要地 消耗電力。 熟悉此項技術者當可了解：時脈同步單元200可取代 DLL220而包含一些具有反饋迴路組態中之電路組件的其 他模組。此種其他模組的一例子是一鎖相迴路（Phase Locked Loop;簡稱PLL)。因此，在該抹除或程式化信 -30- 200937420 號被觸發的一段時間中’可停止啓動該鎖相迴路。 熟悉此項技術者當亦可了解：前文中對區塊抹除、分 頁程式化、分頁讀取、及狀態讀取命令之說明只是例示性 的，且可在不脫離本發明的範圍下，作出各種修改。此外 ，其他現有的或未來的命令可造成抹除及（或）程式化信 號的觸發。例如，考慮與前文所述的區塊抹除命令類似的 一假定之分頁抹除命令之情形，其中該分頁抹除命令可抹 除特定多分頁區塊中之一單一分頁，且不會影響到該區塊 中之其他分頁。該命令之一例子係述於Jin-KiKIM的美國 專利申請案 11/779,685 “Partial Block ERase Architecture for Flash Memory”，本發明特此引用該專利申請案以供參 照。 我們當可了解：可使用其中包括（但不限於）NAND 快閃 EEPROM、NOR 快閃 EEPROM、AND 快閃 EEPR0M、 快閃位元線分割 NOR ( DiNOR ) EEPROM、序列快閃 EEPROM、唯讀言己憶體(Read Only Memory;簡稱 ROM) 、可抹除可程式唯讀記憶體（Erasable Programmable ROM :簡稱 EPROM )、鐵電隨機存取記億體（Ferroelectric Random Access Memory ;簡稱FRAM )、磁阻隨機存取記 憶體（Magnetoresistive RAM ;簡稱 MRAM )、以及相變 隨機存取記憶體（Phase Change RAM;簡稱PCRAM)之 各種類型的非揮發性記憶體積體電路技術實施前文所述之 非揮發性記憶體裝置1 0 0、1 0 0 A。 我們亦當可了解：在某些實施例中，尤其是（但不限 -31 - 200937420 於）時脈信號及資料選通信號之某些信號可以是單端的， 而在其他實施例中，這些信號可以是差動的。 我們亦當可了解：在某些實施例中’尤其是輸入暫存 器112及輸出驅動器105之某些裝置可回應上升緣、下降 緣、或上升緣及下降緣，因而呈現了單倍資料速率（ Single Data Rate ;簡稱 SDR)、雙倍資料速率（Double Data Rate ;簡稱 DDR )、或四倍資料速率（Quadruple ❹ Data Rate;簡稱QDR)功能。 請再參閱第1圖，在某些例子中’記憶體系統8 0可 至少實質上符合2008年2月27日發佈的“Open NAND Flash Interface Specification”，Revision2.0 中述及的快閃 記憶體標準，本發明特此引用該文件之全部內容以供參照 。當然，在其他例子中，記憶體系統80可至少實質上符 合與提供其中包括DLL及（或）PLL的記億體裝置一致的 某一其他快閃記憶體標準。 〇 我們亦當可了解：在某些實施例中，可至少部分地利 用在電腦中執行的軟體程式而將前文所述之功能提供給言己 ' 憶體裝置1〇〇、10〇A。可將該軟體程式編碼爲電腦可讀取 ' 的儲存媒體中之電腦可讀取的指令，該等指令被設計成將 前文所述之功能轉換爲用來實現前文所述的功能之低階電 路圖及（或）積體電路結構。 可對所述之該等實施例作出某些改作及修改。因此’ 前文所述之該等實施例被視爲例示性而非限制性。 -32- 200937420 【圖式簡單說明】 第1圖是根據本發明的一非限制性實施例而包含一控 制器及一非揮發性記憶體裝置的一記憶體系統之一方塊圖 〇 第2圖是根據本發明的一非限制性實施例而包含一時 脈同步單元的第1圖所示非揮發性記憶體裝置之一方塊圖 〇 第3 A圖是根據本發明的一非限制性實施例的第2圖 所示時脈同步單元之一方塊圖。 第3B圖是根據一替代實施例的第2圖所示時脈同步 單元之一方塊圖。 第4A圖是與第3A圖所示時脈同步單元相關聯的各 種信號的信號轉變之一時序圖。 第4B圖是與第3B圖所示時脈同步單元相關聯的各種 信號的信號轉變之一時序圖。 【主要元件符號說明】 8 〇 :記憶體系統 9〇 :控制器 100 :非揮發性記憶體裝置 l〇〇A :其他的記憶體裝置 92A-92H,93 A-93H ：淳 94A-94H :裝置外部的信號 1 〇 1 :控制邏輯 -33- 200937420 1 0 6 :輸入接收器 112 :輸入暫存器 109:命令處理單元 200,200Β :時脈同步單元 108 :位址暫存器 _ 1 1 4 :列鎖存器及解碼器 103 :高電壓產生器 φ 117:行鎖存器及解碼器 116 :分頁緩衝器 1 1 1 :輸出暫存器 1 0 5 :輸出驅動器 113:資料選通信號產生器 102 :準備好/忙碌中指示邏輯 2 1 0，2 1 0 b :時脈控制電路 220 :延遲鎖定迴路 〇 211，211B : ”及"邏輯閘 213 : ”反或”邏輯閘 ' 2 1 2 :反相器邏輯閘 - 221 :可變延遲線 224 :反饋延遲模型 222 :相位偵測器 223 :延遲控制單元 2 3 4 : ”或”邏輯閘 -34-

Claims (1)

1. 200937420 十、申請專利範圍 1·—種非揮發性半導體記憶體裝置，包含： 一介面，該介面包含： 用來接收一輸入時脈信號之一輸入埠；以及 用來接收包括一抹除命令的命令之一組資料線’ 係由一控制器發出該等命令； 一模組，該模組具有被配置成一反饋迴路組態之電路 〇 組件，係由一參考時脈信號驅動該模組； 一時脈控制電路，該時脈控制電路能夠以可控制之方 式在該參考時脈信號追蹤該輸入時脈信號的第一操作狀態 及該參考時脈信號與該輸入時脈信號脫離耦合的第二操作 狀態之間切換；以及 一命令處理單元，該命令處理單元被組態成：識別該 控制器發出的該等命令，並回應識別該抹除命令，而使該 時脈控制電路自該第一操作狀態切換到該第二操作狀態； Ο 其中當該參考時脈信號追蹤該輸入時脈信號時’該模 組消耗第一量的電力’且其中該參考時脈信號與該輸入時 ' 脈信號脫離耦合時’該模組消耗小於該第一量的電力之第 二量的電力。 2.如申請專利範圍第1項之非揮發性半導體記憶體 裝置，進一步包含控制電路’用以回應該命令處理單元識 別了該抹除命令’而輸出用來指示該裝置正在忙碌中之一 信號。 3 .如申請專利範圍第2項之非揮發性半導體記憶體 -35- 200937420 裝置，其中該控制電路被組態成：在該命令處理單元使該 時脈控制電路自該第一操作狀態切換到該第二操作狀態之 後’輸出用來指示該裝置正在忙碌中之該信號。 4.如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該命令處理單元被組態成：回應接收到該抹除 命令，而開始一抹除作業。 5 .如申請專利範圍第4項之非揮發性半導體記憶體 裝置’其中該命令處理單元被組態成：在完成了該抹除作 業之後，使該時脈控制電路切換回到該第一操作狀態。 6. 如申請專利範圍第5項之非揮發性半導體記憶體 裝置，進一步包含控制電路，該控制電路被組態成：在完 成了該抹除作業之後，發出用來指示該裝置已準備好之一 信號。 7. 如申請專利範圍第6項之非揮發性半導體記憶體 裝置，其中該模組包含一延遲鎖定迴路，該延遲鎖定迴路 在該參考時脈信號與該輸入時脈信號脫離耦合時失掉同步 ，其中係在該延遲鎖定迴路於該時脈控制電路已切換回到 該第一操作狀態後再度取得同步之後，發出用來指示該裝 置已準備好之該信號。 8. 如申請專利範圍第4項之非揮發性半導體記憶體 裝置，其中該命令處理單元被組態成：在完成該抹除作業 之前，使該時脈控制電路切換回到該第一操作狀態。 9. 如申請專利範圍第8項之非揮發性半導體記憶體 裝置，進一步包含控制電路，該控制電路被組態成：在該 -36- 200937420 命令處理單元使該時脈控制電路切換回到該第二操作狀態 之後，發出用來指示該裝置已準備好之一信號。 1 0 .如申請專利範圍第8項之非揮發性半導體記憶體 裝置，其中該模組包含一延遲鎖定迴路，該延遲鎖定迴路 在該參考時脈信號與該輸入時脈信號脫離耦合時失掉同步 . ，其中係在該延遲鎖定迴路於該時脈控制電路已切換回到 該第一操作狀態後再度取得同步之後，發出用來指示該裝 〇 置已準備好之該信號。 11. 如申請專利範圍第1項之非揮發性半導體記憶體 裝置，進一步包含複數個非揮發性記憶單元，其中該命令 處理單元被組態成：在該等非揮發性記憶單元中之至少某 些非揮發性記憶單元已被抹除之後’使該時脈控制電路切 換回到該第一操作狀態。 12. 如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該模組包含一時脈同步電路，該時脈同步電路 ® 被組態成：根據該參考時脈信號而產生一同步時脈信號。 1 3 .如申請專利範圍第1 2項之非揮發性半導體記憶 體裝置，其中該時脈同步電路包含一延遲鎖定迴路。 ' 14.如申請專利範圍第12項之非揮發性半導體記憶 體裝置，其中該時脈同步電路包含一鎖相迴路。 1 5 .如申請專利範圍第1 2項之非揮發性半導體記憶 體裝置，其中該等資料線也係用於自該裝置輸出讀取資料 〇 1 6.如申請專利範圍第1 5項之非揮發性半導體記憶 -37- 200937420 體裝置，進一步包含一輸出驅動器，該輸出驅動器被組態 成：改變與該同步時脈信號同步之一資料選通信號。 1 7 ·如申請專利範圍第1 6項之非揮發性半導體記憶 體裝置，其中該輸出驅動器被組態成：使該讀取資料之輸 出與該資料選通信號同步。 1 8 .如申請專利範圍第1 7項之非揮發性半導體記憶 體裝置，其中該介面包含用來自該裝置輸出該資料選通信 號之一埠。 1 9 .如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該時脈控制電路實施一邏輯’’及’’功能，用以產 生對應於該參考時脈信號之一輸出，其中該邏輯"及''功能 具有對應於該輸入時脈信號之一第一輸入、以及對應於該 命令處理單元識別該抹除命令時被觸發的一信號之一第二 輸入。 20. 如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該等命令包含一不同的命令，且其中該命令處 理單元被進一步組態成：回應識別了該控制器發出的該不 同的命令，而使該時脈控制電路自該第一及第二操作狀態 中之一操作狀態切換到該第一及第二操作狀態中之另一操 作狀態。 21. 如申請專利範圍第20項之非揮發性半導體記憶 體裝置，其中該非揮發性半導體記憶體裝置進一步實施一 邏輯”或”功能，該邏輯"或"功能具有對應於該命令處理單 元識別該抹除命令時被觸發的一信號之一第一輸入、以及 -38- 200937420 對應於該命令處理單元識別該不同的命令時被觸發的一信 號之一第二輸入。 2 2 .如申請專利範圍第2 0項之非揮發性半導體記憶 體裝置，進一步包含複數個非揮發性記憶單元’其中該不 同的命令是用來將該等非揮發性記憶單元中之至少某些非 揮發性記憶單元程式化之一命令° 23 .如申請專利範圍第22項之非揮發性半導體記憶 φ 體裝置，其中該命令處理單元被組態成：在已將該等非揮 發性記憶單元中之至少某些非揮發性記憶單元程式化之後 ，使該時脈控制電路切換回到該第一操作狀態。 2 4 .如申請專利範圍第2 2項之非揮發性半導體記憶 體裝置，其中該不同的命令是一分頁程式化命令。 25. 如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該介面包含用來自該控制器接收一裝置選擇信 號之一輸入埠，該裝置選擇信號係用來指示該裝置已被選 Ο 擇或被停止選擇。 26. 如申請專利範圍第25項之非揮發性半導體記憶 ' 體裝置，其中該命令處理單元被組態成：即使在該裝置選 • 擇信號指示該裝置已被選擇時，也可使該時脈控制電路切 換到該第二操作狀態。 27. 如申請專利範圍第25項之非揮發性半導體記憶 體裝置，其中該命令處理單元被組態成：除非該裝置選擇 信號指示該裝置已被停止選擇，否則防止該時脈控制電路 切換到該第二操作狀態。 -39- 200937420 28. 如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中當該參考時脈信號追蹤該輸入時脈信號時，該 模組造成每一單位時間的一第一平均信號轉變次數’且其 中當該參考時脈信號與該輸入時脈信號脫離耦合時’該該 模組造成小於每一單位時間的該第一平均信號轉變次數之 每一單位時間的一第二平均信號轉變次數。 29. 如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該控制器發出的該等命令被編碼，其中該命令 處理單元包含一解碼器，且其中爲了識別該控制器發出的 一特定命令，該解碼器被組態成將該特定命令解碼。 30. 如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該抹除命令是一區塊抹除命令。 3 1.如申請專利範圍第1項之非揮發性半導體記憶體 裝置，其中該非揮發性半導體記憶體裝置被實施爲一 NAND ("反及"）快閃記憶體裝置。 3 2 . —種非揮發性半導體記憶體裝置’包含： 用來提供一輸入時脈信號之第一機構； 具有被配置成一反饋迴路組態的電路組件且被一參考 時脈信號驅動之第二機構； 以可控制之方式在該參考時脈信號追蹤該輸入時脈信 號的第一操作狀態及該參考時脈信號與該輸入時脈信號脫 離耦合的第二操作狀態之間切換之第三機構；以及 用來識別一控制器發出的包括一抹除命令的命令並回 應識別該抹除命令而改變該第三機構的操作狀態之第四機 -40- 200937420 挫 · 構， 其中當該參考時脈信號追蹤該輸入時脈信號時，該第 二機構消耗第一量的電力，且其中該參考時脈信號與該輸 入時脈信號脫離耦合時，該第二機構消耗小於該第一量的 電力之第二量的電力。 33. —種由非揮發性半導體記憶體裝置實施之方法， 該非揮發性半導體記憶體裝置被提供了一輸入時脈信號， 〇 且包含一模組，該模組具有被配置成一反饋迴路組態之電 路組件，係由一參考時脈信號驅動該等電路組件，該方法 包含： 產生該參考時脈信號，使該參考時脈信號在該裝置的 第一操作狀態下遵循該輸入時脈信號，且使該參考時脈信 號在該裝置的第二操作狀態下與該輸入時脈信號脫離耦合 ’其中當該參考時脈信號遵循該輸入時脈信號時，該模組 消耗第一量的電力，且其中該參考時脈信號與該輸入時脈 © 信號脫離耦合時，該模組消耗小於該第一量的電力之第二 量的電力；以及 回應識別了自一控制器接收的一抹除命令，而使該裝 置自該第一操作狀態切換到該第二操作狀態。 34. —種系統，包含： 組態成發出一主控時脈信號且發出包括一抹除命令的 命令之一控制器；以及 一非揮發性半導體記憶體裝置’該非揮發性半導體記 憶體裝置包含： -41 - 200937420 一介面，該介面包含： 用來接收與該主控時脈信號有關的一輸入時脈信 號之一輸入埠；以及 用來接收該控制器發出的該等命令之一組資料線 > 一模組，該模組具有被配置成一反饋迴路組態之 電路組件，係由一參考時脈信號驅動該模組； 一時脈控制電路，該時脈控制電路能夠以可控制 之方式在該參考時脈信號追蹤該輸入時脈信號的第一操作 狀態及該參考時脈信號與該輸入時脈信號脫離耦合的第二 操作狀態之間切換；以及 一命令處理單元，該命令處理單元被組態成：識 別該控制器發出的該等命令，並回應識別該抹除命令，而 使該時脈控制電路自該第一操作狀態切換到該第二操作狀 態； 其中當該參考時脈信號追蹤該輸入時脈信號時，該模 組消耗第一量的電力，且其中該參考時脈信號與該輸入時 脈信號脫離耦合時，該模組消耗小於該第一量的電力之第 二量的電力。 35. —種包含電腦可讀取指令之電腦可讀取儲存媒體 ，該等電腦可讀取指令被處理時，被用來將可執行下列之 功能提供給一非揮發性半導體記憶體裝置= 產生一參考時脈信號，使該參考時脈信號在該裝置的 第一操作狀態下遵循一輸入時脈信號，且使該參考時脈信 -42 - 200937420 號在該裝置的第二操作狀態下與該輸入時脈信號脫離耦合 ，其中當該參考時脈信號遵循該輸入時脈信號時’具有被 配置成被該參考時脈信號驅動的一反饋迴路組態之一些電 路組件之一模組消耗第一量的電力，且其中當該參考時脈 信號與該輸入時脈信號脫離耦合時’該模組消耗小於該第 一量的電力之第二量的電力；以及 回應識別了自一控制器接收的一抹除命令’而使該裝 © 置自該第一操作狀態切換到該第二操作狀態。 ❹ -43-