CN115798534A - 数据输出控制电路和包括其的半导体装置 - Google Patents

Abstract

本公开涉及数据输出控制电路和包括其的半导体装置。数据输出控制包括：解码器，适于通过对预热周期初步信息进行解码来生成预热周期信息；第一数据输出控制电路，适于基于第一读取使能信号、内部使能信号和预热周期信息生成第一锁存读取使能信号和第一数据输出控制定时信号，并且响应于第一数据输出控制定时信号，使用一个或多个脉冲被掩蔽的第一锁存读取使能信号生成第一数据输出控制信号；以及第二数据输出控制电路，适于基于第二读取使能信号、内部使能信号和预热周期信息生成第二锁存读取使能信号和第二数据输出控制定时信号，并且响应于第二数据输出控制定时信号，使用一个或多个脉冲被掩蔽的第二锁存读取使能信号生成第二数据输出控制信号。

Description

数据输出控制电路和包括其的半导体装置

相关申请的交叉引用

本申请要求于2021年9月10日提交的韩国专利申请第10-2021-0121081号的优先权，其整体通过引用并入本文。

技术领域

本公开的多种实施例总体上涉及一种半导体电路，更具体地，涉及数据输出控制电路和包括其的半导体装置。

背景技术

近来，计算机环境的范式已经改变为计算机系统可以随时随地使用的无处不在的计算。由于这个事实，诸如移动电话、数码相机和笔记本计算机的便携式电子设备的使用已迅速增加。通常，这种便携式电子设备使用存储器系统，该存储器系统使用半导体存储器件(即数据存储装置)。数据存储装置被用作便携式电子设备的主存储装置或辅助存储装置。

例如，半导体存储器件可以将外部提供的数据存储到存储区中并且可以将数据从存储区输出到半导体存储器件的外部。为了改进半导体存储器件的高速操作和操作可靠性，控制数据输入/输出定时非常重要。

发明内容

本公开的多种实施例涉及数据输出控制电路和包括且的半导体装置，用于提高数据输出定时控制性能。

在本公开的实施例中，一种数据输出控制可以包括：解码器，适于通过对用于设置不同的预热周期中的一个的预热周期初步信息进行解码来生成指示不同的预热周期的预热周期信息；第一数据输出控制电路，适于基于第一读取使能信号、内部使能信号和预热周期信息生成第一锁存读取使能信号和第一数据输出控制定时信号，并且响应于第一数据输出控制定时信号，使用第一锁存读取使能信号生成第一数据输出控制信号，第一锁存读取使能信号的一个或更多个脉冲根据预热周期信息被掩蔽；以及第二数据输出控制电路，适于基于与第一读取使能信号互补的第二读取使能信号、内部使能信号和预热周期信息生成第二锁存读取使能信号和第二数据输出控制定时信号，并且响应于第二数据输出控制定时信号，使用第二锁存读取使能信号生成第二数据输出控制信号，第二锁存读取使能信号的一个或更多个脉冲根据预热周期信息被掩蔽。

在本公开的实施例中，一种半导体装置可以包括：存储单元阵列，包括多个存储单元；数据输入/输出电路，适于响应于一对数据输出控制信号输出从存储单元阵列提供的数据；以及数据输出控制电路，适于：基于一对互补读取使能信号、内部使能信号和指示不同的预热周期的预热周期信息来生成一对锁存读取使能信号和一对数据输出控制定时信号，以及根据一对数据输出控制定时信号，使用一对锁存读取使能信号输出一对数据输出控制信号，一对锁存读取使能信号中的每个的一个或更多个脉冲根据预热周期信息被掩蔽。

在本公开的实施例中，一种半导体装置可以包括：第一电路和第二电路，其每个均被配置为：根据第一输入时钟和第二输入时钟中的相应的一个时钟的边沿来使能定时信号，边沿对应于表示各自的预热周期的信息信号中的使能的一个信息信号，第一输入时钟和第二输入时钟彼此互补，通过根据使能的定时信号掩蔽输入时钟的一个或更多个周期来生成内部时钟，以及根据内部时钟的边沿生成第一输出时钟和第二输出时钟中的相应的一个输出时钟，第一输出时钟和第二输出时钟的频率为输入时钟的一半并且彼此具有不同的相位。

附图说明

图1是示出根据本公开的实施例的半导体系统的配置的示图。

图2是示出根据本公开的实施例的根据半导体装置的预热周期的数据输出定时的示图。

图3是示出根据本公开的实施例的半导体装置的配置的示图。

图4是示出根据本公开实施例的数据输出控制电路的配置的示图。

图5是根据本公开的实施例的数据输出控制电路的操作时序图。

图6是示出本公开的另一实施例的数据输出控制电路的配置的示图。

图7是示出根据本公开的实施例的图6所示的第一定时信号生成电路的配置的示图。

图8是示出根据本公开的实施例的图6所示的第一控制信号生成电路的配置的示图。

图9是示出根据本公开的实施例的图8所示的第十一触发器的配置的示图。

图10是示出根据本公开的实施例的图6所示的第二定时信号生成电路的配置的示图。

图11是示出根据本公开的实施例的图6所示的第二控制信号生成电路的配置的示图。

图12A和图12B是根据本公开另一实施例的数据输出控制电路的操作时序图。

具体实施方式

下面将参照附图更详细地描述本公开的多种实施例。然而，本公开可以以不同的形式实施并且不应被解释为限于在此阐述的实施例。相反，提供这些实施例是为了使本公开是详尽的和完整的，并且将本公开的范围充分传达给本领域技术人员。在本公开通篇中，相同的附图标记在本公开的多个附图和实施例中表示相同的部件。

图1是示出根据本公开的实施例的半导体系统10的配置的示图。

参照图1，半导体系统10可以包括半导体装置100和控制器101。半导体装置100可以基于控制器101的控制来操作。响应于从控制器101提供的写入命令，半导体装置100可以将数据写入存储单元阵列110中。当从控制器101接收到写入命令、地址和数据时，半导体装置100可以将数据写入与地址对应的存储单元。

响应于从控制器101提供的读取命令，半导体装置100可以执行读取操作。当从控制器101接收到读取命令和地址时，半导体装置100可以从与地址对应的存储单元读取数据以将读取的数据输出到控制器101。

半导体装置100可以包括NAND闪存、垂直NAND(以下称为“VNAND”)、NOR闪存、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋转移矩随机存取存储器(STT-RAM)。在实施例中，半导体装置100可以被实现为具有三维阵列结构。在实施例中，半导体装置100可被应用于具有包括导电浮栅的电荷存储层的闪存装置以及具有包括绝缘层的电荷存储层的电荷捕获型闪存(CTF)。

控制器101可以耦接在半导体装置100和主机之间。主机可以包括中央处理单元(CPU)、图形处理单元(GPU)等。控制器101可以被配置为连接主机和半导体装置100。基于主机的控制，控制器101可以向半导体装置100提供写入命令和读取命令。

被配置为传输数据DQ[7:0]的信号线、被配置为传输数据选通信号DQS的信号线以及被配置为传输读取使能信号RE的信号线可以耦接在控制器101和半导体装置100之间。可以从控制器101提供读取使能信号RE。读取使能信号RE可以包括互补形式的信号并且可以被称为外部时钟信号。图1示出了具有8个比特位的数据DQ[7:0]，然而，数据可以包括16个比特位、32个比特位等。

数据选通信号DQS可以是双向信号。在半导体装置100的数据输出操作期间，可以从半导体装置100向控制器101提供数据选通信号DQS。当向半导体装置100输入数据时，可以从控制器101向半导体装置100提供数据选通信号DQS。

在将读取使能信号RE提供给半导体装置100之后，可以基于数据选通信号DQS输出数据DQ[7:0]。当在控制器101和半导体装置100之间传输数据时，可以通过在半导体装置100的操作规范中限定的预热周期来调整数据传输定时。根据半导体装置100的操作规范，应参考读取使能信号RE在预热周期经过之后输出数据。

预热周期可被设置为“0”、“1”、“2”和“4”中的一个。当预热周期被设置为“0”时，可以在读取使能信号RE的第一周期中输出数据而不执行预热。当预热周期被设置为“1”时，可以在读取使能信号RE的第一周期中延迟输出的数据，并且数据可以在读取使能信号RE的第二周期中输出。当预热周期被设置为“2”时，可以在读取使能信号RE的第一周期和第二周期中延迟输出的数据，并且数据可以在读取使能信号RE的第三周期中输出。当预热周期被设置为“4”时，可以在读取使能信号RE的第一周期至第四周期中延迟输出的数据，并且数据可以在读取使能信号RE的第五周期中输出。

图2是示出根据本公开的实施例的根据半导体装置的预热周期的数据输出定时的示图。图2示出了读取使能信号RE_N、数据DQ[7:0]和数据选通信号DQS。读取使能信号RE_N可以包括如上所述的互补形式的信号，并且图2示出了作为互补形式的信号之一的读取使能信号RE_N。

当预热周期被设置为“2”时，如图2所示，可以在读取使能信号RE_N的第一周期和第二周期(“0周期”和“1周期”)中延迟输出的数据，并且数据DQ[7:0]可以基于在读取使能信号RE_N的第三周期(“2周期”)中的数据选通信号DQS而输出。

根据本公开的实施例，半导体装置100可以基于预热周期在内部调整读取使能信号RE_N的定时以输出数据。

图3是示出根据本公开的实施例的半导体装置100的配置的示图。

参照图3，半导体装置100可以包括存储单元阵列110、外围电路120和控制电路130。外围电路120可以包括地址解码器121、电压生成电路122、读取/写入电路123和数据输入/输出电路124。

存储单元阵列110可以通过行线RL耦接到地址解码器121并且可以通过位线BLl至BLm耦接到读取/写入电路123。存储单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL耦接到地址解码器121。多个存储器块BLK1至BLKz可以通过位线BL1至BLm耦接到读取/写入电路123。多个存储块BLK1至BLKz中的每一个可以包括多个存储单元。多个存储单元可以是非易失性存储单元。多个存储块BLK1至BLKz中的每一个可以包括多个页。在多个存储单元之中，耦接到单个行线的存储单元可以被限定为单个页。

存储单元可以由能够在其中存储单个数据比特位的单级单元(SLC)、能够在其中存储两个数据比特位的多级单元(MLC)、能够在其中存储三个数据比特位的三级单元(TLC)和能够在其中存储四个数据比特位的四级单元(QLC)中的一个或更多个来配置。

外围电路120可以驱动存储单元阵列110来执行编程操作、读取操作和擦除操作。

地址解码器121可以通过行线RL耦接到存储单元阵列110。地址解码器121可以被配置为基于控制电路130的控制来操作。地址解码器121可以从控制电路130接收地址ADDR。

地址解码器121可以对地址ADDR内的块地址进行解码。地址解码器121可以基于解码的块地址选择多个存储块BLK1至BLKz中的至少一个。地址解码器121可以对地址ADDR内的行地址进行解码。根据解码的行地址，地址解码器121可以通过将电压生成电路122提供的电压施加到至少一个行线RL来选择耦接到所选择的存储块的行线RL中的至少一个。

地址解码器121可以通过将编程电压Vpgm施加到所选择的行线并且将低于编程电压Vpgm的通过电压Vpass施加到未选择的行线来执行编程操作。

地址解码器121可以通过将读取电压Vread施加到所选择的行线并且将高于读取电压Vread的通过电压Vpass施加到未选择的行线来执行读取操作。

可以在半导体装置100内以存储块为单位执行擦除操作。地址解码器121可以对块地址进行解码并且可以基于解码的块地址来选择单个存储块。地址解码器121可以通过将接地电压施加到耦接到所选择的存储块的行线RL并且将擦除电压Vers施加到其中形成所选择的存储块的体区域来执行擦除操作。

电压生成电路122可以生成半导体装置100操作所需的多种电压。电压生成电路122可以生成读取电压Vread、通过电压Vpass、编程电压Vpgm、擦除电压Vers等并且将其提供给地址解码器121。在实施例中，电压生成电路122可以包括多个泵电容器，并且可以基于控制电路130的控制选择性地激活多个泵电容器以生成多个电压。

读取/写入电路123可以包括多个页缓冲器，例如，第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可以通过第一位线BL1至第m位线BLm分别耦接到存储单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm可以响应于从控制电路130提供的控制信号CTRL来操作。

第一页缓冲器PBl至第m页缓冲器PBm可以与数据输入/输出电路124执行数据通信。第一页缓冲器PBl至第m页缓冲器PBm可以通过将待存储的数据从数据输入/输出电路124和数据线DL传送到存储单元阵列110来执行编程操作。读取/写入电路123可以通过经由位线BL1至BLm从所选择的页的存储单元读取数据并且通过将读取的数据提供给数据输入/输出电路124来执行读取操作。读取/写入电路123可以通过将位线BL1至BLm浮置来执行擦除操作。

数据输入/输出电路124可以通过数据线DL耦接到第一页缓冲器PBl至第m页缓冲器PBm。响应于从控制电路130提供的控制信号CTRL，数据输入/输出电路124可以执行数据输入/输出操作。在读取操作期间，数据输入/输出电路124可以在基于上述预热周期的定时向控制器101输出从第一页缓冲器PB1至第m页缓冲器PBm提供的数据。

控制电路130可以耦接到地址解码器121、电压生成电路122、读取/写入电路123和数据输入/输出电路124。控制电路130可以被配置为控制半导体装置100的整体操作。控制电路130可以响应于从外部装置提供的命令CMD来操作。在读取操作期间，控制电路130可以通过内部调整读取使能信号RE_N的定时来生成数据输出控制信号，并且可以将生成的数据输出控制信号作为控制信号CTRL之一输出，使得基于预热周期输出数据。控制电路130可以输出具有定时的信号作为数据输出控制信号，在这些定时处，读取使能信号RE_N的脉冲之中的对应于预热周期的脉冲被掩蔽。

图4是示出根据本公开的实施例的数据输出控制电路131的配置的示图。图5是根据本公开的实施例的数据输出控制电路131的操作时序图。

在下文中，参照图4和图5，将描述根据本公开的实施例的数据输出控制电路131的配置和操作。

根据本公开的实施例，数据输出控制电路131可以包括在仅作为示例的图3的控制电路130中。数据输出控制电路131的布置将不限于此。

根据本公开的实施例，如图4所示，数据输出控制电路131可以包括解码器210、定时信号生成电路220和控制信号生成电路230。

解码器210可以对用于设置预热周期的预热周期初步信息LTC<0:1>进行解码，以生成预热周期信息LTC00、LTC01、LTC10和LTC11。预热周期信息LTC00可对应于预热周期“0”，预热周期信息LTC01可对应于预热周期“1”，预热周期信息LTC10可对应于预热周期“2”，以及预热周期信息LTC11可以对应于预热周期“4”。例如，当预热周期信息LTC00、LTC01、LTC10和LTC11之中只有预热周期信息LTC00具有高电平时，可以将半导体装置100的预热周期设置为“0”。当预热周期信息LTC00、LTC01、LTC10和LTC11之中只有预热周期信息LTC01具有高电平时，可以将预热周期设置为“1”。当预热周期信息LTC00、LTC01、LTC10和LTC11之中只有预热周期信息LTC10具有高电平时，可以将预热周期设置为“2”。当预热周期信息LTC00、LTC01、LTC10和LTC11之中只有预热周期信息LTC11具有高电平时，可以将预热周期设置为“4”。

定时信号生成电路220可以基于读取使能信号RE_N生成初步定时信号LTEN10、LTEN20、LTEN30和LTEN40，并且可以基于预热周期信息LTC00、LTC01、LTC10和LTC11输出初步定时信号LTEN10、LTEN20和LTEN40中的一个作为定时信号LTEN。定时信号生成电路220可以包括逻辑门221、移位寄存器222和多路复用器(MUX)223。

逻辑门221可以将读取使能信号RE_N反相以生成反相读取使能信号RE_N_B。

移位寄存器222可以基于反相读取使能信号RE_N_B对电源电压VCCD进行移位以生成初步定时信号LTEN10、LTEN20、LTEN30和LTEN40。移位寄存器222可以包括多个触发器，例如第一触发器222-1至第四触发器222-4。第一触发器222-1至第四触发器222-4可以共同接收反相读取使能信号RE_N_B作为移位操作的参考信号(即，时钟信号)。第一触发器222-1可以响应于反相读取使能信号RE_N_B的转变来锁存电源电压VCCD的电平，并且可以输出锁存的信号作为初步定时信号LTEN10。第二触发器222-2可以响应于反相读取使能信号RE_N_B的转变来锁存初步定时信号LTEN10，并且可以输出锁存的信号作为初步定时信号LTEN20。第三触发器222-3可以响应于反相读取使能信号RE_N_B的转变来锁存初步定时信号LTEN20，并且可以输出锁存的信号作为初步定时信号LTEN30。第四触发器222-4可以响应于反相读取使能信号RE_N_B的转变来锁存初步定时信号LTEN30，并且可以输出锁存的信号作为初步定时信号LTEN40。

参照图5，可以输入一对读取使能信号RE_N和RE_C。读取使能信号RE_N和RE_C各自的相位可以彼此相反。反相的读取使能信号RE_N_B可以具有与读取使能信号RE_C相同的相位。

参考反相读取使能信号RE_N_B的上升沿，初步定时信号LTEN10、LTEN20、LTEN30和LTEN40可以依次转变为高电平。

根据预热周期信息LTC00、LTC01、LTC10和LTC11，多路复用器223可以输出初步定时信号LTEN10、LTEN20和LTEN40中的一个作为定时信号LTEN。这里，图4的数据输出控制电路131由于半导体装置100足以支持在如前所述操作规范中限定的预热周期“0”、“1”、“2”和“4”，因此未被示出为将初步定时信号LTEN30输入到多路复用器223。当预热周期信息LTC00、LTC01、LTC10和LTC11之中的预热周期信息LTC01具有高电平时，多路复用器223可以输出初步定时信号LTEN10作为定时信号LTEN。当预热周期信息LTC00、LTC01、LTC10和LTC11之中的预热周期信息LTC10具有高电平时，多路复用器223可以输出初步定时信号LTEN20作为定时信号LTEN。当预热周期信息LTC00、LTC01、LTC10和LTC11之中的预热周期信息LTC11具有高电平时，多路复用器223可以输出初步定时信号LTEN40作为定时信号LTEN。当预热周期信息LTC00、LTC01、LTC10和LTC11之中的预热周期信息LTC00具有高电平时(即，当未应用预热周期时)，多路复用器223可以在初始定时信号LTEN10转变为高电平的定时之前的定时处输出变为高电平的定时信号LTEN。

控制信号生成电路230可以基于定时信号LTEN，通过利用将读取使能信号RE_N的脉冲之中的与预热周期相对应的脉冲掩蔽的信号来生成数据输出控制信号RE_RDP和RE_FDP。在数据输出控制信号RE_RDP和RE_FDP之中，数据输出控制信号RE_RDP可以被称为第一数据输出控制信号RE_RDP，数据输出控制信号RE_FDP可以被称为第二数据输出控制信号RE_FDP。

控制信号生成电路230可以包括延迟器231、逻辑门232和233以及振荡器234和235。

延迟器231可以将读取使能信号RE_N延迟预定时间量以在预定时间量之后驱动读取使能信号RE_N。延迟器231可以被配置为补偿定时信号生成电路220的信号处理的延迟。也就是说，延迟器231可以被设计为具有与定时信号生成电路220的信号处理的延迟相对应的延迟量。

第一逻辑门232可以对延迟器231的输出信号和定时信号LTEN执行与非(NAND)运算以输出信号RE_N_LT。第二逻辑门233可以将从第一逻辑门232输出的信号RE_N_LT反相。

参照图5，当预热周期被设置为“0”时，从第一逻辑门232输出的信号RE_N_LT可以具有与读取使能信号RE_N相同的波形。当预热周期被设置为“1”时，信号RE_N_LT可以具有掩蔽读取使能信号RE_N的第一周期的波形。当预热周期被设置为“2”时，信号RE_N_LT可以具有掩蔽读取使能信号RE_N的第一和第二周期的波形。当预热周期被设置为“4”时，信号RE_N_LT可以具有掩蔽读取使能信号RE_N的第一周期至第四周期的波形。

第一振荡器234可以响应于第二逻辑门233的输出信号执行振荡操作以生成数据输出控制信号RE_RDP和RE_FDP中的第一数据输出控制信号RE_RDP。第一振荡器234可以包括触发器234-1和逻辑门234-2。触发器234-1可以通过响应于第二逻辑门233的输出信号的转变重复接收第二逻辑门233的输出信号作为时钟信号和接收输出端电平的反相信号作为来自逻辑门234-2的反馈信号的操作来生成第一数据输出控制信号RE_RDP，逻辑门234-2将输出端电平反相以生成反相信号。

参照图5，第一数据输出控制信号RE_RDP可以基于相应的预热周期“0”、“1”、“2”和“4”参考信号RE_N_LT的上升沿开始其转变，并且其频率可以为信号RE_N_LT的频率的一半。

第二振荡器235可以响应于第一逻辑门232的输出信号执行振荡操作以生成数据输出控制信号RE_RDP和RE_FDP中的第二数据输出控制信号RE_FDP。第二振荡器235可以包括触发器235-1和逻辑门235-2。触发器235-1可以通过响应于第一逻辑门232的输出信号的转变重复接收第一逻辑门232的输出信号作为时钟信号和接收输出端电平的反相信号作为来自逻辑门235-2的反馈信号的操作来生成第二数据输出控制信号RE_FDP，逻辑门235-2将输出端电平反相以生成反相信号。

参照图5，第二数据输出控制信号RE_FDP可以基于相应的预热周期“0”、“1”、“2”和“4”参考信号RE_N_LT的下降沿开始其转变，并且可以具有信号RE_N_LT的一半频率。

如上所述，根据实施例，数据输出控制电路131可以基于掩蔽读取使能信号RE_N的脉冲以支持预热周期的信号来生成数据输出控制信号RE_RDP和RE_FDP。

因此，当预热周期被设置为“0”时(即，当不应用预热周期时)，半导体装置100可以从读取使能信号RE_N的第一周期开始基于数据输出控制信号RE_RDP和RE_FDP输出数据。

当预热周期被设置为“1”时，半导体装置100可以从读取使能信号RE_N的第二周期开始基于数据输出控制信号RE_RDP和RE_FDP输出数据。

当预热周期被设置为“2”时，半导体装置100可以从读取使能信号RE_N的第三周期开始基于数据输出控制信号RE_RDP和RE_FDP输出数据。

当预热周期被设置为“4”时，半导体装置100可以从读取使能信号RE_N的第五周期开始基于数据输出控制信号RE_RDP和RE_FDP输出数据。

在下文中，参照图6和图12B，将根据本公开的另一实施例描述数据输出控制电路132的配置和操作。

根据本公开的另一实施例，数据输出控制电路132可以包括在仅作为示例的图3的控制电路130中。数据输出控制电路132的布置将不限于此。根据本公开的另一实施例，数据输出控制电路132可以输出具有定时的信号作为数据输出控制信号，在这些定时处，读取使能信号RE_N的脉冲之中的对应于预热周期的脉冲基于通过对读取使能信号RE_N和RE_C进行分频生成的多相位时钟信号而被掩蔽。因此，在低电压条件(即，操作电压为低的条件)和高速操作条件(即，操作频率为高的条件)下，数据输出控制电路132可以通过确保定时裕量是数据输出控制电路131的两倍来稳定地操作，数据输出控制电路131被配置为基于参照图4描述的读取使能信号RE_N执行掩蔽操作。

图6是示出根据本公开的另一实施例的数据输出控制电路132的配置的示图。图7是示出根据本公开的另一实施例的图6所示的第一定时信号生成电路的配置的示图。图8是示出根据本公开的另一实施例的图6所示的第一控制信号生成电路的配置的示图。

图9是示出根据本公开的另一实施例的图8所示的第十一触发器的配置的示图。图10是示出根据本公开的另一实施例的图6所示的第二定时信号生成电路的配置的示图。图11是示出根据本公开的另一实施例的图6所示的第二控制信号生成电路的配置的示图。图12A和12B是根据本公开另一实施例的数据输出控制电路的操作时序图。

根据本公开的另一实施例，如图6所示，数据输出控制电路132可以包括解码器310、第一数据输出控制电路320和第二数据输出控制电路330。

解码器310可以对用于设置预热周期的预热周期初步信息LTC<0:1>进行解码，以生成预热周期信息LTC00、LTC01、LTC10和LTC11。

LTC00、LTC01、LTC10和LTC11可对应于分别被设置为“0”、“1”、“2”和“4”的预热周期。

例如，如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC00具有高电平，则表明半导体装置100的预热周期被设置为“0”。如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC01具有高电平，则表明半导体装置100的预热周期被设置为“1”。如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC10具有高电平，则表明半导体装置100的预热周期被设置为“2”。如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC11具有高电平，则表明半导体装置100的预热周期被设置为“4”。

第一数据输出控制电路320可以基于第一读取使能信号RE_N、内部使能信号ENABLE和预热周期信息LTC00、LTC01、LTC10和LTC11生成第一锁存读取使能信号RE_N_D和第一数据输出控制定时信号MASK_LTC_N，并且可以根据第一数据输出控制定时信号MASK_LTC_N、使用第一锁存读取使能信号RE_N_D的脉冲之中的与预热周期信息LTC00、LTC01、LTC10和LTC11相对应的脉冲的掩蔽信号来生成第一数据输出控制信号RE_RDP。

第二数据输出控制电路330可以基于与第一读取使能信号RE_N互补的第二读取使能信号RE_C、内部使能信号ENABLE和预热周期信息LTC00、LTC01、LTC10和LTC11生成第二锁存读取使能信号RE_C_D和第二数据输出控制定时信号MASK_LTC_C，并且可以根据第二数据输出控制定时信号MASK_LTC_C、使用第二锁存读取使能信号RE_C_D的脉冲之中的与预热周期信息LTC00、LTC01、LTC10和LTC11相对应的脉冲的掩蔽信号来生成第二数据输出控制信号RE_FDP。

这里，内部使能信号ENABLE是在施加读取命令(未示出)时被使能的信号，并且在施加内部使能信号ENABLE之后，第一读取使能信号RE_N和第二读取使能信号RE_C被输入。

参照图6和7，第一数据输出控制电路320可以包括第一定时信号生成电路400和第一控制信号生成电路600。

第一定时信号生成电路400可以根据第一读取使能信号RE_N和内部使能信号ENABLE生成第一锁存读取使能信号RE_N_D和第一反相读取使能信号RE_N_B，并且可以根据第一反相读取使能信号RE_N_B和预热周期信息LTC00、LTC01、LTC10和LTC11通过选择性地组合初步定时信号LTE10_N、LTE20_N、LTE40_N、LTE10_C、LTE20_C和LTE50_C来生成第一数据输出控制定时信号MASK_LTC_N。

第一定时信号生成电路400可以包括第一逻辑门组410、第一移位寄存器420和第一多路复用器430。

第一逻辑门组410可以包括第一与非门411、第一反相器412和第二反相器413。

第一与非门411可以输出第一读取使能信号RE_N和内部使能信号ENABLE的与非逻辑运算结果。

第一反相器412可以通过将第一与非门411的与非逻辑运算结果反相来生成第一锁存读取使能信号RE_N_D。

第二反相器413可以通过将第一锁存读取使能信号RE_N_D反相来生成第一反相读取使能信号RE_N_B。

第一移位寄存器420可以根据第一反相读取使能信号RE_N_B通过对电源电压VCCD进行移位来生成第一初步定时信号至第五初步定时信号LTE10_N、LTE20_N、LTE30_N、LTE40_N和LTE50_N。

第一移位寄存器420可以包括第一触发器421至第五触发器425。

第一触发器421至第五触发器425可以共同接收第一反相读取使能信号RE_N_B作为时钟信号CLK，时钟信号CLK是用于移位操作的参考信号。

第一触发器421可以响应于第一反相读取使能信号RE_N_B的转变来锁存电源电压VCCD的电压电平，并且输出第一初步定时信号LTEN10_N作为锁存的电压电平。

第二触发器422可以响应于第一反相读取使能信号RE_N_B的转变来锁存第一初步定时信号LTEN10_N并且输出第二初步定时信号LTEN20_N作为锁存的第一初步定时信号。

第三触发器423可以响应于第一反相读取使能信号RE_N_B的转变而锁存第二初步定时信号LTEN20_N并且输出第三初步定时信号LTEN30_N作为锁存的第二初步定时信号。

第四触发器424可以响应于第一反相读取使能信号RE_N_B的转变来锁存第三初步定时信号LTEN30_N并且输出第四初步定时信号LTEN40_N作为锁存的第三初步定时信号。

第五触发器425可以响应于第一反相读取使能信号RE_N_B的转变来锁存第四初步定时信号LTEN40_N并且输出第五初步定时信号LTEN50_N作为锁存的第四初步定时信号。

参照图12A，第一初步定时信号至第五初步定时信号LTEN10_N、LTE20_N、LTE30_N、LTE40_N和LTE50_N根据第一反相读取使能信号RE_N_B的上升沿依次转变为高电平。

第一多路复用器430可以根据预热周期信息LTC00、LTC01、LTC10、LTC11输出作为初步信号LTE10_N、LTE20_N和LTE40_N中的一个的第一数据输出控制定时信号MASK_LTC_N和电源电压VCCD。

在此，图7所示的第一多路复用器430被设计为不输入第三初步定时信号LTEN30_N的情况的示例。

参照图7和图12A，如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC01具有高电平，则第一多路复用器430输出第一数据输出控制初步定时信号MASK_LTC_N作为第一初步定时信号LTEN10_N。如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC10具有高电平，则第一多路复用器430输出第一数据输出控制初步定时信号MASK_LTC_N作为第二初步定时信号LTEN20_N。如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC11具有高电平，则第一多路复用器430输出第一数据输出控制初步定时信号MASK_LTC_N作为第四初步定时信号LTEN40_N。

此外，如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC00具有高电平，即，如果未应用预热周期，则第一多路复用器430输出第一数据输出控制初步定时信号MASK_LTC_N作为在第一初步定时信号LTEN10_N的转变定时之前的定时处具有高电压电平的电源电压VCCD。

参照图6和图8，第一控制信号生成电路600可以根据第一数据输出控制定时信号MASK_LTC_N、使用第一锁存读取使能信号RE_N_D的脉冲之中的与预热周期信息LTC00、LTC01、LTC10和LTC11相对应的脉冲的掩蔽信号来生成第一数据输出控制信号RE_RDP。

第一控制信号生成电路600可以包括第一延迟器610、第二逻辑门组、第一分频电路640和第三逻辑门组。

第一延迟器610可以通过将第一锁存读取使能信号RE_N_D延迟预定时间来输出第一锁存补偿读取使能信号RE_N_DD。第一延迟器610可以被配置为补偿第一定时信号生成电路400的信号处理延迟。也就是说，第一延迟器610可以被设计为延迟与第一定时信号生成电路400的信号处理延迟一样多的时间。

第二逻辑门组可以包括第二与非门620和第三反相器630。

第二与非门620可以输出第一锁存补偿读取使能信号RE_N_DD和第一数据输出控制定时信号MASK_LTC_N的与非逻辑运算结果。

第三反相器630可以通过将第二与非门620的与非逻辑运算结果反相来输出第一时钟信号RE_N_CLK。

当第一读取使能信号RE_N不处于高电平时，即第一锁存补偿读取使能信号RE_N_DD不处于高电平时，第一时钟信号RE_N_CLK以低电平被施加到第一分频电路640。也就是说，可以由第一数据输出控制定时信号MASK_LTC_N来防止漏电流。

参照图12B，当预热周期被设置为“0”(预热0周期)时，第一时钟信号RE_N_CLK的波形与第一读取使能信号RE_N的波形相同。当预热周期被设置为“1”(预热1周期)时，第一时钟信号RE_N_CLK具有第一读取使能信号RE_N的第一周期掩蔽的波形。当预热周期被设置为“2”(预热2周期)时，第一时钟信号RE_N_CLK具有第一读取使能信号RE_N的第一周期和第二周期掩蔽的波形。当预热周期被设置为“4”(预热4周期)时，第一时钟信号RE_N_CLK具有第一读取使能信号RE_N的第一周期至第四周期掩蔽的波形。

第一分频电路640可以接收第三相位时钟信号ICLKB作为非反相输入信号并且接收第一相位时钟信号ICLK作为反相输入信号。第一分频电路640可以根据第一时钟信号RE_N_CLK输出第一相位时钟信号ICLK作为非反相输出信号并且输出第三相位时钟信号ICLKB作为反相输出信号。

也就是说，第一分频电路640可以接收和分频第一时钟信号RE_N_CLK并且生成多相位时钟信号ICLK、QCLK、ICLKB和QCLKB之中的第一相位时钟信号ICLK和第三相位时钟信号ICLKB。

多相位时钟信号ICLK、QCLK、ICLKB和QCLKB可以具有第一读取使能信号RE_N和第一时钟信号RE_N_CLK的一半频率。

第一分频电路640可以包括第十一触发器。响应于第一时钟信号RE_N_CLK的转变，第十一触发器可以通过锁存第三时钟信号ICLKB和第一相位时钟信号ICLK来生成第一相位时钟信号ICLK和第三相位时钟信号ICLKB。

参照图9，第十一触发器可以被配置为具有交叉耦接结构。第十一触发器的尾部区域642中包括的NMOS晶体管可以具有高电压阈值晶体管。除了尾部区域642的NMOS晶体管之外的其他晶体管可以具有低电压阈值晶体管。在此，由于第一时钟信号RE_N_CLK除了触发时间之外保持低电压电平，因此尾部区域642的NMOS晶体管被关断并且防止漏电流。由于具有交叉耦接结构的触发器是本领域技术人员公知的，因此将省略对具有交叉耦接结构的触发器的详细描述。

第三逻辑门组可以包括第三与非门650和第四反相器660。

第三与非门650可以根据第一相位时钟信号ICLK输出电源电压VDD的与非逻辑运算结果。

第四反相器660可以通过将第三与非门650的与非逻辑运算结果反相来生成并且输出第一数据输出控制信号RE_RDP。

参照图12B，第一数据输出控制信号RE_RDP可以根据预热0周期、预热1周期、预热2周期和预热4周期基于第一时钟信号RE_N_CLK的上升沿开始转变。第一数据输出控制信号RE_RDP可以具有第一时钟信号RE_N_CLK的一半频率。

参照图6和图10，第二数据输出控制电路330可以包括第二定时信号生成电路500和第二控制信号生成电路700。

第二定时信号生成电路500可以根据第二读取使能信号RE_C和内部使能信号ENABLE生成第二锁存读取使能信号RE_C_D和第二反相读取使能信号RE_C_B，并且可以根据第二反相读取使能信号RE_C_B和预热周期信息LTC00、LTC01、LTC10和LTC11通过选择性地组合初步定时信号LTE10_N、LTE20_N、LTE40_N、LTE10_C、LTE20_C和LTE50_C来生成第二数据输出控制定时信号MASK_LTC_C。

第二读取使能信号RE_C可以具有与第一读取使能信号RE_N相反的相位，并且可以具有与第一反相读取使能信号RE_N_C相同的相位。第二反相读取使能信号RE_C_B可以具有与第一读取使能信号RE_N相同的相位。

第二定时信号生成电路500可以包括第四逻辑门组510、第二移位寄存器520和第二多路复用器530。

第四逻辑门组510可以包括第四与非门511、第五反相器512和第六反相器513。

第四与非门511可以输出第二读取使能信号RE_C和内部使能信号ENABLE的与非逻辑运算结果。

第五反相器512可以通过将第四与非门511的与非逻辑运算结果反相来生成第二锁存读取使能信号RE_C_D。这里，第二锁存读取使能信号RE_C_D在外部时钟信号被触发之前保持高电平，如图12A所示的“A”区域。

第六反相器513可以通过将第二锁存读取使能信号RE_C_D反相来生成第二反相读取使能信号RE_C_B。

第二移位寄存器520可以根据第二反相读取使能信号RE_C_B通过对电源电压VCCD进行移位来生成第六初步定时信号至第十初步定时信号LTE10_C、LTE20_C、LTE30_C、LTE40_C和LTE50_C。

第二移位寄存器520可以包括第六触发器521至第十一触发器525。

第六触发器521至第十一触发器525可以共同接收第二反相读取使能信号RE_C_B作为时钟信号CLK，时钟信号CLK是用于移位操作的参考信号。

第六触发器521可以响应于第二反相读取使能信号RE_C_B的转变来锁存电源电压VCCD的电压电平并且输出第六初步定时信号LTEN10_C作为锁存电压信号。

第七触发器522可以响应于第二反相读取使能信号RE_C_B的转变来锁存第六初步定时信号LTEN10_C并且输出第七初步定时信号LTEN20_C作为锁存的第六初步定时信号。

第八触发器523可以响应于第二反相读取使能信号RE_C_B的转变来锁存第七初步定时信号LTEN20_C并且输出第八初步定时信号LTEN30_C作为锁存的第七初步定时信号。

第九触发器524可以响应于第二反相读取使能信号RE_C_B的转变来锁存第八初步定时信号LTEN30_C并且输出第九初步定时信号LTEN40_C作为锁存的第八初步定时信号。

第十触发器525可以响应于第二反相读取使能信号RE_C_B的转变来锁存第九初步定时信号LTEN40_C并且输出第十初步定时信号LTEN50_C作为锁存的第九初步定时信号。

参照图12A，第六初步定时信号至第十初步定时信号LTEN10_C、LTE20_C、LTE30_C、LTE40_C和LTE50_C根据第二反相读取使能信号RE_C_B的上升沿依次转变为高电平。

第二多路复用器530可以根据预热周期信息LTC00、LTC01、LTC10、LTC11输出第二数据输出控制定时信号MASK_LTC_N作为初步信号LTE10_C、LTE20_C和LTE30_C和LTE50_C中的一个。

在此，图10所示的第二多路复用器530被设计为不输入第九初步定时信号LTEN40_C的情况的示例。

参照图10和图12A，如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC01具有高电平，则第二多路复用器530输出第二数据输出控制初步定时信号MASK_LTC_C作为第七初步定时信号LTEN20_C。如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC10具有高电平，则第二多路复用器530输出第二数据输出控制初步定时信号MASK_LTC_C作为第八初步定时信号LTEN30_C。如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC11具有高电平，则第二多路复用器530输出第二数据输出控制初步定时信号MASK_LTC_C作为第十初步定时信号LTEN50_C。

此外，如果预热周期信息LTC00、LTC01、LTC10和LTC11之中的LTC00具有高电平，即，如果未应用预热周期，则第二多路复用器530输出第二数据输出控制初步定时信号MASK_LTC_C作为在第七初步定时信号LTEN20_C的转变定时之前的定时处的第六初步定时信号LTEN10_C。

参照图6和图11，第二控制信号生成电路700可以根据第二数据输出控制定时信号MASK_LTC_C使用第二锁存读取使能信号RE_C_D的脉冲之中的与预热周期信息LTC00、LTC01、LTC10和LTC11相对应的脉冲的掩蔽信号来生成第二数据输出控制信号RE_FDP。

第二控制信号生成电路700可以包括第二延迟器710、第五逻辑门组720和730、第二分频电路740以及第六逻辑门组750和760。

第二延迟器710可以通过将第二锁存读取使能信号RE_C_D延迟预定时间来输出第二锁存补偿读取使能信号RE_C_DD。第二延迟器710可以被配置为补偿第二定时信号生成电路500的信号处理延迟。也就是说，第二延迟器710可以被设计为延迟与第二定时信号生成电路500的信号处理延迟一样多的时间。

第五逻辑门组720和730可以包括第五与非门720和第七反相器730。

第五与非门720可以输出第二锁存补偿读取使能信号RE_C_DD和第二数据输出控制定时信号MASK_LTC_C的与非逻辑运算结果。

第七反相器730可以通过将第五与非门720的与非逻辑运算结果反相来输出第二时钟信号RE_C_CLK。

当第二读取使能信号RE_C不处于高电平时，即第二锁存补偿读取使能信号RE_C_DD不处于高电平时，将处于低电平的第二时钟信号RE_C_CLK施加到第二分频电路740。也就是说，可以由第二数据输出控制定时信号MASK_LTC_C防止漏电流。

参照图12B，当预热周期被设置为“0”(预热0周期)时，第二时钟信号RE_C_CLK的波形与第二读取使能信号RE_C的波形相同。当预热周期被设置为“1”(预热1周期)时，第二时钟信号RE_C_CLK具有第二读取使能信号RE_C的第一周期掩蔽的波形。当预热周期被设置为“2”(预热2周期)时，第二时钟信号RE_C_CLK具有第二读取使能信号RE_C的第一周期和第二周期掩蔽的波形。当预热周期被设置为“4”(预热4周期)时，第二时钟信号RE_C_CLK具有第二读取使能信号RE_C的第一周期至第四周期掩蔽的波形。

第二分频电路740可以接收第四相位时钟信号QCLKB作为非反相输入信号以及接收第二相位时钟信号QCLK作为反相输入信号。第二分频电路740可以根据第二时钟信号RE_C_CLK输出第二相位时钟信号QCLK作为非反相输出信号以及输出第四相位时钟信号QCLKB作为反相输出信号。

也就是说，第二分频电路740可以接收和分频第二时钟信号RE_C_CLK，并且生成多相位时钟信号ICLK、QCLK、ICLKB和QCLKB之中的第二相位时钟信号QCLK和第四相位时钟信号QCLKB。

多相位时钟信号ICLK、QCLK、ICLKB和QCLKB可以具有第二读取使能信号RE_C和第二时钟信号RE_C_CLK的一半频率。

第二分频电路740可以包括第十二触发器。由于第十二触发器具有与第一分频电路640的第十一触发器相同的配置，因此将省略对第十二触发器的详细描述。

第六逻辑门组750和760可以包括第六与非门750和第八反相器760。

第六与非门750可以根据第四相位时钟信号QCLKB输出电源电压VCCD的与非逻辑运算结果。

第八反相器760可以通过将第六与非门750的与非逻辑运算结果反相来生成并且输出第二数据输出控制信号RE_FDP。

参照图12B，第二数据输出控制信号RE_FDP可以根据预热0周期、预热1周期、预热2周期和预热4周期、基于第二时钟信号RE_C_CLK的上升沿开始转变。第二数据输出控制信号RE_FDP可以具有第二时钟信号RE_C_CLK的一半频率。

因此，半导体装置100可以稳定地生成第一数据输出控制信号RE_RDP和第二数据输出控制信号RE_FDP，而与半导体装置100的操作条件，即低电压和高频操作条件无关。

尽管已经出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不背离所附权利要求所限定的本公开的精神和范围的情况下可以进行多种改变和修改。此外，可以组合实施例以形成附加实施例。

Claims (21)

1.一种数据输出控制电路，包括：

解码器，适于通过对用于设置不同的预热周期中的一个预热周期的预热周期初步信息进行解码来生成指示所述不同的预热周期的预热周期信息；

第一数据输出控制电路，适于基于第一读取使能信号、内部使能信号和所述预热周期信息生成第一锁存读取使能信号和第一数据输出控制定时信号，并且响应于所述第一数据输出控制定时信号，使用所述第一锁存读取使能信号生成第一数据输出控制信号，所述第一锁存读取使能信号的一个或更多个脉冲根据所述预热周期信息被掩蔽；以及

第二数据输出控制电路，适于基于与所述第一读取使能信号互补的第二读取使能信号、所述内部使能信号和所述预热周期信息生成第二锁存读取使能信号和第二数据输出控制定时信号，并且响应于所述第二数据输出控制定时信号，使用所述第二锁存读取使能信号生成第二数据输出控制信号，所述第二锁存读取使能信号的一个或更多个脉冲根据所述预热周期信息被掩蔽。

2.根据权利要求1所述的数据输出控制电路，其中，所述第一数据输出控制电路包括：第一定时信号生成电路，适于根据所述第一读取使能信号和所述内部使能信号生成所述第一锁存读取使能信号和第一反相读取使能信号，以及根据所述预热周期信息和所述第一反相读取使能信号选择性地组合初步定时信号来生成所述第一数据输出控制定时信号；以及

第一控制信号生成电路，适于使用掩蔽的所述第一锁存读取使能信号生成所述第一数据输出控制信号。

3.根据权利要求2所述的数据输出控制电路，其中，所述第一定时信号生成电路包括：

第一逻辑门组，适于通过将所述第一读取使能信号和所述内部使能信号的与非逻辑运算结果信号反相来生成所述第一锁存读取使能信号，以及通过将所述第一锁存读取使能信号反相来生成第一反相读取使能信号；

第一移位寄存器，适于根据所述第一反相读取使能信号通过对电源电压进行移位来生成第一初步定时信号至第五初步定时信号；以及

第一多路复用器，适于根据所述预热周期信息输出作为所述第一初步定时信号至所述第五初步定时信号中的一个的所述第一数据输出控制定时信号和所述电源电压。

4.根据权利要求3所述的数据输出控制电路，其中，所述第一逻辑门组包括：

第一与非门，适于根据所述内部使能信号和所述第一读取使能信号输出所述与非逻辑运算结果信号；

第一反相器，适于通过将所述与非逻辑运算结果信号反相来生成所述第一锁存读取使能信号；以及

第二反相器，适于通过将所述第一锁存读取使能信号反相来生成所述第一反相读取使能信号。

5.根据权利要求3所述的数据输出控制电路，其中，所述第一移位寄存器包括：

第一触发器，适于通过响应于所述第一反相读取使能信号的转变而锁存所述电源电压的电压电平来输出所述第一初步定时信号；

第二触发器，适于通过响应于所述第一反相读取使能信号的转变而锁存所述第一初步定时信号来输出所述第二初步定时信号；

第三触发器，适于通过响应于所述第一反相读取使能信号的转变而锁存所述第二初步定时信号来输出所述第三初步定时信号；

第四触发器，适于通过响应于所述第一反相读取使能信号的转变而锁存所述第三初步定时信号来输出所述第四初步定时信号；以及

第五触发器，适于通过响应于所述第一反相读取使能信号的转变而锁存所述第四初步定时信号来输出所述第五初步定时信号。

6.根据权利要求2所述的数据输出控制电路，其中，所述第一控制信号生成电路包括：

第一延迟器，适于通过将所述第一锁存读取使能信号延迟预定时间来生成第一锁存补偿读取使能信号；

第二逻辑门组，适于通过将所述第一锁存补偿读取使能信号和所述第一数据输出控制定时信号的与非逻辑运算结果信号反相来生成第一时钟信号；

第一分频电路，适于通过对所述第一时钟信号的相位进行分频来生成多相位时钟信号，并且生成所述多相位时钟信号的第一相位时钟信号和第三相位时钟信号；以及

第三逻辑门组，适于通过将根据所述第一相位时钟信号输出的电源电压的与非逻辑运算结果信号反相来输出所述第一数据输出控制信号。

7.根据权利要求6所述的数据输出控制电路，其中，所述第一分频电路包括第十一触发器，所述第十一触发器具有交叉耦接结构并且适于防止漏电流。

8.根据权利要求6所述的数据输出控制电路，其中，所述第一数据输出控制信号根据所述预热周期基于所述第一时钟信号的上升沿开始转变。

9.根据权利要求1所述的数据输出控制电路，其中，所述第二数据输出控制电路包括：

第二定时信号生成电路，适于根据所述第二读取使能信号和所述内部使能信号生成所述第二锁存读取使能信号和第二反相读取使能信号，以及通过根据所述预热周期信息和所述第二反相读取使能信号选择性地组合初步定时信号来生成所述第二数据输出控制定时信号；以及

第二控制信号生成电路，适于使用掩蔽的所述第二锁存读取使能信号来生成所述第二数据输出控制信号。

10.根据权利要求9所述的数据输出控制电路，其中，所述第二定时信号生成电路包括：

第四逻辑门组，适于通过将所述第二读取使能信号和所述内部使能信号的与非逻辑运算结果信号反相来生成所述第二锁存读取使能信号，以及通过将所述第二锁存读取使能信号反相来生成第二反相读取使能信号；

第二移位寄存器，适于通过根据所述第二反相读取使能信号对电源电压进行移位来生成第六初步定时信号至第十初步定时信号；以及

第二多路复用器，适于根据所述预热周期信息输出作为所述第六初步定时信号至所述第十初步定时信号中的一个的所述第二数据输出控制定时信号和所述电源电压。

11.根据权利要求10所述的数据输出控制电路，其中，所述第四逻辑门组包括：

第四与非门，适于根据所述内部使能信号和所述第二读取使能信号输出所述与非逻辑运算结果信号；

第五反相器，适于通过将所述与非逻辑运算结果信号反相来生成所述第二锁存读取使能信号；以及

第六反相器，适于通过将所述第二锁存读取使能信号反相来生成所述第二反相读取使能信号。

12.根据权利要求10所述的数据输出控制电路，其中，所述第二移位寄存器包括：

第六触发器，适于通过响应于所述第二反相读取使能信号的转变而锁存所述电源电压的电压电平来输出所述第六初步定时信号；

第七触发器，适于通过响应于所述第二反相读取使能信号的转变而锁存所述第六初步定时信号来输出所述第七初步定时信号；

第八触发器，适于通过响应于所述第二反相读取使能信号的转变而锁存所述第七初步定时信号来输出所述第八初步定时信号；

第九触发器，适于通过响应于所述第二反相读取使能信号的转变而锁存所述第八初步定时信号来输出所述第九初步定时信号；以及

第十触发器，适于通过响应于所述第二反相读取使能信号的转变而锁存所述第九初步定时信号来输出所述第十初步定时信号。

13.根据权利要求9所述的数据输出控制电路，其中，所述第二控制信号生成电路包括：

第二延迟器，适于通过将所述第二锁存读取使能信号延迟预定时间来生成第二锁存补偿读取使能信号；

第五逻辑门组，适于通过将所述第二锁存补偿读取使能信号和所述第二数据输出控制定时信号的与非逻辑运算结果信号反相来生成第二时钟信号；

第二分频电路，适于通过对所述第二时钟信号的相位进行分频来生成多相位时钟信号，并且生成所述多相位时钟信号的第二相位时钟信号和第四相位时钟信号；以及

第六逻辑门组，适于通过将根据所述第四相位时钟信号输出的电源电压的与非逻辑运算结果信号反相来输出所述第二数据输出控制信号。

14.根据权利要求13所述的数据输出控制电路，其中，所述第二数据输出控制信号根据所述预热周期基于所述第二时钟信号的上升沿开始转变并且频率为所述第二时钟信号的一半。

15.一种半导体装置，包括：

存储单元阵列，包括多个存储单元；

数据输入/输出电路，适于响应于一对数据输出控制信号输出从所述存储单元阵列提供的数据；以及

数据输出控制电路，适于：基于一对互补读取使能信号、内部使能信号和指示不同预热周期的预热周期信息来生成一对锁存读取使能信号和一对数据输出控制定时信号，以及

根据所述一对数据输出控制定时信号，使用所述一对锁存读取使能信号来输出所述一对数据输出控制信号，所述一对锁存读取使能信号的每个的一个或更多个脉冲根据所述预热周期信息被掩蔽。

16.根据权利要求15所述的半导体装置，其中，所述数据输出控制电路包括：

解码器，适于通过对用于设置所述预热周期中的一个的预热周期初步信息进行解码来生成所述预热周期信息；

第一数据输出控制电路，适于基于所述互补读取使能信号中的第一互补读取使能信号、所述内部使能信号和所述预热周期信息来生成所述一对锁存读取使能信号中的第一锁存读取使能信号和所述一对数据输出控制定时信号中的第一数据输出控制定时信号，并且响应于所述第一数据输出控制定时信号，使用所述第一锁存读取使能信号来生成所述一对数据输出控制信号中的第一数据输出控制信号，所述第一锁存读取使能信号的一个或更多个脉冲根据所述预热周期信息被掩蔽；以及

第二数据输出控制电路，适于基于所述互补读取使能信号中的第二互补读取使能信号、所述内部使能信号和所述预热周期信息来生成所述一对锁存读取使能信号中的第二锁存读取使能信号和所述一对数据输出控制定时信号中的第二数据输出控制定时信号，并且响应于所述第二数据输出控制定时信号，使用所述第二锁存读取使能信号来生成所述一对数据输出控制信号中的第二数据输出控制信号，所述第二锁存读取使能信号的一个或更多个脉冲根据所述预热周期信息被掩蔽。

17.根据权利要求16所述的半导体装置，其中，所述第一数据输出控制电路包括：

第一定时信号生成电路，适于根据所述第一读取使能信号和所述内部使能信号生成所述第一锁存读取使能信号和第一反相读取使能信号，以及通过根据所述预热周期信息和所述第一反相读取使能信号选择性地组合初步定时信号来生成所述第一数据输出控制定时信号；以及

第一控制信号生成电路，适于使用掩蔽的所述第一锁存读取使能信号生成所述第一数据输出控制信号。

18.根据权利要求17所述的半导体装置，其中，所述第一定时信号生成电路包括：

第一逻辑门组，适于通过将所述第一读取使能信号和所述内部使能信号的与非逻辑运算结果信号反相来生成所述第一锁存读取使能信号，以及通过将所述第一锁存读取使能信号反相来生成第一反相读取使能信号；

第一移位寄存器，适于根据所述第一反相读取使能信号通过对电源电压进行移位来生成第一初步定时信号至第五初步定时信号；以及

第一多路复用器，适于根据所述预热周期信息输出作为所述第一初步定时信号至所述第五初步定时信号中的一个的所述第一数据输出控制定时信号和所述电源电压。

19.根据权利要求17所述的半导体装置，其中，所述第一控制信号生成电路包括：

第一延迟器，适于通过将所述第一锁存读取使能信号延迟预定时间来生成第一锁存补偿读取使能信号；

第二逻辑门组，适于通过将所述第一锁存补偿读取使能信号和所述第一数据输出控制定时信号的与非逻辑运算结果信号反相来生成第一时钟信号；

第一分频电路，适于通过对所述第一时钟信号的相位进行分频来生成多相位时钟信号，并且生成所述多相位时钟信号的第一相位时钟信号和第三相位时钟信号；以及

第三逻辑门组，适于通过将根据所述第一相位时钟信号输出的电源电压的与非逻辑运算结果信号反相来输出所述第一数据输出控制信号。

20.根据权利要求16所述的半导体装置，其中，所述第二数据输出控制电路包括：

第二定时信号生成电路，适于根据所述第二读取使能信号和所述内部使能信号生成所述第二锁存读取使能信号和第二反相读取使能信号，以及通过根据所述预热周期信息和所述第二反相读取使能信号选择性地组合初步定时信号来生成所述第二数据输出控制定时信号；以及

第二控制信号生成电路，适于使用掩蔽的所述第二锁存读取使能信号来生成所述第二数据输出控制信号。

21.一种半导体装置，包括：

第一电路和第二电路，其每个均：

根据第一输入时钟和第二输入时钟中的相应的一个时钟的边沿来使能定时信号，所述边沿对应于表示各自的预热周期的信息信号中的使能的一个信息信号，所述第一输入时钟和所述第二输入时钟彼此互补，

通过根据使能的定时信号掩蔽所述输入时钟的一个或更多个周期来生成内部时钟，以及

根据所述内部时钟的边沿生成第一输出时钟和第二输出时钟中的相应的一个输出时钟，所述第一输出时钟和所述第二输出时钟的频率为所述输入时钟的一半并且彼此具有不同的相位。

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