KR100647360B1 - 웨이브 파이프라인 페치 카운터 회로 - Google Patents

Abstract

본 발명은, SDRAM의 리드 데이터 경로에서의 파이프라인 페치 카운터회로에 관한 것으로, 외부 판독 명령 액세스 후에 바로 파이프라인 페치 카운터 회로를 활성화시키지 않고, 외부 판독 명령 액세스 이전의 웨이브 파이프라인이 프리챠지되어 있음을 확인한 후에 프리챠지되어 있을 경우에만 파이프라인 페치 카운터 회로를 활성화시키는 신호를 인에이블시키는 파이프라인 페치 카운터회로를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 웨이브 파이프라인에서의 파이프라인 페치 카운터 회로는 상기 웨이브 파이프 라인으로 들어온 판독 데이터를 합산하는 합산부와, 상기 합산부의 출력을 수신하여 인크리먼트신호를 발생하는 인크리먼트신호 발생부와, 상기 합산부의 출력신호와 판독 액세스 신호를 입력받아 오동작을 방지하는 신호를 발생하는 오동작 방지부와, 상기 오동작 방지부의 출력신호와 상기 인크리먼트 신호를 입력받아 이들 신호를 순차적으로 증가시키는 카운터 인크리먼트부와, 상기 오동작 방지신호와 상기 카운트 인크리먼부의 출력신호를 입력받아 파이프라인 레지스터를 제어하는 제어신호를 발생하는 파이프라인 레지스터 제어신호 발생부를 구비한 것을 특징으로 한다.

Description

웨이브 파이프라인 페치 카운터 회로{IMPROVED WAVE PIPE LINE FETCH COUNTER CIRCUIT}

도 1은 종래의 웨이브 파이프라인을 나타낸 도면,

도 2는 종래의 파이프라인 페치 카운터 회로를 나타낸 도면,

도 3은 종래의 파이프라인 페치 카운터 회로의 고장 발생시 시뮬레이션 결과를 나타낸 도면,

도 4는 본 발명에 따른 파이프라인 페치 카운터 회로를 나타낸 도면,

도 5는 본 발명에 따른 파이프라인 페치 카운터 회로의 정상적인 데이터 아웃(DQ<0>) 출력 시뮬레이션 결과를 나타낸 도면,

도 6은 종래의 파이프라인 페치 카운터 회로와 본 발명의 파이프라인 페치 카운터 회로의 DQ 출력을 비교한 도면.

< 도면의 주요 부분에 대한 부호의 설명 >

401 : 합산부

402 : 오동작 방지부

403 : 인크리먼트 신호 발생부

404 : 카운터 인크리먼트부

405 : 파이프라인 레지스터 제어신호 발생부

본 발명은, SDRAM의 판독 데이터 경로에서의 파이프라인 페치 카운터회로에 관한 것으로, 특히 웨이브 파이프 라인을 이용하여 기대하지 않은 노이즈 발생시 오동작을 방지하는 파이프라인 페치 카운터 회로에 관한 것이다.

도 1은 일반적인 웨이브 파이프라인을 나타낸 도면이고, 도 2는 종래의 파이프라인 페치 카운터 회로를 나타낸 도면이다.

이하, 도면에 나타낸 신호를 설명한다.

도 2에 나타낸 파이프라인 페치 카운터(160)의 출력신호(pfetchx<0:2>)는, 파이프라인 레지스터(190, 200, 210)에 저장된 활성 판독 데이터를 도 1의 데이터 아웃 버퍼(220)로 출력하는데 이용되는 신호로, 이 신호의 역할을 설명하면 다음과 같다.

즉, 파이프라인 레지스터 제어신호(pfetchx<0:2>)는 SDRAM에서의 고속 판독 데이터 액세스를 위해서 외부 판독 명령 이후 MRS(Mode Register Set)에서 지정된 버스트 길이 만큼의 내부 컬럼 액세스가 일어나고, 이들의 액세스 후에 나오는 활성 판독 데이터를 파이프라인 레지스터(190, 200, 210)에 저장한 후에, 클럭에 동기되어 MRS에서 지정된 카스 레이텐시(Cas Latency) 후에 도 1에 도시된 파이프라인 아웃 카운터(180)에서 만들어진 출력신호(pocnt<0:2>)와 동작하여 싱크로너스(synchronus)하게 파이프라인 레지스터(190, 200, 210)에 저장된 활성 판독 데이터를 도 1의 데이터 아웃 버퍼(220)로 출력하는데 이용되는 신호이다.

"cl1z" 신호는, MRS에서 카스 레이턴시(Cas Latency)=1로 정의될 경우에 레벨 "하이"가 되는 신호로, 이 신호는 파이프라인 페치 카운터(160)에서 만들어져 고속 판독 데이터 액세스를 위해 파이프라인 레지스터(190, 200, 210)를 싱크로너스하게 동작하게 하는 신호인 파이프라인 레지스터 제어신호(pfetchx<0:2>)를 웨이브 파이프라인에 데이터가 실릴 때마다 증가시켜, 순차적으로 만들지 않고 출력신호(pfetchx<0>)만 만들게 되는데, 이는 공정변수에 기인하는 tCAA(Access Time from Column Address)와 연관이 있다.

"grioz 및 griox" 신호는, grioz<0>와 griox<0>을 하나의 판독 데이터 라인 쌍으로 본 것으로, 이 "grioz와 griox" 신호는 4쌍의 판독 데이터 라인을 받아 이들 값의 변화를 보고, 판독 데이터 고속 액세스를 위해 파이프라인 아웃 카운터(180)에서 만들어진 출력신호(pocnt<0:2>)와 파이프라인 레지스터(190, 200, 210)를 동작시키는 파이프라인 레지스터 제어신호(pfetchx<0:2>)를 순차적으로 증가시키기 위해 사용된다.

"readz" 신호는 외부 판독 명령이 들어온 후에 칩이 판독동작을 해야 함을 알리는 신호로, 즉, 칩 내부에서 데이터 판독 경로에 관여하는 회로들을 인에이블시키는 판독 액세스 신호이다.

판독 액세스 신호(readz)가 외부 판독 명령 입력 후에 활성 컬럼 액세스 이후 활성 판독 데이터가 나오기까지 충분한 마진을 가짐에도 불구하고 너무 일찍 인에이블됨으로 인해 노이즈로 인한 웨이브 파이프라인의 비활성 데이터를 받아 파이 프라인 레지스터 제어신호(pfetchx<0>)가 동작을 한다. 이 판독 액세스 신호(readz)가 파이프라인 레지스터 제어신호(pfetchx<1>)로 증가함으로 인해 고속 판독 액세스를 위해 도 1의 파이프라인 레지스터<0>(190)를 동작시키는 파이프라인 레지스터 제어신호(pfetchx<0>)와 파이프라인 아웃 카운터(180)에서 만들어진 출력신호(pocnt<0>)의 인에이블 시간이 맞지가 않아 활성 컬럼 액세스 이후 메모리 셀 어레이(130)에서 나오는 활성 판독 데이터가 파이프라인 레지스터(190, 200, 210)에 순차적으로 들어가 저장되지 않고, 한칸씩 밀려서 저장됨으로 인해, 버스트 길이 중 첫 번째 판독 데이터가 하이인지 로우인지 구분이 안되는 상태(Hi-Z)의 고장이 발생한다.

"incz 및 incx" 신호는 4쌍의 웨이브 파이프 라인 중 어느 한 쌍이라도 판독 데이터가 실리게 되면, "incz"=H 그리고 "incx"=L가 되어 도 2의 카운터 인크리먼트부(INC0, INC1, INC2)에 이들 "incz 및 incx"가 들어가 pfetchx<0>→pfetchx<1>→pfetch<2>→pfetch<0>.... 등의 순서로 파이프라인 페치 카운터(160)의 출력신호를 만들게 되며, 웨이브 파이프 라인에 판독 데이터가 실리는 횟수 만큼(물론, 이 횟수는 MRS에서의 BL(Burst Length)를 따르게 되는데) 파이프라인 페치 카운터(160)는 파이프라인 레지스터 제어신호(pfetchx)를 만들게 된다.

종래의 파이프라인 페치 카운터(160)는 외부 판독 명령 액세스(external read command access)시에 곧 바로 활성화되어 해당 클록에 의한 컬럼 액세스 후 나오는 판독 데이터를 파이프라인 레지스터(190, 200, 210)에 가져다 놓는다. 그리고 나서, 이후에 들어오는 MRS(Mode Register Set)에서 지정된 CL(Cas Latency)후 에 파이프라인 아웃 카운터(180)(Pipe Line Out Counter)가 동작하게 되어, 해당 클럭에 활성화된 파이프라인 아웃 카운터(180), 파이프라인 페치 카운터(160), 및 활성 판독 데이터의 3가지 요건이 조합이 되어야만 데이터 아웃 버퍼(220)를 통해 활성 판독 데이터가 나오게 된다. 그러나, 위와 같은 외부 판독 명령 액세스 후에 종래의 파이프라인 페치 카운터(160)의 빠른 활성화 동작으로 인해, 외부 판독 명령 액세스 전에 웨이브 파이프라인에 노이즈가 발생한다. 그리고, 이 노이즈의 정도가 심해 파이프라인 페치 카운터(160)를 증가시킬 정도가 되면, 외부 판독 명령에 의해 나와야 하는 활성 판독 데이터는 외부 판독 명령 이후의 그 다음 클럭에 활성화될 파이프라인 레지스터로 보내지게 되고, 웨이브 파이프라인의 노이즈에 의한 값에 의해 해당 외부 판독 명령의 출력 데이터가 활성화되지 않은 파이프라인 레지스터로 보내지게 되어 외부 판독 명령 이후에 나오는 첫 번째 출력 데이터가 하이인지 로우인지 구분이 안되는 상태(Hi-Z)를 내보내는 현상이 발생하였다.

즉, 파이프 레지스터를 활성화시키는 파이프라인 아웃 카운터(180), 파이프라인 페치 카운터(160), 및 활성 판독 데이터가 활성화되는 시점이 맞지 않아 생기는 BL(Burst Length)의 첫 번째(1'st) 판독 데이터가 하이인지 로우인지 구분이 안되는 상태(Hi-Z)가 되는 고장 메카니즘(Fail Mechanism)이 발생하였다.

따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 외부 판독 명령 액세스 이전의 웨이브 파이프라인이 프리챠지되어 있음을 확인한 후에 프리챠지되어 있을 경우에만 파이프라인 페치 카운터 회로를 활성화시키는 신호를 인에이블시키는 파이프라인 페치 카운터 회로를 제공하는 것을 목적으로 한다.

본 발명의 또 다른 목적은, 파이프라인 아웃 카운터, 파이프라인 페치 카운터, 및 활성 판독 데이터가 활성화되는 시점이 맞지 않아 생기는 BL의 첫 번째 판독 데이터가 하이인지 로우인지 구분이 안되는 상태(Hi-Z)로 나오는 오동작을 해결할 수 있는 파이프라인 페치 카운터회로를 제공하는 것을 목적으로 한다.

이를 위해, 본 발명에 따른 웨이브 파이프라인의 파이프라인 페치 카운터 회로는,

상기 웨이브 파이프 라인으로 들어온 판독 데이터를 합산하는 합산부와,

상기 합산부의 출력을 수신하여 인크리먼트신호를 발생하는 인크리먼트신호 발생부와,

상기 합산부의 출력신호와 판독 액세스 신호를 입력받아 오동작을 방지하는 신호를 발생하는 오동작 방지부와,

상기 오동작 방지부의 출력신호와 상기 인크리먼트 신호를 입력받아 이들 신호를 순차적으로 증가시키는 카운터 인크리먼트부와,

상기 오동작 방지신호와 상기 카운트 인크리먼부의 출력신호를 입력받아 파이프라인 레지스터를 제어하는 제어신호를 발생하는 파이프라인 레지스터 제어신호 발생부를 구비한 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예에 따른 파이프라인 페치 카운터 회로를 상세히 설명하기로 한다.

도 4는 본 발명에 따른 파이프라인 페치 카운터(160)의 회로를 나타내고, 도 5는 본 발명의 파이프라인 페치 카운터 회로의 정상적인 데이터 아웃(DQ<0>)출력의 시뮬레이션 결과를 나타낸다.

도 4에 나타낸 파이프라인 페치 카운터(160)의 합산부(401)는 상기 웨이브 파이프 라인으로 들어온 판독 데이터를 합산하기 위한 것이고, 인크리먼트 신호 발생부(403)는 상기 합산부의 출력을 수신하여 인크리먼트신호(incz, incx)를 발생하기 위한 것이며, 오동작 방지부(402)는 상기 합산부(401)의 출력신호와 판독 액세스 신호(readz)를 입력받아 논리 조합하여 오동작을 방지하는 신호(새로운 판독 액세스 신호(new_readz))를 발생하기 위한 것이며, 카운터 인크리먼트부(404)는 상기 오동작 방지부(402)의 출력신호와 상기 인크리먼트 신호(incz, incx)를 입력받아 이들 신호를 순차적으로 증가시키 위한 것이고, 파이프라인 레지스터 제어신호 발생부(405)는 상기 오동작 방지신호(new_readz)와 상기 카운트 인크리먼부(404)의 출력신호를 입력받아 논리 조합하여 파이프라인 레지스터를 제어하는 제어신호( pfetchx<0:2>)를 발생하기 위한 것이다.

상기 오동작 방지부(402)는 새로운 판독 액세스 신호를 발생시키는데, 상기 오동작 방지부(402)에서 발생된 새로운 판독 액세스 신호(new_readz)는 BL(Burst Length) 중의 1'st 판독 데이터가 하이인지 로우인지 구분이 안되는 상태(Hi-Z)로 나오는 오동작을 막기 위해, 웨이브 파이프 라인의 상태가 외부 판독 명령이 들어 올 때 프리챠지 레벨(Vcc)로 있을 때만 파이프 레지스터 제어신호(pfetchx<0>)를 만들도록, 본 발명의 파이프라인 페치 카운터(160)를 인에이블시키는 신호이다.

이하, 도 4와 도 5를 참조하여 본 발명의 파이프라인 페치 카운터 회로의 전반적인 동작에 대해서 설명한다.

도 4에 나타낸 것을 보면, 초기 NET426=H, NET429=L, NET432=L로써 새로운 판독 액세스 신호(new_readz)가 들어오면, 낸드 게이트(ND19)의 2개의 입력이 모두 "하이"가 되므로 파이프라인 레지스터 제어신호(pfetchx<0>)는 로우가 되어 인에이블이 된다.

외부 판독 컬럼 액세스 후에 나오는 활성 판독 데이터가 웨이브 파이프라인(grioz, griox)에 하이에서 로우로 실린 후 다시 이들의 프리챠지 레벨(Vcc), 즉 웨이브 파이프라인(grioz 또는 griox)이 전원전압(Vcc)에서 접지전압(Vss)로 천이한 후, 일정시간 후에 다시 전원전압(Vcc)으로 천이하는 것을 감지한 3입력 낸드 게이트(ND15)의 출력이 Vcc→Vss→Vcc로 됨을 이용한 인크리먼트신호(incz)가 하이에서 로우로, 인크리먼트신호(incx)가 로우에서 하이로 천이할 때 NET426은 하이에서 로우가 되어 파이프라인 레지스터 제어신호(pfetchx<0>)를 로우에서 하이로 디스에이블시킨다.

파이프라인 레지스터 제어신호(pfetchx<1>)가 하이에서 로우로 인에이블되는 과정을 보면, 도 4의 카운터 인크리먼트부(INCO)가 인크리먼트신호(incz, incx)를 받아 NET429가 로우에서 하이로 되어 파이프라인 레지스터의 제어신호(pfetchx<1>)를 만드는 2입력 낸드 게이트(ND20)의 두 입력이 모두 하이가 되어 파이프라인 페치 카운터 회로의 출력신호(pfetchx<1>)가 하이에서 로우로 인에이블되게 된다.

파이프라인 레지스터 제어신호(pfetchx<2>)가 하이에서 로우로 인에이블되는 과정을 보면, 웨이브 파이프라인에 두 번째 판독 데이터가 실린 후 전과 동일한 방법으로 인크리먼트신호(incz)가 하이에서 로우로 인크리먼트신호(incx)가 로우에서 하이로 천이할 때, NET429가 하이에서 로우가 되어 파이프라인 레지스터 제어신호(pfetchx<1>)를 로우에서 하이로 디스에이블시키고, 도 4의 카운터 인크리먼트부(INC1)가 인크리먼트신호(incz, incx)를 받아 NET432가 로우에서 하이로 되어 파이프라인 레지스터 제어신호(pfetchx<2>)를 만드는 2입력 낸드 게이트(ND21)의 두 입력이 모두 하이가 되어 파이프라인 레지스터 제어신호(pfetchx<2>)가 하이에서 로우로 인에이블되게 된다.

이와 같은 방법으로, 웨이브 파이프 라인에 판독 데이터가 실릴 때마다 인크리먼트신호(incz, incx)가 토글하게 되어 파이프라인 레지스터 제어신호(pfetchx<0:2>)를 순차적으로 만들게 된다.

이하, 1'st 판독 데이터가 하이인지 로우인지 구분이 안되는 상태(Hi-Z)가 나오는 오동작을 막기 위한 본 발명에서의 판독 액세스 신호(new_readz)의 동작에 대해서 설명한다.

도 4와 도 5를 보면, NET426=하이 NET429=로우, NET432=로우로 초기값이 주어지는데, 이는 상술한 새로운 판독 액세스 신호(new_readz)가 레벨 하이에서 레벨 로우로 될 때, 새로운 판독 액세스 신호(new_readz)가 인버터(IV21, IV22, IV23)를 통해 카운터 인크리먼트부(INCO, INC1, INC2)에 들어가는 것에 의해 이들 NET의 초기값을 정하는 것이다.

외부 판독 명령 이후 웨이브 파이프라인의 값을 보고 레벨 로우에서 하이로 인에이블된 신호(new_readz)가 레벨 로우에서 레벨 하이로 인에이블되게 된 후 인버터(I21, I22)를 거쳐 2입력 낸드 게이트(ND19)의 하나의 입력인 NET426의 하이와 낸드 처리되어 파이프라인 레지스터 제어신호(pfetchx<0>)를 레벨 하이에서 레벨 로우로 인에이블시킨다.

이때, 판독 액세스 신호(new_readz)는 외부 판독 명령에 의해 레벨 로우에서 레벨 하이로 되는 판독 액세스 신호(readz)를 받는 2입력 낸드 게이트(ND17)의 출력에 의해 레벨 로우에서 레벨 하이로 인에이블되게 된다.

낸드 게이트(ND17)의 출력은 도 4에서 나타낸 바와 같이 웨이브 파이프라인의 상태가 모두 하이, 즉, 4개의 웨이브 파이프라인 쌍(griox<0:3>, grioz<0:3>)들의 값이 모두 하이로, 이 값은 이들 8개의 웨이브 파이프라인(griox<0:3>, grioz<0:3>)이 판독 데이터가 실리기 이전의 값인 프리챠지 레벨(Vcc)로 있음을 의미한다. 이들 중 하나라도 전원전압(Vcc)이 아니면, 파이프라인 레지스터 제어신호(pfetchx<0>)를 만드는 신호인 판독 액세스 신호(new_readz)는 로우에서 하이로 인에이블되지 않게 된다.

상술한 바와 같은 판독 액세스 신호(new_readz)의 인에이블 동작으로 인해 외부 판독 명령 이전 노이즈에 의해 웨이브 파이프라인이 토글을 하더라도 파이프라인 레지스터 제어신호(pfetchx<0>)가 로우로 인에이블되지 않기 때문에 오동작을 방지할 수 있다.

도 6은 본 발명의 DQ 출력과 종래의 DQ 출력을 나타낸 것으로, 이 도면을 보 면 데이터가 하이인지 로우인지 구분이 안되는 상태(Hi-Z)의 구간이 없어졌다는 것을 분명히 알 수 있을 것이다.

상술한 바와 같이, 본 발명에 의하면, 종래기술이 사용하는 웨이브 파이프라인을 그대로 사용하므로 인해 부가되어지는 레이아웃 페널티(penalty)가 없으며, 기존 웨이브 파이프 라인이 사용하는 웨이브 파이프라인 프리챠지 회로를 이용해 외부 판독 명령 액세스 이후 활성 컬럼 액세스 이후 판독 데이터 경로를 통해 나오는 활성 판독 데이터가 나오기 전에 웨이브 파이프라인 페치 카운터를 활성화할 수 있으므로, tCAA(Access time from column address)와 같은 AC 파라미터에도 페널티(Penalty)가 없어 데이터 액세스 속도 감소에도 영향을 주지 않는다.

또한, 레이아웃에 의해 유발될 수 있는 웨이브 파이프라인의 인접 신호라인에 의한 커플링(coupling) 노이즈 효과도 상쇄시켜, 활성 판독 데이터를 보장하는 장점이 있어 레이아웃 효율이 증대되어 판독 데이터 라인의 레이아웃시 유연성이 증가되어 칩 사이즈 감소에 기여한다.

또한, 웨이브 파이프라인이 노이즈에 대해 유연성이 좋아짐으로 인해 웨이퍼 레벨 및 패키지 레벨에서의 테스트시 노이즈 효과에 의해 일어날 수 있는 제품 손실을 줄여 제품 수율의 향상에도 기여하는 장점이 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 웨이브 파이프라인의 파이프라인 페치 카운터 회로에 있어서,

   상기 웨이브 파이프 라인으로 들어온 판독 데이터를 합산하는 합산부와,

   상기 합산부의 출력을 수신하여 인크리먼트 신호를 발생하는 인크리먼트 신호 발생부와,

   상기 합산부의 출력신호와 판독 액세스 신호를 입력받아 오동작을 방지하는 신호를 발생하는 오동작 방지부와,

   상기 오동작 방지부의 출력신호와 상기 인크리먼트 신호를 입력받아 이들 신호를 순차적으로 증가시키는 카운터 인크리먼트부와,

   상기 오동작 방지신호와 상기 카운트 인크리먼부의 출력신호를 입력받아 파이프라인 레지스터를 제어하는 제어신호를 발생하는 파이프라인 레지스터 제어신호 발생부를 구비한 것을 특징으로 하는 파이프라인 페치 카운터 회로.
2. 제 1 항에 있어서,

   상기 오동작 방지부는, 상기 판독 액세스 신호와 상기 합산부의 출력신호를 입력받아 논리 조합하는 낸드 게이트 래치회로를 포함하는 것을 특징으로 하는 파이프라인 페치 카운터 회로.

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