JP2010251506A - 特定用途向け集積回路 - Google Patents

Abstract

【課題】コストダウンを図ることができる特定用途向け集積回路を提供する。
【解決手段】モジュールＡ１２〜モジュールＤ１５は、全て共通の通信仕様のインタフェース、クロック系統およびリセット系統を持つモジュールである。動作制御部１８は、制御用端子１１６〜１１９に入力される選択信号の組み合わせを替えることで、任意のモジュールを選択する。モジュールＡを選択する際、動作制御回路１８は信号線１２８にモジュールＡの選択信号を送出する。モジュールＡ１２からのバス１３８がセレクタ１６を通じて双方向ＩＯモジュール１７に接続される。同時に、入力端子１２３〜１２５の信号がバス１３４を通じてモジュールＡ１２に入力される。また同時に、クロック制御回路１１０は、モジュールＡ１２のみにクロックを送出し、他のモジュールＢ〜Ｄへのクロックの供給を停止する。
【選択図】図１

Description

本発明は、特定用途向け集積回路に関する。

従来、複写機やプリンタのエンジンでは、通常、１つの製品における、モータ等を制御するＤＣコントローラは、独立の特定用途向け集積回路（ＡＳＩＣ）でそれぞれの機種ごとに設計されてきた。これは、プリンタや複写機では、制御の進歩が早いので、１つの回路が拡張可能な機能を持っても、新機種でその範囲の拡張では納まらず、対応できなくなることが多かったからである。

そのため従来はそれぞれのＤＣコントローラをその機種専用とし、最適な機能で最適なコストとなるように、個々にＡＳＩＣは設計されてきた。この場合、複写機で必要な個数を見積もり、その上でコスト見積もりが行われた。

ところで、通常、１機種の複写機あるいはプリンタで必要となるＡＳＩＣの平均的なゲートの規模は、１０万〜３０万ゲート程度である。その数量は、通常、１０Ｋ個／月程度の生産数量の物が多い。このようなＡＳＩＣでは、４０Ｋ個／月の生産数量以上の数量が見込まれる一般のＡＳＩＣと比べて、単価が倍程度に上昇する場合が多い。これは、ＡＳＩＣの製造メーカにおける管理費の増大や、一般のＡＳＩＣと比べて制御対象が多く、ＩＯピン数が２０８ピンから３００ピン程度に増大してピンネックとなること等による。

実際に、５０万ゲート、０．１８ｕルールのスタンダードセルのＡＳＩＣでは、１４４ピンのＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）までしか実装できず、それ以上のピンの場合、ピンネックとなり、ＡＳＩＣのサイズを無駄に増やす必要が出てくるケースがある。

また、例えば、ＡＳＩＣの外部からＣＰＵのバスによるアクセスを行うためには、３０ピン程度シリアル通信を用いた場合に比べてピンを増やす必要がある。このため、本来１４４ピンのＡＳＩＣですむ物が、上記条件のＡＳＩＣでは２０８ピン必要となり、それを用いようとすると、ピンネックで、必要でなくとも、本来５０万ゲートですむバルクも６０万ゲート以上のバルクを使う必要が生じてしまう。

このような場合、その他の方法として、わざわざチップが大きくなる旧プロセスを使うことで対応することもあり、それによってもコストアップが生じていた。

また、コストを抑えるため、電源ピンを切り詰めたりして、ぎりぎりの設計をすることから、ＡＳＩＣ内で生じるノイズ強度が大きくなり、そのノイズ対策で余計なコストがかかることもしばしば生じる。

例えば、ＡＳＩＣ内部に容量をノイズ対策用として専用に付加すると、その分、ＡＳＩＣのバルクの面積が増大し、コストアップの要因となる。また、昇温に関しても、クロックゲーテイングの応用で、スイッチングを抑えることで、それなりに電力の削減や昇温の抑制は実現された（特許文献１参照）。しかし、高速クロック（１０ＭＨｚ以上）での処理が複雑な回路部分では、部分的かつ集中的に昇温することも問題になってきた。

なお、半導体集積回路として、機能切替回路により部分回路の機能を選択するものは知られている（特許文献２参照）。

特開２００７−１５７０６８号公報 特許第３２８８２８４号公報

前述したように、上記従来の特定用途向け集積回路では、ピンがバルク規模に対して相対的に多いため、必要以上のサイズのバルクを使う必要があった。そのためわざわざチップが大きくなる旧プロセスを使うことも行われた。このため、コストアップが生じていた。

また、電源ピンを切り詰めたりして、ぎりぎりの設計をすることから、ＡＳＩＣ内で生じるノイズ強度が大きくなっていた。

さらに、高速クロックでの処理が複雑な回路部分では、部分的かつ集中的に昇温が生じてきた。

そこで、本発明は、コストダウンを図ることができる特定用途向け集積回路を提供することを目的とする。また、本発明は、ピン数を削減し、かつノイズを低減し、昇温を抑えることが同時にできる特定用途向け集積回路を提供することを他の目的とする。

上記目的を達成するために、本発明の特定用途向け集積回路は、個別の特定用途向け集積回路として単独で動作可能な複数のモジュールと、前記モジュールを選択するための選択信号が入力される制御端子と、データの入力あるいは出力が行われる入出力端子と、前記制御端子を通じて入力された選択信号に従って、前記複数のモジュールのうち少なくとも１つを選択し、前記選択されたモジュールを動作させる動作制御回路と、前記選択されたモジュールに対して行われるデータの入力あるいは出力を前記入出力端子に割り当てる入出力制御回路とを有することを特徴とする。

本発明の請求項１に係る特定用途向け集積回路によれば、制御端子から入力された選択信号に従ってモジュールを選択し、選択されたモジュールを動作させるともに、その入力あるいは出力を入出力端子に割り当てる。

このように、複数のモジュールを共通のインタフェースとなる制御端子および入出力端子を用いて１個の特定用途向け集積回路（ＡＳＩＣ）のチップ上に構成するので、縮小化したプロセスルールのチップでも、十分に大きなチップサイズをとることができる（大きくなりすぎる事も縮小化の条件を変えることで、避ける事ができる）。従って、ピンネックを避けつつ、ＡＳＩＣを開発することができ、かつ量産の数量を増やすことで生産効率を上げ、単価を下げることができるので、コストダウンを図ることができる。

請求項２に係る特定用途向け集積回路によれば、共通のインタフェース仕様の、クロック端子、リセット端子およびシリアル通信端子を用いるので、ＩＯのピン数を減らし、インタフェースの共用が図られる。請求項１、２より、同じインタフェースを持つモジュールは簡単に入れ替えられる効果もある（使用量の少ないモジュールをこのＡＳＩＣのモジュールとして差し替え、トータルとして量を増やす事で、そのモジュールのコストダウンが可能となる）。

請求項３に係る特定用途向け集積回路によれば、選択したモジュール以外のモジュールに対してクロック供給を停止することで、エネルギー消費を削減し、チップ昇温の低減に寄与することができる。

請求項４に係る特定用途向け集積回路によれば、共通モジュールを有するので、同じ回路を共用することで、ゲートを有効に活用することができ、コストダウンが図れる。

請求項５に係る特定用途向け集積回路によれば、複数のモジュールを選択的に動作させ、かつ、スイッチング動作している論理回路（フリップフロップ（ＦＦ））の直近の位置に、クロックが停止しているモジュールのゲート、ＦＦ等の論理回路を配置することができる。従って、モジュール単体で構成されたＡＳＩＣに比べ、スイッチング動作するＦＦの直近の電源配線間に静電容量を増やすことができる。従って、余計な容量をＡＳＩＣの内部に追加しなくても、また、電源ピンを最小限に減らしても、ＡＳＩＣ起因のノイズ発生を抑えることができる。

請求項６に係る特定用途向け集積回路によれば、さらに、動作するモジュールと、クロックが停止したモジュールとが互いに均一に配置されるので、部分的な温度上昇による昇温のトラブルを防ぐことができる。

請求項７に係る特定用途向け集積回路によれば、１個のモジュールサイズが５万ゲート以上の規模で、かつ、３個以上のモジュールを１チップ化する際、特にコストダウンが図れる。

請求項８に係る特定用途向け集積回路によれば、クロックが１０ＭＨｚ以上の高速クロックである場合、特にノイズの削減やチップ昇温の低減に有効である。

第１の実施形態における特定用途向け集積回路の構成を示す回路図である。 第２の実施形態における特定用途向け集積回路の構成を示す回路図である。 動作制御回路２８およびクロック制御回路１１０の構成を示す回路図である。 動作制御回路２８およびクロック制御回路１１０における各部の信号の変化を示すタイミングチャートである。 選択信号ＳＥＬ＿１，ＳＥＬ＿２が“１”，“０”の場合における初期化シーケンスを示すタイミングチャートである。 ＩＯ端子を制御するためのセレクタ１６の構成を示す回路図である。 第３の実施形態における電源系統のレイアウトイメージを示す回路図である。 ＶＤＤパッド３１とＶＳＳパッド３３の間、およびＶＤＤパッド３２とＶＳＳパッド３４との間に電圧が供給されている状態における各部の信号変化を示すタイミングチャートである。 第４の実施形態におけるＡＳＩＣのレイアウトを示す図である。 第５の実施形態におけるモジュールＡ、Ｂにおけるフリップフロップのレイアウトを示す図である。 他のモジュールＡ、Ｂにおけるフリップフロップのレイアウトを示す図である。 双方向ＩＯモジュール１７の構成を示す回路図である。

本発明の特定用途向け集積回路の実施の形態について図面を参照しながら説明する。本実施形態の特定用途向け集積回路は、複写機やプリンタのエンジンの制御に用いられるＤＣコントローラに適用される。

［第１の実施形態］
図１は第１の実施形態における特定用途向け集積回路の構成を示す回路図である。この特定用途向け集積回路（ＡＳＩＣ）１２６は、本来、独立（個別）のＡＳＩＣとして設計されるはずのロジックであるモジュールＡ（モジュールＡ制御部）１２〜モジュールＤ（モジュールＤ制御部）１５を１つのＡＳＩＣとして構成したものである。このＡＳＩＣ１２６は、外部からの選択信号ＳＥＬ＿Ａ１１６〜ＳＥＬ＿Ｄ１１９を用いて動作させる場合、それぞれ単独のモジュールとして動作できるように切り替えられるＡＳＩＣである。また、このＡＳＩＣでは、１個のモジュールのサイズは５万ゲート以上であり、かつ、３個以上のモジュール（本実施形態では、４個）が１チップ化される。

選択制御回路１１は、信号線１２８，１２９の信号（制御情報）に基づき、入力端子１２３，１２４，１２５を、モジュールＡ１２〜モジュールＤ１５のＩＯ端子への接続に切り替えるモジュールである。

具体的に、入力端子１２３，１２４、１２５は、選択制御回路１１のＩＯ端子に接続される。入力端子１２３，１２４、１２５の信号は、バス１３４を通じてモジュールＡ１２に入力され、バス１３５を通じてモジュールＢ１３に入力され、バス１３６を通じてモジュールＣ１４に入力され、バス１３７を通じてモジュールＤ１５に入力される。

また、選択制御回路１１には、動作制御回路（動作制御部）１８からの信号線１２８，１２９が接続されている。

また、モジュールＡ１２からのバス１３８がセレクタ（セレクタ制御回路）１６に接続される。同様に、モジュールＢ１３からのバス１３９がセレクタ１６に接続され、モジュールＣ１４からのバス１４０がセレクタ１６に接続され、モジュールＤ１５からのバス１１４１がセレクタ１６に接続される。セレクタ１６からの信号は、出力バス、入力バスにより双方向ＩＯモジュール１７中の双方向バッファのＩＯに接続され、双方向端子１２０〜１２２（入出力端子）に前記出力バスの信号を出力するか、前記双方向端子１２０〜１２２の信号を前記入力バスに入力するか等の制御が可能である。

セレクタ１６は、信号線１２８で動作制御回路（動作制御部）１８に接続されており、その信号線上の信号（制御情報）で制御される。また、前述の通り双方向ＩＯモジュール１７は、動作制御回路１８に接続されている信号線１２９の信号（制御情報）でも制御される。

動作制御回路１８には、制御用端子１１６〜１１９が備わっており、これらの端子から入力される選択信号（ＳＥＬ＿Ａ、ＳＥＬ＿Ｂ、ＳＥＬ＿Ｃ、ＳＥＬ＿Ｄ）の組み合わせで信号線１２８、１２９の制御情報を制御することができる。

また、動作制御回路１８には、セレクタ１５３への制御線１４５が接続されている。また、通信制御ブロック（通信制御回路）１１２から、クロックおよびデータラインからなる信号線１４６がセレクタ１５３に接続されている。

すなわち、動作制御回路１８から制御線１４５を通じてセレクタ１５３に制御信号が送出される。セレクタ１５３は、動作制御回路１８から制御用端子に入力された制御信号（選択信号）に従って、通信制御ブロック１１２で受信した、シリアルバス端子１１５に入力された信号の受信結果であるデータを、端子１４１を通じてモジュールＡ１２に接続する。なお、シリアルバス端子１１５には、シリアルクロック端子、シリアル入力信号端子（通信端子）が含まれる。

同様に、セレクタ１５３は、シリアルバス端子１１５からのデータを端子１４２を通じてモジュールＢ１３に接続する。また同様に、セレクタ１５３は、シリアルバス端子１１５からのデータを端子１４３を通じてモジュールＣ１４に接続する。また同様に、セレクタ１５３は、シリアルバス端子１１５からのデータを端子１４４を通じてモジュールＤ１５に接続する。

リセット制御回路１９は、信号線１２７を通じて、モジュールＡ１２〜モジュールＤ１５および通信制御回路１１２に接続され、ＲＳＴＸ端子（リセット端子）１１３に入力される信号で上記モジュール内部の回路をリセットする信号を生成する。

クロック制御回路１１０には、制御信号（選択信号）が伝達される信号線１２８が接続される。クロック制御回路１１０は、信号線１２８の制御情報で、モジュールＡ１２に接続されているクロックライン１３０に、ＣＬＫ端子１１４に入力される外部クロックを送出し、また、クロックの供給を停止させるように動作する。

同様に、クロック制御回路１１０は、信号線１２８の制御情報に従って、モジュールＢ１３に接続されているクロックライン１３１に、ＣＬＫ端子１１４に入力される外部クロックを送出し、また、クロックの供給を停止させるように動作する。また同様に、クロック制御回路１１０は、信号線１２８の制御情報に従って、モジュールＣ１４に接続されているクロックライン１３２に、ＣＬＫ端子１１４に入力される外部クロックを送出し、また、クロックの供給を停止させるように動作する。また同様に、クロック制御回路１１０は、信号線１２８の制御情報に従って、モジュールＤ１５に接続されているクロックライン１３３に、ＣＬＫ端子１１４に入力される外部クロックを送出し、また、クロックの供給を停止させるように動作する。

つぎに、上記構成を有する特定用途向け集積回路（ＡＳＩＣ）１２６の動作について説明する。モジュールＡ１２〜モジュールＤ１５は、全てそのモジュールの外部からの共通の通信仕様のインタフェース、クロック系統およびリセット系統で動作可能なモジュールであり、同じインタフェースを有する回路と置き換え可能である。

通常、モジュールＡ１２〜モジュールＤ１５は、これらのモジュールのうちの１つを選択して動作に供するように、設計されている。具体的に、動作制御部１８は、これに接続されている制御用端子１１６〜１１９に入力される選択信号ＳＥＬ＿Ａ、ＳＥＬ＿Ｂ、 ＳＥＬ＿Ｃ、ＳＥＬ＿Ｄの組み合わせを替えることで、任意のモジュールを選択できるように構成されている。表１には、任意のモジュールを選択する際の選択信号（ＳＥＬ＿Ａ、ＳＥＬ＿Ｂ、ＳＥＬ＿Ｃ、ＳＥＬ＿Ｄ）の組み合わせ例が示されている。

これらの組み合わせにより、モジュールＡを選択する際、動作制御回路１８は、信号線１２８にモジュールＡの選択信号を送出する。そして、モジュールＡ１２からのバス１３８がセレクタ１６を通じて双方向ＩＯモジュール１７を制御できるように、セレクタ１６は動作する。なお、セレクタ１６は入出力制御回路の一例である。

同時に、入力端子１２３〜１２５の信号がバス１３４を通じてモジュールＡ１２に入力されるように、動作制御回路１８は選択制御回路１１を制御する。選択制御回路１１も入出力制御回路の一例である。また同時に、動作制御回路１８は、クロック制御回路１１０に対し、モジュールＡ１２のみにクロックを送出し、他のモジュールＢ〜Ｄへのクロックが停止するように制御信号を送出する。また同時に、動作制御回路１８は、セレクタ１５３をモジュールＡに切り替えることで、通信制御回路１１２におけるシリアルバス端子１１５への入力信号の受信結果であるデータを、モジュールＡ１２に設定するように、動作する。

なお、クロック制御回路１１０、通信制御回路１１２およびリセット制御回路１９、動作制御回路１８はそれぞれ動作制御回路の分割された部分の回路である。

同様に、モジュールＢを選択する際、動作制御回路１８は、信号線１２８にモジュールＢの選択信号を送出する。そして、モジュールＢ１３からのバス１３９がセレクタ１６を通じて双方向ＩＯモジュール１７を制御できるように、セレクタ１６は制御される。同時に、入力端子１２３〜１２５の信号がバス１３５を通じてモジュールＢ１３に入力されるように、動作制御回路１８は選択制御回路１１を制御する。また同時に、動作制御回路１８は、クロック制御回路１１０に対し、モジュールＢ１３のみにクロックを送出し、他のモジュールＡ、Ｃ、Ｄのへのクロックが停止するように制御信号を送出する。また同時に、動作制御回路１８は、セレクタ１５３をモジュールＢに切り替えることで、通信制御回路１１２におけるシリアルバス端子１１５の信号の受信結果であるデータを、モジュールＢ１３に設定するように、動作する。

また同様に、モジュールＣを選択する際、動作制御回路１８は、信号線１２８にモジュールＣの選択信号を送出する。そして、モジュールＣ１４からのバス１４０がセレクタ１６を通じて双方向ＩＯモジュール１７に接続されるように、セレクタ１６は制御される。

同時に、入力端子１２３〜２５の信号がバス１３６を通じてモジュールＣ１４に入力されるように、動作制御回路１８は選択制御回路１１を制御する。また同時に、動作制御回路１８は、クロック制御回路１１０に対し、モジュールＣ１４のみにクロックを送出し、他のＡ、Ｂ、Ｄのモジュールへのクロックが停止するように制御信号を送出する。また同時に、動作制御回路１８は、セレクタ１５３をモジュールＣに切り替えることで、通信制御回路１１２におけるシリアルバス端子１１５の信号の受信結果であるデータを、モジュールＣ１４に設定するように、動作する。

また同様に、モジュールＤを選択する際、動作制御回路１８は、信号線１２８にモジュールＤの選択信号を送出する。そして、モジュールＤ１５からのバス１１４１がセレクタ１６を通じて双方向ＩＯモジュール１７に接続されるように、セレクタ１６は制御される。同時に、入力端子１２３〜２５の信号がバス１３７を通じてモジュールＤ１５に入力されるように、動作制御回路１８は選択制御回路１１を制御する。また同時に、動作制御回路１８は、クロック制御回路１１０に対し、モジュールＤ１５のみにクロックを送出し、他のＡ〜Ｃのモジュールへのクロックが停止するように制御信号を送出する。また同時に、動作制御回路１８は、セレクタ１５３をモジュールＤに切り替えることで、通信制御回路１１２におけるシリアルバス端子１１５の信号の受信結果であるデータを、モジュールＤ１５に設定するように、動作する。また同時に、動作制御回路１８は、各モジュールＡ１２〜モジュールＤ１５のＩＯの方向制御情報も有しており、それをベースに選択制御回路１１および双方向ＩＯモジュール１７に信号線１２９を通じて方向端子制御（３ステート制御）信号を送出する。これにより、各モジュールの各ＩＯの方向制御及び３ステート制御が実現される。

このように、第１の実施形態の特定用途向け集積回路によれば、複数のモジュールを共通のインタフェースで１個のＡＳＩＣのチップ上に構成するので、縮小化したプロセスルールのチップでも、十分に大きなチップサイズをとることができる（大きくなりすぎる事も縮小化の条件等を変えることで避ける事ができる）。従って、ピンネックを避けつつ、効率的なＡＳＩＣを開発することができる。さらに、量産の数量を増やして生産効率を上げることによって、単価を下げる効果が得られる。

また、全体として、モジュール１個使いの場合より量産の数量を倍以上にすることが可能であるので、低効率の少量個数生産によるコストアップを避ける事ができる。

さらに、個別にＡＳＩＣを作成する場合に比べ、小さなＡＳＩＣを実現できるサブミクロンのプロセス（１／２〜１／１６程度のバルクサイズの縮小化が可能）を用いても、チップサイズは、必要なピンを接続するのに必要な大きさのサイズを、複数モジュールをまとめる事でとることができる。これにより、ピンネックとならず、ＡＳＩＣを実装することができる。また、個別に設計した場合に比べ、ＡＳＩＣ単価のコストダウンを図ることができる。また、ＡＳＩＣの開発工数も、複数の機種から１機種の開発になるので、削減することが可能である。

また、共通のインタフェースとして、クロック端子、リセット端子および共通シリアル通信仕様の通信端子を用いるので、ＩＯの端子数を削減し、かつインタフェースの共用が図られる。また、選択したモジュール以外のモジュールに対してクロック供給を停止することで、エネルギー消費を削減し、チップ昇温の低減に寄与することができる。

［第２の実施形態］
図２は第２の実施形態における特定用途向け集積回路の構成を示す回路図である。第２の実施形態における特定用途向け集積回路（ＡＳＩＣ）では、前記第１の実施形態から、モジュールＤが削除されている。また、通信制御モジュールが各モジュールＡ、Ｂ，Ｃ内に実装されている。さらに、モジュールＢとモジュールＣの共用（共通）モジュール２１が追加されている。この共用モジュール２１は、信号線２３、２４を通じてそれぞれモジュールＢ１３、モジュールＣ１４に接続されている。また、信号線１２７が、共用モジュール２１のリセット端子にも接続されている。

また、選択制御回路１１は、セレクタと双方向ＩＯモジュールの組み合わせからなり、セレクタ１６と双方向ＩＯ１７をまとめた回路と同等である。また、前記第１の実施形態における、双方向ＩＯモジュール１７の方向を固定するための信号を伝達する信号線１２９は削除されている。この信号は、あらかじめ選択制御回路１１または、セレクタ１６中に設定しておくか、モジュール１２〜１５で制御できるようにしておく。また、制御用端子１１６、１１７も２本に変更され、制御用端子１１６、１１７には、選択信号ＳＥＬ＿１，ＳＥＬ＿２が入力される。また、動作制御回路１８の代わりに、動作制御回路２８が設けられる。その他、前記第１の実施形態と同一の構成要素については、同一の符号が付されている。

前述したように、図２に示すＡＳＩＣ２２６では、モジュールＡ、Ｂ、Ｃ内にシリアル通信ブロック（通信制御モジュール、シリアル通信送受信回路）が内蔵されている。シリアルバス端子１１５には、外部からのクロック信号線やシリアルデータ入力信号線（通信端子）が接続されている。

シリアルバス端子１１５を経由したデータは、各モジュール内のシリアル通信受信回路に同時に入力される。各モジュールのうち、選択されたモジュールだけ、クロックが動作するのでそのシリアル通信ブロックで受信したデータを利用することができる。それ以外のモジュールは、クロックが止まっているので、データを読み出せない。

ただし、データの読み込み結果を返信するための返信用信号端子は、切り替え可能な双方向端子１２２を出力端子として、各モジュールで切り替えて割り当てられる。

シリアル通信ブロックは、外部から、モジュールＡ、Ｂ、Ｃ内部のレジスタ設定データを送受信できるものであればよい。例えば、汎用のＵＡＲＴ（汎用非同期送受信回路）や同期式シリアル通信等が利用可能である。本実施形態の場合、外部からクロックが供給される調歩同期方式が利用される。

つぎに、動作制御回路２８およびクロック制御回路１１０の詳細動作について説明する。図３は動作制御回路２８およびクロック制御回路１１０の構成を示す回路図である。動作制御回路２８は、選択信号ＳＥＬ＿１，ＳＥＬ＿２を２入力とするデコーダ回路５１で構成される。

選択信号ＳＥＬ＿１，ＳＥＬ＿２の組み合わせにより、動作制御回路２８のデコーダ回路５１の出力端子０，１，２，３には、それぞれつぎのような信号が出力される。すなわち、選択信号ＳＥＬ＿１，ＳＥＬ＿２が“０”，“０”であるとき、“１”，“０”，“０”，“０”が出力される。また、選択信号ＳＥＬ＿１，ＳＥＬ＿２が“１”，“０”であるとき、“０”，“１”，“０”，“０”が出力される。また、選択信号ＳＥＬ＿１，ＳＥＬ＿２が“０”，“１”であるとき、“０”，“０”，“１”，“０”が出力される。

動作制御回路２８のデコーダ回路５１の出力信号は、信号線１２８を通じてクロック制御回路１１０に入力される。信号線１２８は後述するセレクタ１６にも接続される。セレクタ１６は、選択されたモジュールからの信号のみ、双方向ＩＯモジュール１７中のＩＯバッファの、入力（ＩＮ）あるいは出力（ＯＵＴ）端子と接続できるように、双方向ＩＯモジュール１７への接続を切り替える。

同時に、クロック制御回路１１０は、信号線１２８の信号でクロックを制御する。具体的に、クロック制御回路１１０は、クロックセレクタ５２〜５５およびＯＲ回路（ゲート）５６から構成される。動作制御回路２８を構成するデコーダ回路５１の出力端子０はクロックセレクタ５２のセレクト端子に接続される。また、デコーダ回路５１の出力端子１はクロックセレクタ５３のセレクト端子に接続される。また、デコーダ回路５１の出力端子２はクロックセレクタ５４のセレクト端子に接続される。また、デコーダ回路５１の出力端子１，２は２入力ＯＲゲート５６の入力にそれぞれ接続される。２入力ＯＲゲート５６の出力端子はクロックセレクタ５５のセレクト端子に接続される。

また、クロックセレクタ５２〜５５のクロック端子は、全てＣＬＫ端子（クロック端子）１１４に接続される。また、クロックセレクタ５２の出力は、出力端子ＯＵＴ＿１＿３０を通じて信号線１３０に接続される。また、クロックセレクタ５３の出力は、出力端子ＯＵＴ＿１＿３１を通じて信号線１３１に接続される。また、クロックセレクタ５４の出力は、出力端子ＯＵＴ＿１＿３２を通じて信号線１３２に接続される。また、クロックセレクタ５５の出力は、出力端子ＯＵＴ＿２＿２を通じて信号線２２に接続される。このように、クロック制御回路１１０は、クロックセレクタ５２〜５４によりモジュールＡからモジュールＣに供給するクロックを切り替えることができる。

同時にクロック制御回路１１０は、２入力ＯＲゲート５６およびクロックセレクタ５５により、共用モジュール２１に供給されるクロックが、この共用モジュール２１を使用するモジュールのクロックと同じクロックが供給されるように構成されている。

つぎに、上記構成を有するＡＳＩＣ２２６の動作について説明する。図４は動作制御回路２８およびクロック制御回路１１０における各部の信号の変化を示すタイミングチャートである。ＡＳＩＣ２２６では、選択信号ＳＥＬ＿１，ＳＥＬ＿２の組み合わせで、動作モジュールが選択される。すなわち、選択信号ＳＥＬ＿１，ＳＥＬ＿２が“０”、“０”のとき、モジュールＡの選択モードで、デコーダ回路５１の出力端子０のみが“１”となる。これにより、クロックセレクタ５２のセレクト端子に“１”が入力され、クロックセレクタ５２のクロック端子に入力されているクロックが信号線１３０に出力される。この場合、信号線１３１，１３２には、“０”が出力され、ＣＬＫ端子１１４に入力されたクロックがモジュールＡのみに供給される。

また、選択信号ＳＥＬ＿１，ＳＥＬ＿２が“１”，“０”のとき、モジュールＢ１３及び共通モジュール２１を選択するモードとなり、デコーダ回路５１の出力端子１のみが“１”となる。これにより、クロックセレクタ５３のセレクト端子に“１”が入力され、クロックセレクタ５３のクロック端子に入力されているクロックが信号線１３１に出力される。この場合、信号線１３０，１３２には、“０”が出力され、ＣＬＫ端子１１４に入力されたクロックがモジュールＢに供給される。ただし、この場合、デコーダ回路５１の出力端子１の信号は、ＯＲゲート５６を通じてクロックセレクタ５４のセレクト端子にも加わり、モジュールＢの選択時、共通モジュール２１にもクロックが加わる。

また、選択信号ＳＥＬ＿１，ＳＥＬ＿２が“０”，“１”のとき、モジュールＣ１４及び共通モジュール２１を選択するモードとなり、デコーダ回路５１の出力端子２のみが“１”となる。これにより、クロックセレクタ５４のセレクタのセレクト端子に“１”が入力され、クロックセレクタ５４のクロック端子に入力されているクロックが信号線１３２に出力される。この場合、信号線１３０，１３１には、“０”が出力され、ＣＬＫ端子１１４に入力されたクロックがモジュールＣに供給される。ただし、この場合、デコーダ回路５１の出力端子２の信号は、ＯＲゲート５６を通じてクロックセレクタ５５のセレクト端子にも加わり、モジュールＣの選択時，共通モジュール２１にもクロックが加わる。

このように、共通ブロックとしての共通モジュール２１は、共通に用いる、モジュールＡ、Ｂのいずれかのモジュールが動作する場合、クロックが供給されて動作可能となる。

なお、クロックセレクタ５２〜５５は、２入力ＡＮＤ回路でもよいし、通常クロックドゲートの制御に用いられるラッチで構成されていてもよい。。

このように、クロックを選択することで、図２の回路では、選択されたモジュールおよび共通ブロック（回路）のみに、クロックが供給されるようになる。従って、クロックの供給されない回路は停止状態となり、動作に寄与しなくなる。

ここで、選択信号ＳＥＬ＿１，ＳＥＬ＿２が“１”，“０”のときにおける、ＡＳＩＣ２２６全体の動作について検討する。図５は選択信号ＳＥＬ＿１，ＳＥＬ＿２が“１”，“０”の場合における初期化シーケンスを示すタイミングチャートの一例である。図５に示す各信号がＡＳＩＣ２２６の各ＩＯピンから与えられる。すなわち、ＣＬＫ端子１１４にクロックが入力しながら、リセット信号ＲＳＴＸがリセット端子１１３を通じて外部から与えられる。リセット制御回路１９がシュミットバッファからなるＩＯパッドである場合、リセット信号ＲＳＴＸは波形整形されてモジュールＢに入力し、ＲＳＴＸ信号がＬのときのクロックの立ち上がりでモジュールＢ１３及び共通モジュール２１のみがリセットされる。ここで、各モジュールのＦＦはクロック同期である。

そして、シリアルバス端子１１５を経由したデータでモジュールＢの動作に必要なパラメータを設定した後、（例えば、シリアルバスのクロックＳＣＬＫの立下り毎にＤＡＴＡの情報を通信モジュール内部のシフトレジスタ内に取り込みながら、逐次シフトし、その通信１サイクル終了時に（例えば１６クロック終了時に）モジュールＢ内に転送すればよい。データは例えば上位８ビットをアドレス情報、下位８ビットをレジスタ設定情報としても良い）動作スタートのレジスタを設定することにより、選択制御回路１１およびセレクタ１６の設定情報が決まる。これにより、ＩＯピンＡＳＩＣ＿ＩＰ０１〜０６を用いたモジュールＢの制御が実行可能となる。このことは、ＳＥＬ＿１，ＳＥＬ＿２が“０”、“１”の場合のモジュールＣ選択時においても同様である。

また、ＳＥＬ＿１，ＳＥＬ＿２が“０”、“０”の場合のモジュールＡ選択時の場合も同様であるが、異なる点としては共通モジュール２１へのクロックが禁止され、モジュールＡのみがリセット及び制御動作が可能となる。

なお、モジュールＡ，Ｂ，Ｃは、それぞれ５万ゲート以上の、通常１０万ゲート〜４０万ゲート規模のモジュールである。各モジュールには、５０００個以上の数のフリップフロップ（ｆｆ）が設けられている。これらのｆｆのクロック端子にＣＬＫ端子１１４からのクロックが加わることで、これらのｆｆはほぼ同時スイッチングに近いタイミングで動作する。

図６はＩＯ端子を制御するためのセレクタ１６の構成を示す回路図である。ＡＮＤ回路９１〜９３は、双方向ＩＯモジュール１７への出力を選択し、ＯＲ回路９４およびＸＯＲ回路９５を通じて出力するように動作する。ＡＮＤ回路９６〜９８は、双方向ＩＯモジュール１７のＩＯ端子に入力されＩＯ＿ＩＮバスから出力される信号ＩＯ＿ＩＮ信号を、選択して内部ブロックへ伝送するように動作する。

また、セレクタ９９、９１０、９１１は、３ステートバッファのコントロール信号を選択し、ＯＲ回路９１２およびインバータ９１３を通じてＩＯモジュール１７中のＩＯバッファのコントロール端子の制御信号をＴＯ＿ＢＵＦ＿ＣＮＴ端子上に生成する。

ＳＥＬ＿Ａ，ＳＥＬ＿Ｂ，ＳＥＬ＿Ｃは、動作制御回路２８が、信号線１２８上に出力する信号で、図３に示されているＳＥＬ＿Ａ，ＳＥＬ＿Ｂ，ＳＥＬ＿Ｃの信号と等価である。ＳＥＬ＿１，ＳＥＬ＿２が“０”、“０”の場合のモジュールＡ選択時、ＳＥＬ＿Ａのみが１となり、ゲート９１，９６及びセレクタ９９が選択され、他のゲートやセレクタは切断されるように動作する。即ち、この条件では、ＳＥＬ１＿ＩＮ＿ＴＯ＿ＯＵＴに加わる信号だけが、ＴＯ＿ＢＵＦ＿ＩＮ０バスに出力されるように接続される。

同時に、双方向バッファのＩＯ端子の信号がＩＮ＿ＩＯバス及び、ゲート９６を通じてＳＥＬ１＿ＯＵＴ＿ＴＯ＿ＩＮに入力するように動作する。即ち、このモードでは、ＳＥＬ１＿ＩＮ＿ＴＯ＿ＯＵＴをモジュールＡの出力端子に接続する事で、モジュールＡの出力信号をＡＳＩＣの出力信号としてＴＯ＿ＢＵＦ＿ＩＮ０バスを通して、出力する事が可能である。その場合、ＳＥＬ１＿ＣＮＴに加わる信号と合わせ用いる事で、３ステートバッファとしての動作も実現できる。

入力端子としてのみ使いたい場合、入力したいＩＯピンのＳＥＬ＿ＯＵＴ＿ＴＯ＿ＩＮ信号をモジュールＡの入力端子に接続すればよい。その場合、そのピンに対するＳＥＬ１＿ＣＮＴはＨ（固定値）に設定する事で、出力バッファをＨインピーダンスにし、内部回路の影響をなくす事が可能である。また、制御信号をモジュールＡからＳＥＬ１＿ＣＮＴに出力する事で双方向バッファとしての機能も実現できる。

このように、各ピンに対して上記の３つの信号を適宜組み合わせる事で、モジュールＡは、双方向バッファ、３ステートバッファ、出力バッファ、入力バッファの４つのＩＯの機能を１６，１７の回路を用いて実現できる。例えばＩＯ１２０，１２１，１２２に対して、モジュールＡは、図６の回路を各ＩＯに１個ずつ、計３個用いてそれぞれのＩＯが双方向バッファ、３ステートバッファ、出力バッファ、入力バッファの４つのＩＯの機能のどれか１つの機能を選択して実現できる（図１２参照）。このことは、モジュールＢ選択時、モジュールＣ選択時でも同じことである。なお、端子ＴＥＳＴに“０”あるいは“１”の固定値を入力することで、出力反転制御することが可能となる。双方向バッファ１２−１に関して、そのＩＯ端子がＡＳＩＣ＿ＩＰ０４であり、ＡＳＩＣ＿ＩＰ０４へ出力する信号を入力する端子がＴＯ＿ＢＵＦ＿ＩＮ０＿０４であり、ＡＳＩＣＩＰ０４からの入力信号を出力する端子がＩＯ＿ＩＮ＿０４である。ＴＯ＿ＢＵＦ＿ＣＮＴ＿０４はその出力バッファのＨインピーダンス制御端子であり、ＴＯ＿ＢＵＦ＿ＣＮＴ＿０４がＬのとき出力Ｈインピダンスとなる。双方向バッファ１２−２及び１２−３も双方向バッファ１２−１と同様である。

なお、図６のＴＯ＿ＢＵＦ＿ＩＮ０、ＩＯ＿ＩＮ、ＴＯ＿ＢＵＦ＿ＣＮＴと、図１２のＴＯ＿ＢＵＦ＿ＩＮ０バス、ＩＯ＿ＩＮバス、ＴＯ＿ＢＵＦ＿ＣＮＴバスをそれぞれ接続することで、図１２中の双方向バッファを制御できる。なお、ＴＯ＿ＢＵＦ＿ＩＮ０バスはＴＯ＿ＢＵＦ＿ＩＮ０＿０４〜０６、ＩＯ＿ＩＮバスはＩＯ＿ＩＮ＿０４〜０６、ＴＯ＿ＢＵＦ＿ＣＮＴバスはＴＯ＿ＢＵＦ＿ＣＮＴ＿０４〜より構成されている。

第２の実施形態の特定用途向け集積回路によれば、前記第１の実施形態と同様の効果を得られる他、さらに、共通モジュールとして同じ回路を共用することで、ゲートを有効に活用することができ、コストダウンが図れる。すなわち、共通モジュールを設けることで、独立に回路を設ける場合に比べ、その部分のチップに占める面積を半分にすることができる。

［第３の実施形態］
第３の実施形態では、前記第１、第２の実施形態のＡＳＩＣにおける電源系統のレイアウトについて説明する。図７は第３の実施形態における電源系統のレイアウトイメージを示す回路図である。電源パッド３１〜３４として、ＶＤＤパッド（＋電源端子）３１，３２およびＶＳＳパッド（−電源端子）３３，３４が設けられている。ＶＤＤパッド３１、３２は、簡単に説明するためＡＳＩＣを構成するシリコン（Ｓｉ）のバルク内部で、ＶＤＤの配線３２５によって互いに接続されているものとする。同様に、ＶＳＳパッド３３，３４は、ＡＳＩＣを構成するシリコンのバルク内部で、ＶＳＳの配線３２６によって互いに接続されているものとする。

バルク内部の一部分であるエリア３２４は、Ｄ−フリップフロップ（ＤＦＦ）３１０〜３１３から構成される。ＤＦＦ３１０〜３１３は、ＤＦＦを構成しているエリアをシンボリックに表示したものである。図７では、説明を簡単にするために、それぞれのマクロ部へ行く回路は、電源回路のみレイアウトイメージで表現されている。また、クロック以外の他の信号線は省略され、また、クロックもシンボリックな回路としてのみ表現されている。

レジスタｒｅｇ１となるＤＦＦ３１０の＋電源端子には、ライン３１４を通じて、ＶＤＤライン（配線）３２５が接続される。また、その−電源端子には、ライン３２７を通じて、ＶＳＳライン（配線）３２６が接続される。同様に、レジスタｒｅｇ３となるＤＦＦ３１１の＋電源端子には、ライン３１５を通じて、ＶＤＤライン３２５が接続される。また、その−電源端子には、ライン３２８を通じて、ＶＳＳライン３２６が接続される。 同様に、レジスタｒｅｇ２となるＤＦＦ３１２の＋電源端子には、ライン３１６を通じて、ＶＤＤライン３２５が接続される。また、その−電源端子には、ライン３１８を通じて、ＶＳＳライン３２６が接続される。同様に、レジスタｒｅｇ４となるＤＦＦ３１３の＋電源端子には、ライン３１７を通じて、ＶＤＤライン３２５が接続される。また、その−電源端子には、ライン３１９を通じて、ＶＳＳライン３２６が接続される。

ＤＦＦ３１０、３１３のクロック端子には、２入力ＡＮＤゲート３８の出力端子が接続される。また、ＤＦＦ３１１、３１２のクロック端子には、２入力ＡＮＤゲート３９の出力端子が接続される。

また、２入力ＡＮＤゲート３８の一方の入力端子は、セレクト端子３５に接続され、もう一方の端子は、クロック端子３７に接続されている。同様に、２入力ＡＮＤゲート３９の一方の入力端子は、セレクト端子３６に接続され、もう一方の端子は、クロック端子３７に接続されている。

ここで、ＤＦＦ３１０，３１３はモジュールＡの構成回路の一部であり、ＤＦＦ３１１，３１２はモジュールＢの構成回路の一部であるとする。

このように回路が構成されているので、クロック端子３７にＣＬＫ端子からのクロックが供給され、セレクト端子３５に“０”のブロックＡ非選択信号が供給され、セレクト端子３６に“１”のブロックＢ選択信号が供給されると、つぎのような動作が行われる。すなわち、２入力ＡＮＤゲート３９により、ＤＦＦ３１１，３１２には、クロック端子３７のクロックが供給される。一方、２入力ＡＮＤゲート３８により、ＤＦＦ３１０，３１３には、クロック端子３７のクロックの供給がストップされる。なお、このように、複数のＤＦＦが混在する部分に供給されるクロックとして、本実施形態では、１０ＭＨｚ以上の高速クロックが用いられる。

図８はＶＤＤパッド３１とＶＳＳパッド３３の間、およびＶＤＤパッド３２とＶＳＳパッド３４との間に電圧が供給されている状態における各部の信号変化を示すタイミングチャートである。図８には、（ａ）ＶＤＤ−ＶＳＳ間電圧、（ｂ）クロック端子３７のクロック信号、（ｃ）全回路同時動作電流、および（ｄ）ブロックＢのみ動作時の電流の変化が示されている。

同図（ａ）に示すように、ＶＤＤ−ＶＳＳ間に電圧が供給されている状態で、クロックがクロック端子３７に入力されると、同図（ｄ）に示す回路電流がＶＤＤ−ＶＳＳ間の電源に流れる。一方、レイアウト全体が同時に動く場合、つまり、セレクト端子３５、３６の両方に“１”の信号が入力し、ブロックＡ、Ｂが同時に動く場合、同図（ｃ）に示す回路電流が流れる。

一方、ブロックＢのみ動作する、同図（ｄ）に示す電流の波形では、同図（ｃ）に示す電流の波形と比べると、電流のピークが半分以下となり、かつ電流の立ち上がり時間ｔｒも長くなる。

ここで、仮に、モジュールＡ、Ｂで、このようにレイアウトが混在していない場合でも、電流の波形は、同図（ｄ）に示す電流の波形と比べると、ピークの大きなかつ立ち上がり時間ｔｒの短い波形となり、急峻な電流が流れることになる。

またここで、等価的に、ＤＦＦ３１０のｄｆｆ部分の等価電源容量をＣ１、ＤＦＦ３１１のｄｆｆ部分の等価電源容量をＣ２、ＤＦＦ３１２のｄｆｆ部分の等価電源容量をＣ３、ＤＦＦ３１３のｄｆｆ部分の等価電源容量をＣ４とする。

レイアウト全体が同時に動く場合、すなわち、セレクト端子３５、３６の両方に“１”の信号が入力し、ブロックＡ、Ｂが同時に動く場合、つぎのような動作が行われる。すなわち、容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の電荷は、ＤＦＦがスイッチングする度に、その回路部分で放電されるので、その都度、電荷は電源パッド３１，３２，３３，３４を通じて電源から直接供給される必要が生じる。

しかし、セレクト端子３５に“０”のブロックＡ非選択信号が供給され、セレクト端子３６に“１”のブロックＢ選択信号が供給される場合、容量Ｃ１，Ｃ３では、ＦＦのスイッチングが行われる度に、電荷がその回路部分で放電されてしまう。一方、容量Ｃ２、Ｃ４では、その回路部分で瞬時の放電が無いので、スイッチングのタイミングでは容量Ｃ２の電荷は容量Ｃ１に流れ、容量Ｃ４の電荷は容量Ｃ３に流れ込む。これにより、電源パッド３１〜３４を通じた、電源からの急峻な電荷の供給が減少する効果が得られる。

また、このことは、急峻な電流が長い線路を流れることによって生じるノイズ源の発生を大きく抑える効果がある。また、ノイズを抑えるために、専用の容量を電源に挿入することなく、ノイズを削減できる効果、つまり電源容量によるノイズ低減効果がある。

また同時に、ＡＳＩＣの発熱、つまり、電流×電圧で決まる回路全体の発熱が抑えられることは勿論である。また、このようなレイアウトをとることで、同時に動作する領域による熱が部分的に集中することなく、部分的な発熱も抑えられる。

第３の実施形態の特定用途向け集積回路によれば、複数のモジュールを選択的に動作させ、かつ、スイッチング動作しているフリップフロップの直近の位置に、クロックが停止しているモジュールのゲート、ＦＦ等の論理回路を配置することができる。従って、モジュール単体で構成されたＡＳＩＣに比べ、スイッチング動作するＦＦの直近の電源配線間に静電容量を増やすことができる。従って、余計な容量をＡＳＩＣの内部に追加しなくても、また、電源ピンを最小限に減らしても、ＡＳＩＣ起因のノイズ発生を抑えることができる。

［第４の実施形態］
第４の実施形態では、前記第２の実施形態におけるＡＳＩＣのレイアウトについて説明する。図９は第４の実施形態におけるＡＳＩＣのレイアウトを示す図である。図２の回路のレイアウトを実現するためには、半導体のレイアウト領域６３の中に、モジュールのレイアウト位置の指定が必要となる。

図９では、第２の実施形態におけるＡＳＩＣ２２６の回路を配置（レイアウト）する場合、まず、半導体チップ６１の周辺に、ＩＯピンを取り出すためのＩＯパッド６２の位置および信号を割り当てる。また同時に、内部回路のモジュールを配置する領域を決めてレイアウトを行う。

図９の場合、モジュールＡと共通モジュール２１のレイアウト領域を重ねて指定する。また、モジュールＢとモジュールＣのレイアウト領域が互いに重なるように、かつ、モジュールＡおよび共通モジュール２１とモジュールＢ、Ｃのレイアウト領域が互いに重ならないように、レイアウト（配置）を決定する。

このように、同じ領域内で均一の密度にＦＦ等の回路が散らばるように、かつ、できれば入れ子のような位置関係でレイアウトを設定することで、結果として、互いの回路が混在して配置される。

モジュールＡと共通モジュール２１は互いに同時に動作せず、モジュールＢとモジュールＣは、互いに同時に動作しない。従って、このように配置することで、モジュールＡと共通モジュール２１との間で、前記第３の実施形態で示したようなノイズ削減効果を期待することができる。同様に、モジュールＢとモジュールＣの間で、前記第３の実施形態で示したようなノイズ削減効果を期待することができる。

また、ＡＳＩＣ内部で、確実に入れ子のような位置関係でモジュールが配置（レイアウト）されなくても、平均して２つのモジュールのＦＦ等の回路が混在すればよい。これにより、電源入力端子に対し、内部の直近の回路間で流れる内部電流の効果により、混在する回路がない場合に比べ、スイッチング電流の立ち上がり時間が抑えられる。従って、電源ノイズが削減される効果が生じる。また、これと同時に、部分的な昇温を抑制する効果も得られる。また、ＩＯピンを割り当てる際、必要最小限の内部電源用のＩＯの個数をＩＯパッドに割り当てても、ノイズで問題を起こさない効果が期待できる。

このように、動作するモジュールと、クロックが停止したモジュールとが互いに均一に配置されるので、部分的な温度上昇による昇温のトラブルを防ぐことができる。特に、クロックが１０ＭＨｚ以上の高速クロックである場合、ノイズの削減やチップ昇温の低減に有効である。

［第５の実施形態］
第５の実施形態では、モジュールＡ、Ｂにおけるフリップフロップのレイアウトについて説明する。図１０は第５の実施形態におけるモジュールＡ、Ｂにおけるフリップフロップのレイアウトを示す図である。

図１０には、図７のＦＦ部を含む、周辺のＦＦ部が示されている。図中、１つの黒部分は、ＡモジュールのＦＦ（フリップフロップ）、つまり、ＤＦＦ３１０、３１３の１つに相当する。同様に、１つの白部分は、ＢモジュールのＦＦ（フリップフロップ）、つまり、ＤＦＦ３１１、３１２の１つに相当する。

図１０の場合、ＦＦは、千鳥の関係（互い違い）で電源ラインに沿って配列される。一方、電源ラインが配置されている方向でない方向には、図にも含まれているとおり（符号１０１参照）、千鳥の関係（互い違い）にＦＦが配列される必然性はない。

図１１は他のモジュールＡ、Ｂにおけるフリップフロップ（ＦＦ）のレイアウトを示す図である。図１１には、ＡモジュールのＦＦの塊の黒部分２１２と、ＢモジュールのＦＦの塊の部分２１１が存在したレイアウト例が示される。

ノイズ対策には、図１０のレイアウトの方がより効果的であるが、図１１のレイアウトでも、ＦＦの塊の部分２１１、２１２として、数個〜数１００個程度のＦＦが固まっても、ＡＳＩＣ全体としてノイズを抑えかつ局所的な昇温を抑える効果が得られる。

なお、本発明は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、または本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。

例えば、上記実施形態では、特定用途向け集積回路は、複写機やプリンタのエンジンに用いられるＤＣコントローラに適用されたが、特に限定されるものではない。また、上記実施形態では、モジュールの数は４個であったが、任意の数でよいことは勿論である。

１１ 選択制御回路
１２ モジュールＡ
１３ モジュールＢ
１４ モジュールＣ
１５ モジュールＤ
１７ 双方向ＩＯモジュール
１８ 動作制御回路
１１０ クロック制御回路
１１６〜１１９ 制御用端子
１２０〜１２２ 双方向端子
１２６ ＡＳＩＣ

Claims (8)

1. 個別の特定用途向け集積回路として単独で動作可能な複数のモジュールと、
   前記モジュールを選択するための選択信号が入力される制御端子と、
   データの入力あるいは出力が行われる入出力端子と、
   前記制御端子を通じて入力された選択信号に従って、前記複数のモジュールのうち少なくとも１つを選択し、前記選択されたモジュールを動作させる動作制御回路と、
   前記選択されたモジュールに対して行われるデータの入力あるいは出力を前記入出力端子に割り当てる入出力制御回路とを有することを特徴とする特定用途向け集積回路。
2. クロックが入力されるクロック端子と、
   リセット信号が入力されるリセット端子と、
   通信による信号が入力あるいは出力される通信端子とを有し、
   前記動作制御回路は、
   前記クロック端子を通じて入力されたクロックを前記選択されたモジュールに供給するクロック制御回路と、
   前記リセット端子を通じて入力されたリセット信号を前記選択されたモジュールに供給するリセット制御回路と、
   前記通信端子を介して前記選択されたモジュールに対して行われる通信を制御する通信制御回路とを有することを特徴とする請求項１記載の特定用途向け集積回路。
3. 前記クロック制御回路は、前記クロック端子を通じて入力されたクロックあるいはそれに起因して生成されるクロックを前記選択されたモジュールに供給し、選択されていない他のモジュールへの前記クロックの供給を停止することを特徴とする請求項２記載の特定用途向け集積回路。
4. 複数の前記モジュールで共用される共通モジュールを有し、
   前記クロック制御回路は、前記共通モジュールに供給されるクロックを、当該共通モジュールを使用するモジュールに供給されるクロックに合わせることを特徴とする請求項２または３記載の特定用途向け集積回路。
5. 前記選択され、クロックが供給されるモジュールは、前記クロックの供給が停止されたモジュールと同じレイアウト領域に、それぞれの前記モジュールを構成する複数の論理回路が均一に混在するように、配置されたことを特徴とする請求項３または４記載の特定用途向け集積回路。
6. 前記選択され、クロックが供給されるモジュールは、前記クロックの供給が停止されたモジュールに対し、前記複数の論理回路が互いに入れ子になるように、配置されたことを特徴とする請求項５記載の特定用途向け集積回路。
7. 前記複数のモジュールは、それぞれ５万ゲート以上の規模を有する３個以上のモジュールであることを特徴とする請求項１記載の特定用途向け集積回路。
8. 前記複数の論理回路が混在する部分は、１０ＭＨｚ以上の高速クロックを用いた回路部分であることを特徴とする請求項５または６記載の特定用途向け集積回路。