CN111886586A - 经扩展的GPIO(eGPIO) - Google Patents

Abstract

公开了一种经扩展的通用输入/输出(eGPIO)方案。在一些实施方式中，输入/输出(I/O)边界扫描单元包括：输出路径，该输出路径用于将来自第一电压域的输出信号和来自第二电压域的信号路由至在焊盘电压域中操作的I/O焊盘，输出路径具有第一电平转换器，以将输出信号从第一电压域或第二电压域向上转换到焊盘电压域；输入路径，该输入路径用于接收来自I/O焊盘的输入信号，输入路径具有第二电平转换器，以将输入信号从焊盘电压域向下转换到第二电压域；以及测试逻辑，该测试逻辑用于测试在第一电压域和第二电压域中的信号。

Description

经扩展的GPIO(eGPIO)

相关申请的交叉引用

本专利申请要求于2018年3月14日提交的题为“Extended GPIO(eGPIO)”的临时申请号62/642,702以及于2018年8月13日提交的题为“Extended GPIO(eGPIO)”的非临时申请号16/101,586的优先权。

技术领域

本公开的各方面总体上涉及半导体芯片的输入/输出(I/O)，并且更具体地涉及经扩展的通用I/O(eGPIO)。

背景技术

通常，半导体芯片的I/O焊盘(也称为焊盘)被配置为在较高电压范围的电压域(通常被称为焊盘电压域)中进行操作。半导体芯片的核心电路装置被配置为在较低电压范围的电压域(通常被称为核心电压域)中进行操作。此外，许多半导体芯片支持多个核心电压域，这些核心电压域中的一些核心电压域在低功率模式期间可降级(collapsible)，而其它核心电压域则保持开启。因此，半导体芯片的输入/输出(I/O)架构通常被设计为提供支持在焊盘电压域和核心电压域中路由和处理信号的接口。

发明内容

下文呈现了一个或多个实施方式的简化概述，以提供对这样的实施方式的基本理解。该概述不是对所有预期实施方式的详尽概述，并且既不旨在标识所有实施方式的关键或重要元素，也不旨在限定任何或所有实施方式的范围。该概述的唯一目的是以简化的形式呈现一个或多个实施方式的一些概念，以作为之后呈现的更具体的描述的序言。

在一些实施方式中，输入/输出(I/O)边界扫描单元包括：输出路径，该输出路径用于将来自第一电压域的输出信号和来自第二电压域的信号路由至在焊盘电压域中操作的I/O焊盘，输出路径具有第一电平转换器，以将输出信号从第一电压域或第二电压域向上转换到焊盘电压域；输入路径，该输入路径用于接收来自I/O焊盘的输入信号，输入路径具有第二电平转换器，以将输入信号从焊盘电压域向下转换到第二电压域；以及测试逻辑，该测试逻辑用于测试在第一电压域和第二电压域中的信号。

在一些实施方式中，I/O边界扫描单元还包括输入使能路径，以处理第一电压域和第二电压域中的至少一个电压域中的信号，并将在焊盘电压域中的输入使能信号输出至I/O焊盘。

在一些实施方式中，I/O边界扫描单元还包括输出使能路径，以处理第一电压域和第二电压域中的至少一个电压域中的信号，并将在焊盘电压域中的输出使能信号输出至I/O焊盘。

在一些实施方式中，I/O边界扫描单元还包括驱动强度和上拉控制电路，以处理第一电压域和第二电压域中的至少一个电压域中的信号，并将在焊盘电压域中的驱动强度和拉动控制信号输出至I/O焊盘。

在一些实施方式中，第一电压域在低功率模式下可降级。此外，第二电压域可以在低功率模式下保持开启。

在一些实施方式中，焊盘电压域的电压电平高于第一电压域的第一最大电压电平。同样地，焊盘电压域的电压电平可以高于第二电压域的第二最大电压电平。

为了实现前述目的和相关目的，一个或多个实施方式包括在下文中充分描述并且在权利要求中具体指出的特征。以下描述和附图详细阐述了一个或多个实施方式的某些示例性方面。然而，这些方面仅指示可以采用各种实施方式的原理的各种方式中的几种方式，并且描述实施方式旨在包括所有这些方面及其等同物。

附图说明

图1是一个常规I/O方案。

图2是另一常规I/O方案。

图3是经扩展的通用I/O(eGPIO)边界扫描单元的一个实施方式。

图4示出了示例性半导体芯片中的输入路径400的一个实施方式。

图5示出了示例性半导体芯片中的输入使能路径500的一个实施方式。

图6示出了示例性半导体芯片中的输出或输出使能路径600的一个实施方式。

图7示出了示例性半导体芯片中的驱动强度和上拉控制电路700的一个实施方式。

图8示出了示例性半导体芯片的边界扫描单元中的测试逻辑800的设计的一个实施方式。

图9示出了用于说明使用I/O边界扫描单元的方法的流程图。

具体实施方式

以下结合附图阐述的具体实施方式旨在作为对各种配置的描述，而并不旨在表示可以实践本文所描述的概念的唯一配置。具体实施方式包括特定细节，以提供对各种概念的透彻理解。然而，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，以框图形式示出了公知的结构和组件，以避免混淆这样的概念。

半导体芯片通常包括许多输入/输出(I/O)。半导体芯片的I/O被耦合到I/O焊盘(这些I/O焊盘可以简称为“焊盘”)，以提供接口来将信号从半导体芯片内部的电路装置(也称为核心电路装置)路由到I/O焊盘和/或将信号从I/O焊盘路由到半导体芯片内部的电路装置。许多复杂的半导体芯片支持至少一个低功率模式，在这样的低功率模式下，半导体芯片内的一些电路或子系统可以功率降级(power collapsed)或关断，而半导体芯片内的一些子系统保持开启。在低功率模式期间保持开启的子系统也可以被称为“始终开启(always-on)”子系统(例如，传感器子系统、音频子系统和/或无线局域网(WLAN)连接子系统)。始终开启子系统的I/O通常被分配有专用焊盘，因为这些I/O在低功率模式期间保持开启。在图1中示出这样的常规I/O架构的一个示例。

图1示出了半导体芯片中的一个常规I/O架构。半导体芯片100包括始终开启子系统110、第一电平转换器112、第一高压(HV)布线114、专用I/O 118、子系统120、第二电平转换器122、第二布线124和通用I/O(GPIO)128。始终开启子系统110经由第一电平转换器112和第一布线114耦合到专用I/O 118。同样地，子系统120经由第二电平转换器122和第二布线124耦合到GPIO 128。顾名思义，即使当半导体芯片100处于低功率模式时，始终开启子系统110也总是开启。与始终开启子系统110不同，当半导体芯片100进入低功率模式时，子系统120可以功率降级或关断。专用I/O 118被特定地分配给(或专用于)始终开启子系统110，因为到GPIO 128的第二布线124在低功率模式期间保持功率降级状态，并且GPIO 128无法用于复用始终开启子系统的I/O。

尽管这样的常规I/O架构易于设计，但是存在与这样的I/O架构相关联的若干问题。常规I/O架构的一个问题是：I/O焊盘的数目增加。但是，I/O焊盘的数目受芯片和封装的物理尺寸限制。常规I/O架构的第二个问题是：在不使用一个或多个始终开启子系统的应用中，将专用I/O重新用作GPIO时缺乏灵活性。结果，分配给未使用的始终开启子系统的焊盘无法被重新使用。

图2示出了另一半导体芯片中的另一常规I/O架构。半导体芯片200包括：始终开启的第一子系统210、第一电平转换器212、第一布线214、并非始终开启的第二子系统220、第二电平转换器222、第三电平转换器226、多路复用器230和GPIO 228。始终开启子系统210经由第一电平转换器212和布线214耦合到多路复用器230的第一输入。第一电平转换器212是输出焊盘电压域中的信号的核心至焊盘电平转换器，焊盘电压域的电压通常比核心电压域高。布线214包括高压(HV)布线，以路由焊盘电压域中的信号。还在焊盘域中操作多路复用器230。多路复用器230的输出耦合到GPIO 228。多路复用器230可以使用一个或多个高压单元来实现。子系统220经由第二电平转换器222和第三电平转换器耦合到多路复用器230的第二输入。第二电平转换器222可以是核心至核心电平转换器，并且第三电平转换器226可以是核心至焊盘电平转换器。

在操作中，多路复用器230可以基于I/O选择信号232来选择来自始终开启子系统210的信号或来自子系统220的信号。多路复用器230将所选择的信号输出到GPIO 228。这样，始终开启子系统210和非始终开启子系统220可以共享GPIO 228。然而，该常规I/O架构的一个问题是：需要在焊盘电压域中路由核心-焊盘接口逻辑，该焊盘电压域的电压通常比半导体芯片200的核心中的其它电压域的电压高。这样的布线需要附加的核心至焊盘电平转换器(例如，第三电平转换器226)、高压组合单元(例如，多路复用器230)以及导线布线(例如，高压布线214)，在先进技术节点中，这日益成为良品率风险和硅面积开销。

因此，在本领域中需要提供一种支持多电压I/O复用方案而不增加大量高压电路装置的I/O架构，这些高压电路装置不仅占用宝贵的硅面积，而且还提高了良品率风险。在下文中描述新型I/O架构的一些实施方式，该新型I/O架构提供多电压I/O边界扫描单元来减少高压布线并扩展多路复用能力。这样的I/O架构也可以被称为经扩展的GPIO(eGPIO)。

图3示出了半导体芯片中的eGPIO边界扫描单元300的一个实施方式的概念框图。eGPIO边界扫描(BSCAN)单元300在半导体芯片的焊盘与半导体芯片核心中的子系统之间提供接口。焊盘在焊盘电压域(PX)中。可以在比焊盘电压域低的一个或多个核心电压域(例如，CX、MX等)中操作核心中的子系统。eGPIO BSCAN单元300包括输入路径310、输出路径320、输出使能路径330、输入使能路径340、测试逻辑350以及驱动强度和上拉控制电路360。应当理解的是，eGPIO BSCAN单元300可以包括附加的输入路径、输出路径、输入使能路径、输出使能路径和测试逻辑。然而，这些附加的输入/输出路径未在图3中示出，以避免模糊视图。

如图3所示，输入路径310、输出路径320、输出使能路径330、输入使能路径340和测试逻辑350与驱动强度和上拉控制电路360重叠。这些块的重叠表示与输入路径310、输出路径320、输出使能路径330、输入使能路径340和测试逻辑350共享驱动强度和上拉控制电路360的至少一些高压电平转换器以及基础结构。同样地，测试逻辑350与输入路径310、输出路径320、输出使能路径330、输入使能路径340以及驱动强度和上拉控制电路360重叠。这些块的重叠还表示与输入路径310、输出路径320、输出使能路径330、输入使能路径340以及驱动强度和上拉控制电路360共享测试逻辑350中的至少一些高压电平转换器和基础结构。

在一些实施方式中，驱动强度和上拉控制电路360从多个核心电压域接收控制信号。基于所接收的控制信号，驱动强度和上拉控制电路360在焊盘电压域中生成驱动强度和上拉控制信号。附加地，驱动强度和上拉控制电路360可以生成要在单元300内部路由到其它块(诸如输入路径310、输出路径320等)来提供驱动强度和上拉控制的控制信号。因此，可以大幅减少或优化高压导线布线。在下文中参考图7讨论驱动强度和上拉控制电路360的一个实施方式的更多细节。

在一些实施方式中，输入路径310从焊盘接收输入信号。当被接收时，输入信号在PX中。因此，输入路径310可以包括焊盘至核心电平转换器，以将输入信号向下转换到多个核心电压域中的一个核心电压域。这样，可以消除输入路径内的高压导线布线。在下文中参考图4来讨论输入路径310的一个实施方式的更多细节。

在一些实施方式中，输出路径320从核心接收输出信号。输出信号可以来自始终开启子系统和/或可以在低功率模式下功率降级的子系统。输出信号在核心电压域中的一个或两个核心电压域中。例如，如果输出信号来自始终开启子系统，则输出信号在MX电压域中。如果输出信号来自可以在低功率模式下功率降级的子系统，则输出信号在CX电压域中。因此，输出路径320可以包括核心至焊盘电平转换器，以在将输出信号发送至焊盘之前将输出信号向上转换到PX。在下文中参考图6来讨论输出路径320的一个实施方式的更多细节。

在一些实施方式中，输出使能路径330从核心接收控制信号。控制信号可以在CX和/或MX中。基于控制信号，输出使能路径330生成输出使能信号，并且在将输出使能信号发送到焊盘之前，将输出使能信号向上电平转换到PX。在下文中参考图6来讨论输出使能路径330的一个实施方式的更多细节。

在一些实施方式中，输入使能路径340从核心接收控制信号。控制信号可以在CX和/或MX中。基于控制信号，输入使能路径340生成输入使能信号，并且在将输入使能信号发送至焊盘之前，将输入使能信号向上电平转换到PX。在下文中参考图5来讨论输入使能路径340的一个实施方式的更多细节。

在一些实施方式中，测试逻辑350从核心接收控制信号。所接收的控制信号可以包括由其它块接收的一些控制信号，其它块例如是输入使能路径340、输出使能路径330、输出路径320和输入路径310。在测试模式期间，测试逻辑350被配置为使用前述块的控制信号来测试各种信号路径，以筛查有缺陷的信号路径(例如，卡在一或零)。注意，测试逻辑350能够测试两个或更多个核心电压域(例如，CX和MX)中的信号路径。在下文中参考图8来讨论测试逻辑350的一个实施方式的更多细节。

与图1和图2所示的常规I/O架构不同，所有控制信号和数据信号被引入eGPIOBSCAN单元300内的核心电压域(例如，MX、CX)中，而不是高压PX中。在eGPIO BSCAN单元300内，仅去往焊盘的最终输出级信号被电平转换到PX，而不是在内部对信号进行电平转换并在PX域中执行计算。此外，图3所示的架构还允许专用于始终开启子系统的I/O被重新用于由主应用处理器控制的可降级I/O信号。在输入路径310、输出路径320、输出使能路径330、输入使能路径340以及驱动强度和上拉控制电路360中提供了附加的多路复用器，以允许在测试模式和功能模式之间切换。因此，eGPIO BSCAN单元300的多路复用能力被大幅扩展，以支持I/O多路复用和对于多个功率域I/O信号的测试方案。为了进一步说明概念，下面详细讨论eGPIO BSCAN单元300内的多个块中的每个块的一些实施方式。

图4示出了示例性半导体芯片中的输入路径400的一个实施方式。在一些实施方式中，输入路径400中涉及至少三(3)个电压域。在当前示例中，这三个电压域是焊盘域(PX)、核心域(CX)和始终开启功率域，诸如存储器域(MX)。PX的电压范围通常高于其它域，因为PX服务于与布线和/或半导体芯片外部的其它芯片接合的I/O焊盘。此外，PX不可降级。换言之，每当半导体芯片上电时，PX均保持开启。在当前示例中，MX的电压范围类似于CX。但是，CX在低功率模式下可降级，而MX保持开启。因此，在低功率模式期间在MX中保持上电的电路装置可以被称为“岛(island)”。

参考图4，输入路径400包括第一电平转换器410、第二电平转换器420、反相器430、多路复用器(MUX)440和第三电平转换器450。电平转换器410和420被配置为将信号从CX变换到MX。反相器430和MUX 440操作在MX中。电平转换器450被配置为将信号从PX变换到MX。

在操作中，电平转换器450从PX接收输入信号padside_core_in并将其向下转换到MX。在将内部信号core_in输入到MUX 440之前，电平转换器410将该内部信号core_in从CX电平转换到MX。响应于来自电平转换器420的控制信号，MUX 440可以选择来自电平转换器450的经向下转换的信号或来自电平转换器410的经电平转换的内部信号。电平转换器420接收在CX中的边界扫描输入旁路控制信号bsin_bypass，并且将bsin_bypass电平转换到MX来生成控制信号。反相器430接收低功率控制信号freezio并生成freezio的反相版本，以输入到电平转换器410和420来使能电平转换器410和420。应当理解的是，一旦电平转换器450已经将padside_core_in从PX向下转换到MX，则输入路径400中剩余的处理在MX中执行，从而消除了在输入路径400的其余部分中使用PX域电路装置。

图5示出了示例性半导体芯片中的输入使能路径500的一个实施方式。类似于图4中的输入路径400，输入使能路径500也涉及上面所讨论的三个电压域，即，PX、MX和CX。参考图5，输入使能路径500包括第一电平转换器510、第二电平转换器520、反相器530、多路复用器540和第三电平转换器550。反相器530和MUX 540被配置为操作在MX中。电平转换器510和520被配置为将信号从CX电平转换到MX。电平转换器550被配置为将信号从MX向上转换到PX。

在操作期间，反相器530将freezio反相，并且施加经反相的freezio以使能电平转换器510和520。电平转换器520从CX接收另一驱动强度和上拉DFT(design for testing，用于测试的设计)控制信号test_drive_pull_ctl，将test_drive_pull_ctl电平转换到MX，然后将经向下转换的test_drive_pull_ctl输入到MUX 540来控制MUX 540的输入选择。MUX540接收两个输入信号。一个输入信号是在MX中的core_ie。另一输入信号是来自电平转换器510的经电平转换的test_core_ie。电平转换器510将test_core_ie从CX电平转换到MX。基于test_drive_pull_ctl，MUX 540选择core_ie和经电平转换的test_core_ie中的一个。MUX 540将所选择的信号输出到电平转换器550。电平转换器550将MUX 540的输出信号从MX向上转换到PX，作为padside_core_ie。应当理解的是，输入使能路径500的大部分信号处理在MX中执行，最终结果由电平转换器550向上转换来产生准备好被发送到焊盘的padside_core_ie。因此，可以在大部分输入使能路径500中将PX域电路装置的使用最小化。

图6示出了示例性半导体芯片中的输出或输出使能路径600的一个实施方式。类似于图4中的输入路径400，输出或输出使能路径600也涉及上面所讨论的三个电压域，即，PX、MX和CX。此外，类似于图5中的输入使能路径500，输出或输出使能路径600包括第一电平转换器610、第二电平转换器620、反相器630、多路复用器640和第三电平转换器650。反相器630和MUX 640被配置为操作在MX中。电平转换器610和620被配置为将信号从CX电平转换到MX。电平转换器650被配置为将信号从MX向上转换到PX。附加地，在图6中的虚线框605中示出了输出或输出使能路径内的利用测试逻辑重用的电路装置。

在一些实施方式中，框605包括OR门660、第一MUX 670、第二MUX 680、边界扫描(BSCAN)寄存器685和电平转换器690。电平转换器690将core_out(如果路径600被配置为输出路径)或core_oe(如果路径600被配置为输出使能路径)从始终开启岛功率域MX电平转换到CX，以用于DFT计算，然后将经电平转换的信号输入到MUX 680。MUX 680接收来自可降级功率域的、在CX中的第二数据输入gpio_core_out(如果路径600被配置为输出路径)或gpio_core_oe(如果路径600被配置为输出使能路径)。基于egpio_en，MUX 680选择多个数据输入中的一个数据输入，并将所选择的数据输入转发到操作在CX中的BSCAN寄存器685。

在一些实施方式中，CX中的gpio_core_out(如果路径600被配置为输出路径)或gpio_core_oe(如果路径600被配置为输出使能路径)也被输入到MUX 670。MUX 670接收第二输入信号test_core_out(如果路径600被配置为输出路径)或test_core_oe(如果路径600被配置为输出使能路径)。基于DFT控制信号test_mode，MUX 670在DFT输入信号或来自CX域的功能输入之间进行选择，并将所选择的信号输出到电平转换器610。控制信号egpio_en和test_mode二者均被输入到OR门660，该OR门660将信号输出到电平转换器620。OR门660的经电平转换的输出信号被输入到MUX 640，以选择MUX 640的多个数据输入(即，core_out或core_oe和电平转换器610的输出)中的一个数据输入。MUX 640的输出被转发到电平转换器650。电平转换器650将MUX 640的输出向上转换到PX，然后将经向上转换的信号转发至焊盘。应当理解的是，OR门660、MUX 670和MUX 640创建了优先级复用方案，当在一些实施方式中使能test_mode时，该优先级复用方案为传播DFT信号赋予更高的优先级。类似于图4中的输入路径400和图5中的输入使能路径500，输出或输出使能路径600中的大部分处理在CX或MX中执行，从而将输出或输出使能路径600中的PX域电路装置最小化。还应当理解的是，路径600包括能够在CX中操作的电路装置(例如，BSCAN寄存器685)以及能够在MX中操作的电路装置(例如，反相器630、MUX 640)。如下特征可以在设计中提供较大的灵活性：具有能够在路径600(并且因此，eGPIO边界扫描单元300)内的不同电压域(例如，CX、MX)中操作的不同电路装置。

图7示出了示例性半导体芯片中的驱动强度和上拉控制电路700的一个实施方式。类似于图4中的输入路径400，驱动强度和上拉控制电路700也涉及上面所讨论的三个电压域，即，PX、MX和CX。此外，类似于图5中的输入使能路径500，驱动强度和上拉控制电路700包括第一电平转换器710、第二电平转换器720、反相器730、多路复用器740和第三电平转换器750。反相器730和MUX 740被配置为操作在MX中。电平转换器710和720被配置为将信号从CX电平转换到MX。电平转换器750被配置为将信号从MX向上转换到PX。

在一些实施方式中，驱动强度和上拉控制电路700进一步包括图7所示的框705内的电路装置。框705内的电路装置可以被配置为操作在CX中。具体地，框705包括OR门760和MUX 770。MUX 770接收两个输入，即，来自可降级功率域的egio_drive_strength和来自DFT控制器的test_mode_drive_strength。MUX 770基于控制信号test_mode_drive_strength_ctl来选择两个输入中的一个输入。MUX 770将所选择的输入转发到电平转换器710，以将所选择的信号从CX电平转换到MX。信号test_mode_drive_strength_ctl和eGPIO使能信号egpio_en被输入到OR门760。OR门760将其输出转发到电平转换器720，以将输出从CX电平转换到MX。

类似于图5中的输入使能路径500和图6中的输出或输出使能路径600，驱动强度和上拉控制电路700的反相器730和MUX 740操作在MX中。电平转换器710和电平转换器720从CX域电平转换到MX域。具体地，反相器730将控制信号freezio反相，并将经反相的freezio转发至电平转换器710和720来使能电平转换器710和720。电平转换器710的输出和drive_strength(MX中的驱动强度和上拉控制信号)被输入到MUX 740。MUX 740基于来自电平转换器720的test_drive_pull_ctl信号来选择多个输入中的一个输入。最后，电平转换器750将MUX 740的输出信号从MX向上转换到PX，然后将经向上转换的信号转发至焊盘。再次，应当理解的是，驱动强度和上拉控制电路700中的大部分信号处理在较低电压电压域(例如，MX和/或CX)中执行。因此，将对PX域中的复杂的处理电路的需求最小化。

图8示出了示例性半导体芯片的边界扫描单元中的测试逻辑800的设计的一个实施方式。测试逻辑800的设计仅涉及较低电压的核心域，例如，当前示例中的CX和MX。测试逻辑800包括XOR门850和四(4)个电平转换器810至840。电平转换器810至840的输出均耦合到XOR门850的输入端子。在一些实施方式中，XOR门850操作在CX中。MX中的内部信号可以被输入到电平转换器810至840，电平转换器810至840在将电平转换器信号输出到XOR门850之前，将内部信号从MX电平转换到CX。具体地，core_ie_mx、core_ie、drive_strength_control和pull_control信号分别被输入到电平转换器810、830、820和840。然后，XOR门850输出可以用于半导体芯片核心中的其它测试电路装置中的信号bsm_dft_obs。

在一个实施方式中，在半导体芯片的测试期间，core_ie_mx、core_ie、drive_strength_control和pull_control信号中的所有信号被驱动到逻辑0。在该测试条件下，XOR门850的输出信号bsm_dft_obs预计将变为0。如果前述信号中的任一个信号卡在逻辑1，则bsm_dft_obs将变为逻辑1。在其它实施方式中，前述信号可以被驱动为其它值或多个值的组合，以提供对半导体的附加筛查。

应当理解的是，因为边界扫描单元的内部信号被保持在核心电压域中，所以可以利用核心电压域(例如，当前示例中的CX和MX)中的电路装置来实现测试逻辑800。如上面参考图4至图7所详细讨论的，边界扫描单元的各部分内部的信号在核心电压域中进行处理，直到信号准备好被发送到焊盘为止，然后，信号被电平转换到PX(较高的电压域)。

图9示出了用于说明使用I/O边界扫描单元的方法的流程图。I/O边界扫描单元可以是eGPIO边界扫描单元，上面已经详细描述了该eGPIO边界扫描单元的一些实施方式。可以使用硬件、软件、固件或以上各项的任一组合来实现该方法。应当理解的是，下面所描述的方法的步骤可以以各种不同的顺序依次执行或同时执行。

该方法开始于框910，在框910中，通过I/O边界扫描单元内的输出路径，将来自第一电压域的输出信号和来自第二电压域的信号路由到在焊盘电压域中操作的I/O焊盘。在一些实施方式中，输出路径具有第一电平转换器，以将输出信号从第一电压域或第二电压域向上转换到焊盘电压域。

然后，该方法转移到框920，在框920中，通过输入路径从I/O焊盘接收输入信号。在一些实施方式中，输入路径具有第二电平转换器，以将输入信号从焊盘电压域向下转换到第二电压域。

最后，该方法转移到框930，在框930中，使用I/O边界扫描单元内的测试逻辑来测试在第一电压域和第二电压域中的信号。

提供对本公开的以上描述，以使得本领域的任何技术人员都能够制造或使用本公开。对本公开的各种修改对于本领域技术人员而言是显而易见的，并且本文中所限定的一般原理可以应用于其它变型，而不脱离本公开的精神或范围。因此，本公开并不旨在限于本文所描述的示例，而是旨在与符合本文所公开的原理和新颖特征的最宽范围相一致。

Claims (27)

1.一种输入/输出I/O边界扫描单元，包括：

输出路径，用于将来自第一电压域的输出信号和来自第二电压域的信号路由至在焊盘电压域中操作的I/O焊盘，所述输出路径具有第一电平转换器，以将所述输出信号从所述第一电压域或所述第二电压域向上转换到所述焊盘电压域；

输入路径，用于从所述I/O焊盘接收输入信号，所述输入路径具有第二电平转换器，以将所述输入信号从所述焊盘电压域向下转换到所述第二电压域；以及

测试逻辑，用于测试在所述第一电压域和所述第二电压域中的信号。

2.根据权利要求1所述的I/O边界扫描单元，还包括：

输入使能路径，用于处理所述第一电压域和所述第二电压域中的至少一个电压域中的信号，并将在所述焊盘电压域中的输入使能信号输出到所述I/O焊盘。

3.根据权利要求1所述的I/O边界扫描单元，还包括：

输出使能路径，用于处理所述第一电压域和所述第二电压域中的至少一个电压域中的信号，并将在所述焊盘电压域中的输出使能信号输出到所述I/O焊盘。

4.根据权利要求1所述的I/O边界扫描单元，还包括：

驱动强度和上拉控制电路，用于处理在所述第一电压域和所述第二电压域中的至少一个电压域中的信号，并将在所述焊盘电压域中的驱动强度和上拉控制信号输出到所述I/O焊盘。

5.根据权利要求1所述的I/O边界扫描单元，其中所述第一电压域在低功率模式下可降级。

6.根据权利要求1所述的I/O边界扫描单元，其中所述第二电压域在低功率模式下保持开启。

7.根据权利要求1所述的I/O边界扫描单元，其中所述焊盘电压域的电压电平高于所述第一电压域的第一最大电压电平。

8.根据权利要求7所述的I/O边界扫描单元，其中所述焊盘电压域的电压电平高于所述第二电压域的第二最大电压电平。

9.根据权利要求1所述的I/O边界扫描单元，其中所述输出路径包括：

边界扫描BSCAN寄存器，能够在所述第一电压域中操作；以及

反相器，能够在所述第二电压域中操作。

10.一种使用输入/输出I/O边界扫描单元的方法，包括：

通过所述I/O边界扫描单元内的输出路径，将来自第一电压域的输出信号和来自第二电压域的信号路由到在焊盘电压域中操作的I/O焊盘，所述输出路径具有第一电平转换器，以将所述输出信号从所述第一电压域或所述第二电压域向上转换到所述焊盘电压域；

通过输入路径从所述I/O焊盘接收输入信号，所述输入路径具有第二电平转换器，以将所述输入信号从所述焊盘电压域向下转换到所述第二电压域；以及

使用所述I/O边界扫描单元内的测试逻辑来测试在所述第一电压域和所述第二电压域中的信号。

11.根据权利要求10所述的方法，还包括：

使得所述输入路径能够处理所述第一电压域和所述第二电压域中的至少一个电压域中的信号，并将在所述焊盘电压域中的输入使能信号输出到所述I/O焊盘。

12.根据权利要求10所述的方法，还包括：

使得所述输出路径能够处理所述第一电压域和所述第二电压域中的至少一个电压域中的信号，并将在所述焊盘电压域中的输出使能信号输出到所述I/O焊盘。

13.根据权利要求10所述的方法，还包括：

在所述第一电压域和所述第二电压域中的至少一个电压域中，使用驱动强度和上拉控制电路来处理信号；以及

使用所述驱动强度和上拉控制电路来将在所述焊盘电压域中的驱动强度和上拉控制信号输出到所述I/O焊盘。

14.根据权利要求10所述的方法，其中所述第一电压域在低功率模式下可降级。

15.根据权利要求10所述的方法，其中所述第二电压域在低功率模式下保持开启。

16.根据权利要求10所述的方法，其中所述焊盘电压域的电压电平高于所述第一电压域的第一最大电压电平。

17.根据权利要求16所述的方法，其中所述焊盘电压域的电压电平高于所述第二电压域的第二最大电压电平。

18.根据权利要求10所述的方法，其中所述输出路径包括：

边界扫描BSCAN寄存器，能够在所述第一电压域中操作；以及

反相器，能够在所述第二电压域中操作。

19.一种输入/输出I/O边界扫描单元，包括：

用于通过所述I/O边界扫描单元内的输出路径来将来自第一电压域的输出信号和来自第二电压域的信号路由到在焊盘电压域中操作的I/O焊盘的装置，所述输出路径具有第一电平转换器，以将所述输出信号从所述第一电压域或所述第二电压域向上转换到所述焊盘电压域；

用于通过输入路径从所述I/O焊盘接收输入信号的装置，所述输入路径具有第二电平转换器，以将所述输入信号从所述焊盘电压域向下转换到所述第二电压域；以及

用于使用所述I/O边界扫描单元内的测试逻辑来测试在所述第一电压域和所述第二电压域中的信号的装置。

20.根据权利要求19所述的I/O边界扫描单元，还包括：

用于使得所述输入路径能够处理所述第一电压域和所述第二电压域中的至少一个电压域中的信号、并将在所述焊盘电压域中的输入使能信号输出到所述I/O焊盘的装置。

21.根据权利要求19所述的I/O边界扫描单元，还包括：

用于使得所述输出路径能够处理所述第一电压域和所述第二电压域中的至少一个电压域中的信号、并将在所述焊盘电压域中的输出使能信号输出到所述I/O焊盘的装置。

22.根据权利要求19所述的I/O边界扫描单元，还包括：

用于在所述第一电压域和所述第二电压域中的至少一个电压域中使用驱动强度和上拉控制电路来处理信号的装置；以及

用于使用所述驱动强度和上拉控制电路来将在所述焊盘电压域中的驱动强度和上拉控制信号输出到所述I/O焊盘的装置。

23.根据权利要求19所述的I/O边界扫描单元，其中所述第一电压域在低功率模式下可降级。

24.根据权利要求19所述的I/O边界扫描单元，其中所述第二电压域在低功率模式下保持开启。

25.根据权利要求19所述的I/O边界扫描单元，其中所述焊盘电压域的电压电平高于所述第一电压域的第一最大电压电平。

26.根据权利要求25所述的I/O边界扫描单元，其中所述焊盘电压域的电压电平高于所述第二电压域的第二最大电压电平。

27.根据权利要求19所述的I/O边界扫描单元，其中所述输出路径包括：

边界扫描BSCAN寄存器，能够在所述第一电压域中操作；以及

反相器，能够在所述第二电压域中操作。

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