TWI693522B - 延伸的通用型輸入輸出(eGPIO) - Google Patents

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TWI693522B
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Abstract

本發明揭示一種延伸的通用型輸入/輸出(eGPIO)方案。在一些實施方案中，一輸入/輸出(I/O)邊界掃描單元包含：一輸出路徑，其將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；一輸入路徑，其自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；及測試邏輯，其測試該第一電壓域及該第二電壓域中之信號。

Description

延伸的通用型輸入輸出(eGPIO)
本發明之態樣通常係關於半導體晶片之輸入/輸出(I/O)，且更特定言之，係關於延伸的通用型I/O(eGPIO)。
通常，半導體晶片之I/O襯墊(亦稱為襯墊)經組態以在具有較高電壓範圍之電壓域中操作，該電壓域通常稱為襯墊電壓域。半導體晶片之核心電路經組態以在具有較低電壓範圍之電壓域中操作，該電壓域通常稱為核心電壓域。此外，許多半導體晶片支撐多個核心電壓域，其中一些在低功率模式期間為可崩潰的，而其餘者繼續保持。如此，半導體晶片之輸入/輸出(I/O)架構通常設計為提供介面，該介面支援在襯墊電壓域及核心電壓域兩者中路由傳送及處理信號。
以下呈現一或多個實施方案之簡化概述以便提供對此等實施方案之基本理解。此概述並非為所有涵蓋之實施方案的廣泛綜述，且不意欲識別所有實施方案之關鍵或重要要素，亦不意欲描繪任何或所有實施方案之範疇。此概述之唯一目的在於以簡化形式呈現一或多個實施方案之一些概念以作為隨後呈現之更詳細描述的序言。
在一些實施方案中，輸入/輸出(I/O)邊界掃描單元包含： 輸出路徑，其將來自第一電壓域之輸出信號及來自第二電壓域之信號路由傳送至在襯墊電壓域中操作之I/O襯墊，該輸出路徑具有將來自第一電壓域或第二電壓域之輸出信號上行移位至襯墊電壓域的第一位準移位器；輸入路徑，其自I/O襯墊接收輸入信號，該輸入路徑具有將來自襯墊電壓域之輸入信號下行移位至第二電壓域的第二位準移位器；及測試邏輯，其測試第一電壓域及第二電壓域中之信號。
在一些實施方案中，I/O邊界掃描單元進一步包含輸入啟用路徑，該輸入啟用路徑處理第一電壓域及第二電壓域中之至少一者中的信號且將襯墊電壓域中之輸入啟用信號輸出至I/O襯墊。
在一些實施方案中，I/O邊界掃描單元進一步包含輸出啟用路徑，該輸出啟用路徑處理第一電壓域及第二電壓域中之至少一者中的信號且將襯墊電壓域中之輸出啟用信號輸出至I/O襯墊。
在一些實施方案中，I/O邊界掃描單元進一步包含驅動強度與牽拉控制電路，該驅動強度與牽拉控制電路處理第一電壓域及第二電壓域中之至少一者中的信號且將襯墊電壓域中之驅動強度與牽拉控制信號輸出至I/O襯墊。
在一些實施方案中，第一電壓域在低功率模式下為可崩潰的。此外，第二電壓域可在低功率模式下繼續保持。
在一些實施方案中，襯墊電壓域具有比第一電壓域之第一最大電壓位準更高之電壓位準。同樣地，襯墊電壓域可具有比第二電壓域之第二最大電壓位準更高之電壓位準。
為實現前述及相關目的，一或多個實施方案包括在下文中充分描述且特別地在權利要求書中所指出之特徵。以下描述及附加圖式詳 細闡述該一或多個實施方案之特定說明性態樣。然而，此等態樣僅指示可供各種實施方案之原理採用的各種方式中之少數方式，且描述實施方案意欲包括所有此等態樣及其等效物。
100:半導體晶片
110:始終接通子系統
112:第一位準移位器
114:第一高壓路由
118:專用I/O
120:子系統
122:第二位準移位器
124:第二路由
128:通用型I/O
200:半導體晶片
210:第一子系統
212:第一位準移位器
214:第一路由
220:第二子系統
222:第二位準移位器
226:第三位準移位器
228:GPIO
230:多工器
232:I/O選擇信號
300:eGPIO邊界掃描單元
310:輸入路徑
320:輸出路徑
330:輸出啟用路徑
340:輸入啟用路徑
350:測試邏輯
360:驅動強度與牽拉控制電路
400:輸入路徑
410:第一位準移位器
420:第二位準移位器
430:反相器
440:多工器
450:第三位準移位器
500:輸入啟用路徑
510:第一位準移位器
520:第二位準移位器
530:反相器
540:多工器
550:第三位準移位器
600:輸出或輸出啟用路徑
605:虛線框
610:第一位準移位器
620:第二位準移位器
630:反相器
640:多工器
650:第三位準移位器
660:或閘極
670:第一MUX
680:第二MUX
685:邊界掃描暫存器
690:位準移位器
700:驅動強度與牽拉控制電路
705:框
710:第一位準移位器
720:第二位準移位器
730:反相器
740:多工器
750:第三位準移位器
760:或閘極
770:MUX
800:測試邏輯
810:位準移位器
820:位準移位器
830:位準移位器
840:位準移位器
850:異或閘極
910:區塊
920:區塊
930:區塊
圖1為習知I/O方案。
圖2為另一習知I/O方案。
圖3為延伸的通用型I/O(eGPIO)邊界掃描單元之一個實施方案。
圖4展示例示性半導體晶片中之輸入路徑400之一個實施方案。
圖5展示例示性半導體晶片中之輸入啟用路徑500之一個實施方案。
圖6展示例示性半導體晶片中之輸出或輸出啟用路徑600之一個實施方案。
圖7展示例示性半導體晶片中之驅動強度與牽拉控制電路700之一個實施方案。
圖8展示用於例示性半導體晶片之邊界掃描單元中的測試邏輯800之設計之一個實施方案。
圖9展示說明使用I/O邊界掃描單元之方法之流程圖。
優先權主張
本專利申請案主張2018年8月13日申請之標題為「延伸的GPIO(eGPIO)」之臨時申請案第16/101,586號的優先權，且所述申請案 讓與受讓人並特此以引用之方式明確地併入本文中。
下文結合附圖所闡述之詳細描述意欲作為對各種組態之描述，且不意欲表示在其中可實踐本文中所描述之概念的唯一組態。出於提供對各種概念之透徹理解之目的，該詳細描述包括具體細節。然而，對熟習此項技術者而言將顯而易見的是可在無此等具體細節之情況下實踐此等概念。在一些情況下，熟知結構及組件以方塊圖形式展示，以避免混淆此類概念。
半導體晶片通常包括許多輸入/輸出(I/O)。半導體晶片之I/O耦合至I/O襯墊(其可簡單地稱作「襯墊」)以提供介面，該介面將信號自I/O襯墊路由傳送至半導體晶片(亦稱為核心電路)之電路內部/將信號自半導體晶片之電路內部路由傳送至I/O襯墊。許多複雜半導體晶片支援至少一個低功率模式，其中半導體晶片內之一些電路或子系統可供電崩潰或斷開，而半導體晶片內之一些子系統繼續保持。在低功率模式期間繼續保持之子系統亦可稱作「始終接通」子系統，諸如傳感器子系統、音訊子系統及/或無線局域網(WLAN)連接子系統。始終接通子系統之I/O通常具有由於此等I/O在低功率模式期間繼續保持而指派之專用襯墊。此類習知I/O架構之一個實例展示於圖1中。
圖1展示半導體晶片中之一個習知I/O架構。半導體晶片100包含始終接通子系統110、第一位準移位器112、第一高電壓(HV)路由114、專用I/O 118、子系統120、第二位準移位器122、第二路由124及通用型I/O(GPIO)128。始終接通子系統110經由第一位準移位器112及第一路由114耦合至專用I/O 118。同樣地，子系統120經由第二位準移位器122及第二路由124耦合至GPIO 128。如其名稱所表明，始終接通子系統110 即使在半導體晶片100處於低功率模式下時亦始終接通。不同於始終接通子系統110，子系統120可在半導體晶片100進入低功率模式時供電崩潰或斷開。專用I/O 118特別指派至始終接通子系統110(或為始終接通子系統專用)，因為第二路由124至GPIO 128在低功率模式期間保持供電崩潰且GPIO 128不能用來對始終接通子系統之I/O進行多工。
雖然此類習知I/O架構易於設計，但存在與此類I/O架構相關聯之若干問題。習知I/O架構之一個問題為I/O襯墊之數目增大。然而，I/O襯墊之數目受到晶片及封裝之外形尺寸限制。習知I/O架構之第二個問題為在不使用始終接通子系統中之一或多者的應用中將專用I/O重新設置為GPIO上缺乏可撓性。因此，指派至未使用的始終接通子系統之襯墊不能重新設置。
圖2展示另一半導體晶片中之另一習知I/O架構。半導體晶片200包含始終接通之第一子系統210、第一位準移位器212、第一路由214、始終不接通之第二子系統220、第二位準移位器222、第三位準移位器226、多工器230及GPIO 228。始終接通子系統210經由第一位準移位器212及路由214耦合至多工器230之第一輸入。第一位準移位器212為在襯墊電壓域中輸出信號之核心至襯墊位準移位器，該襯墊電壓域通常呈比核心電壓域電壓更高之電壓。路由214包括高電壓(HV)路由以路由傳送襯墊電壓域中之信號。多工器230亦在襯墊域中操作。多工器230之輸出耦合至GPIO 228。可使用一或多個高壓單元來實施多工器230。子系統220經由第二位準移位器222及第三位準移位器耦合至多工器230之第二輸入。第二位準移位器222可為核心至核心位準移位器，且第三位準移位器226可為核心至襯墊位準移位器。
在操作中，多工器230可基於I/O選擇信號232來選擇來自始終接通子系統210之信號或來自子系統220之信號。多工器230將所選擇信號輸出至GPIO 228。如此，始終接通子系統210及非始終接通子系統220兩者可具有GPIO 228。然而，此習知I/O架構存在的一個問題在於需要待在襯墊電壓域中路由之核心至襯墊介面邏輯，該襯墊電壓域通常呈比半導體晶片200之核心中之其他電壓域之電壓更高的電壓。此類路由需要額外核心至襯墊位準移位器(例如，第三位準移位器226)、高壓組合單元(例如，多工器230)及導線路由(例如，高壓路由214)，其逐漸變為先進技術節點中之良率風險及矽面積負擔。
相應地，在此項技術中需要在不添加大量高壓電路之情況下提供支援多電壓I/O多工方案之I/O架構，該高壓電路不僅佔據寶貴矽面積，且亦增大良率風險。在下文描述新穎I/O架構之一些實施方案，其提供多電壓I/O邊界掃描單元以減少高壓路由且延伸多工能力。此類I/O架構亦可稱為延伸的GPIO(eGPIO)。
圖3展示半導體晶片中之eGPIO邊界掃描單元300之一個實施方案的概念性方塊圖。eGPIO邊界掃描(BSCAN)單元300提供半導體晶片之襯墊與半導體晶片之核心中之子系統之間的介面。該襯墊處於襯墊電壓域(PX)。核心中之子系統可在低於襯墊電壓域之一或多個核心電壓域(例如，CX、MX等)中操作。eGPIO BSCAN單元300包括輸入路徑310、輸出路徑320、輸出啟用路徑330、輸入啟用路徑340、測試邏輯350及驅動強度與牽拉控制電路360。應瞭解，eGPIO BSCAN單元300可包含額外輸入路徑、輸出路徑、輸入啟用路徑、輸出啟用路徑及測試邏輯。然而，此等額外輸入/輸出路徑不在圖3中說明以避免混淆視圖。
如圖3中所展示，輸入路徑310、輸出路徑320、輸出啟用路徑330、輸入啟用路徑340及測試邏輯350與驅動強度與牽拉控制電路360重疊。此等區塊之重疊表示驅動強度與牽拉控制電路360中之高電壓位準移位器及基礎架構中之至少一些與輸入路徑310、輸出路徑320、輸出啟用路徑330、輸入啟用路徑340及測試邏輯350共用。同樣地，測試邏輯350與輸入路徑310、輸出路徑320、輸出啟用路徑330、輸入啟用路徑340及驅動強度與牽拉控制電路360重疊。此等區塊之重疊亦表示測試邏輯350中之高電壓位準移位器及基礎架構中之至少一些與輸入路徑310、輸出路徑320、輸出啟用路徑330、輸入啟用路徑340及驅動強度與牽拉控制電路360共用。
在一些實施方案中，驅動強度與牽拉控制電路360自多個核心電壓域接收控制信號。基於所接收之控制信號，驅動強度與牽拉控制電路360生成襯墊電壓域中之驅動強度與牽拉控制信號。另外，驅動強度與牽拉控制電路360可生成控制信號，該控制信號待在單元300內部經路由傳送至其他區塊以提供驅動強度與牽拉控制，該等其他區塊諸如輸入路徑310、輸出路徑320等。因此，高壓導線路由可顯著地減少或優化。在下文中參考圖7論述驅動強度與牽拉控制電路360之一個實施方案之更多細節。
在一些實施方案中，輸入路徑310自襯墊接收輸入信號。輸入信號在經接收時處於PX中。因此，輸入路徑310可包含襯墊至核心位準移位器以將輸入信號下行移位至核心電壓域中之一者。如此，可在輸入路徑內消除高壓導線路由。在下文中參考圖4論述輸入路徑310之一個實施方案之更多細節。
在一些實施方案中，輸出路徑320自核心接收輸出信號。輸出信號可來自始終接通子系統及/或在低功率模式下可能供電崩潰的子系統。輸出信號處於核心電壓域中之一者或兩者中。舉例而言，若輸出信號來自始終接通子系統，則輸出信號處於MX電壓域中。若該輸出信號來自在低功率模式下可能供電崩潰的子系統，則輸出信號處於CX電壓域中。因此，輸出路徑320可包括核心至襯墊位準移位器以在將輸出信號發送至襯墊之前將輸出信號上行移位至PX。在下文中參考圖6論述輸出路徑320之一個實施方案之更多細節。
在一些實施方案中，輸出啟用路徑330自核心接收控制信號。控制信號可處於CX及/或MX中。基於該等控制信號，輸出啟用路徑330生成輸出啟用信號，且在將該輸出啟用信號發送至襯墊之前將其上行位準移位至PX。在下文中參考圖6論述輸出啟用路徑330之一個實施方案之更多細節。
在一些實施方案中，輸入啟用路徑340自核心接收控制信號。控制信號可處於CX及/或MX中。基於該等控制信號，輸入啟用路徑340生成輸入啟用信號，且在將該輸入啟用信號發送至襯墊之前將其上行位準移位至PX。在下文中參考圖5論述輸入啟用路徑340之一個實施方案之更多細節。
在一些實施方案中，測試邏輯350自核心接收控制信號。所接收之控制信號可包括由其他區塊接收之控制信號中之一些，該等其他區塊例如輸入啟用路徑340、輸出啟用路徑330、輸出路徑320及輸入路徑310。在測試模式期間，測試邏輯350經組態以使用前述區塊之控制信號來測試各種信號路徑以篩選有故障的信號路徑(例如，固定在一或零)。應 注意，測試邏輯350能夠測試兩個或更多個核心電壓域(例如，CX及MX)中之信號路徑。在下文中參考圖8論述測試邏輯350之一個實施方案之更多細節。
不同於在圖1及2中所展示之習知I/O架構，所有控制信號及資料信號經引入至eGPIO BSCAN單元300內之核心電壓域(例如，MX、CX)中，而非高壓PX。僅去至襯墊之最終輸出級信號經位準移位至PX，而非對信號進行內部地位準移位且在eGPIO BSCAN單元300內之PX域中執行計算。此外，圖3中所展示之架構亦允許專用於始終接通子系統之I/O重新用於由主要應用程式處理器控制之可崩潰I/O信號。額外多工器設置於輸入路徑310、輸出路徑320、輸出啟用路徑330、輸入啟用路徑340及驅動強度與牽拉控制電路360中以允許在測試模式與功能性模式之間切換。因此，eGPIO BSCAN單元300之多工能力經顯著地延伸以支援用於多個功率域I/O信號之I/O多工及測試方案。為了進一步說明該概念，在下文詳細地論述eGPIO BSCAN單元300內之區塊中之每一者的一些實施方案。
圖4展示例示性半導體晶片中之輸入路徑400之一個實施方案。在一些實施方案中，在輸入路徑400中存在至少三個(3)電壓域。在當前實例中，三個電壓域為襯墊域(PX)、核心域(CX)及始終接通功率域，諸如記憶體域(MX)。PX之電壓範圍通常高於其他域，因為PX伺服與路由介接之I/O襯墊及/或半導體晶片外部之其他晶片。此外，PX不為可崩潰的。換言之，每當半導體晶片接通時，PX繼續保持。當前實例中之MX之電壓範圍類似於CX。然而，CX可在低功率模式下為可崩潰的，而MX繼續保持。因此，在低功率模式期間於MX中保持接通之電路可稱作 「島」。
參考圖4，輸入路徑400包括第一位準移位器410、第二位準移位器420、反相器430、多工器(MUX)440以及第三位準移位器450。位準移位器410及420經組態以將信號自CX轉換至MX。反相器430及MUX 440在MX中操作。位準移位器450經組態以將信號自PX轉換至MX。
在操作中，位準移位器450自PX接收輸入信號padside_core_in且將其下行移位至MX。在將信號輸入至MUX 440之前，位準移位器410將內部信號core_in自CX位準移位至MX。MUX 440可回應於來自位準移位器420之控制信號而選擇來自位準移位器450之經下行移位之信號或來自位準移位器410之經位準移位之內部信號。位準移位器420接收CX中之邊界掃描輸入旁路控制信號，且將bsin_bypass位準移位至MX以生成控制信號。反相器430接收低功率控制信號freezio且生成freezio之反相形式以輸入至位準移位器410及420，從而啟用位準移位器410及420。應瞭解，在位準移位器450已將padside_core_in自PX下行移位至MX後，輸入路徑400中之其餘處理在MX中執行，因此在輸入路徑400之剩餘部分中消除PX域電路之使用。
圖5展示例示性半導體晶片中之輸入啟用路徑500之一個實施方案。類似於圖4中之輸入路徑400，輸入啟用路徑500亦包括上文所論述之三個電壓域，即PX、MX及CX。參看圖5，輸入啟用路徑500包括第一位準移位器510、第二位準移位器520、反相器530、多工器540及第三位準移位器550。反相器530及MUX 540經組態以在MX中操作。位準移位器510及520經組態以將信號自CX位準移位至MX。位準移位器550經組態 以將信號自MX上行移位至PX。
在操作期間，反相器530使freezio反相且將經反相freezio應用來啟用位準移位器510及520。位準移位器520自CX接收另一驅動強度與牽拉測試設計(design for testing；DFT)控制信號test_drive_pull_ctl，將test_drive_pull_ctl位準移位至MX，且接著將經下行移位之test_drive_pull_ctl輸入至MUX 540以控制MUX 540之輸入選擇。MUX 540接收兩個輸入信號。一個輸入信號為MX中之core_ie。另一輸入信號為來自位準移位器510之經位準移位之test_core_ie。位準移位器510將test_core_ie自CX位準移位至MX。基於test_drive_pull_ctl，MUX 540選擇core_ie及經位準移位test_core_ie中之一者。MUX 540將所選擇信號輸出至位準移位器550。位準移位器550將MUX 540之輸出信號作為padside_core_ie自MX上行移位至PX。應瞭解，輸入啟用路徑500之大部分信號處理在MX中執行，其中最終結果藉由位準移位器550上行移位以產生準備好傳輸至襯墊之padside_core_ie。因此，在大部分輸入啟用路徑500中可最小化PX域電路之使用。
圖6展示例示性半導體晶片中之輸出路徑或輸出啟用路徑600之一個實施方案。類似於圖4中之輸入路徑400，輸出或輸出啟用路徑600亦包括上文所論述之三個電壓域，即PX、MX及CX。此外，類似於圖5中之輸入啟用路徑500，輸出或輸出啟用路徑600包括第一位準移位器610、第二位準移位器620、反相器630、多工器640及第三位準移位器650。反相器630及MUX 640經組態以在MX中操作。位準移位器610及620經組態以將信號自CX位準移位至MX。位準移位器650經組態以將信號自MX上行移位至PX。另外，在圖6中之虛線框605中展示輸出或輸出啟 用路徑內之電路，該路徑利用測試邏輯之重新使用。
在一些實施方案中，虛線框605包括或閘極(OR gate)660、第一MUX 670、第二MUX 680、邊界掃描(BSCAN)暫存器685及位準移位器690。位準移位器690將core_out(若路徑600經組態為輸出路徑)或core_oe(若路徑600經組態為輸出啟用路徑)自始終接通島功率域MX位準移位至CX以用於DFT計算，且接著將經位準移位之信號輸入至MUX 680。MUX 680自可崩潰功率域接收CX中之第二資料輸入，即gpio_core_out(若路徑600經組態為輸出路徑)或gpio_core_oe(若路徑600經組態為輸出啟用路徑)。基於egpio_en，MUX 680選擇資料輸入中之一者，且將所選擇資料輸入轉送至在CX中操作之BSCAN暫存器685。
在一些實施方案中，CX中之gpio_core_out(若路徑600經組態為輸出路徑)或gpio_core_oe(若路徑600經組態為輸出啟用路徑)亦輸入至MUX 670。MUX 670接收第二輸入信號，即test_core_out(若路徑600經組態為輸出路徑)或test_core_oe(若路徑600經組態為輸出啟用路徑)。基於DFT控制信號test_mode，MUX 670在來自CX域之DFT輸入信號或功能性輸入之間選擇，且將所選擇信號輸出至位準移位器610。將控制信號egpio_en及test_mode兩者輸入至或閘極660，該或閘極將信號輸出至位準移位器620。將或閘極660之經位準移位之輸出信號輸入至MUX 640以選擇MUX 640之資料輸入(即core_out或core_oe)及位準移位器610之輸出中之一者。MUX 640之輸出經轉送至位準移位器650。位準移位器650將MUX 640之輸出上行移位至PX，且接著將經上行移位之信號轉送至襯墊。應瞭解，或閘極660、MUX 670及MUX 640產生優先多工方案，其在一些實施方案中對DFT信號提供較高優先級以在啟用test_mode 時進行傳播。類似於圖4中之輸入路徑400及圖5中之輸入啟用路徑500，在輸出或輸出啟用路徑600中之大部分處理在CX或MX中執行，因此使輸出或輸出啟用路徑600中之PX域電路最小化。亦應瞭解，路徑600包括可在CX中操作之電路(例如，BSCAN暫存器685)以及可在MX中操作之電路(例如，反相器630、MUX 640)。具有可在路徑600(且因此，eGPIO邊界掃描單元300)內之不同電壓域(例如，CX、MX)中操作之不同電路的該特徵可在設計中提供更多可撓性。
圖7展示例示性半導體晶片中之驅動強度與牽拉控制電路700之一個實施方案。類似於圖4中之輸入路徑400，驅動強度與牽拉控制電路700亦包括上文所論述之三個電壓域，即PX、MX及CX。此外，類似於圖5中之輸入啟用路徑500，驅動強度與牽拉控制電路700包括第一位準移位器710、第二位準移位器720、反相器730、多工器740及第三位準移位器750。反相器730及MUX 740經組態以在MX中操作。位準移位器710及720經組態以將信號自CX位準移位至MX。位準移位器750經組態以將信號自MX上行移位至PX。
在一些實施方案中，驅動強度與牽拉控制電路700進一步包括圖7中所展示之框705內之電路。框705內之電路可經組態以在CX中操作。具體言之，框705包括或閘極760及MUX 770。MUX 770接收兩個輸入，即來自可崩潰功率域之egio_drive_strength及來自DFT控制器之test_mode_drive_strength。MUX 770基於控制信號(test_mode_drive_strength_ctl)而選擇兩個輸入中之一者。MUX 770將所選擇輸入轉送至位準移位器710以將所選擇信號自CX位準移位至MX。信號test_mode_drive_strength_ctl及eGPIO啟用信號egpio_en經輸入至或閘 極760。或閘極760將其輸出轉送至位準移位器720以將輸出自CX位準移位至MX。
類似於圖5中之輸入啟用路徑500及圖6中之輸出或輸出啟用路徑600，驅動強度與牽拉控制電路700之反相器730及MUX 740在MX中操作。位準移位器710及位準移位器720自CX位準移位至MX域。具體言之，反相器730使控制信號freezio反相且將經反相之freezio轉送至位準移位器710及720以啟用位準移位器710及720。位準移位器710之輸出及drive_strength(MX中之驅動強度與牽拉控制信號)經輸入至MUX 740。MUX 740基於來自位準移位器720之test_drive_pull_ctl信號而選擇輸入中之一者。最後，位準移位器750在將經上行移位之信號轉送至襯墊之前將MUX 740之輸出信號自MX上行移位至PX。此外，應瞭解，驅動強度與牽拉控制電路700中之大部分信號處理在較低電壓電壓域(例如，MX及/或CX)中執行。因此，使對PX域中之複雜處理電路之需求最小化。
圖8展示用於例示性半導體晶片之邊界掃描單元中的測試邏輯800之設計之一個實施方案。用於測試邏輯800之設計僅包括較低電壓核心域，例如，當前實例中之CX及MX。測試邏輯800包括異或閘極(XOR gate)850及四個(4)位準移位器810至840。位準移位器810至840之輸出全部耦合至異或閘極850之輸入端子。在一些實施方案中，異或閘極850在CX中操作。MX中之內部信號可經輸入至位準移位器810至840，該等位準移位器在將位準移位器信號輸出至異或閘極850之前將內部信號自MX位準移位至CX。具體言之，core_ie_mx、core_ie、drive_strength_control及pull_control信號分別經輸入至位準偏移器810、830、820及840。異或閘極850隨後輸出信號bsm_dft_obs，該信號可用於 半導體晶片之核心中之其他測試電路中。
在一個實施方案中，全部core_ie_mx、core_ie、drive_strength_control及pull_control信號在半導體晶片之測試期間經驅動至邏輯0。異或閘極850之輸出信號bsm_dft_obs在此測試條件下預期變為0。若前述信號中之任一者固定邏輯一處，則bsm_dft_obs將變為邏輯1。在其他實施方案中，前述信號可經驅動至其他值或值之組合以提供半導體之額外篩選。
應瞭解，測試邏輯800可藉由核心電壓域(例如，當前實例中之CX及MX)中之電路來實施，因為邊界掃描單元之內部信號保持在核心電壓域中。如上文參考圖4至7所詳細論述，邊界掃描單元之各種部件內部之信號在核心電壓域中進行處理直至該等信號準備好傳輸至襯墊為止，此後，該等信號經位準移位至PX(較高電壓域)。
圖9展示說明使用I/O邊界掃描單元之方法之流程圖。I/O邊界掃描單元可為eGPIO邊界掃描單元，其中之一些實施方案已在上文詳細地經描述。可使用硬體、軟體、韌體或上述者中之任一者之組合來實施該方法。應瞭解，可按各種不同次序依序地或同時執行下文所描述之方法之步驟。
方法開始於區塊910，其中來自第一電壓域之輸出信號及來自第二電壓域之信號經由I/O邊界掃描單元內之輸出路徑經路由傳送至在襯墊電壓域中操作之I/O襯墊。在一些實施方案中，輸出路徑具有將輸出信號自第一電壓域或第二電壓域上行移位至襯墊電壓域的第一位準移位器。
隨後方法轉換至區塊920，其中經由輸入路徑自I/O襯墊接 收輸入信號。在一些實施方案中，輸入路徑具有將輸入信號自襯墊電壓域下行移位至第二電壓域的第二位準移位器。
最後，方法轉換至區塊930，其中使用I/O邊界掃描單元內之測試邏輯來測試第一電壓域及第二電壓域中之信號。
提供本發明之先前描述以使得任何熟習此項技術者皆能夠製作或使用本發明。熟習此項技術者將易於理解對本發明之各種修改，且本文中所定義之一般原理可在不背離本發明之精神或範疇的情況下應用於其他變體。因此，本發明並不意欲限於本文中所描述之實例，而應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
300‧‧‧eGPIO邊界掃描單元
310‧‧‧輸入路徑
320‧‧‧輸出路徑
330‧‧‧輸出啟用路徑
340‧‧‧輸入啟用路徑
350‧‧‧測試邏輯
360‧‧‧驅動強度與牽拉控制電路

Claims (25)

  1. 一種輸入/輸出(I/O)邊界掃描單元，其包含：一輸出路徑，其將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；一輸入路徑，其自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；測試邏輯，其測試該第一電壓域及該第二電壓域中之信號；及一輸入啟用路徑，其處理該第一電壓域及該第二電壓域中之至少一者中的信號且將該襯墊電壓域中之一輸入啟用信號輸出至該I/O襯墊。
  2. 如請求項1之I/O邊界掃描單元，其中該第一電壓域在一低功率模式下為可崩潰的(collapsible)。
  3. 一種輸入/輸出(I/O)邊界掃描單元，其包含：一輸出路徑，其將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；一輸入路徑，其自該I/O襯墊接收輸入信號，該輸入路徑具有將來自 該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；測試邏輯，其測試該第一電壓域及該第二電壓域中之信號；及一輸出啟用路徑，其處理該第一電壓域及該第二電壓域中之至少一者中的信號且將該襯墊電壓域中之一輸出啟用信號輸出至該I/O襯墊。
  4. 如請求項3之I/O邊界掃描單元，其中該第二電壓域在一低功率模式下繼續保持。
  5. 一種輸入/輸出(I/O)邊界掃描單元，其包含：一輸出路徑，其將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；一輸入路徑，其自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；測試邏輯，其測試該第一電壓域及該第二電壓域中之信號；及一驅動強度與牽拉控制電路，其處理該第一電壓域及該第二電壓域中之至少一者中的信號且將該襯墊電壓域中之一驅動強度與牽拉控制信號輸出至該I/O襯墊。
  6. 如請求項5之I/O邊界掃描單元，其中該襯墊電壓域具有比該第一電 壓域之一第一最大電壓位準更高之一電壓位準。
  7. 如請求項6之I/O邊界掃描單元，其中該襯墊電壓域具有比該第二電壓域之一第二最大電壓位準更高之一電壓位準。
  8. 一種輸入/輸出(I/O)邊界掃描單元，其包含：一輸出路徑，其將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；一輸入路徑，其自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；測試邏輯，其測試該第一電壓域及該第二電壓域中之信號；及其中該輸出路徑包含：一邊界掃描(BSCAN)暫存器，其能夠在該第一電壓域中操作；及一反相器，其能夠在該第二電壓域中操作。
  9. 如請求項8之I/O邊界掃描單元，其中該第一電壓域在一低功率模式下為可崩潰的。
  10. 一種使用一輸入/輸出(I/O)邊界掃描單元之方法，其包含：經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出 信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；經由一輸入路徑自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二電壓域中之信號；及啟用該輸入路徑以處理該第一電壓域及該第二電壓域中之至少一者中的信號且將該襯墊電壓域中之一輸入啟用信號輸出至該I/O襯墊。
  11. 如請求項10之方法，其中該第一電壓域在一低功率模式下為可崩潰的。
  12. 一種使用一輸入/輸出(I/O)邊界掃描單元之方法，其包含：經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；經由一輸入路徑自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二 電壓域中之信號；及啟用該輸出路徑以處理該第一電壓域及該第二電壓域中之至少一者中的信號且將該襯墊電壓域中之一輸出啟用信號輸出至該I/O襯墊。
  13. 如請求項12之方法，其中該第二電壓域在一低功率模式下繼續保持。
  14. 一種使用一輸入/輸出(I/O)邊界掃描單元之方法，其包含：經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；經由一輸入路徑自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二電壓域中之信號；使用一驅動強度與牽拉控制電路來處理該第一電壓域及該第二電壓域中之至少一者中的信號；及使用該驅動強度與牽拉控制電路將該襯墊電壓域中之一驅動強度與牽拉控制信號輸出至該I/O襯墊。
  15. 如請求項14之方法，其中該襯墊電壓域具有比該第一電壓域之一第 一最大電壓位準更高之一電壓位準。
  16. 如請求項15之方法，其中該襯墊電壓域具有比該第二電壓域之一第二最大電壓位準更高之一電壓位準。
  17. 一種使用一輸入/輸出(I/O)邊界掃描單元之方法，其包含：經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；經由一輸入路徑自該I/O襯墊接收輸入信號，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；及使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二電壓域中之信號；其中該輸出路徑包含：一邊界掃描(BSCAN)暫存器，其能夠在該第一電壓域中操作；及一反相器，其能夠在該第二電壓域中操作。
  18. 一種輸入/輸出(I/O)邊界掃描單元，其包含：用於經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊的構件，該輸出路徑具有將來自該第一電壓域或該第二電壓域 之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；用於經由一輸入路徑自該I/O襯墊接收輸入信號之構件，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；用於使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二電壓域中之信號的構件；及用於啟用該輸入路徑以處理該第一電壓域及該第二電壓域中之至少一者中之信號且將該襯墊電壓域中之一輸入啟用信號輸出至該I/O襯墊的構件。
  19. 如請求項19之I/O邊界掃描單元，其中該第一電壓域在一低功率模式下為可崩潰的。
  20. 一種輸入/輸出(I/O)邊界掃描單元，其包含：用於經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊的構件，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；用於經由一輸入路徑自該I/O襯墊接收輸入信號之構件，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；用於使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二電壓域中之信號的構件；及 用於啟用該輸出路徑以處理該第一電壓域及該第二電壓域中之至少一者中之信號且將該襯墊電壓域中之一輸出啟用信號輸出至該I/O襯墊的構件。
  21. 如請求項20之I/O邊界掃描單元，其中該第二電壓域在一低功率模式下繼續保持。
  22. 一種輸入/輸出(I/O)邊界掃描單元，其包含：用於經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊的構件，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；用於經由一輸入路徑自該I/O襯墊接收輸入信號之構件，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；用於使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二電壓域中之信號的構件；用於使用一驅動強度與牽拉控制電路來處理該第一電壓域及該第二電壓域中之至少一者中之信號的構件；及用於使用該驅動強度與牽拉控制電路將該襯墊電壓域中之一驅動強度與牽拉控制信號輸出至該I/O襯墊的構件。
  23. 如請求項22之I/O邊界掃描單元，其中該襯墊電壓域具有比該第一電 壓域之一第一最大電壓位準更高之一電壓位準。
  24. 如請求項23之I/O邊界掃描單元，其中該襯墊電壓域具有比該第二電壓域之一第二最大電壓位準更高之一電壓位準。
  25. 一種輸入/輸出(I/O)邊界掃描單元，其包含：用於經由該I/O邊界掃描單元內之一輸出路徑將來自一第一電壓域之輸出信號及來自一第二電壓域之信號路由傳送至在一襯墊電壓域中操作之一I/O襯墊的構件，該輸出路徑具有將來自該第一電壓域或該第二電壓域之該等輸出信號上行移位至該襯墊電壓域的一第一位準移位器；用於經由一輸入路徑自該I/O襯墊接收輸入信號之構件，該輸入路徑具有將來自該襯墊電壓域之該等輸入信號下行移位至該第二電壓域的一第二位準移位器；及用於使用該I/O邊界掃描單元內之測試邏輯來測試該第一電壓域及該第二電壓域中之信號的構件；其中該輸出路徑包含：一邊界掃描(BSCAN)暫存器，其能夠在該第一電壓域中操作；及一反相器，其能夠在該第二電壓域中操作。
TW108103429A 2018-03-14 2019-01-30 延伸的通用型輸入輸出(eGPIO) TWI693522B (zh)

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