JPH0535614A - バツクアツプ装置 - Google Patents
バツクアツプ装置Info
- Publication number
- JPH0535614A JPH0535614A JP3190204A JP19020491A JPH0535614A JP H0535614 A JPH0535614 A JP H0535614A JP 3190204 A JP3190204 A JP 3190204A JP 19020491 A JP19020491 A JP 19020491A JP H0535614 A JPH0535614 A JP H0535614A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- memory
- reference voltage
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、電源電圧の電源断時、電源
投入時、瞬停時に、不揮発性メモリへの誤ったデータの
書込みを防止することのできるバックアップ装置を提供
することにある。 【構成】この発明は、バッテリ内蔵の不揮発性メモリを
使用したバックアップ装置において、電源電圧がメモリ
の書込み保護のかかる電圧と正常の電源電圧との間の電
圧になったことを検出して中央処理装置に割込みをかけ
る手段と、この手段で割込みのかかる電圧とメモリの書
込み保護のかかる電圧との間の電圧になったことを検出
して中央処理装置にリセットをかける手段と、この手段
でリセットをかけるときにメモリに割り当てされたアド
レスを選択しないようにアドレスバスの最上位ビットを
０にする手段とを具備して構成される。
投入時、瞬停時に、不揮発性メモリへの誤ったデータの
書込みを防止することのできるバックアップ装置を提供
することにある。 【構成】この発明は、バッテリ内蔵の不揮発性メモリを
使用したバックアップ装置において、電源電圧がメモリ
の書込み保護のかかる電圧と正常の電源電圧との間の電
圧になったことを検出して中央処理装置に割込みをかけ
る手段と、この手段で割込みのかかる電圧とメモリの書
込み保護のかかる電圧との間の電圧になったことを検出
して中央処理装置にリセットをかける手段と、この手段
でリセットをかけるときにメモリに割り当てされたアド
レスを選択しないようにアドレスバスの最上位ビットを
０にする手段とを具備して構成される。
Description
【０００１】
【産業上の利用分野】この発明は、例えば通信衛星を利
用したテレビジョン信号伝送のための移動型または車載
型の送信装置に用いられ、バッテリ内蔵の不揮発性メモ
リを使用して電源の再投入時に電源断直前のＣＰＵ（中
央処理装置）の制御状態を保持するバックアップ装置に
関する。
用したテレビジョン信号伝送のための移動型または車載
型の送信装置に用いられ、バッテリ内蔵の不揮発性メモ
リを使用して電源の再投入時に電源断直前のＣＰＵ（中
央処理装置）の制御状態を保持するバックアップ装置に
関する。
【０００２】
【従来の技術】従来、移動型または車載型の通信衛星を
利用したテレビジョン信号伝送のための送信装置におい
て、送信モードの設定を記憶することにより、電源再投
入時のモード再設定の操作上の煩雑さを軽減すると共
に、瞬停後の送信モードの維持を可能にするため、装置
のバッテリバックアップを行っている。バッテリバック
アップ方式としては、大きく分類して主要装置の元のＡ
Ｃ電源ごと保護する無停電電源を用いる方法と、主要装
置内の制御回路を保護する方法とがあるが、小型軽量化
を要求される移動型、車載型の装置においては後者を用
いる場合がほとんどである。
利用したテレビジョン信号伝送のための送信装置におい
て、送信モードの設定を記憶することにより、電源再投
入時のモード再設定の操作上の煩雑さを軽減すると共
に、瞬停後の送信モードの維持を可能にするため、装置
のバッテリバックアップを行っている。バッテリバック
アップ方式としては、大きく分類して主要装置の元のＡ
Ｃ電源ごと保護する無停電電源を用いる方法と、主要装
置内の制御回路を保護する方法とがあるが、小型軽量化
を要求される移動型、車載型の装置においては後者を用
いる場合がほとんどである。
【０００３】装置内の制御回路を保護する具体的なバッ
クアップ方法としては、大容量コンデンサを用いる方
法、リチウム電池等を用いる方法、不揮発性ＲＡＭを用
いる方法等がある。このうち、不揮発性ＲＡＭを用いる
方法は、回路規模が小さくかつ長時間のバックアップが
可能という点で移動型及び車載型の装置としては利点が
多い。図５に不揮発性ＲＡＭを用いた一般的なバックア
ップ装置の構成を示す。
クアップ方法としては、大容量コンデンサを用いる方
法、リチウム電池等を用いる方法、不揮発性ＲＡＭを用
いる方法等がある。このうち、不揮発性ＲＡＭを用いる
方法は、回路規模が小さくかつ長時間のバックアップが
可能という点で移動型及び車載型の装置としては利点が
多い。図５に不揮発性ＲＡＭを用いた一般的なバックア
ップ装置の構成を示す。
【０００４】図５において、１はＣＰＵで、例えば８ビ
ットのマイクロプロセッサである。２はＲＯＭ（読出し
専用メモリ）で、予め所定のプログラムの書き込まれて
いる。３は例えばリチウム電池を内蔵した不揮発性ＲＡ
Ｍで、データの一時的な保持を行うバッファメモリとし
て用いられる。これらのメモリ２，３はそれぞれバスラ
イン４を通じてＣＰＵ１及び入出力インターフェースＩ
／Ｏに接続されている。
ットのマイクロプロセッサである。２はＲＯＭ（読出し
専用メモリ）で、予め所定のプログラムの書き込まれて
いる。３は例えばリチウム電池を内蔵した不揮発性ＲＡ
Ｍで、データの一時的な保持を行うバッファメモリとし
て用いられる。これらのメモリ２，３はそれぞれバスラ
イン４を通じてＣＰＵ１及び入出力インターフェースＩ
／Ｏに接続されている。
【０００５】すなわち、上記構成のバックアップ装置
は、ＣＰＵ１の電源電圧ＶCCを保護するのではなく、Ｃ
ＰＵ１の制御状態を保持するＲＡＭ３自体にバッテリを
備える方式である。通常こうした不揮発性ＲＡＭは、電
源電圧ＶCCが低下してある電圧ＶP となると書込み禁止
となるような保護がなされている。
は、ＣＰＵ１の電源電圧ＶCCを保護するのではなく、Ｃ
ＰＵ１の制御状態を保持するＲＡＭ３自体にバッテリを
備える方式である。通常こうした不揮発性ＲＡＭは、電
源電圧ＶCCが低下してある電圧ＶP となると書込み禁止
となるような保護がなされている。
【０００６】しかしながら、上記構成のバックアップ装
置では、ＣＰＵや他のメモリの電源電圧の低下時の正常
動作を行う電圧にばらつきがあり、電源断時、電源投入
時及び瞬停時にＲＡＭに不要なデータを書き込んでしま
うことがあった。
置では、ＣＰＵや他のメモリの電源電圧の低下時の正常
動作を行う電圧にばらつきがあり、電源断時、電源投入
時及び瞬停時にＲＡＭに不要なデータを書き込んでしま
うことがあった。
【０００７】
【発明が解決しようとする課題】以上述べたように従来
のバックアップ装置では、ＣＰＵや他のメモリの電源電
圧の低下時の正常動作を行う電圧にばらつきがあるた
め、電源断時、電源投入時及び瞬停時に、装置の制御状
態を保持する不揮発性メモリに誤ったデータを書き込ん
でしまうことがあった。
のバックアップ装置では、ＣＰＵや他のメモリの電源電
圧の低下時の正常動作を行う電圧にばらつきがあるた
め、電源断時、電源投入時及び瞬停時に、装置の制御状
態を保持する不揮発性メモリに誤ったデータを書き込ん
でしまうことがあった。
【０００８】この発明は上記の問題を解決するためにな
されたもので、電源断時、電源投入時及び瞬停時の、電
源電圧が正常な電圧より落ちる過程及び正常な電源電圧
に立ち上がる過程で、不揮発性メモリへの誤ったデータ
の書込みを防止することのできるバックアップ装置を提
供することを目的とする。
されたもので、電源断時、電源投入時及び瞬停時の、電
源電圧が正常な電圧より落ちる過程及び正常な電源電圧
に立ち上がる過程で、不揮発性メモリへの誤ったデータ
の書込みを防止することのできるバックアップ装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、バッテリを内蔵し、電源電圧がバッテリ
電圧以下となるときデータの書込みを禁止する書込み保
護機能を有する不揮発性メモリを使用して、電源電圧が
正常値から低下して正常値に復帰するまで中央処理装置
の制御状態を保持するバックアップ装置において、前記
電源電圧が前記メモリの書込み保護のかかる電圧と正常
の電源電圧との間の電圧になったことを検出して前記中
央処理装置に割込み処理をかける割込み処理手段と、前
記電源電圧が前記割込み処理手段で割込み処理のかかる
電圧と前記メモリの書込み保護のかかる電圧との間の電
圧になったことを検出して前記中央処理装置にリセット
をかけるリセット処理手段と、この手段でリセットをか
けるときに前記メモリに割り当てされたアドレスを選択
しないようにアドレスバスの最上位ビットを０にするア
ドレスバス制御手段とを具備して構成される。
にこの発明は、バッテリを内蔵し、電源電圧がバッテリ
電圧以下となるときデータの書込みを禁止する書込み保
護機能を有する不揮発性メモリを使用して、電源電圧が
正常値から低下して正常値に復帰するまで中央処理装置
の制御状態を保持するバックアップ装置において、前記
電源電圧が前記メモリの書込み保護のかかる電圧と正常
の電源電圧との間の電圧になったことを検出して前記中
央処理装置に割込み処理をかける割込み処理手段と、前
記電源電圧が前記割込み処理手段で割込み処理のかかる
電圧と前記メモリの書込み保護のかかる電圧との間の電
圧になったことを検出して前記中央処理装置にリセット
をかけるリセット処理手段と、この手段でリセットをか
けるときに前記メモリに割り当てされたアドレスを選択
しないようにアドレスバスの最上位ビットを０にするア
ドレスバス制御手段とを具備して構成される。
【００１０】
【作用】上記構成によるバックアップ装置では、電源電
圧がメモリの書込み保護のかかる電圧と正常の電源電圧
との間の電圧になったとき、中央処理装置に割込みをか
け、この割込み電圧とメモリの書込み保護のかかる電圧
との間の電圧になったとき、中央処理装置にリセットを
かけると共に、メモリに割り当てされたアドレスを選択
しないようにアドレスバスの最上位ビットを０にする。
圧がメモリの書込み保護のかかる電圧と正常の電源電圧
との間の電圧になったとき、中央処理装置に割込みをか
け、この割込み電圧とメモリの書込み保護のかかる電圧
との間の電圧になったとき、中央処理装置にリセットを
かけると共に、メモリに割り当てされたアドレスを選択
しないようにアドレスバスの最上位ビットを０にする。
【００１１】
【実施例】以下、図１乃至図４を参照してこの発明の一
実施例を説明する。
実施例を説明する。
【００１２】図１はその構成を示すもので、１１はＣＰ
Ｕで、ｎビット（ここでは８ビットとする）のマイクロ
プロセッサである。１２はＲＯＭ（読出し専用メモリ）
で、予め所定のプログラムの書き込まれている。１３は
例えばリチウム電池を内蔵した不揮発性ＲＡＭ（ランダ
ム・アクセス・メモリ）で、データの一時的な保持を行
うバッファメモリとして用いられる。これらのメモリ１
２，１３はそれぞれバスライン１４を通じてＣＰＵ１１
に接続されている。
Ｕで、ｎビット（ここでは８ビットとする）のマイクロ
プロセッサである。１２はＲＯＭ（読出し専用メモリ）
で、予め所定のプログラムの書き込まれている。１３は
例えばリチウム電池を内蔵した不揮発性ＲＡＭ（ランダ
ム・アクセス・メモリ）で、データの一時的な保持を行
うバッファメモリとして用いられる。これらのメモリ１
２，１３はそれぞれバスライン１４を通じてＣＰＵ１１
に接続されている。
【００１３】１６は第１の比較器で、基準電圧ＶT の電
源を内蔵し、この基準電圧ＶT と電源電圧ＶCCとを比較
して、ＶCC＜ＶT となったときに割込み（ＴＲＡＰ）信
号ＳT を発生する。この割込み信号ＳT はＣＰＵ１１の
ＴＲＡＰ端子に供給される。
源を内蔵し、この基準電圧ＶT と電源電圧ＶCCとを比較
して、ＶCC＜ＶT となったときに割込み（ＴＲＡＰ）信
号ＳT を発生する。この割込み信号ＳT はＣＰＵ１１の
ＴＲＡＰ端子に供給される。
【００１４】１８は第２の比較器で、基準電圧ＶR の電
源を内蔵し、この基準電圧ＶR と電源電圧ＶCCとを比較
して、ＶCC＜ＶR となったときに第１のリセット（ＲＥ
ＳＥＴ）信号ＳR1を発生する。また、１９は電源投入時
リセット回路で、電源投入を検知して一定期間（時定数
ＴR)ＣＰＵ１１への第２のリセット信号ＳR2を発生す
る。２０はＯＲゲート回路で、上記リセット信号ＳR1，
ＳR2をＣＰＵ１１のＲＥＳＥＴ端子に導く。２１はプル
ダウン抵抗で、ＲＡＭ１３へのアドレスバスのＭＳＢ
（最上位ビット）ライン及びアース間に接続される。
源を内蔵し、この基準電圧ＶR と電源電圧ＶCCとを比較
して、ＶCC＜ＶR となったときに第１のリセット（ＲＥ
ＳＥＴ）信号ＳR1を発生する。また、１９は電源投入時
リセット回路で、電源投入を検知して一定期間（時定数
ＴR)ＣＰＵ１１への第２のリセット信号ＳR2を発生す
る。２０はＯＲゲート回路で、上記リセット信号ＳR1，
ＳR2をＣＰＵ１１のＲＥＳＥＴ端子に導く。２１はプル
ダウン抵抗で、ＲＡＭ１３へのアドレスバスのＭＳＢ
（最上位ビット）ライン及びアース間に接続される。
【００１５】尚、ＣＰＵ１１のソフトウェアは、割込み
がかかった場合、プログラム実行を一定期間ＴH 停止
（ＨＡＬＴ）した後、０番地より再スタートするように
組んでおく。また、バックアップ装置のアドレス割付と
して８０００(HEX) 番地以降をＲＡＭ１３に割り付けて
おく。さらに、ＲＡＭ１３は電源電圧ＶCCがＶP （書込
み禁止電圧）以下になったときは書込み禁止となるよう
保護されている。電源電圧ＶCC、ＶP に対して、ＶT ，
ＶR （＝ＶR1＝ＶR2）は以下の関係となるように設定す
る。 ＶCC＞ＶT ＞ＶR ＞ＶP
がかかった場合、プログラム実行を一定期間ＴH 停止
（ＨＡＬＴ）した後、０番地より再スタートするように
組んでおく。また、バックアップ装置のアドレス割付と
して８０００(HEX) 番地以降をＲＡＭ１３に割り付けて
おく。さらに、ＲＡＭ１３は電源電圧ＶCCがＶP （書込
み禁止電圧）以下になったときは書込み禁止となるよう
保護されている。電源電圧ＶCC、ＶP に対して、ＶT ，
ＶR （＝ＶR1＝ＶR2）は以下の関係となるように設定す
る。 ＶCC＞ＶT ＞ＶR ＞ＶP
【００１６】また、電源投入時リセット回路１９の時定
数はリセット時間ＴRが当該バックアップ装置が正常の
電源電圧ＶCCまで立ち上がる時間より長くなるように設
定する。上記構成において、以下、電源電圧ＶCCの変化
に従ってどのように作用するかを、図２乃至図４を参照
して説明する。
数はリセット時間ＴRが当該バックアップ装置が正常の
電源電圧ＶCCまで立ち上がる時間より長くなるように設
定する。上記構成において、以下、電源電圧ＶCCの変化
に従ってどのように作用するかを、図２乃至図４を参照
して説明する。
【００１７】図２は電源投入時の電源電圧ＶCCの時間的
変化を示している。この場合、電源投入時リセット回路
１９の時定数は、リセット時間ＴR が当該バックアップ
装置が正常の電源電圧ＶCCまで立ち上がる時間より長く
なるように設定されているので、正常な電源電圧ＶCCに
至るまでの途中の段階で不確定な動作が発生することは
なく、プルダウン抵抗２１によってＲＡＭ１３に割り付
けられた８０００(HEX) 番地以降のアドレスが選択さ
れ、これによってＲＡＭ１３に対しての誤ったデータの
書込みは禁止される。
変化を示している。この場合、電源投入時リセット回路
１９の時定数は、リセット時間ＴR が当該バックアップ
装置が正常の電源電圧ＶCCまで立ち上がる時間より長く
なるように設定されているので、正常な電源電圧ＶCCに
至るまでの途中の段階で不確定な動作が発生することは
なく、プルダウン抵抗２１によってＲＡＭ１３に割り付
けられた８０００(HEX) 番地以降のアドレスが選択さ
れ、これによってＲＡＭ１３に対しての誤ったデータの
書込みは禁止される。
【００１８】図３は電源断時の電源電圧ＶCCの時間的変
化を示している。電源電圧が低下してＶT 以下になる
と、まず第１の比較器１６がこれを検出して割込み信号
ＳT を発生する。これによってＣＰＵ１１に割込みがか
かり、ＲＯＭ１２のプログラムによってＣＰＵ１１が停
止する。このため、ＲＡＭ１３に対しての書込みパルス
の発生が停止され、これによって誤ったデータの書込み
が防止できる。
化を示している。電源電圧が低下してＶT 以下になる
と、まず第１の比較器１６がこれを検出して割込み信号
ＳT を発生する。これによってＣＰＵ１１に割込みがか
かり、ＲＯＭ１２のプログラムによってＣＰＵ１１が停
止する。このため、ＲＡＭ１３に対しての書込みパルス
の発生が停止され、これによって誤ったデータの書込み
が防止できる。
【００１９】さらに電源電圧ＶCCが低下してＶR 以下に
なると、第２の比較器１７がこれを検出してリセット信
号ＳR1を発生する。これによってＣＰＵ１１にリセット
がかかる。この場合は、前述したように、ＲＡＭ１３に
割り付けられたアドレス８０００(HEX) 番地以降を選択
しないことによって、誤ったデータの書込みが防止でき
る。さらに電源電圧ＶCCが低下してＶP 以下になると、
ＲＡＭ１３自体の書込み禁止機能が働くため、誤ったデ
ータの書込みが防止できる。次に、電源瞬停時の場合の
動作について図４を参照して説明する。
なると、第２の比較器１７がこれを検出してリセット信
号ＳR1を発生する。これによってＣＰＵ１１にリセット
がかかる。この場合は、前述したように、ＲＡＭ１３に
割り付けられたアドレス８０００(HEX) 番地以降を選択
しないことによって、誤ったデータの書込みが防止でき
る。さらに電源電圧ＶCCが低下してＶP 以下になると、
ＲＡＭ１３自体の書込み禁止機能が働くため、誤ったデ
ータの書込みが防止できる。次に、電源瞬停時の場合の
動作について図４を参照して説明する。
【００２０】瞬停の場合、その期間により、図中点線ａ
に示すようにＶCCがＶR 以下まで低下した後に復帰する
場合と、図中実線ｂに示すようにＶT とＶR の間まで低
下して復帰する場合とについて考える必要がある。
に示すようにＶCCがＶR 以下まで低下した後に復帰する
場合と、図中実線ｂに示すようにＶT とＶR の間まで低
下して復帰する場合とについて考える必要がある。
【００２１】ＶCCがＶR 以下まで低下した後に復帰する
場合（ａ）では、ＶT 以下となった時点Ｔ1 でＣＰＵ１
１に割込みがかかり、さらにＶR に達した時点Ｔ2 でリ
セットがかかり、再びＶCCが上がってＶR になった時点
Ｔ3 でリセットが解除される。ここでＣＰＵ１１は、さ
らにＶCCが上がってＶT 以上になっても割込みは解除さ
れず、Ｔ3 の時点から時定数で設定されたプログラム停
止期間ＴH が経過した時点Ｔ4 で割込みが解除され、プ
ログラムは０番地より再スタートする。
場合（ａ）では、ＶT 以下となった時点Ｔ1 でＣＰＵ１
１に割込みがかかり、さらにＶR に達した時点Ｔ2 でリ
セットがかかり、再びＶCCが上がってＶR になった時点
Ｔ3 でリセットが解除される。ここでＣＰＵ１１は、さ
らにＶCCが上がってＶT 以上になっても割込みは解除さ
れず、Ｔ3 の時点から時定数で設定されたプログラム停
止期間ＴH が経過した時点Ｔ4 で割込みが解除され、プ
ログラムは０番地より再スタートする。
【００２２】ＶCCがＶT とＶR の間まで低下して復帰す
る場合（ｂ）では、ＶCCがＶT 以下となった時点Ｔ1 で
割込みがかかり、ＣＰＵ１１はプログラムの実行を停止
する。ＶCCが上がって再びＶT に達した時点Ｔ5 ではま
だ割込み状態のままであり、Ｔ1 からＴH 期間した時点
Ｔ5 で初めて割込みが解除され、プログラムは０番地よ
り再スタートする。
る場合（ｂ）では、ＶCCがＶT 以下となった時点Ｔ1 で
割込みがかかり、ＣＰＵ１１はプログラムの実行を停止
する。ＶCCが上がって再びＶT に達した時点Ｔ5 ではま
だ割込み状態のままであり、Ｔ1 からＴH 期間した時点
Ｔ5 で初めて割込みが解除され、プログラムは０番地よ
り再スタートする。
【００２３】このように、上記構成によるバックアップ
装置は、ＣＰＵ１１の電源電圧の電源投入時、電源断時
及び瞬停時のいかなる場合の変化に対して、不揮発性Ｒ
ＡＭ１３に対して誤ったデータの書込みを防止すること
ができる。尚、この発明は上記実施例に限らず、その要
旨を変更しない範囲で種々変形してもよいことは勿論で
ある。
装置は、ＣＰＵ１１の電源電圧の電源投入時、電源断時
及び瞬停時のいかなる場合の変化に対して、不揮発性Ｒ
ＡＭ１３に対して誤ったデータの書込みを防止すること
ができる。尚、この発明は上記実施例に限らず、その要
旨を変更しない範囲で種々変形してもよいことは勿論で
ある。
【００２４】
【発明の効果】以上のようにこの発明によれば、電源断
時、電源投入時及び瞬停時の、電源電圧が正常な電圧よ
り落ちる過程及び正常な電源電圧に立ち上がる過程で、
不揮発性メモリへの誤ったデータの書込みを防止するこ
とのできるバックアップ装置を提供することができる。
時、電源投入時及び瞬停時の、電源電圧が正常な電圧よ
り落ちる過程及び正常な電源電圧に立ち上がる過程で、
不揮発性メモリへの誤ったデータの書込みを防止するこ
とのできるバックアップ装置を提供することができる。
【図１】この発明に係るバックアップ装置の一実施例を
示すブロック回路図。
示すブロック回路図。
【図２】同実施例の電源再投入時の動作を説明するため
の波形図。
の波形図。
【図３】同実施例の電源断時の動作を説明するための波
形図。
形図。
【図４】同実施例の電源瞬停時の動作を説明するための
波形図。
波形図。
【図５】従来のバックアップ装置の構成を示すブロック
回路図。
回路図。
１１…ＣＰＵ、１２…ＲＯＭ、１３…不揮発性ＲＡＭ、
１４…バスライン、１６…第１の比較器、１８…第２の
比較器、１９…電源投入時リセット回路、２０…ＯＲゲ
ート回路、２１…プルダウン抵抗、ＶT …割込み処理用
基準電圧、ＶR…リセット処理用基準電圧、ＶP …書込
み保護電圧。
１４…バスライン、１６…第１の比較器、１８…第２の
比較器、１９…電源投入時リセット回路、２０…ＯＲゲ
ート回路、２１…プルダウン抵抗、ＶT …割込み処理用
基準電圧、ＶR…リセット処理用基準電圧、ＶP …書込
み保護電圧。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｇ０６Ｆ 1/24
7927−5Ｂ Ｇ０６Ｆ 1/00 ３５０ Ｂ
Claims (5)
- 【請求項１】 バッテリを内蔵し、電源電圧がバッテリ
電圧以下となるときデータの書込みを禁止する書込み保
護機能を有する不揮発性メモリを使用して、電源電圧が
正常値から低下して正常値に復帰するまで中央処理装置
の制御状態を保持するバックアップ装置において、前記
電源電圧が前記メモリの書込み保護のかかる電圧と正常
の電源電圧との間の電圧になったことを検出して前記中
央処理装置に割込み処理をかける割込み処理手段と、前
記電源電圧が前記割込み処理手段で割込み処理のかかる
電圧と前記メモリの書込み保護のかかる電圧との間の電
圧になったことを検出して前記中央処理装置にリセット
をかけるリセット処理手段と、この手段でリセットをか
けるときに前記メモリに割り当てされたアドレスを選択
しないようにアドレスバスの最上位ビットを０にするア
ドレスバス制御手段とを具備するバックアップ装置。 - 【請求項２】 前記アドレスバス制御手段は、前記最上
位ビットライン及びアース間にプルダウン抵抗を接続し
てなることを特徴とする請求項１記載のバックアップ装
置。 - 【請求項３】 前記割込み処理手段は、前記メモリの書
込み保護のかかる電圧と正常の電源電圧との間に第１の
基準電圧を発生する電源を備え、前記電源電圧が前記第
１の基準電圧以下となるとき、前記割込み処理を行うこ
とを特徴とする請求項１記載のバックアップ装置。 - 【請求項４】 前記リセット処理手段は、前記第１の基
準電圧と前記メモリの書込み保護のかかる電圧との間に
第２の基準電圧を発生する電源を備え、前記電源電圧が
前記第２の基準電圧以下となるとき、前記リセット処理
を行うことを特徴とする請求項１記載のバックアップ装
置。 - 【請求項５】 前記リセット処理手段は、前記第１の基
準電圧と前記メモリの書込み保護のかかる電圧との間に
第２の基準電圧を発生する電源を備え、前記電源電圧が
前記第２の基準電圧以下となるとき前記リセット処理を
行い、 前記割込み処理手段は、前記メモリの書込み保護のかか
る電圧と正常の電源電圧との間に第１の基準電圧を発生
する電源を備え、前記電源電圧が前記第１の基準電圧以
下となるとき前記割込み処理を行い、前記電源電圧が第
１の基準電圧以下となってから、あるいは第２の基準電
圧以上となってから一定期間経過後に割込み処理を解除
することを特徴とする請求項１記載のバックアップ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190204A JPH0535614A (ja) | 1991-07-30 | 1991-07-30 | バツクアツプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190204A JPH0535614A (ja) | 1991-07-30 | 1991-07-30 | バツクアツプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535614A true JPH0535614A (ja) | 1993-02-12 |
Family
ID=16254196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190204A Pending JPH0535614A (ja) | 1991-07-30 | 1991-07-30 | バツクアツプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535614A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0950943A1 (de) * | 1998-04-17 | 1999-10-20 | Moeller GmbH | Gleichspannungsnetzteil |
| JP2001120793A (ja) * | 1999-10-29 | 2001-05-08 | Takao:Kk | 弾球遊技機 |
| JP2001246056A (ja) * | 2000-03-07 | 2001-09-11 | Okumura Yu-Ki Co Ltd | パチンコ機 |
| JP2006133982A (ja) * | 2004-11-04 | 2006-05-25 | Sanyo Electric Co Ltd | マイクロコンピュータ、マイクロコンピュータにおける不揮発性メモリのデータ保護方法 |
| JP2007253872A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ten Ltd | 車載機 |
| JP2010028467A (ja) * | 2008-07-18 | 2010-02-04 | Kenwood Corp | 無線機 |
| US8762643B2 (en) | 2010-02-05 | 2014-06-24 | Fujitsu Limited | Control method for disk array apparatus and disk array apparatus |
-
1991
- 1991-07-30 JP JP3190204A patent/JPH0535614A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0950943A1 (de) * | 1998-04-17 | 1999-10-20 | Moeller GmbH | Gleichspannungsnetzteil |
| US6252312B1 (en) | 1998-04-17 | 2001-06-26 | Moeller Gmbh | Direct-voltage power pack |
| JP2001120793A (ja) * | 1999-10-29 | 2001-05-08 | Takao:Kk | 弾球遊技機 |
| JP2001246056A (ja) * | 2000-03-07 | 2001-09-11 | Okumura Yu-Ki Co Ltd | パチンコ機 |
| JP2006133982A (ja) * | 2004-11-04 | 2006-05-25 | Sanyo Electric Co Ltd | マイクロコンピュータ、マイクロコンピュータにおける不揮発性メモリのデータ保護方法 |
| JP2007253872A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ten Ltd | 車載機 |
| JP2010028467A (ja) * | 2008-07-18 | 2010-02-04 | Kenwood Corp | 無線機 |
| US8762643B2 (en) | 2010-02-05 | 2014-06-24 | Fujitsu Limited | Control method for disk array apparatus and disk array apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4777626A (en) | Memory device having backup power supply | |
| US7725746B2 (en) | Apparatus and method for restoring working context | |
| US6952759B2 (en) | Memory access control system, apparatus, and method | |
| EP0116344B1 (en) | Power backed-up dual memory system | |
| EP0402683A2 (en) | Method and apparatus for updating firmware resident in an electrically erasable programmable read-only memory | |
| US10579300B2 (en) | Information handling system firmware persistent memory runtime reclaim | |
| KR970029082A (ko) | 네트워크 하이버네이션 시스템 및 그 제어 방법 | |
| US5748971A (en) | Option card hibernation system | |
| CN110865822A (zh) | 整车控制器用Bootloader刷写程序的启动架构及方法 | |
| JPH0535614A (ja) | バツクアツプ装置 | |
| US5960195A (en) | Intelligent volatile memory initialization | |
| US6813191B2 (en) | Microcomputer with nonvolatile memory protected against false erasing or writing | |
| JPH0822422A (ja) | メモリ装置 | |
| JP3133492B2 (ja) | 情報処理装置 | |
| KR100525537B1 (ko) | 인터럽트를 이용한 응용 프로그램의 에러검출장치 및 방법. | |
| JP2809752B2 (ja) | メモリアクセス回路 | |
| JPH06250866A (ja) | メモリ制御装置 | |
| JP3094924B2 (ja) | 通信装置制御回路 | |
| JP2641996B2 (ja) | データ保持方法 | |
| WO2004092962A1 (ja) | 半導体装置、リセット制御システム及びメモリリセット方法 | |
| JPH06332808A (ja) | データ保護装置 | |
| JP2000181510A (ja) | プログラマブルコントローラのバックアップデータ保護方法及びプログラマブルコントローラ | |
| CN114627942A (zh) | eMMC数据保护方法、装置、eMMC封装及存储介质 | |
| JP2602909B2 (ja) | Ｃｐｕ暴走時の書き込み禁止方式 | |
| CN116049914A (zh) | 一种存储介质的访问控制方法、装置、设备及介质 |