KR100249418B1

KR100249418B1 - 과소거될지 여부를 각각 점검하는 메모리 셀용 진단 포텐셜 발생기를 갖는 비휘발성 반도체 기억장치

Info

Publication number: KR100249418B1
Application number: KR1019970019099A
Authority: KR
Inventors: 미쓰루 세키구치
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-05-13
Filing date: 1997-05-13
Publication date: 2000-03-15
Also published as: KR970076869A; JPH09306191A; US5854766A

Abstract

n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11-MCmn)가 과소거 상태로 되고, 진단 포텐셜 발생기(16)는 소스 라인(SL)에 제1 진단 포텐셜을 공급하고, 비선택된 워드 라인(WL1-WLm)과 선택된 워드 라인(WL1-WLm)에 제2 및 제3 진단 포텐셜을 공급하면, 제1 진단 포텐셜과 제2 진단 포텐셜 사이의 포텐셜 차이가 과소거 메모리 트랜지스터를 꺼지게 하고, 제1 진단 포텐셜과 제3 진단 포텐셜 사이의 포텐셜 차이는, 과소거 메모리 트랜지스터가 켜지도록 하여, 행 어드레스와 열 어드레스를 사용하여 각 과소거 메모리 트랜지스터를 확인한다.

Description

과소거될지 여부를 각각 점검하는 메모리 셀용 진단 포텐셜 발생기를 갖는 비휘발성 반도체 기억 장치

제1도는 선행기술의 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치를 보여주는 블록도이다.

제2도는 데이터 판독중 선행기술의 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치를 보여주는 회로도이다.

제3도는 본 발명에 따른 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치를 보여주는 블록도이다.

제4도는 판독중인 본 발명에 따른 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치를 보여주는 회로도이다.

도5는 판독중인 본 발명에 따른 또다른 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치를 보여주는 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

MC11-MCmn : 메모리 트랜지스터 DL1-DLn : 비트 라인

WL1-WLm : 워드 라인 CE : 신호 핀

Vpp : 공급 핀 Dout : 출력 데이터 신호

SL : 배출 경로 3a : 버퍼 회로

12b/13c : 데이터 로직 레벨 판별 수단 DP1 : 제1 진단 포텐셜 레벨

GND : 제2 진단 포텐셜 레벨 12a/16 : 과소거 상태 판별 수단

12a : 행 어드레싱 수단 16b : 제1 전압 공급기

16a : 제2 전압 공급기 13c : 센스 증폭기

12b : 열 어드레싱 수단 13b : 기입 회로

[발명의 목적]

[발명이 속하는 기술분야 및 그 분야의 종래기술]

본 발명은 비휘발성 반도체 기억 장치에 관한 것으로서, 더욱 특히, 과소거 될지 여부에 대해 부동 게이트 타입 메모리 트랜지스터를 각각 점검하기 위한 진단 포텐셜 발생기를 갖는 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치(ROM)에 관한 것이다.

전기적으로 소거 및 프로그램가능한 판독전용 기억 장치는 전력(power) 없이 데이터를 전기적으로 재기입 및 저장할 수 있는 반도체 기억장치이다. 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치는 도면의 도1에 설명되어있으며, 크게 셀 어레이(1), 어그레싱 블록(2), 데이터 기록/기입 블록(3), 제어 회로(4), 및 데이터 소거 회로(도시되지 않음)를 포함한다.

다수의 n-채널 부동 게이트 타입 필드 효과 트랜지스터는 행열로 배열되고, 메모리 셀 어레이(1)를 형성한다. n-채널 부동 게이트 타입 필드 효과 트랜지스터는 채널 영역 위에 적재된 부동 게이트 전극과 제어 게이트 전극을 가지며, 부동 게이트 전극 안에는 전자가 축적되고, 부동 게이트 전극으로부터 배출된다. n-채널 부동 게이트 타입 필드 효과 트랜지스터는 부동 게이트 전극 내의 전자의 양에 따라 다양하며, 높은 역치와 낮은 역치는 데이터 비트의 두 로직 레벨을 나타낸다.

다수의 비트 라인(DL1, DL2, ..... DLm 및 DLn)은 다수의 n-채널 부동 게이트 타입 필드 효과 트랜지스터의 드레인 노드에 선택적으로 연결되고, 다수의 워드라인(WL1......WLm)은 다수의 n-채널 부동 게이트 타입 필드 효과 트랜지스터의 제어 게이트 전극에 선택적으로 연결된다. 행 어드레스와 열 어드레스는 다수의 워드 라인(WL1 내지 WLm)과 다수의 비트 라인(DL1 내지 DLn)에 할당되고, 다수의 n-채널 부동 게이트 타입 필드 효과 트랜지스터의 각각은 행 어드레스와 열 어드레스로 명기된다.

어드레스 블록(2)은 행 어드레스 서브-블록(2a)과 열 어드레스 서브-블록 (2b)으로 나뉘어진다. 행 어드레스 서브-블록(2a)은 어드레스 핀(A1 내지 Ai)에 연결된 어드레스 버퍼 회로(2c)와 어드레스 버퍼 회로(2c)와 워드 라인(WL1 내지 WLm) 사이에 연결된 행 어드레스 디코더(2d)를 포함한다. 행 어드레스 신호는 어드레스 핀(A1 내지 Ai)에 공급되고, 행 어드레스를 나타낸다. 행 어드레스 신호는 어드레스 버퍼 신호(2c)에 의해 예비디스코드되고, 행 어드레스 예비디코드 된 신호는 어드레스 버퍼 회로(2c)로부터 행 어드레스 디코더(2d)로 공급된다. 행 어드레스 디코드된 신호는 행 어드레스를 나타내고, 행 어드레스 디코더(2d)는 워드 라인(WL1 내지 WLm) 할당된 행 어드레스 중의 하나를 선택한다.

한편, 열 어드레스 서브-블록(2b)은 어드레스 핀(Aj 내지 Ax)에 연결된 어드레스 버퍼/디코더 회로(2e)와, 비트 라인(DL1 내지 DLn)에 연결된 열 선택 트랜지스터 어레이(2f)를 포함한다. 열 어드레스를 나타내는 열 에드레스 신호는 어드레스 핀(Aj 내지 Ax)에 공급되고, 어드레스 버퍼/디코더 회로(2e)에 전달된다. 어드레스 버퍼/디코더 회로(2e)는 열 선택 트랜지스터 어레이(2f)가 선택적으로 켜지도록 하며, 열 선택 트랜지스터 어레이(2f)는 비트 라인 할당된 열 어드레스를 투과 하게 된다.

데이터 기록/기입 블록(3)은 데이터 핀(Dp)에 연결된 데이터 버퍼 회로(3a), 데이터 버퍼 회로(3a)와 열 선택 트랜지스터 어레이(2f) 사이에 연결된 기입 회로, 및 열 선택 트랜지스터 어레이(2f)와 데이터 버퍼 회로(3a)사이에 연결된 센스 증폭기를 포함한다. 판독 데이터 비트는 선택된 비트 라인으로부터 열 선택 트랜지스터 어레이(2f)를 통해서 센스 증폭기(3c)로 전달되고, 센스 증폭기(3c)는 판독 데이터 비트의 로직 레벨을 결정한다. 센스 증폭기(3c)는 판독 데이터 비트를 데이터 버퍼 회로(3a)로 전달하고, 출력 데이터 신호(Dout)는 데이터 핀(Dp)으로부터 전달된다. 한편, 기입 데이터 데이터 비트를 나타내는 입력 데이터 신호(Din)는 데이터 버퍼 회로(3a)로부터 기입 회로(3b)로 전달되고, 기입 데이터 비트의 로직 레벨에 따라 기입 포덴셜 또는 비-기입 포텐셜을 생성한다. 기입 포텐셜 또는 비-기입 포텐셜은 열 선택 트랜지스터 어레이(2f)를 통해서 선택된 비트 라인으로 공급된다.제어 회로(4)는 전력 공급 핀(Vpp)과 제어 신호 핀(CE 및 OE)에 연결되고, 어드레스 블록(2)과 데이터퍼 판독/기입 블록(3)을 제어한다. 기입 포텐셜은 전력 공급핀(Vpp)에 공급되고, 칩 인에비블 신호와 출력 인에이블 신호는 제어 신호 핀(CE 및 OE)에 공급된다. 제어 회로(4)는 어드레싱 블록(2)을 활성화시키기 위한 침 인에이블 신호에 응답하고, 출력 인에이블 신호의 로직 레벨에 따라 비트 라인(DL1)과 데이터 버퍼 회로(3a) 사이의 데이터 경로를 선택적으로 만든다.

도2는 데이터 판독 동안 비트 라인(DL1 내지 DLn)과 센스 증폭기(3c) 사이에 만들어진 데이터 경로를 설명한다. 전류 비교기(3d)와 기준 전류 발생기(3e)는 센스 증폭기(3c)를 함께 형성하고, 기준 전류 발생기(3e)는 일련의 n-채널 증강 타입 필드 효과 트랜지스터(Qn1)와 n-채널 부동 게이트 타입 필드 효과 트랜지스터( FQn1)에 의해 실행된다. 일련의 회로(Qn1/FQn1)는 전류 비교기(3d)와 접지선(GND)사이에 결합되어있고, 포지티브 전압 레벨(Vcc)은 n-채널 증강 타입 필드 효과 트랜지스터(Qn1)의 게이트 전극과 n-채널 부동 게이트 타입 필드 효과 트랜지스터 (FQn1) 의 제어 게이트 전극에 공급된다. n-채널 부동 게이트 타입 필드 효과 트랜지스터(FQn1)는 메모리 셀 어레이(1)의 n-채널 부동 게이트 타입 필드 효과 트랜지스터(FQn1)와 같고, 기준 전류(Ir)은 일련의 n-채널 증강 타입 필드 효과 트랜지스터(Qn1)와 n-채널 부동 게이트 타입 필드 효과 트랜지스터(FQn1)를 통해서 접지선(GND)로 흐른다.

열 선택 트랜지스터 어레이(2f)는 전류 비교기(3d)와 연관된 비트 라인(DL1 내지 DLn) 사이에 평행하게 연결된 다수의 n-채널 증강 타입 스위칭 트랜지스터 (Qn11 내지 Qn1n)를 포함하고, 다수의 n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11 내지 MC1n, ... 및 MCm1 내지 MCmn)는 비트 라인(DL1 내지 DLn)과 소스라인(SL) 사이에 선택적으로 연결되어있다. 소스 라인(SL)은 데이터 판독중 접지선에 연결되고, 데이터 소거하는 동안 소거 회로에 연결된다.

n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)는 메모리 셀 어레이 (1)로부터 선택되고, 다수의 워드 라인(WL1)은 포지티브 전압 레벨(Vcc)로 변경되고, 나머지 워드 라인들은 접지 레벨에 남아있다. 포지티브 전압 레벨(Vcc)의 제어신호(y1)는 n-채널 증강 타입 스위치 트랜지스터(Qn11)공급되고, ym과 같은 나머지 제어신호들은 접지 레벨에 남아있다. 그 결과로서, n-채널 증강 타입 스위칭 트랜지스터(Qn11)만이 켜지고, 전류 비교기(3d)는 n-채널 증강 타입 스위칭 트랜지스터 (Qn11)와 n-채널 부동 게이트 타입 필드 효과 트랜지스터 (MC11)를 통해서 소스 라인(SL)에 전기적으로 연결될 수 있다.

n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)가 5볼트에서 포지티브전압(Vcc)보다 훨씬 높은 9볼트 정도의 높은 역치를 갖는다면, n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)는 꺼지고, 전류는 비교기(3d)로 흐르지 않는다.

전류 비교기(3d)는 n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)에 저장된 데이터 비트의 로직 레벨이 기준 전류(Ir)와의 비교를 통해서 높은 역치에 상응하는 로직 레벨들 중의 하나인지 결정하고, 데이터 버퍼 회로(3a)에 판독 데이터 신호(Sout)를 공급한다.

한편, n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)가 1볼트 내지 2볼트의 낮은 역치를 갖는다면, n-채널 부동 게이트 타입 필드 효과 트랜지스터 (MC11)는 켜지고, 전류(In)는 전류 비교기(3d)로부터 소스라인(SL)로 흐른다. 전류 비교기는 n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)에 저장된 데이터 비트의 로직 레벨이 기준 전류(Ir)와의 비교를 통해서 높은 역치에 상응하는 로직 레벨들 중의 나머지인지 결정하고, 데이터 버퍼 회로(3a)에 판독 데이터 신호(Sou t)를 공급한다.

데이터 기입은 통상 데이터 소거후 수행된다. 전자는 소거하는 동안 n-채널 부동 게이트 타입 필드 효과 트랜지스터의 부동 게이트 전극으로부터 소스라인(SL)으로 배출된다. 이러한배출이 정확히 제어된다면, 역치는 1볼트 내지 2볼트범위이다. 그러나, n-채널 부동 게이트 타입 필드 효과 트랜지스터가 과도하게 소거되면, 역치는 네거티브 전압으로 감소된다. 이러한 현상은″과소거″로 알려져있다. 과소거 상태로 들어간 후, 전자가 부동 게이트 전극으로 주입되면, 하한치는 포지티브 전압(Vcc)을 초과하지 않고, n-채널 부동 게이트 타입 필드 효과 트랜지스터는 정확한 데이터 비트로 로직 레벨에 반대되는 거짓 데이터 비트를 저장한다.

미합중국 특허 제 4;841,482호는 과소거 상태에 있는 메모리 셀에 연결된 것은 어떤 비트 라인인지를 알기 위한 진단 기술을 설명한다. 모든 워드 라인은 접지 레벨로 변경되고, 비트 라인은 선택된 비트 라인으로부터 전류가 흐르는지 아닌지를 알 수 있도록 순차적으로 선택된다. 메모리 셀이 과소거 상태에 있다면, 그 메모리 셀은 그를 통해서 전류가 흐를 수 있도록 하고, 센스 증폭기는 Sout에 해당하는 판독 데이터 비트의 로직 레벨을 변경시킨다.

미합중국 특허 제5,237,535호는 과소거 상태로부터 메모리 셀을 회복하려는 제안을 하였다. 과소거 상태에 있는 메모리 셀은 미합중국 특허 제 4,841,482호의 것과 유사한 순차적 점검을 통해서 발견된다. 메모리 셀이 과소거 상태에 있는 것으로 진단되면, 소량의 전자는 과소거 상태로부터 그것을 회복할 수 있도록 과소거된 메모리의 부동 게이트 전극으로 주입된다.

미합중국 특허 제 4,841,482호에 기재된 선행기술의 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치는 단순히 비트 라인이 과소거된 메모리 셀에 연결되어 있는지 결정하였지만, 비트 라인 상의 어떤 메모리 셀이 과소거된 상태에 있는지 확인하는 것이 불가능하다.

미합중국 특허 제5,237,535호에 기재되어있는 선행기술의 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치는 과소거 상태로부터 메모리 셀을 회복할 수 있고, 전자의 주입은 다른 메모리 셀에 영향을 주며, 바람직하지 않게 다른 메모리 셀의 역치를 증가시킨다.

[발명이 이루고자 하는 기술적 과제]

따라서, 본 발명의 목적은 각 과소거된 메모리 셀에 할당된 어드레스들을 명기하는 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치를 제공하는 것이다.

이 목적을 달성하기 위해서, 게이트-소스 포텐셜을 본 발명은 과소거된 메모리 트랜지스터가 각각 켜질 수 있도록 하는 특정 값으로 조절하는 것을 제안한다.

[발명의 구성 및 작용]

본 발명에 따라, 다수의 메모리 트랜지스터의 각각은 가변 역치를 갖고 제1역치와 제2 역치에 해당하는 제1 로직레벨과 제2 로직레벨 중의 하나의 데이터 비트를 저장하는 다수의 메모리 트랜지스터를 포함하는 메모리 셀 어레이와; 상기 다수의 메모리 트랜지스터의 전류 입력 노드에 선택적으로 연결된 다수의 비트 라인과; 상기 메모리 셀 어레이로부터 메모리 트랜지스터를 선택할 수 있도록 다수의 메모리 트랜지스터의 제어 노드에 선택적으로 연결된 다수의 워드 라인과; 다수의 메모리 트랜지스터의 배출 노드에 연결된 전류 배출 경로와; 메모리 트랜지스터의 각각이 다수의 비트 라인에 선택적으로 연결되고, 상기 메모리 트랜지스터의 각각을 통과하는 전류의 양에 기초해서 제1 역치 또는 제2 역치를 갖는지 결정하는 데이터 로직 레벨 판별 수단; 및 다수의 메모리 트랜지스터의 각각이 제1 역치와 제2 역치 사이의 포텐셜 범위 외의 제3 역치로 나타낸 과소거 상태로 들어갔는지, 제1 진단 포텐셜 레벨과 제2 진단 포텐셜 레벨 사이의 포텐셜 차이는 과소거 상태에 있는 다수의 메모리 트랜지스터의 각각이 꺼지도록 하는지, 또 제1 진단 포텐셜 레벨과 제2 진단 포텐셜 레벨 사이의 포텐셜 차이는 과소거 상태에 있는 다수의 메모리 트랜지스터의 각각이 켜지도록 하는지를, 데이터 로직 레벨 판별 수단이 알 수 있도록 하기 위해, 배출 경로에 제1 진단 포텐셜 레벨을 공급하고, 다수의 워드 라인을 제2 진단 포텐셜 레벨로부터 제3 진단 포텐셜 레벨로 순차적으로 변경시키는 과소거 상태 판별 수단을 포함하는, 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치(ROM)이 제공된다.

첨부된 도면을 참고해서 하는 아래 설명으로부터 본 발명에 따른 전기적으로 소거 및 프로그램가능한 판독-전용 기억 장치(ROM)의 특징 및 이점은 더욱 명료해질 것이다.

[제1 구체예]

도면의 도3을 보면, 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치는 반도체 칩(10) 위에 제조되어 있고, 크게 메모리 셀 어레이(11), 어드레싱 블록(12), 데이터 판독/기입 블록(13), 제어 회로(14), 전력 공급 회로(15), 진단 포텐셜 발생 블록(16) 및 데이터 소거 회로(17)를 포함한다.

다수의 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MC1n, ... 및 MCm1 내지 MCmn)는 도4에 도시된 바와 같이 행과 열로 배열되어있고, 메모리 셀 어레이(11)를 형성한다. n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MCmn)는 채널 영역 위해 적재된 부동 게이트 전극과 제어 게이트 전극을 갖고, 전자는 그 부동 게이트 전극 안에 축적되고 그 부동 게이트 전극으로부터 배출된다. n-채널 부동 게이트 타입 메모리 트랜지스터의 역치는 부동 게이트 전극에 축적된 전자의 양에 따라 가변성이며, 높은 역치와 낮은 역치는 데이터 비트의 두 개의 로직 레벨을 나타낸다.

소스 라인(SL)은 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MCmn)에 연결되어있고, 소스 라인(SL)은 진단 포텐셜 발생 블록(16)과 데이터 소거 회로(17)에 연결되어있다.

다수의 비트 라인(DL1, ... DLn)은 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MCmn)의 드레인 노드에 선택적으로 연결되고, 다수의 워드 라인(WL1, ...및 WLm)은 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MCmn)의 제어 게이트 전극에 선택적으로 연결되어있다.

행 어드레스와 열 어드레스는 다수의 워드 라인(WL1, ...및 WLm)과 다수의 비트 라인(DL1, ... DLn)에 할당되고, 행 어드레스와 열 어드레스는 다수의 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MCmn) 중의 하나를 명기한다.

도3으로 돌아가서, 어드레싱 블록(12)은 행 어드레스 서브-블록(12a)과 열 어드레스 서브-블록(12b)으로 나뉘어진다. 행 어드레스 서브-블록(12a)은 어드레스 핀(A1 내지 Ai)에 연결된 어드레스 버퍼 회로(12c)와, 어드레스 버퍼 회로(12c)와 워드 라인(WL1 내지 WLm) 사이에 연결된 행 어드레스 디코더(12d)를 포함한다.

행 어드레스 신호는 어드레스 핀(A1 내지 Ai)에 공급되고, 행 어드레스를 나타낸다. 행 어드레스 신호는 어드레스 버퍼 신호(12c)에 의해 예비디코드되고, 행 어드레스 예비디코드된 신호는 어드레스 버퍼 회로(12c)로부터 행 어드레스 디코더(12d)로 공급된다. 행 어드레스 디코드된 신호는 행 어드레스를 나타내고, 행 어드레스 디코더(12d)는 워드 라인(WL1 내지 WLm) 할당된 행 어드레스 중의 하나를 선택한다.

한편, 열 어드레스 서브-블록(12b)은 어드레스 핀(Aj 내지 Ax)에 연결된 어드레스 버퍼/디코더 회로(12e)와 비트 라인(DL1 내지 DLn)에 연결된 열 선택 트랜지스터 어레이(12f), 및 데이터 판독 블록(13)를 포함하며,

열 선택 트랜지스터 어레이(12f)는 평행하게 배치된 n-채널 증강 타입 전달 트랜지스터(Qn21 내지 Qn2n) (도4 참조)에 의해 구현된다. n-채널 증강 타입 전달 트랜지스터(Qn21 내지 Qn2n)는 비트 라인(DL1, ... DLn)에 연결된 각 도전성 경로를 제공하며, 게이트 전극은 어드레스 버퍼/디코더 회로(12e)에 연결되어있다.

열 어드레스를 나타내는 열 어드레스 신호는 어드레스 핀(Aj 내지 Ax)에 공급되고, 어드레스 버퍼/디코더 회로(12e)에 의해 디코드된다. 어드레스 버퍼/디코더 회로(12e)는 열 선택 트랜지스터 어레이(12f)에 열 어드레스 디코드된 신호(y1 내지 y2)를 공급하고, 열 어드레스 디코드된 신호(y1 내지 y2)는 n-채널 증강 타입 전달 트랜지스터(Qn21 내지 Qn2n)가 선택적으로 켜지도록 한다. 따라서, 열 어드레스 서브-블록(12b)은 데이터 판독/기입 블록(13)에 비트 라인(DL1, ....DLn)을 선택적으로 연결한다.

데이터 판독/기입 블록(13)은 데이터 핀(Dp)에 연결된 데이터 버퍼 회로(13a), 데이터 버퍼 회로(13a)와 열 선택 트랜지스터 어레이(12f)에 연결된 기입 회로(13b), 및 열 선택 트랜지스터 어레이(12f)와 데이터 버퍼 회로(13a) 사이에 연결된 센스 증폭기(13c)를 포함한다.

전류 비교기(13ca)와 기준 전류 발생기(13cb)는 도4에 도시된 바와 같이 일체로 센스 증폭기(13c)를 구성한다. 기준 전류 발생기(13cb)는 기준 전류 발생기( 3e)와 유사한 회로 배열을 하며, 기준 전류(Ir)가 그들 통해 흐를 수 있도록 한다. 전류 비교기는 열 선택 트랜지스터 어레이(12f)로 흐르는 전류를 기준 전류(Ir)와 비교하고, 선택된 n-채널 부동 게이트 타입 메모리 트랜지스터에 저장된 데이터 비트의 로직 레벨을 결정한다.

판독 데이터 비트는 선택된 비트 라인으로부터 열 선택 트랜지스터 어레이( 12f)를 통해서 센스 증폭기(13c)로 전달되고, 센스 증폭기(13c)는 판독 데이터 비트의 로직 레벨을 신속하게 결정한다. 센스 증폭기(13c)는 데이터 버퍼 회로(13a)에 판독 데이터 비트(Sout)를 전달하고, 출력 데이터 신호(Dout)는 데이퍼 버퍼 회로(13a)로부터 데이터 핀(Dp)으로 전달된다.

한편, 기입 데이터 비트를 나타내는 입력 데이터 신호(Din)가 데이터 핀(Dp)에 전달되면, 기입 데이터 비트는 데이터 버퍼 회로(13a)로부터 기입 회로(13b)로 공급되고, 기입 데이터 비트의 로직 레벨에 따라 기입 포텐셜(Vpp) 또는 비-기입 포텐셜을 생성한다. 기입 포텐셜(Vpp) 또는 비-기입 포텐셜은 열 선택 트랜지스터 어레이(12f)를 통해서 선택된 비트 라인에 공급된다. 기입 포텐셜(Vpp)은 포지티브 전압 레벨(Vcc)보다 높으며, 비-기입 포텐셜은 통상 접지 레벨이다.

전력 공급 회로(15)는 전력 공급 핀(Vcc)에 연결되고, 5볼트의 포지티브 전압(Vcc)은 전력 공급 회로(15)로부터 어드레싱 블록(12), 데이터 판독/기입 블록(13), 진단 포텐셜 발생 블록(16) 및 데이터 소거 회로(17)로 분포된다.

진단 포텐셜 발생 블록(16)은 포지티브 전압(Vcc)으로 전력공급받은 두 개의 전압 변환기(16a 및 16b)를 포함한다. 전압 변환기(16b)는 포지티브 전압(Vcc)으로부터 제1 진단 포텐셜(DP1)을 생성하고, 제1 진단 포텐셜(DP1)은 소스 라인(SL)에 공급된다. 이러한 경우, 제2 진단 포텐셜은 접지레벨이다. 다른 전압 변환기(16a)는 또한, 포지티브 전압(Vcc)으로부터 제3 진단 포텐셜(DP2)을 생성하고, 행 어드레스 디코더(12d)에 공급한다. 이 경우, 제1 진단 포텐셜(DP1)과 제2 진단 포텐셜 (DP2)은 모두 3 볼트로 조절된다.

제어회로(14)는 전력 핀(VPP)과 제어 신호 핀(CE 및 OE)에 연결되고, 어브레싱 블록(12), 데이터 판독/기입 블록(13), 진단 포텐셜 발생 블록(16) 및 데이터 소거 회로(17)를 제어한다. 기입 포텐셜(Vpp)은 전력 공급 핀(Vpp)에 공급되고, 칩 인에이블 신호와 출력 인에이블 신호는 제어 신호 핀(CE 및 OE)에 공급된다.

기입 포텐셜(Vpp)은 기입 오퍼레이션 동안, 행 어드레스 디코더(12d), 기입 회로(13b) 및 어드레스 버퍼/디코더 회로(12e)에 공급된다.

제어회로(14)는 어드레싱 블록(12)을 활성화하는 칩 인에이블 신호에 응답하고, 출력 인에이블 신호의 로직 레벨에 따라 비트 라인(DL1 내지 DLn)과 버퍼 회로(13a) 사이에 데이터 경로를 선택적으로 수립한다.

기입 포텐셜(Vpp)은 기입 오퍼레이션 동안, 열 어드레스 디코더(12d), 기입 회로(13b) 및 어드레스 버퍼/디코더 회로(12e)에 공급된다.

전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치는 소거 오퍼레이션, 기입 오퍼레이션, 판독 오퍼레이션 및 진단 오퍼레이션을 선택적으로 한다.

소거 오퍼레이션과 기입 오퍼레이션은 본 발명에 직접 관련되지 않으며, 선행기술의 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치의 것과 유사하다. 이러한 이유 때문에, 판독 오퍼레이션과 진단 오퍼레이션에 초점을 맞춰서 설명한다.

먼저, 판독 오퍼레이션에 대해 설명한다. n-채널 부동 게이트 타입 메모리 트랜지스터(MC11)는 메모리 셀 어레이(11)로부터 선택되고, 워드 라인(WL1)은 포지티브 전압 레벨(Vcc)로 변경되고, 나머지 워드 라인은 접지레벨에 남아있다. 어드레스 버퍼/디코더 회로(12e)는 열 어드레스 디코드된 신호의 신호 비트(y1)를 포지티브 전압 레벨(Vcc)로 변화시키고, 다른 신호 비트들은 접지 레벨로 남아있는다.그 결과로서, n-채널 증강 타입 스위칭 트랜지스터(Qn21)는 켜지고, 전류 비교기(13ca)는 n-채널 증강 타입 스위칭 트랜지스터(Qn21)와 n-채널 부동 게이트 타입 메모리 트랜지스터(MC21)를 통해서 소스 라인(SL)에 전기적으로 연결할 수 있다.

n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)가 포지티브 전압(Vcc)보다 훨씬 높은 9볼트 정도의 높은 역치를 가지면, n-채널 부동 게이트 타입 메모리 트랜지스터(MC11)는 꺼지고, 전류 비교기(13ca)로부터 소스 라인(SL)으로 전류가 흐르지 않는다. 전류 비교기(13ca)는 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11)에 저장된 데이터 비트의 로직 레벨이, 기준 전류(Ir)와 비교를 통해서 높은 역치에 해당하는 로직 레벨 중의 하나인지를 결정하고, 판독 데이터 신호(Sout)를 데이터 버퍼 회로(13a)에 공급한다.

한편, n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)가 1 내지 2볼트의 낮은 역치를 갖는다면, n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)는 켜지고, 전류 비교기(13ca)로부터 소스 라인(SL)으로 전류가 흐른다. 전류 비교기(13ca)는 n-채널 부동 게이트 타입 필드 효과 트랜지스터(MC11)에 저장된 데이터 비트의 로직 레벨이, 기준 전류(Ir)와의 비교를 통해서 낮은 역치에 해당하는 로직 레벨 중의 나머지인지를 결정하고, 반대 로직 레벨의 판독 데이터 신호(Sout)를 데이터 버퍼 회로(13a)에 공급한다.

소거 오퍼레이션 후, 진단 오퍼레이션이 시작된다. 제어회로(14)는 전압 변환기(16b)에게 소스 라인(SL)에 제1 진단 포테셜(DP1)을 공급하라고 명령하고, 제1 진단 포텐셜(DP1)은 n-채널 부동 게이트 타입 메모리 트랜지스터(MC1 내지 MCmn)의 소스 노드에 분포된다. 제어 회로(14)는 또한, 전압 변환기(16a)에게, 행 어드레스디코더(12d)와 센스 증폭기(13c)에 제3 진단 포텐셜(DP2)을 공급하고, 전류 공급원(In/Ir)의 포텐셜을 4볼트와 같은 제1 진단 포텐셜 이상의 특정 레벨로 증가시키라고 명령한다. 시험 시스템(도시되지 않음)은 행 어드레스 디코더(12d)가 워드 라인(WL1 내지 WLm)을 제2 진단 포텐셜로부터 제3 진단 레벨(DP2)로 접지 레벨을 변경 시키도록 하다.

이 경우에, 과소거 상태와 비-과소거 상태 사이의 기준은 제로 볼트가 되도록 선택된다. 따라서, 제1 진단 포텐셜 레벨(DP1)과 제2 진단 포텐셜 사이의 포텐셜 차이는 -3볼트이고, 비-과소거 메모리 트랜지스터와 과소거 메모리 트랜지스터는 꺼진다. 그러나, 제1 진단 포텐셜 레벨(DP1)과 제3 진단 포텐셜(DP2) 사이의 포텐셜 차이는 과소거 메모리 트랜지스터가 켜질 수 있도록 하고, 비-과소거 메모리 트랜지스터가 꺼진 상태에 있도록 유지한다. 따라서, 하나의 과소거의 메모리가 비트 라인(DL1 내지 DLn) 중의 하나에 연결되더라도, 과소거 메모리 트랜지스터는 센스 증폭기(13c)에 의해서 각각 점검된다.

행 어드레스 디코더(12d)가 진단 오퍼레이션에서 워드 라인(WL1)을 선택하면, 워드 라인(WL1)은 3볼트로 변화되고, WLm과 같은 나머지 워드 라인은 도4에 도시된 바와 같이 접지 레벨로 유지된다. 행 어드레스 디코더(12d)가 워드 라인(WL1)에 제3 진단 포텐셜(DP2)를 적용하고 있는 동안, 시험 시스템(도시되지 않음)은 순차적으로 열 어드레스를 변경시키고, 열 선택 트랜지스터 어레이(12f)는 비트 라인(DL1 내지 DLn)을 순차적으로 센스 증폭기(13c)에 연결한다. 센스 증폭기(13)는 메모리 트랜지스터가 과소거 상태로 들어갔는지 아닌지를 알기 위해 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MC1n)를 순차적으로 점검한다. n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MC1n)가 과소거 상태이면, 전류는 과소거 메모리 트랜지스터를 통해서 흐르고, 센스 증폭기(13c)는 판독 데이터 신호(Sout)의 로직 레벨을 변경시킨다. 그러면, 시험 시스템은 과소거 메모리 트랜지스터의 행 어드레스와 열 어드레스를 결정한다.

시험 시스템은 과소거 메모리 트랜지스터의 부동 게이트 전극에 소량의 전자를 주입하라고 제어 회로(14)에게 명령한다. n-채널 부동 게이트 타입 메모리 트랜지스터는 과소거 상태로부터 회복되고, 전자의 주입은 기타 다른 메모리(i26) 트랜지스터에 영향을 주지 않는다.

이 경우, 소스 라인(SL)은 전류 배출 경로로서 역할을 한다. 열 어드레싱 서브-블록(12b)과 센스 증폭기(13c)는 일체로서 데이터 로직 레벨 판별 수단을 구성하고, 행 어드레싱 서브-블록(12a)과 진단 포텐셜 발생 블록(16)은 과소거 상태 판별 수단을 함께 형성한다.

판독 오퍼레이션과 진단 오퍼레이션은 다음 표와 같이 요약할 수 있다.

상기 설명으로부터 명백하듯이, 진단 포텐셜 발생 블록은 제1 및 제3 진단 포텐셜(DP1 내지 DP2)을 소스 라인(SL)과 열 어드레스 디코더(12d)에 공급하여, 과소거 상태에 있는지 아닌지를 n-채널 부동 게이트 타입 메모리 트랜지스터(MC11 내지 MCmn)가 각각 점검될 수 있도록 한다.

전자의 주입은 과소거 메모리 트랜지스터의 각각에 대해 수행되며, 기타 메모리 트랜지스터는 전자의 주입에 의해서 영향받지 않는다.

[제2 구체예]

도5는 본 발명을 구체화하는 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치의 필수부품을 설명하는 것이다. 도5에 도시된 전기적으로 소거 및 프로그램가능한 판독 전용 기억 장치는, 전압 공급기(16a)가 핀(Px)에 적용된 외부 전압으로부터 4 볼트의 제3 진단 포텐셜을 옮기는 것 하나 외에는 구체예 1과 같고, 다른 회로 구성은 제1 구체예의 것과 유사하기 때문에, 제1 구체예에 해당되는 구성분을 나타내는 것과 참고부호로 나타내었다.

외부 전압과 제3 진단 포텐셜은 가변성이고, 제조자는 과소거 상태와 비과소거 상태 사이의 차이를 변경시킬 수 있다. 이 차이는 예를 들어 0 내지 2에서 가변성이다.

다른 회로들은 제1 구체예와 유사하며, 제1 구체예의 이점은 제2 구체예에 의해 달성된다.

특정 실시예를 들어 본 발명을 설명하였지만, 본 발명의 요지와 범위를 벗어나지 않고 다양한 변경 및 수정이 가능하다는 것을 당 업계의 숙련자들에게는 자명할 것이다.

예를 들어, 메모리 셀 어레이(11)는 다수의 메모리 셀 서브-블록으로 나뉘어질 수 있고, 다수의 메모리 셀 서브-블록은 선택적으로 소거되고, 그 다음에 진단 된다. 이 경우, 소스 라인은 다수 메모리 셀 서브-블록 용으로 각각 구비되고, 진단 포텐셜 발생 블록은 제1 진단 포텐셜(DP1)을 소스 라인에 공급한다.

Claims

다수의 메모리 트랜지스터의 각각은 가변 역치를 갖고 제1 역치와 제2 역치에 해당하는 제1 로직레벨과 제2 로직레벨 중의 하나의 데이터 비트를 저장하는 다수의 메모리 트랜지스터(MC11-MC1n, .... MCm1-MCmn)를 포함하는 메모리 셀 어레이(11)와, 상기 다수의 메모리 트랜지스터의 전류 입력 노드에 선택적으로 연결된 다수의 비트 라인(DL1-DLn)과, 상기 메모리 셀 어레이로부터 메모리 트랜지스터를 선택할 수 있도록 다수의 메모리 트랜지스터의 제어 노드에 선택적으로 연결된 다수의 워드 라인(WL1-WLm)과, 다수의 메모리 트랜지스터의 배출 노드에 연결된 전류 배출 경로(SL)와, 메모리 트랜지스터의 각각이 다수의 비트 라인에 선택적으로 연결되고, 상기 메모리 트랜지스터의 각각을 통과하는 전류의 양에 기초해서 제1 역치 또는 제2 역치를 갖는지 결정하는 데이터 로직 레벨 판별 수단(12b/13c)을 구비한 전기적으로 소거 및 프로그램 가능한 판독전용 기억장치(ROM)에 있어서,다수의 메모리 트랜지스터의 각각이 제1 역치와 제2 역치 사이의 포텐셜 범위 외의 제3 역치로 나타낸 과소거 상태로 들어갔는지를, 데이터 로직 레벨 판별 수단이 알아서, 제1 진단 포텐셜 레벨과 제2 진단 포텐셜 레벨 사이의 포텐셜 차이는 과소거 상태에 있는 다수의 메모리 트랜지스터의 각각이 꺼지도록 하고, 제1 진단 포텐셜 레벨과 제2 진단 포텐셜 레벨 사이의 포텐셜 차이는 과소거 상태에 있는 다수의 메모리 트랜지스터의 각각이 켜지도록 하기 위해, 배출 경로에 제1 진단 포텐셜 레벨(DP1)을 공급하고, 다수의 워드 라인을 제2 진단 포텐셜 레벨(GND)로부터 제3 진단 포텐셜 레벨(DP2)로 순차적으로 변경시키는 과소거 상태 판별 수단(12a/16)을 포함하는 것을 하는 전기적을 소거 및 프로그램 가능한 판독 전용 기억 장치.
제1항에 있어서, 과소거 상태 판별 수단은, 다수의 워드 라인과 제2 진단 포텐셜 레벨의 소스에 연결되고, 상기 다수의 워드 라인에 상기 제2 진단 포텐셜 레벨과 제3 진단 포텐셜 레벨을 선택적으로 적용하는 행 어드레싱 수단(12a)과, 전류 배출 경로에 제1 진단 포텐셜을 적용하기 위해 내부 전압으로부터 제1 진단 포텐셜 레벨을 생성하는 제1 전압 공급기(16b), 및 행 어드레싱 수단에 제3 진단 포텐셜 레벨을 공급하기 위해 내부 전압으로부터 제3 진단 포텐셜 레벨을 생성하는 제2 전압 공급기(16a)를 포함하는 것을 특징으로 하는 전기적으로 과소거 및 프로그램 가능한 판독 전용 기억 장치.
제1항에 있어서, 과소거 상태 판별 수단은, 다수의 워드 라인과 제2 진단 포텐셜 레벨의 소스에 연결되고, 상기 다수의 워드 라인에 상기 제2 진단 포텐셜 레벨과 제3 진단 포텐셜 레벨을 선택적으로 적용하는 행 어드레싱 수단(12a)과, 전류 배출 경로에 제1 진단 포텐셜을 적용하기 위해 내부 전업으로부터 제1 진단 포텐셜 레벨을 생성하는 제1 전압 공급기(16b), 및 행 어드레싱 수단에 제3 진단 포텐셜 레벨을 공급하기 위해 내부 전압으로부터 제3 진단 포텐셜 레벨을 생성하는 제2 전압 공급기(16a)를 포함하고, 데이터 로직 레벨 판별 수단은, 과소거 상태에 있는 다수의 메모리 트랜지스터의 각각의 연결되어 있는지, 다수의 비트 라인 중의 선택된 하나를 결정하기 위해, 진단 전류를 기준 전류와 비교하는 센스 증폭기(13c), 및 상기 센스 증폭기에 다수의 비트 라인 중의 하나에 선택적으로 연결되도록 다수의 비트 라인과 센스 증폭기 사이에 연결된 열 어드레싱 수단(12b)을 포함하는 것을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 판독 전용 기억 장치.
제3항에 있어서, 상기 열 어드레싱 수단에 연결되고, 과소거 상태로부터 메모리 트랜지스터의 각각을 회복하기 위해 과소거 상태에 있는 메모리 트랜지스터의 각각에 전하를 주입하는 기입 회로(13b)를 추가로 포함하는 것을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 판독 전용 기억 장치.
제1항에 있어서, 제3 진단 포텐셜 레벨은 가변성인 것을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 판독 전용 기억 장치.
제5항에 있어서, 과소거 상태 판별 수단은, 다수의 워드 라인과 제2 진단 포텐셜 레벨의 소스에 연결되고, 상기 다수의 워드 라인에 상기 제2 진단 포텐셜 레벨과 제3 진단 포텐셜 레벨을 선택적으로 적용하는 행 어드레싱 수단(12a)과, 전류 배출 경로에 제1진단 포텐셜을 적용하기 위해 내부 전압으로부터 제1진단 포텐셜 레벨을 생성하는 제1전압 공급기(16b), 및 행 어드레싱 수단에 제3진단 포텐셜 레벨을 공급하기 위해 외부 포텐셜 소스(Px)로부터 제3진단 포텐셜 레벨을 생성하는 제2전압 공급기(26a)를 포함하는 것을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 판독 전용 기억 장치.
제5항에 있어서, 과소거 상태 판별 수단은, 다수의 워드 라인과 제2 진단 포텐셜 레벨의 소스에 연결되고, 상기 다수의 워드 라인에 상기 제2 진단 포텐셜 레벨과 제3 진단 포텐셜 레벨을 선택적으로 적용하는 행 어드레싱 수단(12a)과, 전류 배출 경로에 제1 진단 포텐셜을 적용하기 위해 내부 전압으로부터 제1 진단 포텐셜 레벨을 생성하는 제1 전압 공급기(16b), 및 행 어드레싱 수단에 제3 진단 포텐셜 레벨을 공급하기 위해 내부 전압으로부터 제3 진단 포텐셜 레벨을 생성하는 제2 전압 공급기(16a)를 포함하고, 데이터 로직 레벨 판별 수단은, 과소거 상태에 있는 다수의 메모리 트랜지스터의 각각에 연결되어 있는지, 다수의 비트 라인 중의 선택된 하나를 결정하기 위해, 진단 전류를 기준 전류와 비교하는 센스 증폭기(13c), 및 상기 센스 증폭기에 다수의 비트 라인 중의 하나에 선택적으로 연결되도록 다수의 비트 라인과 센스 증폭기 사이에 연결된 열 어드레싱 수단(12b)을 포함하는 것을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 판독 전용 기억 장치.
제7항에 있어서, 상기 열 어드레싱 수단에 연결되고, 과소거 상태로부터 메모리 트랜지스터의 각각을 회복하기 위해 과소거 상태에 있는 메모리 트랜지스터의 각각에 전하를 주입하는 기입 회로(13b)를 추가로 포함하는 것을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 판독 전용 기억 장치.