JP2740726B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報を記憶する機能を
備えた半導体集積回路、特に冗長回路を備えた半導体記
憶装置に関するものである。

【０００２】

【従来の技術】大容量のＳＲＡＭ（スタティックＲＡ
Ｍ）やＤＲＡＭ（ダイナミックＲＡＭ）等の集積化され
た半導体記憶装置では、セル欠陥の救済のため、通常の
メモリセル（ノーマルセル）に加えてスペアセルが設け
られる。K.Sasaki,et al.,"A 9ns1Mb CMOS SRAM",ISSCC
Digest of Technical Papers,pp34-35,1989 や特開平
２−２１５００号公報には、図１５及び図１６に示すス
ペアセル読み出し方式が示されている。

【０００３】図１５は、従来のＳＲＡＭのうちの読み出
し回路部分の構成を示す回路図である。同図に示す構成
ではメモリセルは２つのブロックに分割されており、ｎ
個の第１ノーマルセル１１．１，１１．２，…と１個の
第１スペアセル２１とが第１のデータ線対３１に接続さ
れて第１のセルアレイが構成され、同様にｎ個の第２ノ
ーマルセル１２．１，１２．２，…と１個の第２スペア
セル２２とが第２のデータ線対３２に接続されて第２の
セルアレイが構成されている。３５．１，３５．２，３
５．３，３５．４，…は２ｎ個のノーマルセル１１．
ｈ，１２．ｈ（ｈ＝１〜ｎ）のうちの１個を選択するた
めのノーマルワード線であり、３７．１，３７．２は２
個のスペアセル２１，２２のうちの１個を選択するため
のスペアワード線である。

【０００４】４１は、アドレスの入力を受けるデコーダ
である。このデコーダ４１から、入力アドレスに対応し
て１本の電圧がハイレベルに立ち上げられるｎ本のノー
マルグローバルワード線３３．１，３３．２，…と、該
ノーマルグローバルワード線のうちの１本と同時に電圧
がハイレベルに立ち上げられる１本のスペアグローバル
ワード線３６と、セルアレイを選択するための第１及び
第２のブロック選択線３４ａ，３４ｂとが引き出されて
いる。以下の説明では、ｎ本のノーマルグローバルワー
ド線３３．１，３３．２，…上の信号をＮＧＷＬ１，Ｎ
ＧＷＬ２，…、２ｎ本のノーマルワード線３５．１，３
５．２，３５．３，３５．４，…上の信号をＮＷＬ１，
ＮＷＬ２，ＮＷＬ３，ＮＷＬ４，…、スペアグローバル
ワード線３６上の信号をＳＧＷＬ、２本のスペアワード
線３７．１，３７．２上の信号をＳＷＬ１，ＳＷＬ２、
第１及び第２のブロック選択線３４ａ，３４ｂ上の信号
をＢＬＫ１，ＢＬＫ２とする。

【０００５】４２．１，４２．２，４２．３，４２．
４，…は、ＮＷＬｉ（ｉ＝１〜２ｎ）のうちの１個をハ
イレベルに立ち上げるための２ｎ個のＡＮＤ回路であ
る。このうち、奇数のｉに対応するｎ個のＡＮＤ回路４
２．１，４２．３，…はＮＧＷＬｈ（ｈ＝１〜ｎ）とＢ
ＬＫ１とに応答してｎ個の第１ノーマルセル１１．１，
１１．２，…のうちの１個を選択するものであり、偶数
のｉに対応するｎ個のＡＮＤ回路４２．２，４２．４，
…はＮＧＷＬｈ（ｈ＝１〜ｎ）とＢＬＫ２とに応答して
ｎ個の第２ノーマルセル１２．１，１２．２，…のうち
の１個を選択するものである。４４．１，４４．２は、
各々ＳＷＬ１，ＳＷＬ２をハイレベルに立ち上げるため
のＡＮＤ回路である。このうち、一方のＡＮＤ回路４
４．１はＳＧＷＬとＢＬＫ１とに応答して第２スペアセ
ル２２を選択するものであり、他方のＡＮＤ回路４４．
２はＳＧＷＬとＢＬＫ２とに応答して第１スペアセル２
１を選択するものである。つまり、ＢＬＫ１がハイレベ
ルすなわち論理値１（ＢＬＫ２はロウレベルすなわち論
理値０）となって第１ノーマルセル１１．１，１１．
２，…のうちの１個の情報が第１のデータ線対３１上に
読み出される時には第２スペアセル２２の情報が第２の
データ線対３２上に読み出され、ＢＬＫ２＝１（ＢＬＫ
１＝０）となって第２ノーマルセル１２．１，１２．
２，…のうちの１個の情報が第２のデータ線対３２上に
読み出される時には第１スペアセル２１の情報が第１の
データ線対３１上に読み出されるようになっている。第
１のデータ線対３１上の情報は第１のセンスアンプ４
６．１に、第２のデータ線対３２上の情報は第２のセン
スアンプ４６．２に各々入力される。

【０００６】第１スペアセル２１は第２ノーマルセル１
２．１，１２．２，…のための代替セルであり、第２ス
ペアセル２２は第１ノーマルセル１１．１，１２．２，
…のための代替セルである。一方、スペアアドレス比較
回路９１は、予め記憶している（プログラムされた）複
数のスペアアドレスの中に入力アドレスと一致するもの
があるかどうかを判定するものである。入力アドレスと
一致するスペアアドレスがある場合、第１又は第２のス
ペアセル２１，２２を代替セルとして選択する必要があ
る。一方、スペアアドレスの中に入力アドレスと一致す
るものがない場合、該入力アドレスをノーマルアドレス
といい、代替セルを必要としない。その制御のため、ス
ペアアドレス比較回路９１は、スペアアドレスの入力時
にはその出力信号線９２上の冗長判定信号ＳＰＡＲＥを
１に、ノーマルアドレスの入力時にはＳＰＡＲＥを０に
する。冗長判定スイッチ９３は、ＳＰＡＲＥ＝０である
場合には、ＢＬＫ１を第１のセンスアンプ４６．１に、
ＢＬＫ２を第２のセンスアンプ４６．２に各々供給する
ことによって、いずれか一方のセンスアンプを活性化さ
せる。逆にＳＰＡＲＥ＝１である場合には、冗長判定ス
イッチ９３は、ＢＬＫ１を第２のセンスアンプ４６．２
に、ＢＬＫ２を第１のセンスアンプ４６．１に各々供給
することによって、ＳＰＡＲＥ＝０の場合とは逆のセン
スアンプを活性化させる。

【０００７】以上の構成により、ノーマルアドレスの入
力時には第１及び第２のノーマルセル１１．ｈ，１２．
ｈ（ｈ＝１〜ｎ）のうちの１個の情報が、スペアアドレ
スの入力時には第１又は第２のスペアセル２１，２２の
情報が各々出力データ線３９上に読み出される。この様
子を図１６に示す。同図は、ＮＷＬ１により選択される
第１ノーマルセル１１．１のアクセスに引き続いて、Ｎ
ＷＬ２により選択される第２ノーマルセル１２．１のア
クセスが実行される例を示したものである。

【０００８】まず、デコーダ４１により、ＮＧＷＬ１と
ＢＬＫ１とＳＧＷＬとが立ち上げられる。これにより、
第１ノーマルセル１１．１を選択するようにＡＮＤ回路
４２．１を通じてＮＷＬ１がハイレベルに立ち上げられ
ると同時に、第２スペアセル２２を選択するようにＡＮ
Ｄ回路４４．１を通じてＳＷＬ１がハイレベルに立ち上
げられる。この際、入力アドレスがノーマルアドレスで
ある場合にはＳＰＡＲＥ＝０となることから、第１のセ
ンスアンプ４６．１が活性化される結果、第１のデータ
線対３１を通じて第１ノーマルセル１１．１の情報が読
み出される。これとは逆に第１ノーマルセル１１．１を
アクセスすべく与えられた入力アドレスがスペアアドレ
スである場合にはＳＰＡＲＥ＝１となることから、第２
のセンスアンプ４６．２が活性化される結果、欠陥を持
つ第１ノーマルセル１１．１に代えて第２スペアセル２
２の情報が第２のデータ線対３２を通じて読み出され
る。第２ノーマルセル１２．１に欠陥がある場合には、
同様にして、第１スペアセル２１が代替セルとして利用
される。

【０００９】さて、図１５の構成は、スペアセルの高速
読み出しのために、入力アドレスがスペアアドレスであ
るか否かの判断を待たずにＮＧＷＬ１，ＮＧＷＬ２，…
のうちの１つとＳＧＷＬとを同時にハイレベルに立ち上
げるものである。ただし、１セルアレイ毎に１セルの欠
陥のみを救済できるものであり、欠陥救済率が低かっ
た。これに対し、特開平２−２１５００号公報には、１
セルアレイ中の複数セルの欠陥を救済できる構成が更に
開示されている。これによれば、メモリセルが例えば４
つのブロック（第１〜第４のセルアレイ）に分割され
る。各セルアレイは、ｎ個のノーマルセルと３個のスペ
アセルとを備えることとする。そして、３本のスペアグ
ローバルワード線と４本のブロック選択線とを用いるこ
とにより、第１のセルアレイのための代替セルとして第
２〜第４のセルアレイ中の各々１個のスペアセルを、第
２のセルアレイのための代替セルとして第３、第４及び
第１のセルアレイ中の各々１個のスペアセルを、第３の
セルアレイのための代替セルとして第４、第１及び第２
のセルアレイ中の各々１個のスペアセルを、第４のセル
アレイのための代替セルとして第１〜第３のセルアレイ
中の各々１個のスペアセルを各々利用するのである。た
だし、１セルアレイ毎に１個のセンスアンプが用意され
ており、入力アドレスがノーマルアドレスであるかスペ
アアドレスであるかにかかわらず、ｎ本のノーマルグロ
ーバルワード線のうちの１本と同時に３本のスペアグロ
ーバルワード線の電圧が全てハイレベルに立ち上げられ
る。

【００１０】

【発明が解決しようとする課題】欠陥救済率を高めた上
述のような従来の半導体記憶装置の構成では、入力アド
レスがノーマルアドレスである場合でも、その都度ｎ本
のノーマルグローバルワード線のうちの１本に加えて複
数本のスペアグローバルワード線の電圧を全てハイレベ
ルに立ち上げるものであったので、消費電流の増大を招
くという問題があった。

【００１１】また、各セルアレイ中に多数のブロック選
択線（上記の例では４本）を布設する必要があったた
め、その配線面積が大きくなり、ひいてはチップ面積の
増大を招くという問題があった。１セルアレイ中の救済
可能セル数を増やせば増やすほど各セルアレイ中を通過
するブロック選択線の本数が増加するため、チップ面積
増大の問題はますます深刻になる。また、１セルアレイ
毎に１個のセンスアンプを設ける必要があったので、こ
の点からもチップ面積が増大する。

【００１２】本発明の目的は、冗長回路を備えた半導体
記憶装置において、メモリセルの高速読み出しと高欠陥
救済率とを実現しながら消費電流とチップ面積とを低減
することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、隣接する２つのセルアレイ中に互いに相
手側のための複数のスペアセルを設け、ノーマルセルの
選択とスペアセルの選択とを並列実行しかつ入力アドレ
スがスペアアドレスである場合に限りスペアセルがアク
セスされるような構成を採用するとともに、両セルアレ
イに１個の増幅器を共用させることとしたものである。

【００１４】具体的に説明すると、請求項１の発明は、
図１３に示すように、情報の読み出しのための第１及び
第２のデータ線１３１，１３２と、各々ビット線１０４
及びコラムスイッチ１０６を介して第１のデータ線１３
１上に情報が読み出されるように該第１のデータ線１３
１に共通接続された第１のノーマルセル群１１１及び第
１のスペアセル群１２１と、各々ビット線及びコラムス
イッチを介して第２のデータ線１３２上に情報が読み出
されるように該第２のデータ線１３２に共通接続された
第２のノーマルセル群１１２及び第２のスペアセル群１
２２とに加えて、次のような選択増幅手段１４７と、デ
コード手段１４１と、冗長判定手段１４３とを備えた構
成を採用したものである。

【００１５】このうち、選択増幅手段１４７は、第１の
データ線１３１上の情報と第２のデータ線１３２上の情
報とのうちのいずれか一方を選択し、かつ該選択した情
報を増幅するものである。

【００１６】デコード手段１４１は、入力アドレスに応
じて、第１のノーマルセル群１１１中の１セル又は第２
のノーマルセル群１１２中の１セルを選択するように対
応するコラムスイッチ１０６へのノーマルコラム選択線
１３３．１，１３３．２上に信号を出力するものであ
る。

【００１７】冗長判定手段１４３は、記憶している複数
のスペアアドレスの中に入力アドレスと一致するアドレ
スがあるかどうかを判定し、一致するアドレスがある場
合に限り第１のノーマルセル群１１１が選択されるとき
には第２のスペアセル群１２２中の１セルを、第２のノ
ーマルセル群１１２が選択されるときには第１のスペア
セル群１２１中の１セルをそれぞれ選択するように対応
するコラムスイッチへのスペアコラム選択線１３６．
１，１３６．２上に信号を出力し、かつ前記判定の結果
に基づいて選択増幅手段１４７に第１のデータ線１３１
上の情報と第２のデータ線１３２上の情報とのうちいず
れを増幅させるかを指定するものである。

【００１８】しかも、前記第１のノーマルセル群１１
１、第１のスペアセル群１２１、第２のノーマルセル群
１１２及び第２のスペアセル群１２２は、ビット線１０
４の方向と直交する方向に並んで配置されるものとし
た。

【００１９】請求項２の発明では、冗長判定手段１４３
は、図２に示すようにスペアアドレス比較回路５０と、
スペアセル選択回路５５と、論理和回路５８と、データ
線切り替え信号発生回路６２とを備えることとした。た
だし、スペアアドレス比較回路５０は、記憶している複
数のスペアアドレスの中に入力アドレスと一致するアド
レスがあるかどうかを判定し、かつ一致するアドレスが
ある場合にはスペアアドレス毎に個別の一致信号ＡＧ
１，ＡＧ２，…を出力するための回路である。スペアセ
ル選択回路５５は、スペアアドレス比較回路５０からの
一致信号ＡＧ１，ＡＧ２，…の各々に応じて前記スペア
コラム選択線１３６．１，１３６．２への信号を出力す
るための回路である。論理和回路５８は、スペアアドレ
ス比較回路５０からいずれかの一致信号ＡＧ１，ＡＧ
２，…が出力された場合には冗長判定信号ＳＰＡＲＥを
出力するための回路である。データ線切り替え信号発生
回路６２は、入力アドレスと論理和回路５８からの冗長
判定信号ＳＰＡＲＥとに応じて選択増幅手段１４７の選
択動作を切り替えるようにデータ線切り替え信号ＳＰＡ
８，／ＳＰＡ８を出力するための回路である。

【００２０】請求項３の発明では、選択増幅手段１４７
は、図１３に示すように、前記冗長判定手段１４３中の
データ線切り替え信号発生回路６２から出力されるデー
タ線切り替え信号ＳＰＡ８，／ＳＰＡ８に応じて第１の
データ線１３１上の情報と第２のデータ線１３２上の情
報とのうちのいずれか一方を選択的に出力するためのデ
ータ線切り替えスイッチ１４５と、該データ線切り替え
スイッチ１４５の出力を増幅するための出力増幅器１４
６とを備えることとした。

【００２１】

【作用】請求項１〜３の発明によれば、ノーマルセルの
選択のためにデコード手段１４１が入力アドレスをデコ
ードしている間に、冗長判定手段１４３はこれと並行し
て該入力アドレスがスペアアドレスであるかノーマルア
ドレスであるかを判定しかつスペアセルを選択する。し
たがって、スペアセルについてノーマルセルと同等の高
速読み出しが達成される。また、第１のスペアセル群１
２１は第２のノーマルセル群１１２のための代替セルと
して機能し、第２のスペアセル群１２２は第１のノーマ
ルセル群１１１のための代替セルとして機能するので、
高欠陥救済率を保証することができる。冗長判定手段１
４３は入力アドレスがスペアアドレスである場合に限り
該入力アドレスに対応したスペアコラム選択線１３６．
１，１３６．２への信号を出力するので、消費電流の低
減が図れる。また、従来は１セルアレイ毎に１個のセン
スアンプを設けていたのに対し、２セルアレイ毎に１個
の選択増幅手段１４７を設けることとしたので、チップ
面積の低減が図れる。

【００２２】

【実施例】以下、本発明の実施例に係る５つの半導体集
積回路について説明する。

【００２３】（実施例１） 図１は、本発明の第１の実施例に係る半導体集積回路と
してのＳＲＡＭのうちの読み出し回路部分の構成を示す
回路図である。同図に示す構成は、１２ビットのアドレ
スＡ０〜Ａ１１が入力されることを前提としたものであ
って、メモリセルは１６個のブロックに分割されている
ものとする。ただし、同図には第１及び第２のセルアレ
イとして２個の隣接ブロックのみが描かれており、残り
のブロックは図示が省略されている。不図示の第３のセ
ルアレイと第４のセルアレイとの関係は、図中の第１の
セルアレイと第２のセルアレイとの関係と同様である。
他のセルアレイについても同様である。なお、各メモリ
セルは、フリップフロップを備えた高抵抗型、あるい
は、ＴＦＴ型である。

【００２４】図１において、第１のセルアレイは、第１
のデータ線対３１に共通接続されたｎ（＝２５６）個の
第１ノーマルセル１１．１，１１．２，…とｍ（≧２）
個の第１スペアセル２１．１，２１．２，…とで構成さ
れる。同様に、第２のセルアレイは、第２のデータ線対
３２に共通接続されたｎ個の第２ノーマルセル１２．
１，１２．２，…とｍ個の第２スペアセル２２．１，２
２．２，…とで構成される。３５．１，３５．２，３
５．３，３５．４，…は２ｎ個のノーマルセル１１．
ｈ，１２．ｈ（ｈ＝１〜ｎ）のうちの１個を選択するた
めのノーマルワード線であり、３７．１，３７．２，３
７．３，３７．４，…は２ｍ個のスペアセル２１．ｊ，
２２．ｊ（ｊ＝１〜ｍ）のうちの１個を選択するための
スペアワード線である。

【００２５】４１は、１２ビットのアドレスＡ０〜Ａ１
１の入力を受けるデコーダである。このデコーダ４１か
ら、入力アドレスに対応して１本の電圧がハイレベルに
立ち上げられるｎ本のノーマルグローバルワード線３
３．１，３３．２，…と、セルアレイを選択するための
第１及び第２のブロック選択線３４ａ，３４ｂとが引き
出されている。４３は、同様に１２ビットのアドレスＡ
０〜Ａ１１の入力を受ける冗長判定回路である。この冗
長判定回路４３から、入力アドレスがスペアアドレスで
ある場合に限り１本の電圧がハイレベルに立ち上げられ
るｍ本のスペアグローバルワード線３６．１，３６．
２，…と、データ線切り替え信号線３８とが引き出され
ている。

【００２６】以下の説明では、ｎ本のノーマルグローバ
ルワード線３３．１，３３．２，…上の信号をＮＧＷＬ
１，ＮＧＷＬ２，…、２ｎ本のノーマルワード線３５．
１，３５．２，３５．３，３５．４，…上の信号をＮＷ
Ｌ１，ＮＷＬ２，ＮＷＬ３，ＮＷＬ４，…、ｍ本のスペ
アグローバルワード線３６．１，３６．２，…上の信号
をＳＧＷＬ１，ＳＧＷＬ２，…、２ｍ本のスペアワード
線３７．１，３７．２，３７．３，３７．４，…上の信
号をＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，…、第
１及び第２のブロック選択線３４ａ，３４ｂ上の信号を
ＢＬＫ１，ＢＬＫ２とする。ＢＬＫ１，ＢＬＫ２の他に
第３〜第１６のセルアレイを選択するためのＢＬＫ３〜
ＢＬＫ１６がデコーダ４１から出力されるが、図示は省
略する。これらのブロック選択信号ＢＬＫ１〜ＢＬＫ１
６は、１２ビットの入力アドレスＡ０〜Ａ１１中の例え
ば上位４ビットＡ８〜Ａ１１のデコードに基づくもので
ある。特に第１のブロック選択信号ＢＬＫ１がハイレベ
ルとなるのはＡ８〜Ａ１１がいずれも０である場合であ
り、第２のブロック選択信号ＢＬＫ２がハイレベルとな
るのはＡ８〜Ａ１１のうちの１ビットＡ８のみが１であ
る場合である。下位８ビットＡ０〜Ａ７はデコードされ
てＮＧＷＬ１，ＮＧＷＬ２，…となる。データ線切り替
え信号線３８は２本の相補信号伝送線で構成され、その
上の信号ＳＰＡ８，／ＳＰＡ８は１２ビットの入力アド
レスＡ０〜Ａ１１中の特定の１ビットＡ８に基づいて冗
長判定回路４３により生成される。

【００２７】４２．１，４２．２，４２．３，４２．
４，…は、ＮＷＬｉ（ｉ＝１〜２ｎ）のうちの１個をハ
イレベルに立ち上げるための２ｎ個のＡＮＤ回路であ
る。このうち、奇数のｉに対応するｎ個のＡＮＤ回路４
２．１，４２．３，…はＮＧＷＬｈ（ｈ＝１〜ｎ）とＢ
ＬＫ１とに応答してｎ個の第１ノーマルセル１１．１，
１１．２，…のうちの１個を選択するものであり、偶数
のｉに対応するｎ個のＡＮＤ回路４２．２，４２．４，
…はＮＧＷＬｈ（ｈ＝１〜ｎ）とＢＬＫ２とに応答して
ｎ個の第２ノーマルセル１２．１，１２．２，…のうち
の１個を選択するものである。同様に、４４．１，４
４．２，４４．３，４４．４，…は、ＳＷＬｋ（ｋ＝１
〜２ｍ）のうちの１個をハイレベルに立ち上げるための
２ｍ個のＡＮＤ回路である。このうち、奇数のｋに対応
するｍ個のＡＮＤ回路４４．１，４４．３，…はＳＧＷ
Ｌｊ（ｊ＝１〜ｍ）とＢＬＫ１とに応答してｍ個の第２
スペアセル２２．１，２２．２，…のうちの１個を選択
するものであり、偶数のｋに対応するｍ個のＡＮＤ回路
４４．２，４４．４，…はＳＧＷＬｊ（ｊ＝１〜ｍ）と
ＢＬＫ２とに応答してｍ個の第１スペアセル２１．１，
２１．２，…のうちの１個を選択するものである。つま
り、ＢＬＫ１がハイレベルすなわち論理値１（ＢＬＫ２
はロウレベルすなわち論理値０）となって第１ノーマル
セル１１．１，１１．２，…のうちの１個の情報が第１
のデータ線対３１上に読み出される時には第２スペアセ
ル２２．１，２２．２，…のうちの１個の情報が第２の
データ線対３２上に読み出され、ＢＬＫ２＝１（ＢＬＫ
１＝０）となって第２ノーマルセル１２．１，１２．
２，…のうちの１個の情報が第２のデータ線対３２上に
読み出される時には第１スペアセル２１．１，２１．
２，…のうちの１個の情報が第１のデータ線対３１上に
読み出されるようになっている。

【００２８】３９は出力データ線であって、第１のデー
タ線対３１上の情報又は第２のデータ線対３２上の情報
が選択増幅器４７を介して出力データ線３９上に出力さ
れる。この選択増幅器４７は、デコーダ４１からのブロ
ック選択信号ＢＬＫ１又はＢＬＫ２の入力時に冗長判定
回路４３からのデータ線切り替え信号ＳＰＡ８，／ＳＰ
Ａ８により選択制御される増幅器であって、後に詳細に
説明するようにデータ線切り替えスイッチ４５と単一の
センスアンプ４６とを備えている。

【００２９】図２は、冗長判定回路４３の内部構成を示
す回路図である。同図に示すように、冗長判定回路４３
は、スペアアドレス比較回路５０と、スペアグローバル
ワード線出力回路（ＳＧＷＬ出力回路）５５と、ＯＲ回
路５８と、データ線切り替え信号発生回路６２との４つ
の部分で構成されている。

【００３０】スペアアドレス比較回路５０は、最大ｍ個
のスペアアドレスをプログラムするためのヒューズ５
２．１，５２．２，…と、入力アドレスが変化した際に
ロウレベルパルスとなるアドレス遷移検出信号ＡＴＤが
ゲートに共通に与えられるプルアップ用のＰチャンネル
ＭＯＳＦＥＴ５１．１，５１．２，…と、一端が接地さ
れたＮチャンネルＭＯＳＦＥＴ５３．１，５３．２，…
とを備えており、ヒューズ５２．１，５２．２，…にプ
ログラムされた複数のスペアアドレスと、１２ビットの
入力アドレスＡ０〜Ａ１１中の下位８ビットＡ０〜Ａ７
とを比較するものである。

【００３１】プログラムされた複数のスペアアドレスの
中に入力アドレスの下位８ビットＡ０〜Ａ７と一致する
アドレスがある場合には、一致信号線５４．１，５４．
２，…のうちの該当する信号線の電圧がハイレベルに立
ち上げられる。これら一致信号線５４．１，５４．２，
…上の一致信号ＡＧ１，ＡＧ２，…は、ＳＧＷＬ出力回
路５５とＯＲ回路５８とに各々供給される。これに対し
て、一致するアドレスがない場合すなわち入力アドレス
Ａ０〜Ａ１１がノーマルアドレスである場合には、一致
信号線５４．１，５４．２，…はいずれもロウレベルを
保持する。

【００３２】ＳＧＷＬ出力回路５５内では、一致信号線
５４．１，５４．２，…は第１のインバータ５６．１，
５６．２，…の入力端子に接続され、該第１のインバー
タ５６．１，５６．２，…の出力端子は第２のインバー
タ５７．１，５７．２，…の入力端子に接続されてい
る。そして、第２のインバータ５７．１，５７．２，…
の出力端子には、スペアグローバルワード線３６．１，
３６．２，…が接続されている。したがって、スペアア
ドレスの入力時に限り、ｍ本のスペアグローバルワード
線３６．１，３６．２，…のうちのいずれか１本がハイ
レベルに立ち上げられる。

【００３３】ＯＲ回路５８は、前記アドレス遷移検出信
号ＡＴＤがゲートに与えられるプルアップ用のＰチャン
ネルＭＯＳＦＥＴ５９と、ＡＧ１，ＡＧ２，…が各々ゲ
ートに与えられるｍ個のＮチャンネルＭＯＳＦＥＴ６
０．１，６０．２，…と、出力用のインバータ６１とを
備えている。例えば第１の一致信号ＡＧ１がハイレベル
になると、電源からＰチャンネルＭＯＳＦＥＴ５９及び
第１のＮチャンネルＭＯＳＦＥＴ６０．１を経て接地線
へ抜けるように貫通電流Ｉ０が流れ、インバータ６１の
入力点の電圧がロウレベルとなる。この結果、該インバ
ータ６１からハイレベルの冗長判定信号ＳＰＡＲＥが出
力される。他の一致信号がハイレベルになった場合も同
様である。つまり、スペアアドレス比較回路５０からの
ｍ個の一致信号ＡＧ１，ＡＧ２，…のうちのいずれか１
つがハイレベルである場合にはＳＰＡＲＥがハイレベル
となり、入力アドレスＡ０〜Ａ１１がスペアアドレスで
あるとの情報がデータ線切り替え信号発生回路６２へ伝
達される。

【００３４】データ線切り替え信号発生回路６２は、第
１及び第２のＥＸＯＲ回路６３ａ，６３ｂを備えてい
る。第１のＥＸＯＲ回路６３ａの第１の入力端子には１
２ビットの入力アドレスＡ０〜Ａ１１のうちのブロック
選択のための上位４ビットＡ８〜Ａ１１中の最下位ビッ
トＡ８が与えられ、第２の入力端子にはＯＲ回路５８か
らのＳＰＡＲＥが与えられる。一方、第２のＥＸＯＲ回
路６３ｂの第１の入力端子にはアドレスＡ８の反転信号
／Ａ８が与えられ、第２の入力端子にはＳＰＡＲＥが与
えられる。そして、第１のＥＸＯＲ回路６３ａの出力Ｓ
ＰＡ８と第２のＥＸＯＲ回路６３ｂの出力／ＳＰＡ８と
は、データ線切り替え信号線３８上の相補信号として、
次に内部構成を説明する選択増幅器４７へ伝送される。

【００３５】図３は、選択増幅器４７の内部構成を示す
回路図である。同図に示すように、選択増幅器４７は、
第１のデータ線対３１上の情報と第２のデータ線対３２
上の情報とのうちのいずれか一方を選択的に出力するた
めの２個のＮチャンネルトランスファーゲート６８，６
９を備えたデータ線切り替えスイッチ４５と、冗長判定
回路４３からのＳＰＡ８，／ＳＰＡ８に応じてデータ線
切り替えスイッチ４５の選択動作を切り替えるためのス
イッチ駆動回路６４と、データ線切り替えスイッチ４５
の出力を増幅して出力データ線３９へ供給するためのセ
ンスアンプ４６との３つの部分で構成されている。

【００３６】このうち、スイッチ駆動回路６４は、ＢＬ
Ｋ１，ＢＬＫ２の論理和をとるためのＯＲ回路６５と、
第１及び第２のＡＮＤ回路６６，６７とを備えている。
第１のＡＮＤ回路６６は、第１のデータ線対３１側のＮ
チャンネルトランスファーゲート６８を導通させるよう
に、／ＳＰＡ８とＯＲ回路６５の出力との論理積信号を
第１の選択信号Ｓ１として出力するものである。第２の
ＡＮＤ回路６７は、第２のデータ線対３２側のＮチャン
ネルトランスファーゲート６９を導通させるように、Ｓ
ＰＡ８とＯＲ回路６５の出力との論理積信号を第２の選
択信号Ｓ２として出力するものである。

【００３７】以上説明してきた冗長判定回路４３と選択
増幅器４７との各々の機能を図４に示す。冗長判定回路
４３は、スペアアドレスの入力時に限りｍ本のスペアグ
ローバルワード線３６．１，３６．２，…のうちのいず
れか１本をハイレベルに立ち上げる機能を備えている。
また、冗長判定回路４３は、入力アドレスがノーマルア
ドレス（ＳＰＡＲＥ＝０）でありかつＡ８＝０（／Ａ８
＝１）である場合には、２個のＥＸＯＲ回路６３ａ，６
３ｂのはたらきにより、ＳＰＡ８＝０（ロウレベル），
／ＳＰＡ８＝１（ハイレベル）とする機能をも持ってい
る。入力アドレスがノーマルアドレス（ＳＰＡＲＥ＝
０）でありかつＡ８＝１（／Ａ８＝０）である場合には
ＳＰＡ８＝１，／ＳＰＡ８＝０とし、入力アドレスがス
ペアアドレス（ＳＰＡＲＥ＝１）でありかつＡ８＝０
（／Ａ８＝１）である場合にはＳＰＡ８＝１，／ＳＰＡ
８＝０とし、入力アドレスがスペアアドレス（ＳＰＡＲ
Ｅ＝１）でありかつＡ８＝１（／Ａ８＝０）である場合
にはＳＰＡ８＝０，／ＳＰＡ８＝１とする。一方、選択
増幅器４７は、ＳＰＡ８＝０，／ＳＰＡ８＝１の場合に
は第１のデータ線対３１上の情報を増幅し、逆にＳＰＡ
８＝１，／ＳＰＡ８＝０の場合には第２のデータ線対３
２上の情報を増幅する機能を備えている。

【００３８】以上の構成により、ノーマルアドレスの入
力時には第１及び第２のノーマルセル１１．ｈ，１２．
ｈ（ｈ＝１〜ｎ）のうちの１個の情報が、スペアアドレ
スの入力時には第１及び第２のスペアセル２１．ｊ，２
２．ｊ（ｊ＝１〜ｍ）のうちの１個の情報が各々出力デ
ータ線３９上に読み出される。この様子を図５に示す。
同図は、ＮＷＬ１により選択される第１ノーマルセル１
１．１のアクセスに引き続いて、ＮＷＬ２により選択さ
れる第２ノーマルセル１２．１のアクセスが実行される
例を示したものである。

【００３９】まず、ノーマルアドレスの入力時について
説明する。デコーダ４１により、ＮＧＷＬ１とＢＬＫ１
とが立ち上げられる。これにより、第１ノーマルセル１
１．１を選択するようにＡＮＤ回路４２．１を通じてＮ
ＷＬ１がハイレベルに立ち上げられる。一方、冗長判定
回路４３はＳＧＷＬ１，ＳＧＷＬ２，…を全てロウレベ
ルに保持するので、ＳＷＬ１，ＳＷＬ２，…は全てロウ
レベルである。また、冗長判定回路４３はＳＰＡ８＝
０，／ＳＰＡ８＝１とするので、選択増幅器４７は第１
のデータ線対３１側に切り替えられる。この結果、第１
ノーマルセル１１．１から第１のデータ線対３１上に読
み出された情報が、増幅されたうえ出力データ線３９上
へ出力される。次に、デコーダ４１によりＢＬＫ１に代
えてＢＬＫ２が立ち上げられる。これにより、第２ノー
マルセル１２．１を選択するようにＡＮＤ回路４２．２
を通じてＮＷＬ２がハイレベルに立ち上げられる。一
方、冗長判定回路４３はＳＧＷＬ１，ＳＧＷＬ２，…を
全てロウレベルに保持するので、ＳＷＬ１，ＳＷＬ２，
…は全てロウレベルである。また、冗長判定回路４３は
ＳＰＡ８＝１，／ＳＰＡ８＝０とするので、選択増幅器
４７は第２のデータ線対３２側に切り替えられる。この
結果、第２ノーマルセル１２．１から第２のデータ線対
３２上に読み出された情報が、増幅されたうえ出力デー
タ線３９上へ出力される。

【００４０】次に、スペアアドレスの入力時について説
明する。まず、デコーダ４１によりＮＧＷＬ１とＢＬＫ
１とが立ち上げられる。これにより、第１ノーマルセル
１１．１を選択するようにＮＷＬ１が立ち上げられる。
冗長判定回路４３は、これと並行して入力アドレスがス
ペアアドレスであることを検知し、ＳＧＷＬ１を立ち上
げる。これにより、第２スペアセル２２．１を選択する
ようにＡＮＤ回路４４．１を通じてＳＷＬ１がハイレベ
ルに立ち上げられる。また、冗長判定回路４３はＳＰＡ
８＝１，／ＳＰＡ８＝０とするので、選択増幅器４７は
第２のデータ線対３２側に切り替えられる。この結果、
欠陥を持つ第１ノーマルセル１１．１に代えて第２スペ
アセル２２．１から第２のデータ線対３２上に読み出さ
れた情報が、増幅されたうえ出力データ線３９上へ出力
される。また、第２ノーマルセル１２．１に欠陥がある
場合には、同様にして、第１スペアセル２１．１から第
１のデータ線対３１上に読み出された情報が出力データ
線３９上へ出力される。

【００４１】以上のとおり本実施例によれば、２ｎ個の
ノーマルセル１１．ｈ，１２．ｈ（ｈ＝１〜ｎ）のうち
の１個を選択するためにデコーダ４１が入力アドレスＡ
０〜Ａ１１をデコードしている間に、冗長判定回路４３
は、これと並行して該入力アドレスがスペアアドレスで
あるかノーマルアドレスであるかを判定し、かついずれ
のスペアセルを代替セルとして使用すべきかを決定す
る。したがって、スペアセルについてノーマルセルと同
等の高速読み出しが達成される。また、第１のセルアレ
イ中のｎ個の第１ノーマルセル１１．１，１１．２，…
の代替セルとしてのｍ個の第２スペアセル２２．１，２
２．２，…を該第１のセルアレイに隣接する第２のセル
アレイ中に設け、第２のセルアレイ中のｎ個の第２ノー
マルセル１２．１，１２．２，…の代替セルとしてのｍ
個の第１スペアセル２１．１，２１．２，…を該第２の
セルアレイに隣接する第１のセルアレイ中に設けたの
で、高欠陥救済率を保証しながら、１セルアレイ中に配
線されるブロック選択線をたかだか２本（３４ａ，３４
ｂ）で済ますことができる。つまり、従来とは違って、
欠陥救済率を高めるために１セルアレイ中に多数のブロ
ック選択線を布設する必要がなく、チップ面積の低減が
図れる。

【００４２】また、冗長判定回路４３は、スペアアドレ
スの入力時に限りＳＧＷＬ１，ＳＧＷＬ２，…のうちの
いずれかを出力することとしたので、ノーマルアドレス
入力時の消費電流が低減される。更に、従来は１セルア
レイ毎に１個のセンスアンプを設けていたのに対し、２
セルアレイ毎に１個の選択増幅器４７を設けることとし
たので、センスアンプ４６の必要数が低減され、この点
からもチップ面積の低減が図れる。

【００４３】なお、本実施例では入力アドレスを１２ビ
ットとし、そのうちの４ビットをブロック選択に使用す
ることとしたが、これに限らないことは言うまでもな
い。

【００４４】さて、半導体記憶装置の大容量化に伴って
歩留まり確保の必要上多数の欠陥セルを救済可能とする
ためには、図２に示すＯＲ回路５８における一致信号Ａ
Ｇ１，ＡＧ２，…の入力数を増やさなければならない。
そのためにＮチャンネルＭＯＳＦＥＴ６０．１，６０．
２，…の数を増やすと、インバータ６１の入力点に付く
寄生容量Ｃｘが大きくなって問題が生じる。また、半導
体記憶装置の大容量化に伴ってチップ面積が大きくなる
と、冗長判定回路４３と選択増幅回路４７との間のデー
タ線切り替え信号線３８の配線長が長くなる結果、その
配線容量Ｃｙ（図２参照）が大きくなって信号遅延の問
題が生じる。次に説明する第２及び第３の実施例には、
これらの問題に関する解決手段が含まれている。

【００４５】（実施例２） 本発明の第２の実施例に係る半導体集積回路としてのＳ
ＲＡＭは、冗長判定回路４３から選択増幅回路４７への
データ線切り替え信号ＳＰＡ８，／ＳＰＡ８の伝送を電
流により達成することとしたものであって、図２中のデ
ータ線切り替え信号発生回路６２の変形例として図６に
示す回路構成を、また図３中のスイッチ駆動回路６４の
変形例として図７に示す回路構成を各々採用したもので
ある。他の回路構成は第１の実施例と同様であるため、
説明を省略する。

【００４６】図６に示すように、本実施例のデータ線切
り替え信号発生回路６２ａは、第１及び第２のＮチャン
ネルＭＯＳＦＥＴ７１，７２と、インバータ７３と、第
１及び第２のＮチャンネルトランスファーゲート７４，
７５とを備えている。各々のゲートにアドレスＡ８，／
Ａ８が与えられた第１及び第２のＮチャンネルＭＯＳＦ
ＥＴ７１，７２は、ソースがそれぞれノードＮ１，Ｎ２
に接続され、ドレインがいずれも接地されている。前記
ＯＲ回路５８から出力される冗長判定信号ＳＰＡＲＥ
は、インバータ７３を介して第１のＮチャンネルトラン
スファーゲート７４のゲート端子に与えられるととも
に、第２のＮチャンネルトランスファーゲート７５のゲ
ート端子に直接与えられる。第１のＮチャンネルトラン
スファーゲート７４は、ノードＮ１をデータ線切り替え
信号線３８のうちの第１の信号伝送線３８ａに、ノード
Ｎ２を第２の信号伝送線３８ｂにそれぞれ接続するもの
である。これとは逆に、第２のＮチャンネルトランスフ
ァーゲート７５は、ノードＮ２を第１の信号伝送線３８
ａに、ノードＮ１を第２の信号伝送線３８ｂにそれぞれ
接続するものである。

【００４７】一方、本実施例のスイッチ駆動回路６４ａ
は、図７に示すように、ＯＲ回路７６と、ＮＡＮＤ回路
７７と、２個のインバータ７８，７９と、データ線切り
替え信号線３８に接続されたＮチャンネルトランスファ
ーゲート８０と、２組のＰチャンネルＭＯＳＦＥＴとＮ
チャンネルＭＯＳＦＥＴとで構成された電流検知型増幅
器８１と、プルアップ用のＰチャンネルＭＯＳＦＥＴ８
２と、電流検知型増幅器８１の出力ノードＮ３，Ｎ４間
を短絡するためのイコライザ８３とを備えている。ＯＲ
回路７６は、第１及び第２のブロック選択信号ＢＬＫ
１，ＢＬＫ２の論理和信号をＮＡＮＤ回路７７に与える
ものである。ＮＡＮＤ回路７７は、ＯＲ回路７６の出力
と、前記アドレス遷移検出信号ＡＴＤと同様に入力アド
レスが変化した際に生成される増幅器活性化信号ＰＲＣ
との論理積をとるための回路である。ＮＡＮＤ回路７７
の出力がハイレベルである間は、Ｎチャンネルトランス
ファーゲート８０とＰチャンネルＭＯＳＦＥＴ８２とは
オフしており、イコライザ８３は導通してＮ３とＮ４と
を等電位に保持する。ＮＡＮＤ回路７７の出力がロウレ
ベルになると、イコライザ８３がオフするとともに、Ｎ
チャンネルトランスファーゲート８０とＰチャンネルＭ
ＯＳＦＥＴ８２とがいずれも導通する。この結果、電流
検知型増幅器８１に電源電圧Ｖｃｃが与えられるととも
に、該電流検知型増幅器８１の２つの入力端子がＮチャ
ンネルトランスファーゲート８０を介して第１及び第２
の信号伝送線３８ａ，３８ｂに各々接続される。

【００４８】さて、データ線切り替え信号発生回路６２
ａ（図６）では、ノーマルアドレスの入力時（ＳＰＡＲ
Ｅ＝０）に例えばＡ８＝０（／Ａ８＝１）であるとする
と、第２のＮチャンネルＭＯＳＦＥＴ７２と第１のＮチ
ャンネルトランスファーゲート７４とが導通する。この
結果、第１の信号伝送線３８ａはフローティング状態
（高インピーダンス状態）とされ、第２の信号伝送線３
８ｂは第２のＮチャンネルＭＯＳＦＥＴ７２を介して接
地される。つまり、両信号伝送線３８ａ，３８ｂ間にイ
ンピーダンス差が生じる。このインピーダンス差によ
り、Ｎチャンネルトランスファーゲート８０とＰチャン
ネルＭＯＳＦＥＴ８２とが導通したスイッチ駆動回路６
４ａ（図７）中の電流検知型増幅器８１から第２の信号
伝送線３８ｂのみに微小な電流Ｉ２が供給される（Ｉ１
＝０）。ＳＰＡ８＝０（第１の信号伝送線３８ａ），／
ＳＰＡ８＝１（第２の信号伝送線３８ｂ）というデータ
線切り替え信号が、電流差（Ｉ２＞Ｉ１）により伝送さ
れるわけである。この結果、電流検知型増幅器８１の一
方の出力ノードＮ３の電位は上昇して直ちにハイレベル
になり、他方の出力ノードＮ４の電位は下降して直ちに
ロウレベルとなる。つまり、電流検知型増幅器８１は、
第１及び第２の信号伝送線３８ａ，３８ｂ間のインピー
ダンス差に応じて該両信号伝送線間に電流差を発生さ
せ、この電流差を検知し、かつ検知した電流差を電位差
に変換するのである。このようにしてノードＮ３の電位
すなわち第１の選択信号Ｓ１がハイレベルになると、図
３中の第１のデータ線対３１側のＮチャンネルトランス
ファーゲート６８が導通する結果、第１の実施例の場合
と同様に、例えば第１ノーマルセル１１．１から第１の
データ線対３１上に読み出された情報が出力データ線３
９上へ出力される。

【００４９】Ａ８＝１（／Ａ８＝０）のノーマルアドレ
スの入力時には、データ線切り替え信号発生回路６２ａ
（図６）では、第１のＮチャンネルＭＯＳＦＥＴ７１と
第２のＮチャンネルトランスファーゲート７５とが導通
する。この結果、第１の信号伝送線３８ａは第１のＮチ
ャンネルＭＯＳＦＥＴ７１を介して接地され、第２の信
号伝送線３８ｂはフローティング状態（高インピーダン
ス状態）となる。このインピーダンス差により、今度
は、スイッチ駆動回路６４ａ（図７）中の電流検知型増
幅器８１から第１の信号伝送線３８ａのみに微小な電流
Ｉ１が供給される（Ｉ２＝０）。ＳＰＡ８＝１（第１の
信号伝送線３８ａ），／ＳＰＡ８＝０（第２の信号伝送
線３８ｂ）というデータ線切り替え信号が、電流差（Ｉ
１＞Ｉ２）により伝送されるわけである。この結果、電
流検知型増幅器８１のノードＮ３はロウレベルになり、
逆にノードＮ４の電位はハイレベルとなる。このように
してノードＮ４の電位すなわち第２の選択信号Ｓ２がハ
イレベルになると、図３中の第２のデータ線対３２側の
Ｎチャンネルトランスファーゲート６９が導通する結
果、第１の実施例の場合と同様に、例えば第２ノーマル
セル１２．１から第２のデータ線対３２上に読み出され
た情報が出力データ線３９上へ出力される。

【００５０】スペアアドレスの入力時には、データ線切
り替え信号発生回路６２ａ（図６）中の第１及び第２の
Ｎチャンネルトランスファーゲート７４，７５の選択が
上記ノーマルアドレスの入力時とは逆転するので、選択
増幅器４７の選択動作も逆になる。

【００５１】以上のとおり本実施例によれば、冗長判定
回路４３から選択増幅回路４７へのデータ線切り替え信
号ＳＰＡ８，／ＳＰＡ８の伝送が電流差により達成され
るので、データ線切り替え信号線３８の配線長が長くな
ってその配線容量Ｃｙが大きくなっても、電圧駆動の場
合に比べて信号の遅延が緩和される。また、電流検知型
増幅器８１からデータ線切り替え信号線３８へ供給され
る電流Ｉ１又はＩ２は短時間のうちに消失するので、消
費電流の低減が図れる。

【００５２】なお、本実施例ではデータ線切り替え信号
発生回路６２ａ（図６）において２本の信号伝送線３８
ａ，３８ｂ間に異なる出力インピーダンスを発生させる
ために２個のＮチャンネルＭＯＳＦＥＴ７１，７２を採
用したが、ある制御信号により接地線までの抵抗値が変
化するものであれば何でもよい。また、スイッチ駆動回
路６４ａ（図７）において２組のＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴとで構成されたクロス
カップル形の電流検知型増幅器８１を採用したが、電流
差を検知しこれを電位差に変換するものであれば、他の
構成を採用してもよい。

【００５３】（実施例３） 本発明の第３の実施例に係る半導体集積回路としてのＳ
ＲＡＭは、図２中のＯＲ回路５８及びデータ線切り替え
信号発生回路６２の変形例として図８に示す回路構成を
採用したものである。ただし、図３中のスイッチ駆動回
路６４の変形例として図７に示す回路構成を採用する点
は第２の実施例と同様である。また、他の回路構成は第
１の実施例と同様である。

【００５４】図８に示すように、前記冗長判定回路４３
中のＯＲ回路５８（図２）に代えて本実施例において採
用されるＮＯＲ回路５８ａは、スペアアドレス比較回路
５０から一致信号線５４．１，５４．２，…を通じてＡ
Ｇ１，ＡＧ２，…が各々ゲートに与えられるｍ個のＮチ
ャンネルＭＯＳＦＥＴ８４．１，８４．２，…に加え
て、インピーダンス調整用のＮチャンネルＭＯＳＦＥＴ
８５を備えている。入力ＭＯＳＦＥＴとしてのｍ個のＮ
チャンネルＭＯＳＦＥＴ８４．１，８４．２，…がいず
れもゲート幅Ｗを有するのに対して、インピーダンス調
整用ＮチャンネルＭＯＳＦＥＴ８５のゲート幅はＷ／２
である。しかも、インピーダンス調整用ＮチャンネルＭ
ＯＳＦＥＴ８５のゲートには常に電源電圧Ｖｃｃが印加
されている。これら（ｍ＋１）個のＮチャンネルＭＯＳ
ＦＥＴ８４．１，８４．２，…，８５は、１つのノード
Ｎ５に共通接続されている。つまり、ノードＮ５は、ゲ
ート幅Ｗ／２のインピーダンス調整用ＮチャンネルＭＯ
ＳＦＥＴ８５を通じて常に接地されている。

【００５５】ＮＯＲ回路５８ａからの冗長判定信号／Ｓ
ＰＡＲＥの入力を受けるデータ線切り替え信号発生回路
６２ｂは、第１及び第２のＮチャンネルトランスファー
ゲート８６，８７と、インピーダンス調整用のＮチャン
ネルＭＯＳＦＥＴ８８とを備えている。このうちインピ
ーダンス調整用ＮチャンネルＭＯＳＦＥＴ８８のゲート
幅は、ＮＯＲ回路５８ａ中のｍ個のＮチャンネルＭＯＳ
ＦＥＴ８４．１，８４．２，…と同じくＷである。しか
も、このインピーダンス調整用ＮチャンネルＭＯＳＦＥ
Ｔ８８のゲートには常に電源電圧Ｖｃｃが印加されてい
る。これに対して、第１及び第２のＮチャンネルトラン
スファーゲート８６，８７の各々のゲート端子には、ア
ドレス／Ａ８，Ａ８がそれぞれ与えられている。第１の
Ｎチャンネルトランスファーゲート８６は、ノードＮ５
をデータ線切り替え信号線３８のうちの第１の信号伝送
線３８ａに、インピーダンス調整用ＮチャンネルＭＯＳ
ＦＥＴ８８が接続されたノードＮ６を第２の信号伝送線
３８ｂにそれぞれ接続するものである。これとは逆に、
第２のＮチャンネルトランスファーゲート８７は、ノー
ドＮ６を第１の信号伝送線３８ａに、ノードＮ５を第２
の信号伝送線３８ｂにそれぞれ接続するものである。た
だし、ノードＮ６は、ゲート幅Ｗのインピーダンス調整
用ＮチャンネルＭＯＳＦＥＴ８８を通じて常に接地され
ている。

【００５６】まず、ノーマルアドレス入力時の動作を説
明する。ノーマルアドレスの入力時にはＡＧ１，ＡＧ
２，…がいずれもロウレベルであるため、ＮＯＲ回路５
８ａ中の入力ＭＯＳＦＥＴとしてのｍ個のＮチャンネル
ＭＯＳＦＥＴ８４．１，８４．２，…はいずれもオフし
ている。したがって、ノードＮ５は、ＮＯＲ回路５８ａ
中のゲート幅Ｗ／２のインピーダンス調整用Ｎチャンネ
ルＭＯＳＦＥＴ８５のみを通じて接地されている。この
状態で例えばＡ８＝０（／Ａ８＝１）であるとすると、
第１のＮチャンネルトランスファーゲート８６が導通す
る結果、第１の信号伝送線３８ａはゲート幅Ｗ／２のＭ
ＯＳＦＥＴ８５を通じて接地され、第２の信号伝送線３
８ｂはゲート幅ＷのＭＯＳＦＥＴ８８を通じて接地され
ることとなり、両信号伝送線３８ａ，３８ｂ間にインピ
ーダンス差が生じる。このインピーダンス差に基づい
て、第２の実施例の場合と同様のスイッチ駆動回路６４
ａ（図７）中の電流検知型増幅器８１の作用により、第
１及び第２の信号伝送線３８ａ，３８ｂ間に電流差（Ｉ
２＞Ｉ１）が生じる。この電流差により、ＳＰＡ８＝０
（第１の信号伝送線３８ａ），／ＳＰＡ８＝１（第２の
信号伝送線３８ｂ）というデータ線切り替え信号が伝送
されるわけである。この結果、図３中の第１のデータ線
対３１側のＮチャンネルトランスファーゲート６８が導
通し、例えば第１ノーマルセル１１．１から第１のデー
タ線対３１上に読み出された情報が出力データ線３９上
へ出力される。Ａ８＝１（／Ａ８＝０）のノーマルアド
レスの入力時には、第１のＮチャンネルトランスファー
ゲート８６に代えて第２のＮチャンネルトランスファー
ゲート８７が導通する結果、選択増幅器４７の選択動作
が逆転する。

【００５７】次に、スペアアドレス入力時の動作を説明
する。スペアアドレスの入力時にはＡＧ１，ＡＧ２，…
のうちのいずれか１つがハイレベルとなるため、ＮＯＲ
回路５８ａ中の入力ＭＯＳＦＥＴとしてのｍ個のＮチャ
ンネルＭＯＳＦＥＴ８４．１，８４．２，…のうちのい
ずれか１個が導通する。例えばＡＧ１に応答して第１の
ＮチャンネルＭＯＳＦＥＴ８４．１が導通するものとす
ると、ノードＮ５は、該第１のＮチャンネルＭＯＳＦＥ
Ｔ８４．１と、インピーダンス調整用ＮチャンネルＭＯ
ＳＦＥＴ８５とを並列に介して接地されることとなる。
この状態で例えばＡ８＝０（／Ａ８＝１）であるとする
と、第１のＮチャンネルトランスファーゲート８６が導
通する結果、第１の信号伝送線３８ａはゲート幅ＷのＭ
ＯＳＦＥＴ８４．１とゲート幅Ｗ／２のＭＯＳＦＥＴ８
５とを並列に介して接地され、第２の信号伝送線３８ｂ
はゲート幅ＷのＭＯＳＦＥＴ８８を通じて接地されるこ
ととなり、両信号伝送線３８ａ，３８ｂ間にインピーダ
ンス差が生じる。しかも、そのインピーダンスの大小関
係は、同じ入力アドレスに対して上記ノーマルアドレス
入力時とは逆転している。これにより、第１及び第２の
信号伝送線３８ａ，３８ｂ間にノーマルアドレス入力時
とは逆の電流差（Ｉ１＞Ｉ２）が生じ、例えば第２スペ
アセル２２．１から第２のデータ線対３２上に読み出さ
れた情報が選択増幅器４７により出力データ線３９上へ
出力されることとなる。同様にして、Ａ８＝１（／Ａ８
＝０）のスペアアドレスの入力時には、例えば第１スペ
アセル２１．１から第１のデータ線対３１上に読み出さ
れた情報が選択増幅器４７により出力データ線３９上へ
出力される。

【００５８】以上説明してきたとおり本実施例によれ
ば、第２の実施例の場合と同様、半導体記憶装置の大容
量化に伴ってデータ線切り替え信号線（相補信号伝送
線）３８の配線長Ｌが長くなりその配線容量Ｃｙが大き
くなっても、信号の遅延時間Ｔｄが低減される。ただ
し、スペアアドレス比較回路５０の出力変化時点からデ
ータ線切り替えスイッチ４５に信号が届くまでの時間を
遅延時間Ｔｄと定義する。また、図２のＯＲ回路５８で
はスペアアドレス入力時にいずれかの入力ＭＯＳＦＥＴ
を通じて電源から大きな貫通電流Ｉ０が流れていたのに
対して、本実施例によれば、図８のＮＯＲ回路５８ａ中
のｍ個のＮチャンネルＭＯＳＦＥＴ８４．１，８４．
２，…のうちのいずれか１個が導通してもこれに大きな
貫通電流が流れることはなく、低消費電流化が図れる。
更に、ノードＮ５，Ｎ６は各々インピーダンス調整用Ｎ
チャンネルＭＯＳＦＥＴ８５，８８を介して接地電位に
近い電圧に常に保持されるため、ノードＮ５に付く寄生
容量Ｃｘに依存しない高速冗長判定が行なえる。欠陥救
済率を高めるように多数の入力ＭＯＳＦＥＴ８４．１，
８４．２，…をＮＯＲ回路５８ａ中に設ける場合には該
寄生容量Ｃｘが大きくなるので、本実施例は特に有効で
ある。以上の本実施例の効果を、第１の実施例と比較し
て図９〜図１１に示す。また、図１２に示す測定結果に
よれば、バッテリ駆動時の電源電圧Ｖｃｃの低電圧化に
対しても本実施例は大きな効果を発揮することが分る。

【００５９】なお、本実施例では互いに異なるゲート幅
を有しかつ各々のゲートに電源電圧Ｖｃｃが印加された
２個のＮチャンネルＭＯＳＦＥＴ８５，８８をインピー
ダンス調整用素子として採用したが、ゲート長の相違に
よって導通時インピーダンスの違いを実現してもよい。
また、ゲート電圧の相違によって導通時インピーダンス
の違いを実現することもできる。インピーダンス値の変
化しない単なる抵抗を採用することも可能である。

【００６０】（実施例４） 本発明は、ＳＲＡＭばかりではなく、ＤＲＡＭにも適用
可能である。図１３は、本発明の第４の実施例に係る半
導体集積回路としてのＤＲＡＭのうちの読み出し回路部
分の構成を示す回路図である。同図において、メモリセ
ル１０３は、第１のノーマルセル群１１１及び第１のス
ペアセル群１２１からなる第１のセルアレイと、第２の
ノーマルセル群１１２及び第２のスペアセル群１２２か
らなる第２のセルアレイとを含む複数のブロックに分割
されている。ノーマルコラム選択線１３３．１，１３
３．２，…はコラムデコーダ１４１によって、スペアコ
ラム選択線１３６．１，１３６．２，…は冗長判定回路
１４３によって各々選択される。各メモリセル１０３の
ビット線１０４に接続されているセンスアンプ１０５の
出力情報は、コラムスイッチ１０６を介して第１又は第
２のデータ線対１３１，１３２上に読み出される。両デ
ータ線対１３１，１３２上の情報は、データ線切り替え
スイッチ１４５とリードアンプ１４６とを備えた選択増
幅器１４７を介して出力データ線対１３９上に読み出さ
れる。

【００６１】なお、本実施例のノーマルコラム選択線１
３３．１，１３３．２，…及びスペアコラム選択線１３
６．１，１３６．２，…は、各々図１中のノーマルグロ
ーバルワード線３３．１，３３．２，…及びスペアグロ
ーバルワード線３６．１，３６．２，…に相当する。動
作は前記ＳＲＡＭの場合と基本的に同じであるので、説
明を省略する。

【００６２】（実施例５） 図１４は、本発明の第５の実施例に係る半導体集積回路
としてのマイクロプロセッサのデータバス部分の構成を
示すブロック図である。このマイクロプロセッサは、デ
ータバスの切り替えのための制御信号の伝送を電流によ
り達成することとしたものである。

【００６３】図１４において、２０１〜２０３は各々特
定の機能を備えた第１〜第３のモジュール（Ａ，Ｂ，
Ｃ）であり、２１１〜２１３は第１〜第３のデータバス
である。データバス切り替え回路２１５は、第１のデー
タバス２１１を第３のデータバス２１３に接続すること
により第１のモジュール２０１と第３のモジュール２０
３との間のデータ転送を可能にし、あるいは第２のデー
タバス２１２を第３のデータバス２１３に接続すること
により第２のモジュール２０２と第３のモジュール２０
３との間のデータ転送を可能にするための回路ブロック
である。制御回路２１６は、２本の相補信号伝送線２１
７を通じて、データバスの切り替えのための制御信号Ｄ
Ｂ，／ＤＢをデータバス切り替え回路２１５へ供給する
ものである。制御回路２１６は図６又は図８に示す回路
構成を、データバス切り替え回路２１５は図７に示す回
路構成を各々備えている。

【００６４】本実施例によれば、マイクロプロセッサに
おいてデータバス切り替え回路２１５へ制御信号ＤＢ，
／ＤＢを伝送するための相補信号伝送線２１７の配線長
が長くなってその配線容量が大きくなっても、制御回路
２１６が該相補信号伝送線２１７へ出力インピーダンス
の差を発生させることにより、制御信号ＤＢ，／ＤＢを
微小な電流でかつ高速に伝送できる。

【００６５】

【発明の効果】以上説明してきたとおり、請求項１〜３
の発明によれば、隣接する２つのセルアレイ中に互いに
相手側のための複数のスペアセルを設け、ノーマルセル
の選択とスペアセルの選択とを並列実行しかつ入力アド
レスがスペアアドレスである場合に限りスペアセルがア
クセスされるような構成を採用するとともに、両セルア
レイに１個の増幅器を共用させることとしたので、メモ
リセルの高速読み出しと高欠陥救済率とを実現しながら
消費電流とチップ面積とを低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体集積回路と
してのＳＲＡＭのうちの読み出し回路部分の構成を示す
回路図である。

【図２】図１中の冗長判定回路の内部構成を示す回路図
である。

【図３】図１中の選択増幅器の内部構成を示す回路図で
ある。

【図４】図２の冗長判定回路と図３の選択増幅器との各
々の機能を説明するための概念図である。

【図５】図１のＳＲＡＭ読み出し回路の動作波形図であ
る。

【図６】本発明の第２の実施例に係る半導体集積回路と
してのＳＲＡＭの冗長判定回路中のデータ線切り替え信
号発生回路の内部構成を示す回路図である。

【図７】本発明の第２の実施例に係る半導体集積回路と
してのＳＲＡＭの選択増幅器中のスイッチ駆動回路の内
部構成を示す回路図である。

【図８】本発明の第３の実施例に係る半導体集積回路と
してのＳＲＡＭの冗長判定回路中の論理和回路とデータ
線切り替え信号発生回路との内部構成を示す回路図であ
る。

【図９】本発明の第３の実施例によるデータ線切り替え
信号の遅延に関する改善効果を配線容量Ｃｙとの関係に
おいて示す図である。

【図１０】本発明の第３の実施例によるデータ線切り替
え信号の遅延に関する改善効果を冗長判定回路中の寄生
容量Ｃｘとの関係において示す図である。

【図１１】本発明の第３の実施例による消費電流に関す
る改善効果をデータ線切り替え信号の遅延時間との関係
において示す図である。

【図１２】本発明の第３の実施例によるデータ線切り替
え信号遅延時間の電源電圧依存性に関する改善効果を示
す図である。

【図１３】本発明の第４の実施例に係る半導体集積回路
としてのＤＲＡＭのうちの読み出し回路部分の構成を示
す回路図である。

【図１４】本発明の第５の実施例に係る半導体集積回路
としてのマイクロプロセッサのデータバス部分の構成を
示すブロック図である。

【図１５】従来のＳＲＡＭのうちの読み出し回路部分の
構成を示す回路図である。

【図１６】図１５のＳＲＡＭ読み出し回路の動作波形図
である。

【符号の説明】

１１．１，１１．２，… 第１ノーマルセル １２．１，１２．２，… 第２ノーマルセル ２１．１，２１．２，… 第１スペアセル ２２．１，２２．２，… 第２スペアセル ３１ 第１のデータ線対 ３２ 第２のデータ線対 ３３．１，３３．２，… ノーマルグローバルワード線 ３４ａ，３４ｂ 第１及び第２のブロック選択線 ３６．１，３６．２，… スペアグローバルワード線 ３８ データ線切り替え信号線 ３８ａ 第１の信号伝送線 ３８ｂ 第２の信号伝送線 ３９ 出力データ線 ４１ デコーダ ４２．１，４２．２，４２．３，４２．４，… ＡＮＤ
回路 ４３ 冗長判定回路 ４４．１，４４．２，４４．３，４４．４，… ＡＮＤ
回路 ４５ データ線切り替えスイッチ ４６ センスアンプ ４７ 選択増幅器 ５０ スペアアドレス比較回路 ５４．１，５４．２，… 一致信号線 ５５ ＳＧＷＬ出力回路（スペアセル選択回路） ５８ ＯＲ回路（論理和回路） ５８ａ ＮＯＲ回路（論理和回路） ６０．１，６０．２，… ＮチャンネルＭＯＳＦＥＴ ６２ データ線切り替え信号発生回路 ６２ａ，６２ｂ データ線切り替え信号発生回路 ６３ａ，６３ｂ ＥＸＯＲ回路 ６４，６４ａ スイッチ駆動回路 ６６，６７ ＡＮＤ回路 ６８，６９ Ｎチャンネルトランスファーゲート ７１，７２ ＮチャンネルＭＯＳＦＥＴ ７４，７５ Ｎチャンネルトランスファーゲート ８０ Ｎチャンネルトランスファーゲート ８１ 電流検知型増幅器 ８２ ＰチャンネルＭＯＳＦＥＴ ８３ イコライザ ８４．１，８４．２，… ＮチャンネルＭＯＳＦＥＴ ８５ ＮチャンネルＭＯＳＦＥＴ ８６，８７ Ｎチャンネルトランスファーゲート ８８ ＮチャンネルＭＯＳＦＥＴ １０３ メモリセル１０４ ビット線 １０５ センスアンプ １０６ コラムスイッチ １１１ 第１のノーマルセル群 １１２ 第２のノーマルセル群 １２１ 第１のスペアセル群 １２２ 第２のスペアセル群 １３１ 第１のデータ線対（第１のデータ線） １３２ 第２のデータ線対（第２のデータ線） １３３．１，１３３．２，… ノーマルコラム選択線 １３６．１，１３６．２，… スペアコラム選択線 １３９ 出力データ線対 １４１ コラムデコーダ（デコード手段） １４３ 冗長判定回路（冗長判定手段） １４５ データ線切り替えスイッチ １４６ リードアンプ（出力増幅器） １４７ 選択増幅器（選択増幅手段） Ａ０〜Ａ１１ 入力アドレス ＡＧ１，ＡＧ２，… 一致信号 ＢＬＫ１，ＢＬＫ２ 第１及び第２のブロック選択信号 Ｃｘ 冗長判定回路中の寄生容量 Ｃｙ 相補信号伝送線の配線容量 ＮＧＷＬ１，ＮＧＷＬ２，… ノーマルグローバルワー
ド線信号 ＳＧＷＬ１，ＳＧＷＬ２，… スペアグローバルワード
線信号 ＳＰＡＲＥ 冗長判定信号 ＳＰＡ８，／ＳＰＡ８ データ線切り替え信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 情報を記憶する機能を備えた半導体集積
   回路であって、 情報の読み出しのための第１及び第２のデータ線と、 各々ビット線及びコラムスイッチを介して前記第１のデ
   ータ線上に情報が読み出されるように該第１のデータ線
   に共通接続された第１のノーマルセル群及び第１のスペ
   アセル群と、 各々ビット線及びコラムスイッチを介して前記第２のデ
   ータ線上に情報が読み出されるように該第２のデータ線
   に共通接続された第２のノーマルセル群及び第２のスペ
   アセル群と、 前記第１のデータ線上の情報と前記第２のデータ線上の
   情報とのうちのいずれか一方を選択し、かつ該選択した
   情報を増幅するための選択増幅手段と、 入力アドレスに応じて、前記第１のノーマルセル群中の
   １セル又は前記第２のノーマルセル群中の１セルを選択
   するように対応するコラムスイッチへのノーマルコラム
   選択線上に信号を出力するためのデコード手段と、記憶している複数のスペアアドレスの中に前記入力アド
   レスと一致するアドレスがあるかどうかを判定し、一致
   するアドレスがある場合に限り前記第１のノーマルセル
   群が選択されるときには前記第２のスペアセル群中の１
   セルを、前記第２のノーマルセル群が選択されるときに
   は前記第１のスペアセル群中の１セルをそれぞれ選択す
   るように対応するコラムスイッチへのスペアコラム選択
   線上に信号を出力し、かつ前記判定の結果に基づいて前
   記選択増幅手段に前記第１のデータ線上の情報と前記第
   ２のデータ線上の情報とのうちいずれを増幅させるかを
   指定するための冗長判定手段とを備え、 前記第１のノーマルセル群、第１のスペアセル群、第２
   のノーマルセル群及び第２のスペアセル群は、前記ビッ
   ト線の方向と直交する方向に並んで配置されている こと
   を特徴とする半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記冗長判定手段は、 記憶している複数のスペアアドレスの中に前記入力アド
   レスと一致するアドレスがあるかどうかを判定し、かつ
   一致するアドレスがある場合にはスペアアドレス毎に個
   別の一致信号を出力するためのスペアアドレス比較回路
   と、 前記スペアアドレス比較回路からの一致信号の各々に応
   じて前記スペアコラム選択線への信号を出力するための
   スペアセル選択回路と、 前記スペアアドレス比較回路からいずれかの一致信号が
   出力された場合には冗長判定信号を出力するための論理
   和回路と、 前記入力アドレスと前記論理和回路からの冗長判定信号
   とに応じて前記選択増幅手段の選択動作を切り替えるよ
   うにデータ線切り替え信号を出力するためのデータ線切
   り替え信号発生回路とを備えたことを特徴とする半導体
   集積回路。
3. 【請求項３】 請求項２記載の半導体集積回路におい
   て、 前記選択増幅手段は、前記冗長判定手段中のデータ線切り替え信号発生回路か
   ら出力されるデータ線切り替え信号に応じて、前記第１
   のデータ線上の情報と前記第２のデータ線上の情報との
   うちのいずれか一方を選択的に出力するためのデータ線
   切り替えスイッチと、 前記データ線切り替えスイッチの出力を増幅するための
   出力増幅器と を備えたことを特徴とする半導体集積回
   路。