TWI509991B - 在積體電路內之電源供應控制 - Google Patents

Description

在積體電路內之電源供應控制

本發明係關於積體電路的領域。更特定而言，本發明係關於對於在積體電路內之邏輯電路的電源供應控制。

已知提供具有用於供應電力至邏輯電路的虛擬電源供應軌之積體電路。虛擬電源供應軌係經由標頭(Header)或標尾(Footer)電晶體連接至主要電源供應，且藉由接通及斷開此等標頭或標尾電晶體，可將邏輯電路連接至電源供應或與電源供應分開。此技術可用在將至邏輯電路(該邏輯電路係不活動)的電源供應移除，以減少積體電路的電力消耗。

當需要從不活動狀態切換至活動狀態時，接通標頭及/或標尾電晶體。當與邏輯電路及虛擬電源供應軌關聯的電容充電至供應電壓時，此可導致積體電路內的過量湧入(in-rush)電流。過量湧入電流可產生錯誤操作及損害積體電路。由於此原因，已知採取措施以減少當接通電源供應至虛擬電源軌時的湧入電流。用於減少湧入電流的已知技術包括首先僅接通少數標頭及/或標尾電晶體而接著依從延遲線分接的控制信號所觸發的一序列來逐漸接通標頭及/或標尾電晶體的剩餘部分。使用此方法的一問題係必須用足夠邊限來執行對標頭及/或標尾電晶體之切換的控制，即使在個別電路的程序、電壓及溫度特性的角落情況下，湧入電流將不超過可接受位準。此安全邊限具有標頭及/或標尾電晶體的接通將通常比可能的接通更慢之結果，導致與接通至虛擬軌的電源供應關聯的等待時間之不利的增加。

自一態樣觀察，本發明提供一種積體電路，包含：第一電源供應導體，該第一電源供應導體經組態以連接至電源；第二電源供應導體；複數個電晶體，該複數個電晶體經組態以提供從該第一電源供應導體至該第二電源供應導體之電流路徑；邏輯電路，該邏輯電路耦合至該第二電源供應導體且經組態以從該第二電源供應導體抽取電力；及控制器電路，該控制器電路耦合至該複數個電晶體且經組態以控制該複數個電晶體以從高阻抗狀態切換至變化程度的低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，各組在該控制器電路控制下被一起從該高阻抗狀態切換至該低阻抗狀態；該控制器電路經組態以依預定序列將該等組從該高阻抗狀態切換至該低阻抗狀態；及該控制器電路感測該第二電源供應導體的電壓且依據該電壓遵循該預定序列控制該等組從該高阻抗狀態切換至該低阻抗狀態。

本技術認識到該控制器電路可經配置以感測第二電源供應導體的電壓且依據此電壓遵循該預定序列控制該等組電晶體從該高阻抗狀態至該低阻抗狀態之切換。因此，接通的控制係基於該第二電源供應導體的感測到電壓依據回饋技術且因此由於程序、電壓及溫度之個別積體電路的變化可使用此回饋控制適應。此允許使用在所提供的正常湧入電流中之減少邊限及因此容許安全地支援更高湧入電流，藉此有利地減少與接通至虛擬軌之電源關聯的等待時間。

該等組電晶體的各者可具有第二電源供應導體上的電壓的關聯觸發值，在該處控制器電路將該組從高阻抗狀態切換至低阻抗狀態。因此，可配置各組電晶體而不接通直至第一電源供應導體與第二電源供應導體之間的電壓差已減少至預定位準下，藉此確保接通受關注的該組電晶體將不導致過量的湧入電流。

此配置係當與該等組關聯之觸發值在遵循其中被接通的該等組之預定序列之該等組間單調增加時合宜的提供。

該控制器電路可使用一用於各組的史密斯(Schmitt)觸發電路以當第二電源供應導體的電壓達到關聯觸發點時感測以致該組應被接通。此等史密斯觸發電路可造成對於個別電路中之程序、電壓及溫度變化的阻抗，兼具個別且共同地作為控制該複數組電晶體之一組史密斯觸發電路。

在一些實施例中，由史密斯觸發電路使用的觸發值可經程式化以容許精細調整程序上的切換，以致可將湧入電流增加至更高可接受位準，藉此減少與接通關聯的等待時間。

史密斯觸發器可合宜的具備重設電路以強制史密斯觸發器之重設，以致可將史密斯觸發器用於多個電源開啟及電源切斷序列。

該等組電晶體在第一電源供應導體與第二電源供應導體之間提供額外電流路徑。藉由確保湧入電流朝向最大可容忍值的等待時間之減少可藉由提供該等組具有阻抗之形式而達成，以使得當介於該等導體間的電壓差減少且低阻抗狀態中的電晶體的阻抗減少時，流經第一電源供應導體與第二電源供應導體之間的電流保持在預定範圍之內。考慮在電晶體將會操作的電壓差處之電晶體之電壓/電流特性來選擇電晶體之特性(如，數目、大小、類型等等)，允許在整個接通操作期間接近待維持的最大湧入電流，而不管隨著橫跨電晶體的電壓差減少時發生的電晶體阻抗的改變。

需要預定電流範圍應圍繞目標湧入電流延伸至不少於低於目標湧入電流的百分之20的位準。

與本技術關聯的切換尤其可用於在其中邏輯電路不執行資料處理操作之睡眠狀態與其中邏輯電路確實執行資料處理操作的操作狀態之間的切換。

自另一態樣觀察，本發明提供一種積體電路，包含：第一電源供應導體構件，該第一電源供應導體構件係用於連接至電源；第二電源供應導體構件，該第二電源供應導體構件係用於傳導電力；複數個電晶體構件，該複數個電晶體構件係用於提供從該第一電源供應導體構件至該第二電源供應導體構件之電流路徑；邏輯構件，該邏輯構件係用於從該第二電源供應導體構件抽取電力；及控制器構件，該控制器構件係用於控制該複數個電晶體構件以從高阻抗狀態切換至低阻抗狀態且藉此從該電源經由該第一電源供應導體構件、該複數個電晶體構件及該第二電源供應導體構件供應電力至該邏輯構件；其中該複數個電晶體構件被分成複數組電晶體構件，各組在該控制器構件控制下被一起從該高阻抗狀態切換至變化程度的該低阻抗狀態；該控制器構件經組態以依預定序列將該等組從該高阻抗狀態切換至該低阻抗狀態；及該控制器構件感測該第二電源供應導體構件的電壓且依據該電壓遵循該預定序列控制該等組從該高阻抗狀態切換至該低阻抗狀態。

自另一態樣觀察，本發明提供一種操作積體電路之方法，該方法包含下列步驟：使用第一電源供應導體連接至電源；用第二電源供應導體構件傳導電力；提供經由複數個電晶體從該第一電源供應導體至該第二電源供應導體之電流路徑；從該第二電源供應導體構件抽取用於邏輯電路的電力；及控制該複數個電晶體以從高阻抗狀態切換至變化程度的低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，各組一起從該高阻抗狀態切換至該低阻抗狀態；依預定序列將該等組從該高阻抗狀態切換至該低阻抗狀態；及感測該等第二電源供應導體的電壓及用以依據該電壓遵循該預定序列控制該等組從該高阻抗狀態切換至該低阻抗狀態。

自另一態樣觀察，本發明提供一種積體電路，包含：第一電源供應導體，該第一電源供應導體經組態以連接至電源；第二電源供應導體；複數個電晶體，該複數個電晶體經組態以提供從該第一電源供應導體至該第二電源供應導體之電流路徑；邏輯電路，該邏輯電路耦合至該第二電源供應導體且經組態以從該第二電源供應導體抽取電力；及控制器電路，該控制器電路耦合至該複數個電晶體及經組態以控制該複數個電晶體以從高阻抗狀態切換至低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，各組在該控制器電路的控制下被一起從該高阻抗狀態切換至該低阻抗狀態；該控制器電路經組態以依預定序列將該等組從該高阻抗狀態切換至該低阻抗狀態；及該等組之各者提供從該第一電源供應導體至該第二電源供應導體之額外電流路徑，該額外電流路徑具有的阻抗使得當介於該第一電源供應導體與該第二電源供應導體之間的電壓差減少且該低阻抗狀態中的電晶體的阻抗減少時，流經該第一電源供應導體與該第二電源供應導體之間的電流保持在預定範圍之內。

將瞭解到於依預定序列中接通的各組電晶體內選擇電晶體特性以匹配電晶體將會操作的電壓/電流特性的上述技術可及時地與切換的回饋控制獨立地使用。即使當依此方法於開放迴路方式操作時，亦可達成在湧入電流中的安全增加且減少所提供之接通等待時間。

自另一態樣觀察，本發明提供一種積體電路，包含：第一電源供應導體構件，該第一電源供應導體構件係用於連接至電源；第二電源供應導體構件，該第二電源供應導體構件係用於傳導電力；複數個電晶體構件，該複數個電晶體構件係用於提供從該第一電源供應導體構件至該第二電源供應導體構件之電流路徑；邏輯構件，該邏輯構件係用於從該第二電源供應導體構件抽取電力；及控制器構件，該控制器構件係用於控制該複數個電晶體構件以從高阻抗狀態切換至低阻抗狀態且藉此從該電源經由該第一電源供應導體構件、該複數個電晶體構件及該第二電源供應導體構件供應電力至該邏輯構件；其中該複數個電晶體構件被分成複數組電晶體構件，各組在該控制器構件控制下被一起從該高阻抗狀態切換至該低阻抗狀態；該控制器構件經組態以依預定序列將該等組從該高阻抗狀態切換至該低阻抗狀態；及該等組之各者提供從該第一電源供應導體至該第二電源供應導體之額外電流路徑，該額外電流路徑具有的阻抗使得當介於該第一電源供應導體與該第二電源供應導體之間的電壓差減少且該低阻抗狀態中的電晶體的阻抗減少時流經該第一電源供應導體與該第二電源供應導體之間的電流保持在預定範圍內。

自另一態樣觀察，本發明提供一種操作積體電路之方法，該方法包含下列步驟：使用第一電源供應導體連接至電源；用第二電源供應導體構件傳導電力；提供經由複數個電晶體從該第一電源供應導體至該第二電源供應導體之電流路徑；從該第二電源供應導體構件抽取用於邏輯電路的電力；及控制該複數個電晶體以從高阻抗狀態切換至低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該等第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，各組一起從該高阻抗狀態切換至該低阻抗狀態；依預定序列將該等組從該高阻抗狀態切換至該低阻抗狀態；及該等組之各者提供從該第一電源供應導體構件至該第二電源供應導體構件之額外電流路徑，該額外電流路徑具有的阻抗使得當介於該第一電源供應導體構件與該第二電源供應導體構件之間的電壓差減少且該低阻抗狀態中的電晶體構件的阻抗減少時，流經該第一電源供應導體構件與該第二電源供應導體構件之間的電流保持在預定範圍內。

自另一態樣觀察，本發明提供一種設計積體電路之方法，該積體電路包含：第一電源供應導體，該第一電源供應導體經組態以連接至電源；第二電源供應導體；複數個電晶體，該複數個電晶體經組態以提供從該第一電源供應導體至該第二電源供應導體之電流路徑；邏輯電路，該邏輯電路耦合至該第二電源供應導體且經組態以從該第二電源供應導體抽取電力；及控制器電路，該控制器電路耦合至該複數個電晶體且經組態以控制該複數個電晶體以從高阻抗狀態切換至低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，各組在該控制器電路控制下被一起從該高阻抗狀態切換至該低阻抗狀態；及該控制器電路經組態以依預定序列將該等組從該高阻抗狀態切換至該低阻抗狀態，該設計方法包含以下步驟：選擇該等組之各者的電晶體以提供從該第一電源供應導體至該第二電源供應導體之額外電流路徑，該額外電流路徑具有的阻抗使得當介於該第一電源供應導體與該第二電源供應導體之間的電壓差減少且在該低阻抗狀態中的電晶體的阻抗減少時，流經該第一電源供應導體與該第二電源供應導體之間的電流保持在預定範圍之內。

本發明之以上及其他目的、特徵與優點將會由以下參考附圖讀取之說明性實施例之詳細描述可更加明白。

第1圖示意地圖示積體電路2，積體電路2包括邏輯電路4、6，邏輯電路4、6可採取各種不同形式，例如可在微處理器中找到的處理電路。積體電路2進一步包括第一電源供應導體8、第二電源供應導體10及接地導體12。在第一電源供應導體8與第二電源供應導體10之間佈置的係複數個標頭電晶體14至26。此等標頭電晶體14至26分成複數組電晶體，亦即由電晶體14、15、16及17形成的Set0。由電晶體18及19形成的Set1，及由電晶體20、22、24及26形成的Set2。此等組的各組內之電晶體藉由來自控制電路28的控制信號接通及斷開。

當積體電路2處於操作狀態時，所有電晶體14至26被接通且邏輯電路4、6經由第一電源供應導體8、標頭電晶體14至26、第二電源供應導體10(虛擬軌)及接地電源供應導體(接地軌)從電源供應30供應電力。當需要減少電力消耗(例如由於靜態漏電流)時，可將積體電路2置於睡眠模式中。在此睡眠模式中，邏輯電路4、6不能處理資料。在睡眠模式中斷開所有標頭電晶體14至26且第二電源供應導體10與第一電源供應導體8隔開。

控制器電路28負責控制標頭電晶體14至26之接通，以致從睡眠狀態移動至操作狀態。為了經由積體電路2的經圖示部分的剩餘部分自第一電源供應導體8流動的湧入電流不會變得太大，控制器電路28操作以依預定序列接通標頭電晶體14至26，使得標頭電晶體逐漸被接通且過量湧入電流不發生。控制器電路28接通作為群組之該等組之各組內的標頭電晶體14至26。首先由標頭電晶體14、15、16及17組成的第一組被接通(實際上第一組將含有足夠電晶體以達到湧入電流極限──該第一組通常將含有比第二組多更多的電晶體)。第一電源供應導體8與第二電源供應導體10之間的電壓差將相對較高，第一組電晶體14、15、16及17的阻抗經設定以將湧入電流限制在所允許的最大值，且所以達成快速啟動而無由於過量湧入電流的問題。當第一電源供應導體8與第二電源供應導體10之間的電壓距離開始減小時，則湧入電流的量值亦因此將縮小。為了減少第二電源供應導體10之電壓達到第一電源供應導體8之電壓的時間，需要湧入電流不明顯落於可容忍的最大湧入電流之下(如，達到不少於目標最大湧入電流下百分之二十的位準)。由於此原因，控制器電路28進行以接通第二組標頭電晶體18、19。此時第一組標頭電晶體14、15、16與17及第二組電晶體18、19皆將被接通及因此第一電源供應導體8與第二電源供應導體10之間的路徑的阻抗將減少。此補償因為與第二電源供應導體10及邏輯電路4、6關聯之電容負載被充電而在第一電源供應導體8與第二電源供應導體10之間的電壓差之減少。隨著第二電源供應導體10上的電壓進一步增進，控制器電路28進行以接通第三組標頭電晶體20、22、24、26。此再次補償在第一電源供應導體8與第二電源供應導體10中之電壓差的進行中之減少。第二組電晶體通常將含有小數目的電晶體且各組中的電晶體數目之後將增加。

同時在第一電源供應導體8與第二電源供應導體10之間之電壓差的減少傾向於減少湧入電流，個別標頭電晶體14至26的阻抗將當此等標頭電晶體14至26移出標頭電晶體操作的飽和電流流動模式以外開始後減少。如熟習此技術領域人士將會熟悉，在橫跨電晶體14至26的高電位差處，電流流動將在某些最大值處飽和且因此電晶體的阻抗將隨著橫跨電晶體之電壓差將在流經電晶體之電流中產生少數增加(若有的話)時進一步增加而提升。然而，隨著橫跨電晶體的電壓差落下，電晶體將移出操作的此飽和模式且橫跨電晶體之電壓差的改變將會以有效地減少電晶體之阻抗的方式在流經電晶體的電流中產生明顯變化。因此，雖然第一電源供應導體8與第二電源供應導體10之間的電壓差減少將傾向於減少湧入電流，但橫跨標頭電晶體14至26的電壓差將在某些時間點將此等電晶體移出電晶體操作的飽和模式且電晶體的有效阻抗將依移動計數器之某種方式減少，以簡單地依與第一電源供應導體8及第二電源供應導體10之間的落下電壓差成比例地直接補償的方式比例縮放經接通的標頭電晶體14至26的數目。

實際上，自睡眠狀態至操作狀態的轉變可分成諸階段之預定序列，各階段特徵在於在彼等階段期間存在於第一電源供應導體8與第二電源供應導體10之間的電壓差。在此等預定階段的各者處，可決定至該點時已接通的標頭電晶體14至26之特性且連同最大容忍湧入電流可用此來計算在睡眠狀態與操作狀態之間轉變中的下一階段處需要接通多少標頭電晶體14至26。依此方法，可決定在從睡眠狀態至操作狀態的轉變期間依預定序列接通的該等組標頭電晶體之各組中的標頭電晶體14至26的數目。

應瞭解到上述在該等組電晶體之間的變化已就各組內之電晶體的數目解釋。同等地可能各組內之電晶體的數目可為恆定且此等電晶體的實體大小變化以在第一電源供應導體與第二電源供應導體之間的各電壓差處產生所要數量的湧入電流，在該處受關注的該組電晶體開始被接通。亦可能諸組之間的變化可為各組中的電晶體數目及各組內的彼等電晶體的特性之組合。

將進一步瞭解第1圖的實例圖示標頭電晶體的使用。亦可能使用類似配置，該配置與虛擬接地及接地電源供應導體12之間的標尾電晶體關聯。亦可能使用標頭電晶體及標尾電晶體之組合。

第1圖圖示從第二電源供應導體10至控制器電路28的回饋信號線32。此回饋信號線32允許控制器電路28感測在睡眠狀態與操作狀態之間之轉變期間的第二電源供應導體10的瞬時電壓。可用此測量到電壓來控制該等組標頭電晶體14至26之各者被接通的時序。此回饋協助適應如製造及/或操作期間由於環境參數(例如溫度)而在個別積體電路中之程序、電壓及溫度變化。亦可能控制電路28可依開放迴路方式操作，其中不同組標頭電晶體14至26遵循預定序列接通，該等標頭電晶體具有介於被接通之各組標頭電晶體14至26之間的預定延遲。

第2圖示意地圖示在湧入電流與虛擬軌電壓之間的關係。湧入電流等於與邏輯電路4、6及第二電源供應導體10關聯之負載電容乘以虛擬軌電壓的改變率。為了減少用於在睡眠狀態與操作狀態之間切換的時間，需要湧入電流應保持恆定在靠近可容忍而無故障的最大湧入電流。因此，湧入電流之改變率應係零。若湧入電流之改變率係零，則相對於虛擬軌電壓之時間的第二推論亦應係零。此繼而意味著若湧入電流係常數，虛擬軌電壓之改變率應係常數。

第3圖示意地圖示標頭電晶體14至26的電氣特性，該等電氣特性針對與橫跨標頭電晶體14至26之電壓差比較的流經標頭電晶體14至26的電流的變化。如將見到，隨著電壓差增加，電流流動接近飽和電流。於低電壓處，電流隨電壓差線性地變化。此後變化變得非線性。此對應於隨著橫跨電晶體的電壓差增加而電晶體的阻抗逐漸增加，直至達到電流將不再增加(即使橫跨電晶體的電壓差增加)之飽和工作狀態。當決定多少(或哪一類型)標頭電晶體應用在該組標頭電晶體的各者內時應考慮此效應，以在第一電源供應導體8與第二電源供應導體10之間的各電壓差處產生所要的目標湧入電流。

第4圖係圖示在依序接通之此等組的預定序列內的各組標頭電晶體內的標頭電晶體數目的表。此實例中之第一組(階段)標頭電晶體含有107個標頭電晶體。此第一組係首先被接通。不論在此第一組已被接通後的預定時間或當控制器電路28偵測到虛擬軌電壓已達到預定的位準時，第二組標頭電晶體被接通。在此實例中，第二組含有四個標頭電晶體。現接通之標頭電晶體的累積數目將係111。此程序持續地通過一序列的十組標頭電晶體，該等組標頭電晶體分別地含有4、15、6、18、11、93、99及166個標頭電晶體。當接通此等新的標頭電晶體組的各者時接通的標頭電晶體的累積總數將係115、130、136、154、165、258、357及523。使用此等組標頭電晶體的邏輯電路4、6及第二電源供應導體10之充電係在從睡眠狀態至操作狀態之轉變內的緩慢移動(trickle)模式。在緩慢移動模式的結束處，虛擬軌電壓靠近電源供應電壓。該程序中的最後步驟係在一槌擊組中接通大量標頭電晶體。此時第一電源供應導體8與第二電源供應導體10之間的電壓差將相對較低且與接通此大量標頭電晶體關聯的湧入電流將可接受。在已接通之槌擊組標頭電晶體後傳導的大量標頭電晶體係使得當邏輯電路4、6開始處理資料及抽取電流時，虛擬軌電壓將不下降至將造成不正確操作之點。

第5圖示意地圖示依預定序列接通該等組標頭電晶體期間湧入電流隨著時間之變化。在時間34處觸發從睡眠狀態至操作狀態的改變且當接通第一組標頭電晶體時湧入電流提升。湧入電流接著緩慢地減少直至在時間36處第二組標頭電晶體接通。此後湧入電流再次緩慢地下降直至在時間38處接通第三組標頭電晶體。此程序持續直至所有該等組標頭電晶體被接通，且在時間52處該槌擊(Hammer)組標頭電晶體被接通備便用於由邏輯電路4、6開始處理資料。可見到，儘管預定序列期間每次接通的標頭電晶體的大小及數目之動作尋求依靠近與最大允許湧入電流關聯之目標位準的位準維持湧入電流，但在湧入電流中將有一些變化。此變化較佳係限於目標湧入電流的正或負百分之20。

第6圖示意地圖示一種可用來控制該等組標頭電晶體之接通的控制器電路28的形式。在此實例中，控制電路28由形成延遲線的一長串反相器形成，其中在對應於不同組標頭電晶體應被接通處之不同所要延遲的不同點處具有分接。雖然設計簡單，控制器電路的此形式要求提供相對較大數目的反相器且此具有關聯區域及電力消耗的損失。此外，若在延遲線中有中斷，則可能無法接通槌擊組之標頭電晶體且積體電路可能無法支援藉由邏輯電路4、6之處理操作。

第7圖示意地圖示當如上述執行從睡眠狀態至操作狀態之切換的技術時觀察到之複數個電信號。可觀察到湧入電流提升上至目標位準然後激發不同組的其他電晶體以尋求維持此目標湧入電流位準。信號線54顯示用於接通不同組的標頭電晶體的控制信號且隨著此等接通事件之各者，在此再次由於第一電源供應導體8與第二電源供應導體10之間之電壓差的減少開始穩定下來之前存在湧入電流的關聯的短期提升。

第8圖示意地圖示用於控制該等組標頭電晶體之接通的控制器電路的第二示例性實施例。在此實施例中提供複數個史密斯觸發器56、58、60及62。當在虛擬供應軌(第二電源供應導體10)上感測到電壓達到預定觸發點時，此等史密斯觸發器之各者負責激發(接通)一關聯組的標頭電晶體。個別史密斯觸發器56至62在睡眠狀態與操作狀態之間的轉變期間由對應於不同點的不同觸發電壓位準形成。在激發最後史密斯觸發器62接通預定序列內的最後組標頭電晶體以後，延遲元件64在接通槌擊組標頭電晶體準備提供由邏輯電路4、6用於有效處理所需要的必要電流以前賦予額外延遲。重設電路66、68與史密斯觸發器及槌擊組標頭電晶體關聯。用此重設電路來強制標頭電晶體當需要從操作狀態轉變至睡眠狀態時斷開。

第9圖示意地圖示控制器電路28的第三示例性實施例。在此實例中第8圖的配置已修改使得史密斯觸發器的各者現可用二進制值來程式化以允許精細調整受關注之史密斯觸發器的觸發點。此允許精細調整各組標頭電晶體將被接通之電壓差，方式係依允許湧入電流被保持在更接近最大可容忍湧入電流的概念，藉此將與從睡眠狀態至操作狀態的改變關聯之等待時間維持低。

第10圖圖示如何可用個別史密斯觸發器之程式化來在彼等觸發器之行進點中產生一小變化且藉此調整個別組的標頭電晶體的激發點。

第11圖係示意地圖示第8圖中的控制器電路28的操作之流程圖。在步驟70處理等待直至接收到一啟動事件，該啟動事件指示需要從睡眠狀態至操作狀態之轉變。在步驟72選擇第一組標頭電晶體。步驟74接通此選定組的標頭電晶體。處理在步驟76等待直至虛擬軌電壓已觸發與目前選定組的標頭電晶體關聯的史密斯觸發器。當史密斯觸發器已感測到需要的電壓時，則步驟78決定下一組電晶體是否係槌擊組。若下一組電晶體並非槌擊組，則此指示自睡眠狀態至操作狀態的切換尚未完成且處理前進至步驟80，在該處下一組標頭電晶體被選定以待在步驟74切換。若步驟78決定槌擊組係將接通的下一組電晶體，則處理前進至步驟82，在該處接通槌擊組。在步驟84處理等待直至接收一電源切斷信號，該電源切斷信號指示需要從操作狀態至睡眠狀態之轉變。當需要電源切斷時，步驟86重設所有史密斯觸發器且使用重設電路66、68關閉槌擊組。

雖然已在此參考附圖詳細描述本發明的說明性實施例，但應理解本發明不受限於彼等精確實施例，且各種改變及修改可藉由熟習此項技術者實現而不脫離由隨附申請專利範圍界定之本發明之範疇及精神。

2．．．積體電路

4．．．邏輯電路

6．．．邏輯電路

8．．．第一電源供應導體

10．．．第二電源供應導體

12．．．接地導體/接地電源供應導體

14．．．電晶體

15．．．電晶體

16．．．電晶體

17．．．電晶體

18．．．電晶體

19．．．電晶體

20．．．電晶體

22．．．電晶體

24．．．電晶體

26．．．電晶體

28．．．控制電路/控制器電路

30．．．電源供應

32．．．回饋信號線

34．．．時間

36．．．時間

38．．．時間

52．．．時間

54．．．信號線

56．．．史密斯觸發器

58．．．史密斯觸發器

60．．．史密斯觸發器

62．．．史密斯觸發器

64．．．延遲元件

66．．．重設電路

68．．．重設電路

70．．．步驟

72．．．步驟

74．．．步驟

76．．．步驟

78．．．步驟

80．．．步驟

82．．．步驟

84．．．步驟

86．．．步驟

第1圖示意地圖示積體電路，該積體電路使用虛擬電源供應軌及標頭電晶體；

第2圖示意地圖示湧入電流、虛擬供應軌電壓及負載電容之間的關係；

第3圖示意地圖示在流經具有橫跨電晶體的電壓差之電晶體的電流之變化；

第4圖係提供當從睡眠狀態移動至操作狀態而依預定序列接通之複數組電晶體中之許多電晶體之一實例的表；

第5圖示意地圖示湧入電流隨著時間之變化；

第6圖示意地圖示用於成組的標頭電晶體的控制器電路之一示例性形式；

第7圖圖示與從睡眠狀態轉變至操作狀態關聯的複數個信號波形；

第8圖係用於控制標頭電晶體之控制器電路的第二示例性實施例；

第9圖示意地圖示用於控制標頭電晶體之控制器電路的第三示例性實施例；

第10圖示意地圖示第9圖之控制器電路中的史密斯觸發器的可程式性；及

第11圖係示意地圖示第8圖及第9圖的示例性實施例之操作的流程圖。

2．．．積體電路

4．．．邏輯電路

6．．．邏輯電路

8．．．第一電源供應導體

10．．．第二電源供應導體

12．．．接地導體/接地電源供應導體

14．．．電晶體

15．．．電晶體

16．．．電晶體

17．．．電晶體

18．．．電晶體

19．．．電晶體

20．．．電晶體

22．．．電晶體

24．．．電晶體

26．．．電晶體

28．．．控制電路/控制器電路

30．．．電源供應

32．．．回饋信號線

Claims (13)

1. 一種積體電路，包含：一第一電源供應導體，該第一電源供應導體經組態以連接至一電源；一第二電源供應導體；複數個電晶體，該複數個電晶體經組態以提供從該第一電源供應導體至該第二電源供應導體之一電流路徑；邏輯電路，該邏輯電路耦合至該第二電源供應導體且經組態以從該第二電源供應導體抽取電力；及控制器電路，該控制器電路耦合至該複數個電晶體且經組態以控制該複數個電晶體以從一高阻抗狀態切換至一低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，該等複數組電晶體之各組在該控制器電路的控制下被一起從該高阻抗狀態切換至該低阻抗狀態；該控制器電路經組態以依一預定序列將該等複數組電晶體從該高阻抗狀態切換至該低阻抗狀態；及該等複數組電晶體之各者提供從該第一電源供應導體至該第二電源供應導體之一額外電流路徑，該額外電流路徑具有的一阻抗使得當介於該第一電源供應 導體與該第二電源供應導體之間的一電壓差減少且該低阻抗狀態中的電晶體的阻抗減少時流經該第一電源供應導體與該第二電源供應導體之間的一電流保持在一預定範圍之內。
2. 如申請專利範圍第1項所述之積體電路，其中該預定電流範圍圍繞一目標湧入電流延伸。
3. 如申請專利範圍第2項所述之積體電路，其中該預定電流範圍自該目標湧入電流以下的百分之20延伸至該目標湧入電流以上的百分之20。
4. 如申請專利範圍第1項所述之積體電路，其中該控制器電路遵循該預定序列控制在其中該複數個電晶體具有一高阻抗狀態且該邏輯電路不執行資料處理操作之一睡眠狀態與其中該複數個電晶體具有一低阻抗狀態且該邏輯電路確實執行資料處理操作的一操作狀態之間的切換。
5. 如申請專利範圍第1項所述之積體電路，其中該控制器電路感測該第二電源供應導體的一電壓且依據該電壓遵循該預定序列控制該等複數組電晶體從該高阻抗狀態切換至該低阻抗狀態。
6. 如申請專利範圍第5項所述之積體電路，其中該等複數組電晶體的各者具有該電壓的一關聯觸發值且當該電壓達到該關聯觸發值時，該控制器電路將一組從該高阻抗狀態切換至該低阻抗狀態。
7. 如申請專利範圍第6項所述之積體電路，其中該等複數組電晶體之該等關聯觸發值遵循該預定序列在該等複數組電晶體之間單調地增加。
8. 如申請專利範圍第6項所述之積體電路，其中該控制器電路針對該等複數組電晶體之各組使用一史密斯觸發電路以感測該電壓何時達到該關聯觸發值，在該處該組從該高阻抗狀態切換至該低阻抗狀態。
9. 如申請專利範圍第8項所述之積體電路，其中該關聯觸發值係一可程式化值。
10. 如申請專利範圍第8項所述之積體電路，其中該控制器電路包括一重設電路，該重設電路係用於強制該等史密斯觸發電路之一重設。
11. 一種積體電路，包含：第一電源供應導體構件，該第一電源供應導體構件係用於連接至一電源； 第二電源供應導體構件，該第二電源供應導體構件係用於傳導電力；複數個電晶體構件，該複數個電晶體構件係用於提供從該第一電源供應導體構件至該第二電源供應導體構件之一電流路徑；邏輯構件，該邏輯構件係用於從該第二電源供應導體構件抽取電力；及控制器構件，該控制器構件係用於控制該複數個電晶體構件以從一高阻抗狀態切換至一低阻抗狀態且藉此從該電源經由該第一電源供應導體構件、該複數個電晶體構件及該第二電源供應導體構件供應電力至該邏輯構件；其中該複數個電晶體構件被分成複數組電晶體構件，該等複數組電晶體構件之各組在該控制器構件控制下被一起從該高阻抗狀態切換至該低阻抗狀態；該控制器構件經組態以依一預定序列將該等複數組電晶體構件從該高阻抗狀態切換至該低阻抗狀態；及該等複數組電晶體構件之各者提供從該第一電源供應導體至該第二電源供應導體之一額外電流路徑，該額外電流路徑具有的一阻抗使得當介於該第一電源供應導體與該第二電源供應導體之間的一電壓差減少且該低阻抗狀態中的電晶體的阻抗減少時流經該第一電源供應導體與該第二電源供應導體之間的一電流保 持在一預定範圍內。
12. 一種操作一積體電路之方法，該方法包含以下步驟：使用一第一電源供應導體連接至一電源；用一第二電源供應導體傳導電力；提供經由複數個電晶體從該第一電源供應導體至該第二電源供應導體之一電流路徑；從該第二電源供應導體抽取用於邏輯電路的電力；及控制該複數個電晶體以從一高阻抗狀態切換至一低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該等第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，該等複數組電晶體之各組一起從該高阻抗狀態切換至該低阻抗狀態；依一預定序列將該等複數組電晶體從該高阻抗狀態切換至該低阻抗狀態；及該等複數組電晶體之各者提供從該第一電源供應導體至該第二電源供應導體之一額外電流路徑，該額外電流路徑具有的一阻抗使得當介於該第一電源供應導體與該第二電源供應導體之間的一電壓差減少且該低阻抗狀態中的電晶體的阻抗減少時流經該第一電源供應導體與該第二電源供應導體之間的一電流保持在 一預定範圍內。
13. 一種設計一積體電路之方法，該積體電路包含：一第一電源供應導體，該第一電源供應導體經組態以連接至一電源；一第二電源供應導體；複數個電晶體，該複數個電晶體經組態以提供從該第一電源供應導體至該第二電源供應導體之一電流路徑；邏輯電路，該邏輯電路耦合至該第二電源供應導體且經組態以從該第二電源供應導體抽取電力；及控制器電路，該控制器電路耦合至該複數個電晶體且經組態以控制該複數個電晶體以從一高阻抗狀態切換至一低阻抗狀態且藉此從該電源經由該第一電源供應導體、該複數個電晶體及該第二電源供應導體供應電力至該邏輯電路；其中該複數個電晶體被分成複數組電晶體，該等複數組電晶體之各組在該控制器電路控制下被一起從該高阻抗狀態切換至該低阻抗狀態；及該控制器電路經組態以依一預定序列將該等複數組電晶體從該高阻抗狀態切換至該低阻抗狀態，該設計方法包含以下步驟：選擇該等複數組電晶體之各者的電晶體以提供從該第一電源供應導體至該第二電源供應導體之一額外 電流路徑，該額外電流路徑具有的一阻抗使得當介於該第一電源供應導體與該第二電源供應導體之間的一電壓差減少且在該低阻抗狀態中的電晶體的阻抗減少時流經該第一電源供應導體與該第二電源供應導體之間的一電流保持在一預定範圍內。