KR910000021B1

KR910000021B1 - 불휘발성 반도체기억장치

Info

Publication number: KR910000021B1
Application number: KR1019870005003A
Authority: KR
Inventors: 스미오 다나카; 마사키 사토; 신지 사이토; 시게루 아츠미; 노부아키 오츠카
Original assignee: 가부시키가이샤 도시바; 와타리 스기이치로
Priority date: 1986-05-20
Filing date: 1988-02-17
Publication date: 1991-01-19
Also published as: US4825271A; KR870011620A

Abstract

내용 없음.

Description

불휘발성 반도체기억장치

제1a도는 종래 EPROM의 메모리셀 구조의 일부분을 나타낸 평면도.

제1b도는 제1a도의 A-A^*선 종단면도.

제2a도는 본 발명의 1실시예에 따른 EPROM의 메모리셀 구조의 일부분을 나타낸 평면도.

제2b도는 제2a도에 도시된 평면도의 B-B^*선 종단면도.

제3a도는 본 발명의 다른 실시예에 따른 EPROM의 4개 트랜지스터셀 구조의 부분을 나타낸 평면도.

제3b도는 제3a도에 도시된 4개의 트랜지스터셀을 포함한 블록도와 주위회로소자를 나타낸 도면.

제4도는 제2b도에 도시된 발명의 1실시예의 변형된 부분을 나타낸 종단면도.

제5a도는 본 발명의 또 다른 실시예에 따른 EPROM의 메모리셀 구조의 부분 나타낸 평면도.

제5b도는 제5a도의 C-C^*선 종단면도.

제5c도는 제5a도의 D-D^*선 종단면도.

제6a도는 제5a도에 도시된 EPROM에 포함되어 있는 쌍으로 된 워드선(19A,19b)과 알루미늄배선(22) 사이의 접촉부분을 나타낸 평면도.

제6b도는 제6a도의 E-E^*선 종단면도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : P형 실리콘기판 12,32 : 절연막

12,13,33 : 소오스영역 14,34 : 드레인영역

15,35 : 챈널영역 16,18,36,38 : 게이트절연막

17,37,70 : 플로우팅게이트 19A,19B,39 : 워드선

20 : 다결정실리콘층 21 : 금속실리사이드층

22 : 제2의 워드선(제2의 알루미늄배선) 23,25 : 접촉구멍

24 : 비트선 31 : 반도체기판

40 : 몰리브듐실리사이드막(제1의 알루미늄배선)

41 : 제1의 알루미늄박(비트선) 42 : 접촉구멍

100 : 실리콘 2 산화층 400 : 제2의 알루미늄막

14W1,14W2,14R1, 14R2 : 드레인

본 발명은 데이터를 기록할 수 있을 뿐만 아니라 일단 한번 기록된 데이터를 반영구적으로 보존할 수 있도록 된 불휘발성 반도체기억장치에 관한 것이다.

불휘발성 반도체기억장치, 특히 플로우팅게이트를 갖춘 EPROM(Erasable Programmable Read Only Memory)은 메모리셀의 소자구조가 간단한 것이기 때문에 고집적화에 적당하여 현재에는 256K비트, 512K 비트 및 1M비트등의 대용량의 것이 개발되어 실제적으로 사용되고 있고, 다른 한편으로는 이러한 EPROM이 사용되는 컴퓨터시스템의 고도화가 추진되어 보다 더 고속동작이 가능하고, 신뢰성이 높은 EPROM의 필요성이 증대되고 있다.

종래 EPROM의 고속화는 예컨대 1984년에 개최된 VLSI 기술 토론회 "테크니컬페이퍼의 다이제스트(Digest of Technical Papers)"의 40페이지에 나타나 있는 바와 같이 다결정실리콘층의 표면에 티타늄 실리사이드층을 형성시켜줌에 의해서 워드선의 저항을 감소시키는 방법이나 또는 워드선을 다결정실리콘층과 몰리브듐실리사이드층으로 되는 이른바 다결정구조로해서 저저항화하는 방법이 시도되고 있었다.

그렇지만 이러한 기본적인 EPROM 메모리셀에서는 전기적으로는 다르게 절연된 플로우팅게이트중에 축적된 전자가 EPROM의 동작중에 방출되는 것이 아니고 장시간 보존유지되게 된다.

제1a도 및 제1b도는 워드선의 저항을 감소시키기 위한 다결정구조의 워드선인 EPROM의 메모리셀 어레이를 선택적으로 보여주는 것으로, 제1a도는 메모리셀 어레이의 패턴평면도, 제1b도는 제1a도에 도시한 메모리셀 어레이의 A-A^*선 단면도로서 EPROM은 P형 실리콘 반도체기판(31)과 기판(31) 표면에 선택적으로 형성된 절연막(32), n형 확산영역으로 구성되는 소오스영역(33) 및 드레인영역(34), 소오스영역(33)과 드레인영역(34) 사이에 형성된 챈널영역(35), 챈널영역(35)에 형성된 게이트절연막(36), 제1의 다결정 실리콘층에 형성된 메모리셀의 플로우팅게이트(37), 플로우팅게이트(37)를 덮도록 형성시킨 게이트절연막(38) 및, 제2의 다결정실리콘층으로 형성된 워드선(39)으로 구성되어 있고, 워드선(39)은 메모리셀의 제어게이트로 동작한다.

더구나 EPROM은 워드선의 저항감소를 위해 워드선(39)위에 형성되어 있는 몰리브듐실리사이드막(40)과 알루미늄 등의 금속으로 이루어진 비트선(41 ; 제1의 알루미늄) 및 각비트선(41)에 각 메모리셀의 드레인영역(34)을 접속하기 위한 접촉구멍(42)으로 이루어지게 된다.

이와같은 EPROM의 특수한 구성에 있어서, 플로우팅게이트(37)의 전하보존 특성을 일반적으로 실리콘산화막으로 형성된 게이트절연막(36,38)의 특성에 의존하게 된다. 이 때문에 누설 전류가 쉽게 흐를 수 있는 장벽높이가 낮은 실리콘산화막을 사용하는 경우에는 충분히 높은 전하보존 특성을 가지는 것이 불가능하여 축적된 데이터를 유지하는 능력의 견지에서 볼 때 전하보전 특성을 확실하게 낮아지게 된다.

다결정실리콘층의 표면에다 티타늄실리게이트막을 형성시키는 종래의 방법에서 게이트절연막을 덮는 실리콘산화막의 형성과정은 고질의 실리콘산화막으로 덮혀져 있는 플로우팅게이트를 만드는 티타늄실리사이드층이 형성되기 이전에 이루어진다.

더구나 티타늄은 실리콘산화막과 크게 반응하므로 티타늄실리사이드막에 포함되어 있는 티타늄은 먼저 형성되어 있는 실리콘산화막과 강력하게 반응한다.

또한, 티타늄원자들은 다결정실리콘의 드레인 경계영역이 따라서 기판내부영역 아래쪽으로 확산되어 실리콘산화막의 절연특성이 현저하게 나빠지게 된다.

제1b도는 제2의 다결정실리콘막(39 ; 워드선)과 몰리브듐실리사이드막(40)으로 구성된 2층구조의 사실상의 워드선을 나타낸 것으로서, 플로우팅게이트(37)에 게이트절연막(38)을 퇴적시키는 제1단계의 일반적인 방법은 제2의 다결정실리콘막(39)과 몰리브듐실리사이드막(40)을 퇴적시켜 형성하고, 이때 가장 윗쪽에 있는 몰리브듐실리사이드막(40)은 자기 정합된 에칭기술수단에 의해 몰리브듐실리사이드막(40), 제2의 다결정실리콘막(39), 게이트절연막(38)과 플로우팅게이트(37)를 에칭시키는 포토리소그라피에 의해 정확한 패턴을 형성시킨 다음 소오스영역(33)과 드레인영역(34)을 확산에 의해 형성시키고 몰리브듐실리사이드막(40)과 제2의 다결정실리콘막(39) 및 플로우팅게이트(37)를 산화시켜 실리콘산화막을 형성시킨다.

플로우팅게이트(37)의 표면에 위치하는 실리콘산화막은 몰리브듐을 포함하는 원인으로 해서 플로우팅게이트(37)의 전기적 절연특성이 나빠지게 된다. 즉, 전류는 플로우팅게이트(37)를 통해 누설되게 된다.

따라서, 제1b도에 도시한 바와 같이 플루오팅게이트(37)의 가장자리에 있는 부분(x)이 퇴적되어 고전도 전기저항층(40)으로 되는 몰리브듐실리사이드막(40)이 형성되게 된다. EPROM의 억세스속도를 개량하기 위해 가능한한 워드선의 전기적 저항을 낮출 필요가 있는 바, 워드선의 저항값을 낮추기 위한 다결정구조는 텅스텐, 티타늄몰리브듐등이 사용된다. 제1b도에 도시한 바와 같이 x부분을 날카롭게 계단형태로 올라가게 형성시키고, 이것이 EPROM에 적용되었을 때 워드선의 저항은 기대하는 값으로 낮아지게 된다. 제1a도 및 제1b도에 도시한 종래의 기술은 EPROM의 억세스속도를 개선할 수 없다(종래의 기술의 첫번째 문제점).

또한 제1의 알루미늄막과 확산막 사이의 접촉영역에 제2의 알루미늄막인 2개의 알루미늄막을 형성시키는 바, 이 경우 제2의 알루미늄막이 접촉영역 윗부분을 부수는 경향이 있다. 그래서 워드선(39)의 저항을 낮추기 위해 제1a도에 도시한 통상적인 셀구조에서 몰리브듐실리사이드막(40)을 사용하지 않는데, 이것은 제2의 알루미늄막(400)을 형성시키기 위해 필요한 것으로서, 제1b도에 도시한 몰리브듐실리사이드막(40) 위치에 제1a도에 있는 워드선(39) 부분을 형성시키게 된다.

물론 워드선(39)을 통해 신호가 전송됨은 제2의 알루미늄막(400)을 통해 신호가 전송되는 것과 같다. 이 경우 날카로운 계단부분(x)을 제2의 알루미늄막(41)보다도 폭이 넓은 제2의 알루미늄막(400)을 형성시킬 필요가 있는 바, 당연히 제2의 알루미늄막(400)의 폭을 제2a도에서 보는 바와 같이 셀의 다결정실리콘막(39)보다 폭을 넓게 해야만 한다. 플로우팅게이트(제1의 다결정실리콘막 ; 37에 도달하는 자외선의 전송은 데이터의 소거에 요구되는 시간이 길어지게 되므로 차단된다(종래기술의 2번째 문제점).

본 발명은 억세스속도를 개선시키기 위해 워드선의 저항값의 적은 불휘발성 반도체기억장치를 제공함에 그 목적이 있고, 또 다른 목적은 데이터의 소거시간이 짧은 고속의 부휘발성 반도체기억장치를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 제2의 워드선(22)을 한쌍의 제1의 워드선(19A,19B) 사이의 소오스영역(13)위에 형성시켜 제2의 워드선(22)의 저저항화를 위해 각각 제1의 워드선(19A,19B)에 접속시키고, 이 제2의 워드선(22)은 소오스영역(13)위에 오직 하나의 워드선으로 형성되기 때문에 셀 영역이 불필요하게 증가되는 것을 방지할 수 있게 된다. 또한 제2의 워드선(22)의 형성은 워드선의 저저항화를 이룩할 수 있고, 제1의 워드선(19A,19B)의 폭을 증가시킬 필요가 없게 된다.

이것은 제1의 워드선(19A,19B) 아래에 있는 플로우팅게이트(17)로 데이터의 소거를 위해 자외선을 손쉽게 전송하여 IC패턴의 디자인을 가능하게 할 수 있다. 제2a 및 제2b도는 본 발명의 1실시예에 따른 불휘발성 반도체기억장치를 선택적으로 보여주는 도면으로서, 제2a도는 메모리셀 어레이 부분의 패턴을 나타내는 평면도, 제2b도는 제2a도의 B-B^*선 종단면도인 바, 제2b도에 도시한 바와 같이 절연막(12)을 P형 실리콘반도체기판(11) 상에다 선택적으로 형성시키게 된다. 소오스영역(13)은 다수의 메모리셀과 공통으로 n형 불순물의 확산에 의해 형성시키며, 소오스영역(13)을 제2a도에 도시한 바와 같이 측면으로 연장 형성시킨다. 각 메모리셀의 드레인영역은 n형 불순물을 확산시켜 형성시키며, 제2a도에서 보는 바와 같이 드레인영역(14)은 소오스영역(13)의 양측면에다 엇물리게 형성시킨다.

더구나 각 메모리셀의 챈널영역(15)을 소오스영역(13)과 드레인영역(14)의 사이에 형성시키고, 부수적으로 제2a도에 나타낸 비트선(24)은 제2b도에서는 빠져 있다. 예컨대 실리콘산화에 의해 형성된 게이트절연막(16)을 각 챈널영역(15)에 형성시키고, 각 메모리셀의 플로우팅게이트(17)는 게이트절연막(16) 위에 제1의 다결정실리콘막을 퇴적시켜 형성시킨다.

게이트절연막(18)은 예컨대 실리콘산화에 의해 플로우팅게이트(17)를 덮는 방법으로 형성시키고, 제1의 워드선(19A)을 제2의 다결정실리콘막으로 형성시키고, 제2도에 도시한 평면도에서 보는 바와 같이 소오스영역(13)의 위 양측에 배열된 드레인영역(14)은 통상다수의 메모리셀의 제어게이트로서 동작한다. 바꾸어 말하면 다른 제1의 워드선(19B)을 제2의 다결정실리콘막으로 형성시키고, 제2a도에 도시한 평면도에 도시한 바와 같이 소오스영역(13) 아래 양측에 배열된 드레인영역(14)은 통상 다수의 메모리셀에 불순물을 주입하는 제어게이트로서 동작하게 되고, 동일한 신호가 한쌍의 제1의 워드선(19A,19B)으로 공급된다.

제2b도에 도시된 바와 같이 제2의 워드선(22)을 제1의 워드선(19A,19B) 사이에 위치한 소오스영역(13)위에 형성시키는데, 이 제2의 워드선(22)은 고융점을 가진 금속실리사이드층(21)위 다결정실리콘층(20) 아래에 형성시키게 된다. 예컨대 몰리브듐, 티타늄, 텅스텐 및 탄탈늄으로 된 실리사이드막은 제2의 워드선(22)위의 금속실리사이드층(21)을 형성화시키는데 사용된다.

제2의 워드선(22)은 모든 다수의 메모리셀의 쌍으로 된 제1의 워드선(19A,19B)을 부분적으로 오버랩하기 위해 제공되는 바, 오버랩핑위치에서 제2의 워드선(22)은 접촉구멍(23)을 통해 제1의 워드선(19A,19B)에 각각 접속된다. 제2a도 및 제2b도에 도시한 실시예에 있어서, 접촉구멍(23)은 모든 셀을 형성하기 위해 제공되고, 셀들 각각을 형성하기 위해서는 제공되지 않는 바, 이러한 특수한 구조는 접촉구멍(23)을 제공함에 의해 IC칩 영역의 증가를 막을 수 있는 원인으로 된다.

제2의 워드선(22)을 형성시키기 위해서는 다결정실리콘층(20)을 먼저 형성시키고, 이 다결정실리콘층(20)의 윗부분에 도핑에 의해 인 또는 비소의 불순물은 주입시켜 도핑된 윗부분을 덮는 금속실리사이드층(21) 예컨대 MoSi2, TiSi2 또는 WSi2를 연속적으로 형성시킨다.

제2a도 및 제2b도에 도시한 구조는 실리사이드층의 2층구조인 제2의 워드선(22)을 정밀하게 패터닝함에 의해 얻을 수 있게 되고, 다결정실리콘층(20)은 예컨대 리소그라피기술에 의해 얻어지게 된다.

상기한 종래의 특수한 구조는 예컨대 다음과 같은 문헌으로 발표된 바 있다.

1. S.P.Murarka et al. "Refractory Silicides of Titanium and Tantalum for Low-Resistivity Gates and Interconnects", IEEE Transactions on Electron Devices, ED-27, No.8 PP 1409-1417, 1980.

2. F.Mohammadi "Silicides for Interconnection Technology", Solid State Technology, PP 65-72, 1981.

3. U.S. Patent No. 4,528,744 "Method of Manufacturing a Semiconductor Device" T. Shibata.

4. U.S. Patent No. 4,378,628, "Cobalt Silicide Metallization for Semiconductor Intergrated Circuits" H.J. Levinstein et al.

상기한 4개의 모든 출판문헌은 본 명세서에 기술되어 있다.

제2a도에 도시한 바와 같이 알루미늄과 같은 금속으로 구성된 긴 비트선(24)을 제1의 워드선(19A,19B)에 교차형성시키고, 각 비트선(24)은 접촉구멍(25)을 통해 드레인영역(14)과 접속시킨다.

상기한 바와 같이 제2의 워드선(22)은 금속으로 이루어지기 때문에 워드선의 저항이 낮아짐과 동시에 제1의 워드선(19A,19B)에 접속되도록 형성시킨다. 더구나 제2의 워드선(22)을 소오스영역(13)위에 퇴적시켜 2개의 제1의 워드선(19A,19B) 사이의 공간에 삽입형성시키는 기술은 종래의 기술과는 동일하지 않는바, 문제의 공간은 비교적 커서 제2의 워드선(22)의 폭을 확실하게 증가시킬 수 있어서, 통상적으로 워드선의 전기저항을 효가적으로 낮아지게 할 수가 있다.

제2의 워드선(22)을 접촉구멍(23)을 통해 제1의 워드선(19A,19B)과 모든 다수의 셀에 접속시키는데, 특수한 구조때문에 부드러운 표면에 제2의 워드선(22)을 형성시킬 수 있고, 더우기 제1의 다결정실리콘막은 다음과 같이 기판표면상에 부드러운 표면을 가진 실리콘 2 산화층(100)의 형성에 의해 제일먼저 퇴적에 의해 형성시키는 제1의 워드선(19A,19B) 형성에 사용하게 되므로 제1의 워드선 표면은 상기한 실리콘 2 산화층(100)으로 피복시킨다. 또한 제2의 워드선(22)을 실리콘 2 산화층(100)의 부드러운 표면상에 형성시킨다.

더구나 종래에는 제2의 워드선을 워드선의 깊은 톱니모양을 이루도록 계단부분을 가진 표면상에 형성시키므로 워드선의 저항이 비정상적으로 증가되어 메모리셀의 억세스속도가 낮아지게 된다. 당연히 본 발명의 기억장치는 상기한 곤란함을 극복할 수 있다.

더우기 본 발명에 있어서는 제2의 워드선(22)과 플로우팅게이트(17)로부터 떨어져 있는 제1의 워드선(19A,19B)의 접속을 위해 접촉구멍(18)이 있는 장점이 있다. 이러한 특수한 구조는 플로우팅게이트(17)의 표면을 노출시키기 위해 게이트절연막(18)의 제거단계를 적용할 필요가 없고, 금속실리사이드층(21) 왼쪽노출등과 게이트절연막(18)을 갖춘 플로우팅게이트(17)를 덮는 단계도 적용할 필요가 필요없어 폴리사이드 구조의 종래 EPROM의 제조절차에 적용되는 단계가 필요없게 된다.

따라서 본 발명에서는 플로우팅게이트(17)를 덮는 게이트절연막(18)내로 금속과 같은 불순물 주입이 가능하게 된다. 그러므로 자연히 플로우팅게이트(17)는 충분히 전기적 전하를 남길 수 있어 신뢰도를 갖게 된다.

상기한 바와 같이 워드선의 저항을 제2a도 및 제2b도에 도시한 불휘발성 반도체기억장치에서는 확실하게 낮출 수 있기 때문에 억세스속도를 개선할 수 있을 뿐만 아니라 기억의 정확도도 높힐 수가 있다.

제3a도는 4개의 트랜지스터셀을 가진 EPROM에 본 발명을 적용한 기술을 도시한 것으로서, 제3a도에 도시한 셀의 회로는 제3b도에 나타낸 구조로 되어 있는 바, 이 실시예는 제2a도에 도시한 실시예와 플로우팅게이트를 제외하고 동일하다. 제3a도의 실시예에 있어서 플로우팅게이트(170)로는 통상적으로 드레인(14W1)을 가진 독출용 MOS트랜지스터와 드레인(14R1)을 가진 기록용 MOS트랜지스터가 사용된다. 데이터기록의 출력속도는 드레인(14R1,14R2)을 약간 도핑시키거나 이들 드레인(14R1,14R2)의 비트선을 잡아당김으로써 소오스전위(VDD)가 낮아지게 된다. 이러한 LDD 구조의 EPROM은 1985년 12월 12일 출원된 일본특허출원 제60-277833호에 상세하게 기술되어 있다.

상기한 일본출원은 본 발명의 발명자들에 의해 발명되었는 바, 상기 일본출원에 따른 AU.S 특허출원은 U.S특허청에도 출원된 바 있다. 이러한 미국출원의 모든 공개는 본 명세서에 구체화되어 있다.

제4도는 제2b도를 부분적으로 나타낸 것으로, 제2b도에 도시된 비트선(24)은 제4도에 도시하지 않았다. 또 다결정실리콘막(20)은 제4도에서 산화막(100 ; 실리콘 2 산화층)내로 부분(20A)내의 아래로 확장형성되게 된다. 결국 제2의 워드선(22) 아래에 있는 다결정실리콘층(20)의 교차부분은 제2의 워드선(22)의 폭을 증가시키지 않아도 되기 때문에 통상적으로 증가된 다결정실리콘층(20)의 교차부분은 워드선의 전기적 저항을 낮추게 된다.

제5a도~제5c도는 본 발명의 다른 실시예를 나타낸 것으로서, 제5a도는 평면도이고, 제5b도는 제5a도의 C-C^*선 단면도이며, 제5c도는 제5a도의 D-D^*선 종단면도이다.

도면에서 보는 바와 같이 본 발명의 장치는 공통 소오스영역(n^*확산층 ; 13), 드레인영역(n^*확산층 ; 14), 워드선(제2의 다결정실리콘층 ; 19A,19B) 플로우팅게이트(제1의 다결정실리콘층 ; 17) 비트선(제1의 알루미늄배선 ; 24) 접촉구멍(25) 및 제2의 알루미늄배선(22)로 구성되게 된다. 불순물의 확산에 의해 형성된 배선(13)으로 신호가 공급되는 것은 중요하고, 소오스배선(13)과 평행하게 형성된 워드선(19A,19B)으로도 신호가 공급되므로 소오스배선(13)는 워드선(19A,19B) 사이에 삽입된다. 또한 비트선을 구성하는 제1의 알루미늄배선(24)은 이들 워드선의 확산방향으로 수직방향에 워드선(19A,19B)을 교차하도록 확장된다.

상기 특수한 구조는 데이터 소거를 위해 사용된 자외선으로 프로그램할 수 있는 메모리셀을 제공하게 된다.

제6a도는 워드선(19A,19B)과 알루미늄배선(22) 사이의 접촉부분을 나타낸 평면도이고, 제6b도는 제6a도의 E-E^*선 종단면도로서 제6b도에 도시한 바와 같이 접촉부(190)는 알루미늄배선(22)과 워드선(19A,19B) 사이에 형성되는 바, 알루미늄배선(22)이 워드선(19A,19B)에 직접 접촉되는 경우에 비해서 접촉부(190)의 존재는 알루미늄배선(22)의 깊은 톱니모양에 적합하다.

다시말하면 제2의 알루미늄배선(22)은 워드선(19A,19B)과 평행하게 상기 소오스배선(13)을 형성시킨 워드선으로 동작하게 된다. 제6a도 및 제6b도에 도시한 바와 같이 알루미늄배선(22)은 모든 셀에 대한 접촉부(190)를 통해 워드선(19A,19B)에 접촉된다. 여기서 알 수 있는 바와 같이 종래기술과는 다르게 소오스배선(13)은 평행한 워드선(19A,19B)에 관해서는 하나의 제2의 알루미늄배선(22)의 사용만으로 충분하여 워드선의 저항이 낮아지게 된다.

뿐만 아니라 제5a도 및 제5b도에 도시한 장치처럼 배선(22)은 자외선으로 플로우팅게이트(17)의 직접적인 조사를 방해하지 않게 된다. 다시말하면 데이터 소거시간은 알루미늄배선(22)의 존재에 의해 길어지지 않게 된다.

상기한 바와 같이 제5a도~제5c도는 고속동작의 EPROM을 제공하기 위해 워드선의 저저항화를 이루갈 수 있을 뿐만 아니라 금속배선(제2의 알루미늄배선)이 플로우팅게이트위에 위치하지 않기 때문에 데이터의 소거에 짧은 시간이 소요되게 된다.

본 발명은 상기 실시예에 한정되지 않는 바, 도면에 도시된 내용은 가장 실제적이고 선택된 실시예를 나타낸 것이다. 예컨대 제2a도와 제2b도에 도시된 구성에 있어서 제2중층인 워드선(22)은 워드선(22)과 동일한 두께의 단일 다결정실리콘층(20)으로 대치할 수 있다. 제2b도에 도시한 다결정실리콘층(20)은 전기적인 저항률이 대략 40Ω/㎠라 가정하면 동일한 두께의 다결정실리콘층인 워드선(22)의 전기적인 저항률은 대략 30Ω/㎠이다.

즉, 단일 다결정실리콘으로 서서히 형성되는 워드선(22)은 적합한 저저항률을 나타내게 된다. 더구나 제2b도에 도시한 구성의 2중층인 워드선(22)은 대략 2Ω/㎠의 낮은 저항률을 가지므로 단일 다결정실리콘층으로 형성된 워드선 보다도 더욱 바람직하다. 2중층구조인 워드선(22)이 알루미늄층등 금속의 단일층으로 대치된다면 결과로서 생기는 구성은 2중알루미늄배선층(22,24)의 구성을 포함하는 제5a도~제5c도에 도시한 구성과 본질적으로는 동일하게 된다.

이와는 달리 제5b도에 도시한 알루미늄배선(22)은 고융점과 다결정실리콘층을 갖춘 금속실리사이드층으로 형성된 2중층구조 또는 다결정실리콘의 단일층으로 대치될 수 있는 바, 이 경우 결과적인 구성은 제5b도 또는 제2b도에 도시한 구성과 본질적으로 동일하게 된다. 또한 워드선(22)은 금속실리사이드층만으로 구성해도 좋다.

상기한 바와 같이 본 발명은 워드선의 저저항화를 도모할 수 있어 신뢰성이 충분히 높은 불휘발성 반도체기억장치를 제공할 수 있다.

Claims

한 방향으로 전개되는 소오스확산영역과, 이 소오스확산영역이 사이에 끼워지도록 소오스확산영역과 평행하게 배열되는 한쌍의 제1워드선, 이 제1워드선이 사이에 끼워져서 상기 소오스확산영역을 향하도록 배치되는 드레인확산영역, 각각의 드레인확산영역이 전기적으로 연결되면서 제1워드선을 교차하도록 배열되는 비트선, 상기 소오스확산영역과 드레인확산영역사이에 형성되는 챈널영역과 제1워드선사이에 전기적인 플로우팅방식으로 형성되는 플로우팅게이트전극 및, 한쌍의 제1워드선에 전기적으로 연결되면서 적어도 부분적으로 소오스확산영역과 겹쳐지도록 배열되는 제2워드선으로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
제1항에 있어서, 한쌍의 제1워드선이 복수개로 이루어지고, 1개의 제2워드선이 각 한쌍의 제1워드선에 마련되어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
제1항에 있어서, 복수개의 메모리셀이 소오스확산영역과 드레인확산영역, 제1워드선 및 플로우팅게이트전극으로 각각 이루어지고, 제2워드선을 따라 배열되면서 제어게이트로 동작되는 제1워드선의 일부분을 모든 메모리셀의 접촉구멍을 통해 제2워드선에 접촉되도록 형성되어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
제3항에 있어서, 접촉구멍이 플로우팅게이트전극으로부터 떨어져서 배치된 제1워드선 바로위에 형성되어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
제1항에 있어서, 제2워드선은 다결정실리콘층과 높은 융점은 가지는 금속의 실리사이드로 형성된 다른 다결정실리콘층으로 이루어지는 2중층구조를 갖춘것임을 특징으로 하는 불휘발성 반도체기억장치.
제5항에 있어서, 플로우팅게이트전극은 그 사이에 끼워진 제1절연층과 더불어 챈널영역위에 형성되고, 한쌍의 제1워드선중 한 워드선이 그 사이에 끼워진 제2절연막과 더불어 플로우팅게이트전극위에 형성되며, 제2워드선이 그 사이에 끼워진 필드절연막과 더불어 제1워드선위에 형성되는 것을 특징으로 하는 불휘발성 반도체기억장치.
제5항에 있어서, 플로우팅게이트전극은 그 사이에 끼워진 제1절연층과 더불어 챈널영역위에 형성되고, 한쌍의 제1워드선중 한 워드선이 그 사이에 끼워진 제2절연막과 더불어 플로우팅게이트전극위에 형성되며, 제2워드선이 그 사이에 끼워진 필드절연층과 더불어 제1워드선위에 형성되고, 제1워드선 사이에 위치하는 제2워드선이 다결정실리콘층의 일부분이 필드절연층의 아래쪽으로 전개되는 것을 특징으로 하는 불휘발성 반도체기억장치.
제1항에 있어서, 제2워드선이 다결정실리콘층으로 이루어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
제1항에 있어서, 제2워드선이 금속의 실리사이드로 이루어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
제8항에 있어서, 플로우팅게이트전극은 그 사이에 끼워진 제1절연층과 더불어 챈널영역위에 형성되고, 한쌍의 제1워드선중 한 워드선이 그 사이에 끼워진 제2절연막과 더불어 플로우팅게이트전극위에 형성되며, 제2워드선이 그 사이에 끼워진 필드절연층과 더불어 제1워드선위에 형성되고, 제1워드선 사이에 위치하는 제2워드선인 다결정실리콘층의 일부분이 필드절연층의 아래쪽으로 전개되는 것을 특징으로 하는 불휘발성 반도체기억장치.
소오스배선확산층과, 그 사이에 끼워져 상기 확산층을 가진 소오스배선확산층과 평행하게 전개되면서 동일 워드선신호가 공급되어지는 한쌍의 워드선, 상기 워드선에 교차하여 전개되는 비트선 및, 상기 한쌍의 워드선과 겹쳐지지 않도록 워드선에 평행하게 소오스배선확산층위에 형성되면서 동일 워드선신호가 공급되어지는 신호배선으로 구성되어 데이터를 소거하기 위해 자외선을 사용하는 것을 특징으로 하는 불휘발성 반도체기억장치.
제11항에 있어서, 신호배선이 한쌍의 워드선에 접촉되게 형성되어 신호배선을 경유하는 접촉부분이 추가로 구성되는 것을 특징으로 하는 불휘발성 반도체기억장치.
제12항에 있어서, 경유하는 접촉부분이 한쌍의 워드선 전개방향으로 규정된 간격을 가지도록 형성된 것을 특징으로 하는 불휘발성 반도체기억장치.
제11항에 있어서 신호배선은 금속을 포함하게 됨을 특징으로 하는 불휘발성 반도체기억장치.
제11항에 있어서, 신호배선은 다결정실리콘을 포함하게 됨을 특징으로 하는 불휘발성 반도체기억장치.
제11항에 있어서, 신호배선은 몰리브데늄과 티타늄, 텅스텐 또는 탄탈륨의 실리사이드를 포함하게 됨을 특징으로 하는 불휘발성 반도체기억장치.