CN1263117C - 清除famos存储单元及相应存储单元的方法 - Google Patents
清除famos存储单元及相应存储单元的方法 Download PDFInfo
- Publication number
- CN1263117C CN1263117C CN02105498.3A CN02105498A CN1263117C CN 1263117 C CN1263117 C CN 1263117C CN 02105498 A CN02105498 A CN 02105498A CN 1263117 C CN1263117 C CN 1263117C
- Authority
- CN
- China
- Prior art keywords
- memory cell
- drain electrode
- voltage
- source electrode
- famos memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000005611 electricity Effects 0.000 claims description 8
- 230000009467 reduction Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000005516 engineering process Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000007667 floating Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
以电气方式清除存储单元，例如，其方式是向基片施加比施加于源极的电压VS与施加于漏极的电压ND中的较低的电压至少高4伏的电压VB，并且VB低于预定的极限值，高于比值单元就会被毁。
Description
技术领域
本发明涉及集成电路，更详细地讲，涉及基于FAMOS晶体管的FAMOS存储器单元或存储点。
背景技术
FAMOS(浮置栅雪崩注入式MOS(金属氧化物半导体))使用单栅极隔离的(即不进行电气连接的)PMOS(P型金属氧化物半导体)晶体管实现的存储点。
因此，单栅极是浮置的。
存储点可在不为生产PMOS晶体管的基本技术流程增加额外步骤的情况下获得。不像其他的存储点，如具有浮置栅和控制栅的FLASH，EPROM或EEPROM存储点，FAMOS存储单元只有一个浮置栅。
目前，用电气的方式清除FAMOS存储点是不可能的，必须使用紫外辐射。因此，这种类型的存储点目前更多地是作为一次可编程(OTP)存储器来使用。
发明内容
本发明的目的在于避免用紫外辐射清除，以便FAMOS存储单元能被编程并可清除几次，并能随意地把包括具有单浮置栅的PMOS晶体管的存储单元集成到集成电路中。
为实现这一目的，一种清除FAMOS存储单元的方法，包括至少一个PMOS晶体管，所述晶体管包括在半导体基片中间隔的源极和漏极，并确定了源极和漏极之间的通道，单个悬置栅极位于通道上，且没有控制栅极，所述方法包括：电清除至少一个存储单元，其中，
向源区施加第一电压；
向漏区施加第二电压；
向半导体基片施加比第一和第二电压中的比较低的电压至少高4伏的第三电压，并且所施加电压低于预定的限制值，高于此值至少一个FAMOS存储单元就会被毁。
因此，本发明与现有技术不同，FAMOS存储单元能够被用作非易失性EEPROM或闪存单元。
在本发明的一个实施例中，无论PMOS晶体管的源极与漏极上的电压如何，只要向基片施加比施加到源极与漏极上的电压中的较低的电压至少高4伏的电压，存储单元就能被清除。但是，基片电压必须维持在预定的限制电压以下，高于限制电压存储单元就会被毁坏。
例如，预定的限制电压是基片/源极与基片/漏极二极管的击穿电压。
当然，超过之后单元即会被毁的预定的限制电压是所用技术的功能。目前，这一预定的限制电压被设置为10伏左右。
为有利于降低清除存储单元所用的时间，可把至少比施加于源极与漏极上的电压中较低的电压高6伏的电压施加于基片上。
例如，为获得数量级为1分钟的清除时间，可施加数量级为7至8伏的基片电压。
相同的电压可被施加于源极与漏极。但是，降低清除时间的另一种方法是在源极与漏极之间施加非零的正压差。
既然如此，在某些应用中，源电压与漏电压间的差值最好保持低于预定阀值，以免存储单元处于中间电气状态。
例如，低于2伏的预定阀值，比如说1伏数量级的压差就有利于应用。
除此之外，在源极与漏极间施加可变的压差是同样可行的。例如，在清除阶段的起点，可在源极与漏极间施加正压差，以便更快地启动清除，然后在源极与漏极间施加零压差，以免存储单元处于中间电气状态。
无论存储单元的PMOS晶体管如何组构，本发明的存储单元均可以电气方式清除。这样，PMOS晶体管就可具常规的线性结构或者包括位于中心位置由栅极围绕的电极和外围电极的环状结构。
对于某些类型的处理，与线性结构相比，环状结构能够通过降低必要的清除时间而使清除更为高效。
本发明还提供了包括FAMOS存储单元的存储器件。根据本发明，一种存储设备，包括：
半导体基片；
在半导体基片中的至少一个FAMOS存储单元是电可清除的，并包括至少一个PMOS晶体管，所述PMOS晶体管包括在半导体基片中间隔的源极和漏极，并确定了源极和漏极之间的通道，单个悬置栅极位于通道上，且没有控制栅极。
在本发明的一个实施例中，单元包括在半导体基片上形成的PMOS晶体管，并且器件包括清除装置，适合于向基片提供比施加于源极与漏极上的电压中较低的电压至少高4伏的，并且提供在超过之后就会使单元被毁的预定的阀值电压低的电压。
在本发明的一个优选的实施例中，清除装置适合于向基片提供比适加于源极与漏极的电压中较低的电压至少高6V的电压。
为有利地降低清除时间，清除装置适于在源极与漏极之间施加非零的正压差，最好小于预定的阀值电压，例如数量级为1伏。
根据本发明的存储设备，作为所用的操作模式的函数，还包括适于把数据写入存储单元的编程装置；读取装置，适于读取存储单元的内容；控制装置，适于有选择地把编程、读取与清除装置和存储单元连接起来。
设备可包括多个电可清除的FAMOS存储单元，例如存储板可用按横行和纵行组织的存储单元矩阵来构成。
本发明还提供了包括如上面所定义的存储器件的集成电路。
附图说明
通过参照附图对本发明的非限定性的实施例进行的详细描述，本发明的其他优点与特色将会一目了然，其中：
图1以图形的方式给出了本发明FAMOS存储单元的第一实施例；
图2以图形的方式给出了清除本发明存储单元的一种方法；
图3以图形方式给出了本发明的存储单元实施编程与读取的一种方法；
图4以图形的方式给出了包括本发明的存储单元的集成电路的实施例，以及清除，编程和读取单元的各种方法；
图5与6示出了本发明的存储单元的PMOS晶体管的两种配置。
具体实施方式
图1示出了本发明的FAMOS存储点或存储单元CM。在图1中，存储单元包括具有栅极G、P+掺杂的漏极区D和P+参杂的源极区S的PMOS晶体管。在所述的例子中，MOS晶体管是在P型基片SB的N型阱CS中形成的。存储单元CM的晶体管还包括N+参杂的基片体B，在本例中是阱体(well bulk)。
FAMOS存储点与常规的P型MOS晶体管之间的一个差别就是MOS晶体管的单栅极不在单元CM中进行电气连接。换言之，栅极G是浮置的。而且，栅极氧化层的厚度及注入可以调整的使单元的性能最佳化。
存储单元以本领域内专业人士所熟悉的常规方式进行编程与读取。对单元的编程与读取的普通原理这里给出以简单的描述，更为具体的参见图3。
如图所示，对于编程与读取存储单元，常规的做法是连接源极与阱体，以消除基片影响。
存储点用热电子编程。更确切地说，包括电压源的编程装置MPR把编程电压VS施加于源极S并把电压VD施加于漏极，例如接地。例如，施加于源极的编程电压等于5伏。由于和源极与阱体的容性耦合，栅极的电位升高。于是，热电子在漏极的电平上生成并被注入栅极。
对单元编程时，FAMOS晶体管被贫化(耗尽)，并且源-漏电流为50至250μA的数量级。
另一方面，当FAMOS单元被空置时，也就是不被编程时，源/漏电流为几个nA的数量级。
为读取单元，读装置MLC把电源电压(例如3.3V)施加于源极并把电压VD(例如等于2.3V)施加于漏极，这样，VS-VD就小于或等于1V。
根据本发明，FAMOS存储单元用电气方式清除。更准确地说，如图2中具体所示，提供了清除装置MEF，还包括一个或多个电压源，并适合于把所选的电压分别施加于源极、漏极和阱体。在这一点上，在清除模式中，阱体不再与存储单元的源极连接。例如，在实践中提供了开关，作为操作模式(编程模式或清除模式)的函数，有选择地把漏极与阱体连接起来。
清除装置MEF把电压VS施加于源极并把电压VD施加于漏极。只要装置MEF把比施加于源极与漏极的电压中的较低的电压至少高4伏的电压VB施加于基片(阱体B)，无论VS与VD的值如何，单元均被电气清除。
因此，如果电压VS与VD为零，则电压VB将被选择，以致于它至少等于4伏。既然如此，把负电压施加于源极和/或漏极应同样是可行的。然而，在这种情况下，仍然要选择电压VB，以便使其永远大于施加于源极与漏极的电压中的较低的电压。
将被施加于阱体B上的电压VB仍然必须低于超过之后存储单元就会被毁的限制电压。更确切地说，这是，毁坏与阱-源和/或阱一漏二极管的击穿的意义是一样的。
在当前采用的技术中，击穿电压为10V的数量级，因此电压VB将很难超过9V。
电压VB的值还影响清除存储单元所需的时间。电压越高，清除时间越短。例如，对于所用的技术，用7至8伏数量级的电压VB能够获得1分钟数量级的清除时间。
影响清除时间的另一个参数是VS与电压VD之间的差值。差值越大，清除时间越短。
既然如此，无论在清除之前单元的原始状态如何，施加大于预定阀值的源/漏电压差能使单元处于中间电气状态(例如，导致几μA数量级的源/漏电流，而对于空置单元是几个nA)。
作为例子，这就是为什么在某些应用中最好把电压差VS-VD的值限制在1伏左右的原因。
例如，利用0.18μm技术，在约1分钟的时间内，施加1伏数量级的源电压VS、零漏电压和7至8伏数量级的基片电压VB来电气清除存储单元。
当然，如果存储单元CM被集成到集成电路CI中(图4)，围绕存储单元的控制设备包括清除装置MEF，编程装置MPR，读取装置MLC，同样，控制装置MCM包括作为操作模式的函数，能够有选择地把这些装置中的每个装置与存储单元连接的开关逻辑。
无论构成PMOS晶体管的配置如何，FAMOS存储单元都能被电气清除。
这样就可以利用与图1的实施例对应的并在图5中以图形的方式示出的线性结构。在图5中，漏极扩散区D与源极扩散区S是在N型阱中形成的，并以多晶硅栅极G为基准横向对齐。各有源部分按常规方式通过场氧化层与基片隔离。因此，存储点通过由阱界定的完全包围着晶体管的氧化层与集成电路的其他的有源部分隔离。产生场氧化层可以使用各种不同的技术，如“局部氧化”(LOCOS(硅局部氧化))技术或浅沟道隔离(STI)技术，利用这些技术表面氧化层能够更薄。
既然如此，使用如图6中所示的环状结构的晶体管就格外有利。
在该结构中，形成了中央扩散区10和外围扩散区30。多晶硅栅极20在体积上由这两个扩散区界定。场氧化层40包围外围扩散区。
这种环状配置不需要任何附加的生产工序，直式(线性)配置与环状配置之间的差别仅在于各种不同部件的设计。
在环状结构中，实际上在外围扩散区30上提供多个触点C1-C8就更好，以降低外围扩散区的存取电阻。
环状结构能够提高本发明的存储点的性能，对于数据的保持以及对于清除时间均是如此。在线性结构中由于部件之间的高度差，场氧化层与栅极G之间的界面1与2(图5)是结构的易损区。这会影响数据的保留时间与清除时间。
对于环状结构，浮置(未连接)的栅极20被封闭于外围扩散区内的空间中。因此，被组合到FAMOS存储单元结构中的栅极本身在栅极与场氧化层之间就不再有任何界面。
此外，通过制作外围电极30的源极区S以及中心电极10的漏极区D，促成了容性的栅-源耦合，这就不利于栅-漏容性耦合；在编程阶段，这就能获得更高的栅极电位。这样，编程就更快，而且注入栅极的电荷量就更大。而且，在消除阶段，环状结构能够降低清除所需的时间。
本发明并不局限于描述的实施例，而是囊括其所有的变型。
因此，如果存储单元CM是直接在N型基片SB上形成的，或是采用SOI(硅-绝缘层技术，即绝缘层上外延硅)工艺技术，则方才描述的一切均同样适用。
还有，本发明同样适用于环状结构，其中，中心电极是源极，外围电极是漏极。
加之，根据本发明的集成电路能够综合本发明的一个或多个FAMOS存储单元矩阵，可分别电清除，以构成一个或多个存储器板，可按照横行与纵行的常规方式进行寻址，并进而组成电可清除的并可编程的非易失性的存储器(快闪存储器，EEPROM)。
Claims (35)
1.一种清除FAMOS存储单元的方法，包括至少一个PMOS晶体管，所述晶体管包括在半导体基片中间隔的源极和漏极，并确定了源极和漏极之间的通道，单个悬置栅极位于通道上，且没有控制栅极，所述方法包括：电清除至少一个存储单元，其中，
向源区施加第一电压；
向漏区施加第二电压；
向半导体基片施加比第一和第二电压中的比较低的电压至少高4伏的第三电压，并且所施加电压低于预定的限制值，高于此值至少一个FAMOS存储单元就会被毁。
2.根据权利要求1的所述方法，其特征在于，第三电压比第一和第二电压中的较低的电压至少高6伏的电压。
3.根据权利要求1所述的方法，其特征在于，预定的限制电压的数量级为10伏。
4.根据权利要求1所述的方法，其特征在于施加第一和第二电压在源极与漏极之间形成非零的正压差。
5.根据权利要求4的所述方法，其特征在于，施加第一和第二电压形成源极和漏极之间的差值低于预定的阀值。
6.根据权利要求6所述的方法，其特征在于，所述预定阀值的数量级为1伏。
7.根据权利要求1所述的方法，其特征在于，在清除至少一个FAMOS存储单元期间，施加的第一和第二电压形成了施加在源极与漏极之间的可变的压差。
8.根据权利要求1所述的方法，其特征在于，漏极位于至少一个FAMOS存储单元的中心，源极位于至少一个FAMOS存储单元的外围，悬置栅极位于源极和漏极之间并环绕漏极，至少一个FAMOS存储单元具有环状结构。
9.一种存储设备，包括：
半导体基片；
在半导体基片中的至少一个FAMOS存储单元是电可清除的，所述FAMOS存储单元包括至少一个PMOS晶体管，所述PMOS晶体管包括在半导体基片中间隔的源极和漏极，并确定了源极和漏极之间的通道，单个悬置栅极位于通道上，且没有控制栅极。
10.根据权利要求9所述的设备，其特征在于还包括：
清除装置，用于向源极施加第一电压，向漏极施加第二电压，用于向基片施加比施加于源极与漏极的电压中的较低的电压至少高4伏并且低于预定的限制电压的第三电压，超出限制电压至少一个FAMOS存储单元就会被毁。
11.根据权利要求10所述的设备，其特征在于，第三电压比第一和第二电压较低的电压至少高6伏。
12.根据权利要求10所述的设备，其特征在于，预定的限制电压的数量级为10伏。
13.根据权利要求10所述的设备，其特征在于，施加的第一和第二电压在源极与漏极间形成非零正压差。
14.根据权利要求13所述的设备，其特征在于，施加的第一和第二电压在源极与漏极之间形成的压差小于预定的阀值。
15.根据权利要求14所述的设备，其特征在于，所述的预定阀值数量级为1伏。
16.根据权利要求10所述的设备，其特征在于，在清除至少一个FAMOS存储单元期间，施加的第一和第二电压形成了施加在源极与漏极之间可变的电压差。
17.根据权利要求10所述的设备，其特征在于，所述漏极位于至少一个FAMOS存储单元的中心，所说源极位于至少一个FAMOS存储单元的外围，所述悬置栅极位于所述源极和漏极之间并环绕所述漏极，至少一个FAMOS存储单元具有环状结构。
18.根据权利要求10所述的设备，其特征在于还包括，
编程装置，将数据写入至少一个FAMOS存储单元；
读出装置，用于读取至少一个FAMOS存储单元；
控制装置，与清除装置、编程装置、读取装置相连，选择性的将清除装置、编程装置和读取装置之一连接到至少一个FAMOS存储单元。
19.根据权利要求9所述的设备，其特征在于，所述电可清除的FAMOS存储单元包括多个电可清除的FAMOS存储单元。
20.一种集成电路，包括：
半导体基片；
在半导体基片中的至少一个FAMOS存储单元是电可清除的，至少一个FAMOS存储单元包括PMOS晶体管，所述PMOS晶体管包括在半导体基片中间隔的源极和漏极，并确定了源极和漏极之间的通道，悬置栅极位于通道上；
半导体基片中的编程装置，用于将数据写入至少一个FAMOS存储单元；
半导体基片中的清除装置，通过向源极施加第一电压，向漏极施加第二电压，用于向基片施加比施加于源极与漏极的电压中的较低的电压至少高4伏并且低于预定的限制电压的第三电压，超出限制电压至少一个FAMOS存储单元就会被毁，清除装置清除至少一个FAMOS中的数据；
加到所述源极和漏极的第一和第二电压形成了源极和漏极之间的非零正压差，所述压差小于1伏。
21.根据权利要求20所述的集成电路，其特征在于还包括半导体基片中的读取装置，用于读至少一个FAMOS存储单元。
22.根据权利要求20所述的集成电路，其特征在于还包括半导体基片中的控制装置，所述控制装置连接到编程装置和清除装置，用于选择性地将清除装置和编程装置之一连接到至少一个FAMOS存储单元。
23.根据权利要求20所述的集成电路，其特征在于第三电压比第一和第二电压较低的电压至少高6伏。
24.根据权利要求20所述的集成电路，其特征在于，预定的限制电压的数量级为10伏。
25.根据权利要求20所述的集成电路，其特征在于，在清除至少一个FAMOS存储单元期间，施加的第一和第二电压形成了施加在源极与漏极之间可变的电压差。
26.根据权利要求20所述的集成电路，其特征在于，所述漏极位于至少一个FAMOS存储单元的中心，所说源极位于至少一个FAMOS存储单元的外围，所述悬置栅极位于所述源极和漏极之间并环绕所述漏极，至少一个FAMOS存储单元具有环状结构。
27.一种集成电路，包括：
半导体基片；
在半导体基片中的至少一个FAMOS存储单元是电可清除的，至少一个FAMOS存储单元包括PMOS晶体管，所述PMOS晶体管包括在半导体基片中间隔的源极和漏极，并确定了源极和漏极之间的通道，悬置栅极位于通道上；
所述漏极位于至少一个FAMOS存储单元的中心，所说源极位于至少一个FAMOS存储单元的外围，所述悬置栅极位于所述源极和漏极之间并环绕所述漏极，至少一个FAMOS存储单元具有环状结构；
半导体基片中的编程装置，用于将数据写入至少一个FAMOS存储单元；
半导体基片中的清除装置，通过向源极施加第一电压，向漏极施加第二电压，向基片施加比施加于源极与漏极的电压中的较低的电压至少高4伏并且低于预定的限制电压的第三电压，超出限制电压至少一个FAMOS存储单元就会被毁。
28.根据权利要求27所述的集成电路，其特征在于还包括半导体基片中的读取装置，用于读至少一个FAMOS存储单元。
29.根据权利要求27所述的集成电路，其特征在于还包括半导体基片中的控制装置，所述控制装置连接到编程装置和清除装置，用于选择性地将清除装置和编程装置之一连接到至少一个FAMOS存储单元。
30.根据权利要求27所述的集成电路，其特征在于第三电压比第一和第二电压较低的电压至少高6伏。
31.根据权利要求27所述的集成电路，其特征在于，预定的限制电压的数量级为10伏。
32.根据权利要求27所述的集成电路，其特征在于施加第一和第二电压在源极和漏极之间形成非零压差。
33.根据权利要求32所述的集成电路，其特征在于施加第一和第二电压在源极和漏极之间形成的压差小于预定的阈值。
34.根据权利要求33所述的集成电路，其特征在于所述预定阀值数量级为1伏。
35.根据权利要求27所述的集成电路，其特征在于，在清除至少一个FAMOS存储单元期间，施加的第一和第二电压形成了施加在源极与漏极之间可变的电压差。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0104621A FR2823363B1 (fr) | 2001-04-05 | 2001-04-05 | Procede d'effacement d'une cellule-memoire de type famos, et cellule-memoire correspondante |
| FR0104621 | 2001-04-05 | ||
| FRFR0104621 | 2001-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1388575A CN1388575A (zh) | 2003-01-01 |
| CN1263117C true CN1263117C (zh) | 2006-07-05 |
Family
ID=8861967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN02105498.3A Expired - Fee Related CN1263117C (zh) | 2001-04-05 | 2002-04-05 | 清除famos存储单元及相应存储单元的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6667909B2 (zh) |
| EP (1) | EP1262997A1 (zh) |
| JP (1) | JP2003007877A (zh) |
| CN (1) | CN1263117C (zh) |
| FR (1) | FR2823363B1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7402874B2 (en) * | 2005-04-29 | 2008-07-22 | Texas Instruments Incorporated | One time programmable EPROM fabrication in STI CMOS technology |
| US10528769B2 (en) * | 2017-07-23 | 2020-01-07 | Albert C. Abnett | Method and apparatus for destroying nonvolatile computer memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185319A (en) * | 1978-10-04 | 1980-01-22 | Rca Corp. | Non-volatile memory device |
| JPS63249375A (ja) * | 1987-04-06 | 1988-10-17 | Oki Electric Ind Co Ltd | 半導体記憶装置のデ−タ消去方法 |
| US6144581A (en) * | 1996-07-24 | 2000-11-07 | California Institute Of Technology | pMOS EEPROM non-volatile data storage |
| US5687118A (en) * | 1995-11-14 | 1997-11-11 | Programmable Microelectronics Corporation | PMOS memory cell with hot electron injection programming and tunnelling erasing |
| US5706227A (en) * | 1995-12-07 | 1998-01-06 | Programmable Microelectronics Corporation | Double poly split gate PMOS flash memory cell |
| US6130840A (en) * | 1998-04-01 | 2000-10-10 | National Semiconductor Corporation | Memory cell having an erasable Frohmann-Bentchkowsky memory transistor |
-
2001
- 2001-04-05 FR FR0104621A patent/FR2823363B1/fr not_active Expired - Fee Related
-
2002
- 2002-03-27 EP EP02290765A patent/EP1262997A1/fr not_active Withdrawn
- 2002-04-01 JP JP2002098997A patent/JP2003007877A/ja active Pending
- 2002-04-03 US US10/117,446 patent/US6667909B2/en not_active Expired - Lifetime
- 2002-04-05 CN CN02105498.3A patent/CN1263117C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2823363B1 (fr) | 2003-12-12 |
| US20020176289A1 (en) | 2002-11-28 |
| US6667909B2 (en) | 2003-12-23 |
| FR2823363A1 (fr) | 2002-10-11 |
| JP2003007877A (ja) | 2003-01-10 |
| CN1388575A (zh) | 2003-01-01 |
| EP1262997A1 (fr) | 2002-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6980471B1 (en) | Substrate electron injection techniques for programming non-volatile charge storage memory cells | |
| US6757196B1 (en) | Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device | |
| CN1781155A (zh) | 存储电路装置及其制造方法 | |
| CN1943028A (zh) | 垂直eeprom nrom存储器件 | |
| CN1720588A (zh) | 每一存储单元电荷存储元件具有双重控制栅极的闪速存储单元阵列 | |
| CN1773709A (zh) | 多位闪速存储器件及其操作方法 | |
| CN1770478A (zh) | 非挥发存储器及其制造方法 | |
| CN1157737C (zh) | 非易失性存储装置 | |
| CN113302739A (zh) | 在具有堆叠存储器阵列的存储器中的驱动器放置 | |
| CN1650431A (zh) | 非易失性存储器及其制造方法 | |
| US6441443B1 (en) | Embedded type flash memory structure and method for operating the same | |
| CN1992083A (zh) | 控制存储器单元的临界电压分布的脉冲宽度收敛法 | |
| CN1263117C (zh) | 清除famos存储单元及相应存储单元的方法 | |
| KR20090041764A (ko) | 비휘발성 메모리 소자의 동작 방법 | |
| CN1656614A (zh) | 用于非易失性半导体存储器的密集阵列结构 | |
| US20080303077A1 (en) | Flash memory with 4-bit memory cell and method for fabricating the same | |
| US20060186455A1 (en) | Nand-type non-volatile memory | |
| CN1719595A (zh) | 制造双层多晶硅可改写非挥发性存储器的方法 | |
| US7102188B1 (en) | High reliability electrically erasable and programmable read-only memory (EEPROM) | |
| CN1209819C (zh) | 分离式位线结构的非挥发性半导体存储单元 | |
| JP2003152115A (ja) | 嵌入式フラッシュメモリ構造及び操作方法 | |
| CN1705131A (zh) | 非挥发性记忆体及其操作方法 | |
| CN1299354C (zh) | 控制氮化物只读存储单元的启始电压的方法 | |
| CN1229869C (zh) | 一种单层多晶硅可电擦除可编程只读存储器 | |
| CN1280912C (zh) | 一种闪存单元及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |