KR20010050067A - Vertical dram cell with wordline self-aligned to storage trench - Google Patents

Vertical dram cell with wordline self-aligned to storage trench Download PDF

Info

Publication number
KR20010050067A
KR20010050067A KR1020000046781A KR20000046781A KR20010050067A KR 20010050067 A KR20010050067 A KR 20010050067A KR 1020000046781 A KR1020000046781 A KR 1020000046781A KR 20000046781 A KR20000046781 A KR 20000046781A KR 20010050067 A KR20010050067 A KR 20010050067A
Authority
KR
South Korea
Prior art keywords
trench
substrate
conductor
wordline
sidewall
Prior art date
Application number
KR1020000046781A
Other languages
Korean (ko)
Inventor
후루카와도시하루
그루엔닝울리크
호락데이비드브이
맨델맨잭알랜
라덴스칼제이
럽프토마스에스
Original Assignee
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 노쓰 아메리카 코포레이션, 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Publication of KR20010050067A publication Critical patent/KR20010050067A/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

PURPOSE: A DRAM device and a method for manufacturing the same are provided to improve the vertical DRAM by forming a word line conductor having a sidewall aligned with the sidewall of the trench. CONSTITUTION: A pad nitride is removed selectively depending on the oxide(240) in an STI region(228). A screen oxide is then grown and array region p-well implantation is carried out and an N+ dopant is implanted in order to form a second diffusion region(210). Subsequently, source and drain implantation is carried out in a support region in order to form a diffusion region and an oxide(242) is formed on the sidewalls(219,233) of a word line conductor(218,232) and on the sidewall of a support gate. Finally, a bit line conductor(244) of polysilicon is deposited for planarization. Since word line resistance is decreased, a DRAM device having improved performance can be obtained.

Description

ＤＲＡＭ 디바이스 및 그의 제조 프로세스{VERTICAL DRAM CELL WITH WORDLINE SELF-ALIGNED TO STORAGE TRENCH}DRAM device and its manufacturing process TECHNICAL FIELD

본 발명은 전반적으로 DRAM 디바이스에 관한 것으로, 좀 더 구체적으로, 저장 트렌치에 자기 정렬된 워드라인을 가지는 수직형 DRAM 디바이스에 관한 것이다.The present invention relates generally to DRAM devices, and more particularly, to vertical DRAM devices having self-aligned wordlines in storage trenches.

반도체 분야에 있어서, 메모리 밀도 및 성능을 개선시키려는 끊임없이 계속되는 요구가 있어왔다. 이들 목적은 종종 DRAM 디바이스를 보다 작은 치수 또는 동작 전압(operating voltage)으로 스케일링시킴으로써 획득되어졌다.In the field of semiconductors, there has been an ongoing need to improve memory density and performance. These objectives have often been achieved by scaling DRAM devices to smaller dimensions or operating voltages.

수직형 DRAM 디바이스는 트렌치를 사용하여 신호 저장 노드 및 신호 전달 디바이스를 형성한다. 수직형 DRAM 디바이스는 최소 피쳐(the minimum feature size) 사이즈로부터 수직형 신호 전달 디바이스 채널의 길이를 분리시킴으로써 메모리 밀도의 증가를 계획해왔다. 이 구성은 메모리 밀도에서의 비례적인 감소 없이 더 긴 채널 길이를 허용한다. 이후에 채널 도핑을 감소시키며, 정션 누설을 최소화하고, 보유 시간(retention times)을 증가시키기 위해, 채널 길이는 게이트 산화물 두께에 대응하여 정션 깊이에 대응하여 적절히 스케일될 수 있다.Vertical DRAM devices use trenches to form signal storage nodes and signal transfer devices. Vertical DRAM devices have planned to increase memory density by separating the length of the vertical signaling device channel from the minimum feature size. This configuration allows for longer channel lengths without proportional reduction in memory density. In order to reduce channel doping, minimize junction leakage, and increase retention times, the channel length can be appropriately scaled corresponding to the junction depth in response to the gate oxide thickness.

도 1 은 기판(101)(전형적으로 P-실리콘)에 형성된 수직형 DRAM 디바이스 또는 셀(100)의 부분 단면도를 도시한다. DRAM 셀(100)은 측벽(122)을 가지는 트렌치(DT 또는 깊은 트렌치)를 사용하여 형성된다. DRAM 셀(100)은 저장 노드 도전체(104)(전형적으로 N+ 폴리실리콘) 및 칼라 산화물(106)을 포함하는 단일 저장 노드(102)(부분적으로 도시됨)를 포함한다. DRAM 셀(100)의 신호 전달 디바이스는 제 1 확산 영역(108), 제 2 확산 영역(110)(전형적으로 N+ 실리콘), 채널 영역(112), 게이트 절연체(114), 및 게이트 도전체(116)(전형적으로 N+ 폴리실리콘)를 포함한다.1 shows a partial cross-sectional view of a vertical DRAM device or cell 100 formed on a substrate 101 (typically P-silicon). DRAM cell 100 is formed using trenches DT or deep trenches having sidewalls 122. DRAM cell 100 includes a single storage node 102 (partially shown) comprising storage node conductor 104 (typically N + polysilicon) and color oxide 106. The signaling device of the DRAM cell 100 includes a first diffusion region 108, a second diffusion region 110 (typically N + silicon), a channel region 112, a gate insulator 114, and a gate conductor 116. ) (Typically N + polysilicon).

게이트 도전체(116)가 워드라인(118)에 결합된다. 워드라인(118)은 N+ 폴리실리콘 하부층(118A), WSix중간층(118B) 및 질화물 캡층(118C)을 포함한다. 질화물 층(120)에 의해 제 2 확산 영역(110)이 피복된다. 트렌치-상부 산화물(TTO:123)에 의해 저장 노드 도전체(104)가 피복된다. DRAM 디바이스(100)를 위한 절연부를 제공하기 위해 얕은 트렌치 절연(STI) 영역(128)이 형성된다.Gate conductor 116 is coupled to wordline 118. Wordline 118 includes an N + polysilicon underlayer 118A, a WSi x intermediate layer 118B and a nitride cap layer 118C. The second diffusion region 110 is covered by the nitride layer 120. The storage node conductor 104 is covered by trench-top oxide (TTO) 123. Shallow trench isolation (STI) region 128 is formed to provide isolation for DRAM device 100.

DRAM 셀(100)의 트렌치 측벽(122)은 인접한 DRAM 셀의 트렌치 측벽(124)으로부터 거리 W만큼 이격되어 있다. DRAM 셀(100)은 기판(101)의 표면 영역 5F2를 차지하며, 이때 F는 최소 피쳐 사이즈이고, 인접한 트렌치 측벽 사이의 거리 W는 2F가 될 수 있다. 트렌치-대-트렌치 거리 W가 2F인 경우에, 워드라인(118)은 트렌치 측벽을 0.5F 거리만큼 지나서 오버랩할 수 있다.이 구성은 DT 및 워드라인 바이어스가 제어가능 할 때, 최악의 오정렬(misalignment)의 경우 조차에서도 워드라인(118)에 의한 게이트 도전체(116)의 충분한 오버랩을 허용한다. 트렌치-대-트렌치 스페이싱(W)을 감소시킴으로써 웨이퍼 상의 DRAM 셀 밀도가 증가될 수 있다. 트렌치-대-트렌치 스페이싱(W)이 2F 이하로 감소됨에 따라, 워드라인 도전체가 트렌치 에지를 오버랩할 수 없는 가능성(probability)이 증가하는데, 이는 정렬 허용오차가 일정한 동안 트렌치에 대한 워드라인의 레이 아웃된 오버랩이 0.5F 이하로 감소되기 때문이다.The trench sidewalls 122 of the DRAM cell 100 are spaced apart by the distance W from the trench sidewalls 124 of the adjacent DRAM cell. The DRAM cell 100 is formed of the substrate 101 Surface area 5F2Where F is the minimum feature size and the distance W between adjacent trench sidewalls can be 2F. In the case where the trench-to-trench distance W is 2F, the wordline 118 may overlap past the trench sidewall by a distance of 0.5F. This configuration provides the worst misalignment when DT and wordline bias are controllable. misalignment even allows sufficient overlap of gate conductor 116 by wordline 118. The DRAM cell density on the wafer can be increased by reducing the trench-to-trench spacing (W). As the trench-to-trench spacing (W) is reduced to 2F or less, the probability that wordline conductors cannot overlap the trench edges increases, which means that the wordline's ray to trench while the alignment tolerance is constant This is because the overlap out is reduced to 0.5F or less.

도 1의 DRAM 셀은 트렌치 측벽(22)을 완전히 오버랩하지 않는 워드라인(118)을 갖는다. 이 불완전한 오버랩은 도시된 바와 같이 워드라인(118)을 형성하는데 사용된 에칭이 게이트 도전체 과잉 에칭(105)에 의해 하부 게이트 도전체(116)를 절단하는데 기인한다. 제 2 확산 영역(110)을 형성하는 과잉-에칭(105)은 게이트 절연체(114)의 손상 및 게이트 도전체(116)의 결함을 유발할 것이다.The DRAM cell of FIG. 1 has a wordline 118 that does not completely overlap the trench sidewalls 22. This incomplete overlap is due to the etching used to form the wordline 118 as shown to cut the lower gate conductor 116 by the gate conductor overetch 105. Over-etching 105 forming second diffusion region 110 will cause damage to gate insulator 114 and defects in gate conductor 116.

통상적인 DRAM 디바이스의 단점을 해결하기 위해, 새로운 수직형 DRAM 디바이스가 제공된다. 본 발명의 목적은 트렌치 측벽에 자기 정렬된 워드라인 도전체를 갖는 수직형 DRAM 디바이스를 제공하는데 있다. 이와 연관된 목적으로는 그러한 수직형 DRAM 디바이스를 제조하는 프로세스를 제공하는데 있다. 또 다른 목적은 제각각의 워드라인을 각각 가지며 제각각의 트렌치 사이의 거리가 제각각의 워드사이의 거리와 동등한 곳에서 제각각의 트렌치를 사용하여 각각 형성되는 한쌍의 수직형 DRAM 디바이스를 제공하는데 있다. 또한, 본 발명의 또 다른 목적은 기판의 표면 상에 위치된 워드라인을 가지는 수직형 DRAM 디바이스를 제공하는데 있다.To address the shortcomings of conventional DRAM devices, new vertical DRAM devices are provided. It is an object of the present invention to provide a vertical DRAM device having word line conductors self aligned on trench sidewalls. A related purpose is to provide a process for manufacturing such vertical DRAM devices. Yet another object is to provide a pair of vertical DRAM devices each having a respective wordline and each formed using respective trenches where the distance between the trenches is equal to the distance between the respective words. Still another object of the present invention is to provide a vertical DRAM device having a wordline located on the surface of the substrate.

이들 및 다른 목적을 달성하기 위해, 그리고 그것의 목적에 고려하여, 본 발명은 기판에 형성된 동적 랜덤 액세스 메모리를 제공한다. 기판은 상부면을 가지며 기판에 형성된 측벽을 가지는 트렌치를 갖는다. 신호 저장 노드는 트렌치의 바닥 부분을 사용하여 형성되며, 신호 전달 디바이스는 트렌치의 상부 부분을 사용하여 형성된다. 신호 전달 디바이스는 신호 저장 노드에 결합된 제 1 확산 영역 - 기판내의 트렌치의 측벽으로부터 연장함 - , 기판의 상면에 인접하고 트렌치의 측벽에 인접한 기판내에 형성된 제 2 확산 영역, 제 1 확산 영역 및 제 2 확산 영역 사이의 트렌치 측벽을 따라 연장하는 채널 영역, 제 1 확산 영역으로부터 제 2 확산 영역으로 연장하는 트렌치의 측벽을 따라 형성된 게이트 절연체, 트렌치를 충진하며 상면을 가지는 게이트 도전체, 및 게이트 도전체의 상면에 인접한 바닥 및 트렌치의 측벽과 정렬된 측면을 가지는 워드라인을 포함한다.In order to achieve these and other objects, and in view thereof, the present invention provides a dynamic random access memory formed in a substrate. The substrate has a trench with a top surface and sidewalls formed in the substrate. The signal storage node is formed using the bottom portion of the trench, and the signal transmission device is formed using the upper portion of the trench. The signaling device comprises a first diffusion region coupled to a signal storage node, extending from a sidewall of a trench in the substrate, a second diffusion region, a first diffusion region and a first diffusion region formed in the substrate adjacent the top surface of the substrate and adjacent to the sidewall of the trench A channel region extending along the trench sidewalls between the two diffusion regions, a gate insulator formed along the sidewalls of the trench extending from the first diffusion region to the second diffusion region, a gate conductor filling the trench and having a top surface, and a gate conductor And a wordline having a bottom adjacent the top surface of the side and sidewalls aligned with the sidewalls of the trench.

전술한 일반적인 기술 및 이하 상세한 기술이 예시적이지만, 본 발명에 제한되는 것은 아님을 이해해야 한다.While the foregoing general description and the following detailed description are exemplary, it should be understood that they are not limited to the invention.

도 1은 트렌치 측벽을 완전히 오버랩하지 않은 워드라인을 가지는 DRAM 셀의 부분 단면도,1 is a partial cross-sectional view of a DRAM cell having word lines that do not completely overlap trench sidewalls,

도 2 내지 도 8은 본 발명의 예시적인 실시예에 따른 DRAM 셀 제조 프로세스를 예시하며, 좀 더 구체적으로, 도 2는 본 기술의 당업자에게 알려진 바와 같이 깊은 트렌치 처리 이후에 다양한 DRAM 셀을 가지는 웨이퍼의 부분 단면도,2-8 illustrate a DRAM cell fabrication process according to an exemplary embodiment of the present invention, and more specifically, FIG. 2 is a wafer having various DRAM cells after deep trench processing as known to those skilled in the art. Partial section of,

도 2a는 도 2에 도시된 바와 같이 예시적인 레이아웃에 따른 DRAM 셀 어레이의 정면도,FIG. 2A is a front view of a DRAM cell array in accordance with an exemplary layout as shown in FIG. 2;

도 2b는 도 2에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,2B is a partial cross-sectional view of the support circuit diagram in the processing step corresponding to FIG. 2;

도 3a는 예시적인 레이아웃에 따른 도 3에 도시된 DRAM 디바이스 어레이의 정면도,3A is a front view of the DRAM device array shown in FIG. 3 in accordance with an exemplary layout;

도 3b는 얕은 트렌치 절연 영역(STI)이 웨이퍼의 지지 영역에 또한 형성되는 것을 예시하는 도 3에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,3B is a partial cross-sectional view of the support circuit diagram in the processing step corresponding to FIG. 3 illustrating that shallow trench isolation regions STI are also formed in the support region of the wafer;

도 3c는 지지 영역에 패드 질화물 층(액티브 영역을 규정하기 위해 기판을 패턴화하고 에칭하는 패드 질화물 층), 노출된 기판 상에 형성되어지는 희생 산화물 및 웰 주입의 수행을 도시하는 도면,3C illustrates the performance of a pad nitride layer (a pad nitride layer patterning and etching a substrate to define an active region), a sacrificial oxide formed on an exposed substrate, and well implants in a support region;

도 3d는 희생 산화물이 제거되며, 산화물 게이트 절연체 층이 형성되고, 폴리실리콘 층이 형성되며 게이트 도전체를 형성하기 위해 질화물 패드층의 표면을 연마하고, 게이트 도전체의 도핑을 설정하기 위해 게이트 도전체 내로 게이트 도전체 주입이 수행된 이후의 도 3c의 지지 회로도를 도시한 도면,3D shows that the sacrificial oxide is removed, an oxide gate insulator layer is formed, a polysilicon layer is formed, the surface of the nitride pad layer is polished to form a gate conductor, and gate conduction is set to establish doping of the gate conductor. 3C shows the support circuit diagram of FIG. 3C after a gate conductor injection is performed into the sieve,

도 4는 증착 및 포토레지스트의 패턴화 단계를 예시한 도면,4 illustrates the deposition and patterning of the photoresist;

도 4a는 도 4에 도시된 DRAM 디바이스의 정면도,4A is a front view of the DRAM device shown in FIG. 4,

도 4b는 도 4에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,4B is a partial cross-sectional view of the support circuit diagram in the processing step corresponding to FIG. 4;

도 5는 패드 질화물 층, 폴리실리콘 게이트 도전체 및 포토레지스트에 대해 선택적인 STI 영역에서 노출된 산화물 에칭 단계에 후속하는 어레이 영역의 부분 단면도,5 is a partial cross-sectional view of the array region following the oxide etch step exposed in the STI region selective for the pad nitride layer, polysilicon gate conductor and photoresist;

도 6은 포토레지스트를 제거하고, 산화물 STI 영역 및 패드 질화물 층에 대해 선택적인 노출된 폴리실리콘 게이트 도전체를 이방적으로 에칭하는 단계를 후속하는 어레이 영역의 부분 단면도,6 is a partial cross-sectional view of the array region following removal of the photoresist and anisotropically etching the exposed polysilicon gate conductor selective to the oxide STI region and the pad nitride layer;

도 6a는 도 6에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,6A is a partial cross-sectional view of a support circuit diagram in a processing step corresponding to FIG. 6;

도 7은 워드라인이 증착되고, 평탄화되며, 패드 질화물층의 표면 이하로 리세스한 이후의 어레이 영역의 부분 단면도,7 is a partial cross-sectional view of the array region after the wordline is deposited, planarized and recessed below the surface of the pad nitride layer;

도 7a는 워드라인이 증착되어진 이후에 도 7에 도시된 디바이스의 정면도,7A is a front view of the device shown in FIG. 7 after the wordline has been deposited;

도 7b는 도 7에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도,FIG. 7B is a partial sectional view of a support circuit diagram in a processing step corresponding to FIG. 7;

도 8은 패드 질화물 층이 STI 영역의 산화물 및 산화물 층에 대해 선택적으로 제거되고, 스크린 산화물 층이 성장되며, 어레이 영역 p-웰 주입이 수행되고, N+ 도펀트가 제 2 확산 영역을 형성하기 위해 주입된 이후의 어레이 영역의 부분 단면도,8 shows that the pad nitride layer is selectively removed for the oxide and oxide layer of the STI region, the screen oxide layer is grown, the array region p-well implantation is performed, and the N + dopant is implanted to form the second diffusion region. Sectional view of the array area after it has been created,

도 8a는 도 8에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도.8A is a partial cross-sectional view of a support circuit diagram in a processing step corresponding to FIG. 8.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

201 : 기판 226 : 질화물 층201: substrate 226: nitride layer

200,300 : 수직형 DRAM 디바이스 214 : 게이트 절연체200,300 vertical DRAM device 214 gate insulator

208 : 제 1 확산 영역 228 : 얕은 트렌치 절연 영역208: first diffusion region 228: shallow trench isolation region

204 : 신호 저장 도전체 280 : 희생 산화물204 signal storage conductor 280 sacrificial oxide

206 : 칼라 산화물 282 : 게이트 절연층206: color oxide 282: gate insulating layer

224 : 트렌치-상부 산화물 238 : 포토레지스트224 trench-top oxide 238 photoresist

222,223 : 측벽 212 : 게이트 도전체222,223: sidewall 212: gate conductor

212 : 채널 영역212 channel region

이제 도면을 참조하면, 명세서 전반에 걸쳐서 동일한 번호는 동일한 요소를 지칭하며, 본 발명에 따른 예시적인 수직형 DRAM 디바이스 제조 프로세스는 도 2 내지 도 8을 참조하여 기술된다. 도 2는 본 기술의 당업자에게 알려진 바와 같이깊은 트렌치 처리 이후의 웨이퍼의 부분 단면도이다. 질화물 층(226)은 예를 들면, 깊은 트렌치 처리 이전에, P-실리콘과 같은 기판(201)상에 형성된다. 예시적인 실시예에 있어서는, 얇은 열적 산화물(도시되지 않음)이 질화물 층(226)을 형성하기 이전에 기판(201)의 표면 상에 형성될 수 있다. 얇은 열적 산화물은 기판(201)의 결함(defects)을 감소시킬 수 있다. 예시적인 실시예에서, 깊은 트렌치를 에칭하기 이전에, 산화물 층(도시되지 않음)이 하드 에칭 마스크(a hard etch mask)로서의 역할을 수행하기 위해 질화물 층(226)상에 형성될 수 있다.Referring now to the drawings, like numerals refer to like elements throughout, and an exemplary vertical DRAM device manufacturing process in accordance with the present invention is described with reference to FIGS. 2 is a partial cross-sectional view of a wafer after deep trench processing, as known to those skilled in the art. The nitride layer 226 is formed on a substrate 201 such as P-silicon, for example, prior to deep trench processing. In an exemplary embodiment, a thin thermal oxide (not shown) may be formed on the surface of the substrate 201 prior to forming the nitride layer 226. Thin thermal oxide can reduce defects in the substrate 201. In an exemplary embodiment, prior to etching the deep trenches, an oxide layer (not shown) may be formed on the nitride layer 226 to serve as a hard etch mask.

각각의 수직형 DRAM 디바이스(200,230)가 측벽(222,223)을 가지는 트렌치(DT 또는 깊은 트렌치)를 사용하여 기판(201)에 형성된다. DRAM 셀(200)은 신호 저장 도전체(204) 및 칼라 산화물(206)을 포함하는 신호 저장 노드(부분적으로 도시됨)를 포함한다. DRAM 셀(200)의 신호 저장 디바이스는 제 1 확산 영역(208), 채널 영역(212), 게이트 절연체(214) 및 게이트 도전체(216)(전형적으로 폴리실리콘)를 포함한다.Each vertical DRAM device 200, 230 is formed in the substrate 201 using trenches DT or deep trenches having sidewalls 222, 223. DRAM cell 200 includes a signal storage node (partially shown) that includes signal storage conductor 204 and color oxide 206. The signal storage device of DRAM cell 200 includes a first diffusion region 208, a channel region 212, a gate insulator 214 and a gate conductor 216 (typically polysilicon).

저장 노드 도전체(204)는 트렌치-상부 산화물(TTO:224)에 의해 게이트 도전체(216)로부터 격리된다. 본 발명의 예시적인 실시예에서, 트렌치-상부 산화물(224)은 게이트 절연체(214)의 두께보다 두껍다. TTO(224)는 저장 노드 도전체(204)상에서 더 두껍게 성장시킬수 있는 산화물 층을 열적으로 성장시킴으로써 더 두껍게 형성될 수 있으며, 본 실시예에서는 N+ 폴리실리콘으로 구성되고 본 실시예에 있어서 기판이외에서는 P-실리콘이다. 이와 달리, TTO(224)는 고 밀도 플라즈마(HDP) 실리콘 이산화물 증착에 의해 형성될 수 있다. 이후에 게이트 도전체(216)가 패드질화물 층(226)의 표면에 대해 증착되고 평탄화된다. 예시적인 실시예에서, 게이트 도전체(216)는 강 도핑 폴리실리콘(heavily doped polysilicon)을 포함한다.Storage node conductor 204 is isolated from gate conductor 216 by trench-top oxide (TTO) 224. In an exemplary embodiment of the present invention, trench-top oxide 224 is thicker than the thickness of gate insulator 214. The TTO 224 can be formed thicker by thermally growing an oxide layer that can grow thicker on the storage node conductor 204, in this embodiment consisting of N + polysilicon and in this embodiment other than the substrate P-silicon. Alternatively, TTO 224 may be formed by high density plasma (HDP) silicon dioxide deposition. Gate conductor 216 is then deposited and planarized to the surface of pad nitride layer 226. In an exemplary embodiment, the gate conductor 216 includes heavily doped polysilicon.

도 2a는 예시적인 레이아웃에 따른 도 2에 도시된 DRAM 디바이스(200) 어레이의 정면도이다. 웨이퍼는 DRAM 디바이스(200)가 형성되는 어레이 영역 양편 및 지지 회로도가 형성되는 지지 영역 양편을 포함한다. 도 2b는 도 2에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도를 도시한다.2A is a front view of the array of DRAM device 200 shown in FIG. 2 in accordance with an exemplary layout. The wafer includes both array regions on which DRAM device 200 is formed and support regions on which support circuitry is formed. FIG. 2B shows a partial cross-sectional view of the support circuit diagram in the processing step corresponding to FIG. 2.

도 3에 도시된 바와 같이, 얕은 트렌치 절연(STI) 영역(228)은 인접한 디바이스(200,230)사이에 절연부를 제공하기 위해 형성된다. 도 3에 도시된 예시적인 실시예에서, STI 영역(228)은 웨이퍼를 우선 패터닝함으로서 형성되며 이후에, 인접한 디바이스(200,230)의 제 1 확산 영역(208)사이에 충분한 절연부를 제공하기 위해 제 1 확산 영역(208) 이하의 레벨로 STI 트렌치를 에칭한다. STI 영역(228)을 형성하기 위해 사용된 산화물은 이후에 증착되어 패드 질화물(226)의 표면까지 평탄화된다. 예시적인 실시예에 있어서, 고 종횡비 STI 트렌치를 충진하기 위해 고 밀도 플라즈마(HDP) 산화물 증착이 사용된다.As shown in FIG. 3, a shallow trench isolation (STI) region 228 is formed to provide insulation between adjacent devices 200, 230. In the example embodiment shown in FIG. 3, the STI region 228 is formed by first patterning the wafer and thereafter, a first to provide sufficient insulation between the first diffusion regions 208 of adjacent devices 200, 230. The STI trench is etched to a level below the diffusion region 208. The oxide used to form the STI region 228 is then deposited and planarized to the surface of the pad nitride 226. In an exemplary embodiment, high density plasma (HDP) oxide deposition is used to fill the high aspect ratio STI trenches.

도 3a는 예시적인 레이아웃에 따른 도 3에 도시된 DRAM 디바이스 어레이의 정면도이다. 대시 라인(dashed lines)은 STI 영역(228)에 의해 절단된 깊은 트렌치의 경계(236)를 예시한다. 도 3b는 STI 영역(228)이 웨이퍼의 지지 영역(the support regions)에 또한 형성된다는 것을 예시하는 도 3에 대응하는 처리 단계에서의 지지 회로의 부분 단면도이다.3A is a front view of the DRAM device array shown in FIG. 3 in accordance with an exemplary layout. The dashed lines illustrate the boundary 236 of the deep trench cut by the STI region 228. FIG. 3B is a partial cross-sectional view of the support circuit in the processing step corresponding to FIG. 3 illustrating that the STI region 228 is also formed in the support regions of the wafer.

도 3c에 도시된 바와 같이, 이후에 액티브 영역을 규정하기 위해 지지 영역의 패드질화물 층(226)이 패턴화되고 기판(201)에 대해 에칭된다. 이후에 희생 산화물(280)이 노출된 기판(201)상에서 성장된다. 웰 주입(well implants)(화살표 (270)에 의해 나타내짐)이 다음에 수행되어진다.As shown in FIG. 3C, the pad nitride layer 226 of the support region is then patterned and etched against the substrate 201 to define the active region. The sacrificial oxide 280 is then grown on the exposed substrate 201. Well implants (represented by arrow 270) are performed next.

도 3d에 도시된 바와 같이, 희생 산화물(280)이 제거되고 게이트 절연 층(282)이 형성된다. 이후에 폴리실리콘 층이 증착되고 질화물 패드 층(226)의 표면까지 연마되어 게이트 도전체(284)를 형성한다. 이 연마 단계(polishing step)는 어레이 영역으로부터 지지 영역 처리 동안 형성된 과잉 폴리실리콘 및 산화물을 제거한다. 이후에 게이트 도전체 주입(화살표 (272)에 의해 나타내짐)은 게이트 도전체(284)의 도핑을 설정하기 위해 게이트도전체(284)내로 수행된다.As shown in FIG. 3D, the sacrificial oxide 280 is removed and a gate insulating layer 282 is formed. A polysilicon layer is then deposited and polished to the surface of the nitride pad layer 226 to form the gate conductor 284. This polishing step removes excess polysilicon and oxides formed during the support region treatment from the array region. Gate conductor implantation (indicated by arrow 272) is then performed into gate conductor 284 to establish doping of gate conductor 284.

이후에 도 4에 도시된 바와 같이 포트레지스트(238)가 웨이퍼 상에 증착되고 패턴화된다. 포토레지스트(238)는 워드라인(이후에 형성됨)이 포토레지스트(238)의 패턴 정렬에 관계없이 깊은 트렌치까지 정렬될 수 있다는 것을 예시하기 위해 본 예시적인 실시예에서 의도적으로 깊은 트렌치와 오정렬(misaligned)된다. 도 4a는 도 4에 도시된 DRAM 디바이스의 정면도이다. 도 4b는 도 4에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다.Thereafter, a resist 238 is deposited and patterned on the wafer as shown in FIG. Photoresist 238 is intentionally misaligned with deep trenches in this example embodiment to illustrate that the wordline (formed later) may be aligned to deep trenches regardless of the pattern alignment of photoresist 238. )do. 4A is a front view of the DRAM device shown in FIG. 4. 4B is a partial cross-sectional view of the support circuit diagram in the processing step corresponding to FIG. 4.

도 5에 도시된 바와 같이, STI 영역(228)에서 노출된 산화물은 패드 질화물 층(226), 폴리실리콘 게이트 도전체(216) 및 포토레지스트(238)에 대해 선택적으로 에칭된다. 본 발명의 예시적인 실시예에서, 노출된 산화물은 반응성 이온 에칭(RIE)을 사용하여 에칭된다. 본 발명의 예시적인 실시예에서, 에칭된 산화물의 바닥(239)은 거리 D에 의해 예시된 바와 같이 기판(201)의 상부면 위에 존재한다. 이 구성은 게이트 도전체(216) 및 기판(201) 사이에 단락(shorts)를 해결하는데 도움을 준다.As shown in FIG. 5, the oxide exposed in STI region 228 is selectively etched against pad nitride layer 226, polysilicon gate conductor 216 and photoresist 238. In an exemplary embodiment of the invention, the exposed oxide is etched using reactive ion etching (RIE). In an exemplary embodiment of the invention, the bottom 239 of etched oxide is above the top surface of the substrate 201 as illustrated by distance D. This configuration helps to resolve shorts between the gate conductor 216 and the substrate 201.

산화물 에칭은 악영향(adverse consequences) 없이 소량으로 제거되는 게이트 도전체(216)를 유발할 수도 있다. 게이트 도전체(216)가 기판(201)의 표면 이하의 레벨까지 에칭된다면 워드라인-대-기판(a wordline-to-substrate:201) 단락이 발생할 수 있다. 워드라인-대-기판(201) 쇼트는 워드라인 도전체를 증착시키기 전에 기판(201)의 노출된 측벽상에 스페이서(도시되지 않음)을 부가함으로써 해결할 수 있다.Oxide etching may cause the gate conductor 216 to be removed in small amounts without adverse consequences. A wordline-to-substrate (201) short may occur if gate conductor 216 is etched to a level below the surface of substrate 201. Shorting the wordline-to-substrate 201 can be solved by adding spacers (not shown) on the exposed sidewalls of the substrate 201 prior to depositing the wordline conductors.

도 6 에 도시된 바와 같이, 이후에 포트레지스트(238)가 제거되고 노출된 폴리실리콘 게이트 도전체(216)가 산화물 STI 영역(228) 및 패드 질화물 층(226)에 대해 이방적으로 에칭된다. 이 에칭은 STI 영역(228)에 형성된 개구 및 게이트 도전체에 형성된(216) 개구의 결합을 포함하는 워드라인 도전체를 위한 대머신 채널(a damascened channel)을 형성한다. 도 6에 도시된 예시적인 실시예에서, 폴리실리콘 게이트 도전체(216)는 실리콘 기판(201)의 상부면 위의 레벨까지 에칭된다. 예시적인 실시예에 있어서 그리고 도 6에 도시된 바와 같이, 폴리실리콘 게이트 도전체(216)의 이방성 에칭은 상부면(217)이 게이트 절연체(214)쪽으로 보다 높게 되도록 테이퍼(tapered)되어 폴리실리콘 게이트 도전체(216)의 상부면(217)을 초래할 것이다.As shown in FIG. 6, the resist 238 is subsequently removed and the exposed polysilicon gate conductor 216 is anisotropically etched against the oxide STI region 228 and the pad nitride layer 226. This etching forms a damascened channel for the wordline conductor that includes a combination of an opening formed in the STI region 228 and an opening formed in the gate conductor 216. In the exemplary embodiment shown in FIG. 6, polysilicon gate conductor 216 is etched to a level above the top surface of silicon substrate 201. In an exemplary embodiment and as shown in FIG. 6, the anisotropic etching of the polysilicon gate conductor 216 is tapered such that the top surface 217 is higher toward the gate insulator 214. Will result in the top surface 217 of the conductor 216.

이 테이퍼는 에칭에 의해 기인된 손상으로부터 게이트 절연체(214)를 보호하는데 이점이 있다.This taper has the advantage of protecting the gate insulator 214 from damage caused by etching.

도 6a는 도 6에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다. 도 6a에 도시된 바와 같이, 도 6에 관하여 기술된 이방성 에칭은 게이트 도전체 와이어링용 채널(292)을 형성하기 위해 게이트 도전체(284)를 리세스한다.6A is a partial cross-sectional view of a support circuit diagram in a processing step corresponding to FIG. 6. As shown in FIG. 6A, the anisotropic etch described with respect to FIG. 6 recesses the gate conductor 284 to form a channel 292 for the gate conductor wiring.

도 7에 도시된 바와 같이, 이후에 워드라인 도전체(218,232)가 증착되고 평탄하되며, 패드 질화물 층(226)의 표면 아래로 리세스된다. 도 7a는 워드라인(218,232)이 증착된 이후에 도 7에 도시된 디바이스의 정면도이다. 도 7a는 DRAM 디바이스(200)의 워드라인 도전체(218)가 깊은 트렌치의 측벽(222)과 정렬되고 DRAM 디바이스(230)의 워드라인 도전체(232)는 워드라인 마스크 포토레지스트(238)와의 오정렬에도 불구하고 측벽(246)과 정렬된다(도 4를 참조할 것). 깊은 트렌치의 측벽(222)과 기판(201)의 상부면 위에 워드라인 도전체(218) 정렬하여 위치시킴으로써 워드라인 도전체(218) 및 기판(201) 사이의 단락을 방지하기 위한 보호 스페이서(a protection spacer)에 대한 필요성을 제거하는 처리 장점을 제공한다.As shown in FIG. 7, wordline conductors 218 and 232 are then deposited and flattened and recessed below the surface of pad nitride layer 226. FIG. 7A is a front view of the device shown in FIG. 7 after wordlines 218 and 232 are deposited. 7A shows that the wordline conductor 218 of the DRAM device 200 is aligned with the sidewalls 222 of the deep trench and the wordline conductor 232 of the DRAM device 230 is in contact with the wordline mask photoresist 238. It is aligned with the sidewall 246 despite misalignment (see FIG. 4). A protective spacer (a) to prevent short circuit between the wordline conductor 218 and the substrate 201 by aligning and positioning the wordline conductor 218 on the sidewall 222 of the deep trench and the top surface of the substrate 201. It provides a processing advantage that eliminates the need for protection spacers.

도 7에 도시된 예시적인 실시예에서, 워드라인 도전체(218)는 텅스텐 실리사이드로 이루어진다. 워드라인 도전체(218)의 재료가 텡스텐 실리사이드에 한정되는 것은 아니며, 오히려, 본 기술의 당업자에게 알려진 바와 같이 다른 재료가 사용될 수도 있다. 예를 들면, 또 다른 예시적인 실시예에서, 워드라인 도전체(218)는 텅스텐으로 이루어진다. 워드라인 도전체(218)를 증착시키기 이전에, 채널 영역(212)의 내부 상에 라이너(a liner)를 형성하기 위한 도전성 재료(도시되지 않음)가 선택사양적으로 증착될 수 있다. 예를 들면, 텅스텐 질화물로 구성될 수 있는 도전성 라이너는 후속적인 핫 처리 단계(hot processing steps) 동안 인접한 재료와 반응하는 것으로부터 워드라인 도전체(218)를 보호할 수 있다.In the exemplary embodiment shown in FIG. 7, the wordline conductor 218 is made of tungsten silicide. The material of the wordline conductor 218 is not limited to tungsten silicide, but rather, other materials may be used as known to those skilled in the art. For example, in another exemplary embodiment, the wordline conductor 218 is made of tungsten. Prior to depositing the wordline conductor 218, a conductive material (not shown) for forming a liner on the interior of the channel region 212 may optionally be deposited. For example, a conductive liner, which may be composed of tungsten nitride, may protect the wordline conductor 218 from reacting with adjacent materials during subsequent hot processing steps.

예시적인 실시예에서, 워드라인 도전체(218)를 증착하기 이전에 절연 스페이서(도시되지 않음)가 트렌치의 측벽(222)과 부합하여 형성될 수 있다. 스페이서는 워드라인 도전체(218) 및 기판(201) 사이의 쇼트에 대해서 부가적인 보호를 제공할 것이다. 이 경우에, 워드라인 도전체(218)는 트렌치의 측벽(222)과 정렬하는 곳으로부터 사전 결정된 거리만큼 이격되어 존재한다.In an exemplary embodiment, an insulating spacer (not shown) may be formed in conformity with the sidewalls 222 of the trench prior to depositing the wordline conductor 218. The spacer will provide additional protection against shorts between the wordline conductor 218 and the substrate 201. In this case, the wordline conductor 218 is spaced apart by a predetermined distance from where it aligns with the sidewall 222 of the trench.

또 다른 실시예(도시되지 않음)에서, STI 영역(228)을 통한 에칭 및 게이트 도전체(216)을 통한 에칭은 기판(201)의 상부면에 가까운 또는 이하의 깊이까지 연장한다. 이후에 기판(201)에 대한 단락은 워드라인 도전체(218)를 증착시키기 전에 절연체를 증착함으로서 방지될 수 있다. 이 실시예는 워드라인 도전체(218)의 두께를 증가시켜 워드라인 도전체 저항을 감소시키는데 사용될 수 있다.In another embodiment (not shown), etching through the STI region 228 and etching through the gate conductor 216 extend to a depth near or below the top surface of the substrate 201. Short circuits to the substrate 201 can then be prevented by depositing an insulator before depositing the wordline conductor 218. This embodiment can be used to increase the thickness of the wordline conductor 218 to reduce the wordline conductor resistance.

도 7에 도시된 바와 같이, DRAM 셀(200)의 트렌치 측벽(222)은 인접한 DRAM 셀(230)의 트렌치 측벽(246)으로부터 거리 W만큼 이격되어 있다. DRAM 셀(200)에 대응하는 워드라인 도전체(218)는 측벽(219)를 가지며 인접한 DRAM 셀(230)의 워드라인 도전체(218)는 측벽(233)을 갖는다. 이 예시적인 실시예에서, 워드라인 도전체(218,232)의 측벽(219, 233)은 이들 제각각의 트렌치 측벽(222,246)과 각각 정렬되고 거리 W만큼 이격되어 있다. 또 다른 예시적인 실시예에서(도시되지 않음), 워드라인 도전체(218,232) 중 오직 하나만이 그것의 제각각의 트렌치 측벽(222,246)과 정렬되는 자신의 측벽(219,233)을 갖는다. 또 다른 예시적인 실시예에서(도시되지 않음), 워드라인 도전체(218,232) 중 하나 이상은 이들 제각각의 트렌치의 측벽(222,246)으로부터 사전결정된 두께만큼 이격되어 배치된다.As shown in FIG. 7, the trench sidewalls 222 of the DRAM cell 200 are spaced apart by a distance W from the trench sidewalls 246 of the adjacent DRAM cell 230. The wordline conductor 218 corresponding to the DRAM cell 200 has a sidewall 219 and the wordline conductor 218 of the adjacent DRAM cell 230 has a sidewall 233. In this exemplary embodiment, the sidewalls 219, 233 of the wordline conductors 218, 232 are aligned with these respective trench sidewalls 222, 246, and are spaced apart by a distance W. In another exemplary embodiment (not shown), only one of the wordline conductors 218, 232 has its sidewalls 219, 233 aligned with its respective trench sidewalls 222, 246. In another exemplary embodiment (not shown), one or more of the wordline conductors 218,232 are disposed spaced apart by a predetermined thickness from the sidewalls 222,246 of these respective trenches.

워드라인 도전체(218)가 증착된 이후에, 산화물 층(240)이 예를 들면, 화학적 기상 증착(CVD)에 의해 워드라인 도전체(218) 상에 증착된다. 이후에 산화물 층(240)이 패드 질화물 층(226)의 상부면까지 평탄화된다.After the wordline conductor 218 is deposited, an oxide layer 240 is deposited on the wordline conductor 218 by, for example, chemical vapor deposition (CVD). The oxide layer 240 is then planarized to the top surface of the pad nitride layer 226.

도 7b는 도 7에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다. 도 7b에 도시된 바와 같이, 워드라인 도전체(218,232)가 어레이 영역에 형성되는 동안 게이트 도전체 와이어링(290)이 지지 영역에 형성된다.FIG. 7B is a partial cross-sectional view of the support circuit diagram in the processing step corresponding to FIG. 7. As shown in FIG. 7B, gate conductor wiring 290 is formed in the support region while word line conductors 218 and 232 are formed in the array region.

도 8에 도시된 바와 같이, 이후에 패드 질화물 층(226)이 STI 영역(228)의 산화물 및 산화물 층(240)에 대해 선택적으로 제거된다. 이후에 스크린 산화물 층(도시되지 않음)이 성장되고 어레이 영역 P-웰 주입(도시되지 않음)이 수행된다. 이후에 N+ 도펀트는 제 2 확산 영역(비트 라인 확산:210)을 형성하기 위해 주입된다.As shown in FIG. 8, pad nitride layer 226 is then selectively removed for oxide and oxide layer 240 in STI region 228. The screen oxide layer (not shown) is then grown and array region P-well implantation (not shown) is performed. The N + dopant is then implanted to form a second diffusion region (bit line diffusion 210).

도 8a는 도 8에 대응하는 처리 단계에서의 지지 회로도의 부분 단면도이다. 이후에 확산 영역(228)을 형성하기 위해 소스 및 드레인 주입이 지지 영역에서 수행될 수 있다(도 8a). 이후에 산화물 스페이서(242)가 워드라인 도전체(218,232)의 측벽(219,233)(도 8) 및 지지 게이트의 측벽(도8a)상에 형성된다. 이후에 폴리실리콘과 같은 비트 라인 도전체(244)가 증착되고 평탄화된다. 비트 라인 도전체(244)는 이후에 텅스텐 스터드(286) 형성에 대비하여 지지 영역으로부터 제거되거나 그렇지 않으면 이와 달리 어레이 영역의 폴리실리콘 비트 라인 도전체(244)를 사용하는것 대신에 텅스텐 스터드(286)가 전반적으로 사용될 수도 있다.8A is a partial cross-sectional view of a support circuit diagram in a processing step corresponding to FIG. 8. Source and drain implantation may then be performed in the support region to form diffusion region 228 (FIG. 8A). An oxide spacer 242 is then formed on the sidewalls 219 and 233 of the wordline conductors 218 and 232 (FIG. 8) and the sidewalls of the support gate (FIG. 8A). Thereafter, a bit line conductor 244 such as polysilicon is deposited and planarized. Bit line conductor 244 is subsequently removed from the support region in preparation for tungsten stud 286 formation or otherwise tungsten stud 286 instead of using polysilicon bit line conductor 244 in the array region. May be used throughout.

본 발명에 따른 제조 프로세스는 감소된 워드라인 저항으로 인해 개선된 성능을 갖는 DRAM 디바이스를 제공한다. 워드라인 드라이버(the wordline driver)로부터 최원격인 워드라인 게이트의 RC 지연은 더욱 근접한 워드라인 게이트보다 보다 천천히 상승한다. 워드라인의 저항을 감소시킴으로써, 워드라인 드라이버에 의해 도시된 RC 시간 상수가 감소된다. 이러한 이점으로 인해 워드라인 전압은 좀더 빨리 상승하여, 워드라인에 따른 상승 시간의 스큐(skew)를 감소시킴으로서 성능을 개선시킨다. 본 발명에 따른 제조 프로세스는 워드라인이 트렌치내에 형성되기 때문에 그리고 게이트 도전체를 통한 트렌치 에칭이 게이트 절연체에 대해 선택적이기 때문에 워드라인 에칭 허용오차(tolerance)에 대한 민감도를 감소시킨다. 이것은 필요하다면 더욱 두껍고, 따라서 더욱 낮은 저항 워드라인을 허용한다.The manufacturing process according to the present invention provides a DRAM device with improved performance due to reduced wordline resistance. The RC delay of the wordline gate, which is remote from the wordline driver, rises more slowly than the closer wordline gate. By reducing the resistance of the wordline, the RC time constant shown by the wordline driver is reduced. This advantage causes the wordline voltage to rise faster, improving performance by reducing the skew of rise time along the wordline. The manufacturing process according to the present invention reduces the sensitivity to wordline etch tolerance because the wordline is formed in the trench and because trench etching through the gate conductor is selective for the gate insulator. This is thicker if necessary, thus allowing lower resistance word lines.

본 발명은 또한 감법 에칭 프로세스(subtractive etch process)에 의해 형성된 워드라인과 연관된 단점 없이 금속 워드라인의 이용을 또한 허용한다. 워드라인 스택을 패턴화시키기 위한 감범 에칭은 종종 측벽 산화물의 형성 이후에 후속되어 감법 에칭에 의해 유발된 손상을 치료한다. 측벽 산화물과의 금속 반응도와 연관된 문제를 해결하기 위해 비-금속 워드라인이 종종 사용된다.The invention also allows the use of metal wordlines without the disadvantages associated with wordlines formed by subtractive etch processes. Subtractive etching to pattern the wordline stack is often followed by the formation of sidewall oxide to treat damage caused by subtractive etching. Non-metal wordlines are often used to solve the problems associated with metal reactivity with sidewall oxides.

대조적으로, 본 발명에 따른 워드라인은 STI 영역내로 및 게이트 도전체내로 에칭된 채널에서 형성된다. 따라서, 워드라인이 감법 에칭에 의해 패턴화되지 않기 때문에 금속 워드라인이 사용될 수도 있다. 금속 워드라인으로 인해 워드라인의 저항이 더욱 더 감소된다. 본 발명의 예시적인 실시예에서, 워드라인은 1옴/㎠보다 작은 저항을 가진다(㎠는 전류에 대해 직각인 거리에 의해 분할되는 전류 방향에서의 워드라인의 단면 거리이다).In contrast, wordlines according to the invention are formed in channels etched into the STI region and into the gate conductor. Thus, metal wordlines may be used since the wordlines are not patterned by subtractive etching. The metal word lines further reduce the resistance of the word lines. In an exemplary embodiment of the present invention, the word line has a resistance of less than 1 ohm / cm 2 (cm 2 is the cross-sectional distance of the word line in the current direction divided by the distance perpendicular to the current).

금속 워드라인은 또한 워드라인의 저항 및 캐패시턴스를 동시에 감소시키는데 사용될 수 있다. 감소된 금속 워드라인의 저항으로 인해 워드라인은 더 작은 측벽 영역을 갖는 동시에 원하는 저항을 획득한다. 더 작은 측벽 영역은 예를 들면, 워드라인 및 비트 라인 스터드 사이의 워드라인 캐패시턴스를 감소시킨다.Metal word lines can also be used to simultaneously reduce the resistance and capacitance of the word lines. Due to the reduced resistance of the metal wordline, the wordline has a smaller sidewall area while at the same time obtaining the desired resistance. Smaller sidewall areas reduce, for example, the word line capacitance between the word line and the bit line studs.

본 발명이 어떤 특정 실시예를 참조하여 예시하고 기술될 지라도, 도시된 상세한 기술에 한정되는 것은 아니다. 오히려, 다양한 수정이 본 발명의 사상에 벗어남 없이 청구항의 등가물의 범주 및 범위내에서 상세히 만들어질 수 있다.Although the present invention is illustrated and described with reference to certain specific embodiments, it is not limited to the detailed description shown. Rather, various modifications may be made in detail within the scope and range of equivalents of the claims without departing from the spirit of the invention.

본 발명은 트렌치 측벽에 자기 정렬된 워드라인 도전체를 갖는 수직형 DRAM 디바이스를 제공하고 그러한 수직형 DRAM 디바이스를 제조하는 프로세스를 제공하는데 있다. 본 발명은 또한 제각각의 워드라인을 각각 가지며 제각각의 트렌치 사이의 거리가 제각각의 워드사이의 거리와 동등한 곳에서 제각각의 트렌치를 사용하여 각각 형성되는 한쌍의 수직형 DRAM 디바이스를 제공하고 기판의 표면 상에 위치된 워드라인을 가지는 수직형 DRAM 디바이스를 제공하는데 있다.The present invention provides a vertical DRAM device having word line conductors self-aligned on trench sidewalls and providing a process for manufacturing such vertical DRAM device. The present invention also provides a pair of vertical DRAM devices each having a respective wordline and each formed using respective trenches where the distance between each trench is equal to the distance between each word and on the surface of the substrate. A vertical DRAM device having a word line located at is provided.

Claims (20)

상부면을 가지는 기판과,A substrate having an upper surface, 상기 기판의 상부면을 통해 그리고 상기 기판내에 형성된 상부 부분, 하부 부분 및 측벽을 갖는 트렌치와,A trench having an upper portion, a lower portion and sidewalls formed through and in the substrate; 상기 트렌치의 하부 부분을 사용하여 형성된 신호 저장 노드와,A signal storage node formed using the lower portion of the trench, 트렌치의 상부 부분을 사용하여 형성된 신호 전달 디바이스를 포함하는 동적 랜덤 액세스 메모리 디바이스(a dynmaic random access memory device)에 있어서,A dynamic random access memory device comprising a signaling device formed using an upper portion of a trench, the dynmaic random access memory device comprising: 상기 신호 전달 디바이스는The signaling device 신호 저장 노드에 결합되고 상기 트렌치의 측벽으로부터 상기 기판내로 연장하는 제 1 확산 영역과,A first diffusion region coupled to a signal storage node and extending into the substrate from sidewalls of the trench; 상기 기판의 상부면에 인접하고 상기 트렌치의 측벽에 인접한 기판에 형성된 제 2 확산 영역과,A second diffusion region formed in the substrate adjacent the top surface of the substrate and adjacent to the sidewalls of the trench; 상기 제 1 확산 영역으로부터 상기 제 2 확산 영역으로 연장하는 상기 트렌치의 측벽을 따라 형성된 게이트 절연체와,A gate insulator formed along sidewalls of the trench extending from the first diffusion region to the second diffusion region; 상기 트렌치를 충진하고 상부면을 가지는 게이트 도전체와,A gate conductor filling the trench and having a top surface; 상기 게이트 도전체 상에 형성되고 상기 트렌치의 측벽과 정렬된 측벽을 가지는 워드라인 도전체를 포함하는 동적 랜덤 액세스 메모리 디바이스.And a wordline conductor formed on the gate conductor and having a sidewall aligned with the sidewall of the trench. 제 1 항에 있어서,The method of claim 1, 상기 게이트 도전체의 상부면은 상기 기판의 상부면 위로 연장하고 상기 워드라인 도전체는 상기 기판의 상부면 상에 형성되는 동적 랜덤 액세스 메모리 디바이스.A top surface of the gate conductor extends over a top surface of the substrate and the wordline conductor is formed on a top surface of the substrate. 제 1 항에 있어서,The method of claim 1, 상기 디바이스는 F가 최소 피쳐 크기로 4F2보다 작거나 또는 동일한 상기 기판의 상부면 영역을 차지하는 동적 랜덤 액세스 메모리 디바이스.And wherein the device occupies an upper surface area of the substrate where F is less than or equal to 4F 2 with a minimum feature size. 제 1 항에 있어서,The method of claim 1, 상기 워드라인 도전체는 1옴/㎠의 저항을 갖는 동적 랜덤 액세스 메모리 디바이스.And the wordline conductor has a resistance of 1 ohm / cm 2. 제 1 항에 있어서,The method of claim 1, 상기 워드라인 도전체는 금속을 포함하는 동적 랜덤 액세스 메모리 디바이스.And said wordline conductor comprises a metal. 제 5 항에 있어서,The method of claim 5, 상기 워드라인 도전체는 텅스텐으로 구성되는 동적 랜덤 액세스 메모리 디바이스.And said wordline conductor is comprised of tungsten. 상부면을 가지는 기판과,A substrate having an upper surface, 상기 기판의 상부면을 통해 기판에 상부 부분, 하부 부분 및 측벽을 가지고 형성된 제 1 트렌치와,A first trench formed on the substrate through an upper surface of the substrate, the first trench having an upper portion, a lower portion and sidewalls; 상기 제 1 트렌치로부터 거리 W만큼 이격되어 기판의 상부면을 통해 기판에 상부 부분, 하부 부분 및 측벽을 가지고 형성된 제 2 트렌치와,A second trench spaced apart from the first trench by a distance W and having an upper portion, a lower portion, and a sidewall in the substrate through an upper surface of the substrate; 상기 기판의 상부면에 인접하고, 제 1 및 제 2 트렌치 사이에 존재하는 비트 라인 확산 영역과,A bit line diffusion region adjacent the top surface of the substrate and between the first and second trenches, 제 1 메모리 셀을 포함하는 동적 랜덤 액세스 메모리 디바이스에 있어서,A dynamic random access memory device comprising a first memory cell, the dynamic random access memory device comprising: 상기 제 1 메모리 셀은The first memory cell is 상기 제 1 트렌치의 상부 부분에 형성된 제 1 저장 노드 도전체를 가지는 제 1 신호 저장 노드와,A first signal storage node having a first storage node conductor formed in an upper portion of the first trench; 상기 제 1 트렌치의 상부 부분에 형성된 제 1 신호 전달 디바이스 - 상기 제 1 신호 전달 디바이스는 제 1 저장 노드 도전체에 결합되고 상기 제 1 트렌치의 측벽으로부터 상기 기판내료 연장하는 제 1 확산 영역, 상기 제 1 트렌치의 측벽을 따라 형성된 제 1 게이트 절연체, 제 1 저장 노드 도전체를 코팅하는 제 1 트렌치-상부 산화물(trench-top oxide), 제 1 게이트 절연체 및 제 1 트렌치-상부 산화물에 인접하고 제 1 트렌치를 충진하는 제 1 게이트 도전체를 가짐- 와,A first signaling device formed in an upper portion of the first trench, the first signaling device coupled to a first storage node conductor and extending the substrate from the sidewall of the first trench, the first diffusion region; A first trench insulator formed along sidewalls of the first trench, a first trench-top oxide coating the first storage node conductor, a first gate insulator and a first trench-top oxide adjacent to the first trench insulator Having a first gate conductor filling the trench; 상기 제 1 게이트 도전체에 결합되고 상기 제 1 트렌치의 측벽과 정렬되는 측벽을 가지는 제 1 워드라인 도전체와,A first wordline conductor coupled to the first gate conductor and having a sidewall aligned with the sidewall of the first trench; 제 2 메모리 도전체를 포함하되,A second memory conductor, 상기 제 2 메모리 셀은The second memory cell is 상기 제 2 트렌치의 하부 부분에 형성된 제 2 저장 노드 도전체를 가지는 제 2 신호 저장 노드와,A second signal storage node having a second storage node conductor formed in the lower portion of the second trench; 상기 제 2 트렌치의 상부 부분에 형성된 제 2 신호 전달 디바이스 - 상기 신호 전달 디바이스는 상기 제 2 저장 노드 도전체에 결합되며 제 1 트렌치의 측벽으로부터 기판내로 연장하는 제 2 확산 영역, 상기 제 2 트렌치의 측벽을 따라 형성된 제 2 게이트 절연체, 제 2 저장 노드 도전체를 코팅하는 제 2 트렌치-상부 산화물, 상기 제 2 게이트 절연체 및 상기 제 2 트렌치-상부 산화물에 인접하고 상기 제 2 트렌치를 충진하는 제 2 게이트 도전체를 가짐 - 와,A second signaling device formed in an upper portion of the second trench, the signaling device coupled to the second storage node conductor and extending into a substrate from a sidewall of the first trench, the second trench of the second trench; A second gate insulator formed along the sidewall, a second trench-top oxide coating a second storage node conductor, a second adjacent the second gate insulator and the second trench-top oxide and filling the second trench With a gate conductor-wow, 상기 제 2 게이트 도전체에 결합되고 측벽을 가지는 제 2 워드라인 도전체를 포함하는 동적 랜덤 액세스 디바이스.And a second wordline conductor coupled to the second gate conductor and having sidewalls. 제 7 항에 있어서The method of claim 7, 상기 제 2 워드라인 도전체의 측벽은 제 1 워드라인 도전체의 측벽으로부터 거리 W만큼 이격되어 위치되는 동적 랜덤 액세스 디바이스.And the sidewalls of the second wordline conductor are positioned at a distance W away from the sidewall of the first wordline conductor. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 워드라인 도전체의 측벽은 상기 제 2 트렌치의 측벽과 정렬되는 동적 랜덤 액세스 디바이스.A sidewall of the second wordline conductor is aligned with a sidewall of the second trench. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 및 상기 제 2 워드라인 도전체는 상기 기판의 상부면 상에 형성되는 동적 랜덤 액세스 디바이스.And the first and second wordline conductors are formed on an upper surface of the substrate. 제 7 항에 있어서,The method of claim 7, wherein W는 F가 최소 피쳐 사이즈인 2F보다 작은 동적 랜덤 액세스 디바이스.W is a dynamic random access device in which F is less than 2F, the minimum feature size. 제 11 항에 있어서,The method of claim 11, W는 1F와 동일한 동적 랜덤 액세스 디바이스.W is the same dynamic random access device as 1F. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 및 제 2 메모리 셀 각각은 F가 최소 피쳐 사이즈로 4F2보다 작거나 또는 동일한 상기 기판의 상부면 제각각의 영역을 차지하는 동적 랜덤 액세스 디바이스.Wherein each of the first and second memory cells occupies a respective area of the top surface of the substrate, where F is less than or equal to 4F 2 with a minimum feature size. 제 7 항에 있어서,The method of claim 7, wherein 상기 워드라인 도전체는 금속으로 구성되는 동적 랜덤 액세스 디바이스.And said wordline conductor is comprised of a metal. 제 14 항에 있어서,The method of claim 14, 상기 워드라인 도전체는 텅스텐으로 구성되는 동적 랜덤 액세스 디바이스.And said wordline conductor is comprised of tungsten. (a) 상부면을 가지는 기판을 제공하는 단계와,(a) providing a substrate having an upper surface, (b) 기판내의 디바이스 트렌치를 에칭하는 단계 - 상기 디바이스 트렌치는 측벽, 하부 부분 및 상부 부분을 가짐 - 와,(b) etching the device trench in the substrate, the device trench having sidewalls, a lower portion and an upper portion; (c) 상기 디바이스의 하부 부분에 신호 저장 노드를 형성하는 단계 - 상기 신호 저장 노드는 저장 노드 도전체를 가짐 - 와,(c) forming a signal storage node in the lower portion of the device, the signal storage node having a storage node conductor; (d) 상기 디바이스 트렌치의 상부 부분에 신호 전달 디바이스를 형성하는 단계 - 신호 전달 디바이스는 상기 저장 노드 도전체에 결합되고 디바이스 트렌치의 측벽으로부터 기판내로 연장하는 제 1 확산 영역, 상기 기판의 상부 표면에 인접하고 상기 디바이스 트렌치의 측벽에 인접한 기판에 형성된 비트 라인 확산 영역, 상기 기판에서 상기 제 1 확산 영역으로부터 상기 비트 라인 확산 영역까지 연장하는 채널 영역, 상기 저장 노드 도전체 위에 글고 상기 기판에 인접한 상기 디바이스 트렌치의 측벽을 코팅하는 게이트 절연체 및 상기 디바이스 트렌치를 충진하는 게이트 도전체를 가짐 - 와,(d) forming a signaling device in an upper portion of the device trench, wherein the signaling device is coupled to the storage node conductor and extends into a substrate from a sidewall of the device trench, the first diffusion region, the upper surface of the substrate; A bit line diffusion region formed in a substrate adjacent and adjacent to a sidewall of the device trench, a channel region extending from the first diffusion region to the bit line diffusion region in the substrate, the device writing over the storage node conductor and adjoining the substrate A gate insulator coating the sidewalls of the trench and a gate conductor filling the device trench; (e) 비트 라인 도전체를 상기 비트라인 확산 영역에 결합시키는 단계와,(e) coupling a bit line conductor to the bit line diffusion region; (f) 상기 게이트 도전체 상에 상기 디바이스 트렌치 측벽으로 형성된 워드라인 도전체를 자기-정렬시키는 단계(f) self-aligning a wordline conductor formed on the gate conductor with the device trench sidewalls 를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.And a dynamic random access memory device manufacturing process. 제 16 항에 있어서,The method of claim 16, 상기 단계 (b) 이전에 상기 기판의 상부면 상에 질화물 층을 형성하는 단계를 더 포함하고, 상기 단계 (b)는 질화물 층을 통해 상기 기판내로 디바이스 트렌치를 에칭하는 단계를 포함하되, 상기 단계(d)는 상기 기판의 상부면 상의 레벨까지 디바이스 트렌치를 충진함으로써 게이트 도전체를 형성하는 단계를 더 포함하고, 상기 단계 (f)는 질화물에 대해 선택적인 워드라인 트렌치를 게이트 도전체내로 에칭하는 단계와, 상기 워드라인 도전체를 상기 워드라인 트렌치내로 증착하는 단계를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.Forming a nitride layer on the top surface of the substrate prior to step (b), wherein step (b) comprises etching the device trench into the substrate through the nitride layer; (d) further comprises forming a gate conductor by filling a device trench to a level on the top surface of the substrate, wherein step (f) etching the word line trench selective for nitride into the gate conductor. And depositing the wordline conductor into the wordline trenches. 제 17 항에 있어서,The method of claim 17, 상기 질화물 층상에 산화물 층을 형성하는 단계를 더 포함하되, 상기 단계 (b)는 상기 산화물 층을 통해, 상기 질화물 층을 통해, 그리고 기판내로 상기 디바이스 트렌치를 에칭하는 단계를 더 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.Further comprising forming an oxide layer on the nitride layer, wherein step (b) further comprises etching the device trench through the oxide layer, through the nitride layer, and into the substrate. Memory device manufacturing process. (a) 상부면을 가지는 기판을 제공하는 단계와,(a) providing a substrate having an upper surface, (b) 상기 기판의 상부면 상에 질화물 층을 증착하는 단계와,(b) depositing a nitride layer on the top surface of the substrate; (c) 상기 기판내로 디바이스 트렌치를 에칭하는 단계 - 상기 디바이스 트렌치는 측벽, 하부 부분 및 상부 부분을 가짐 - 와,(c) etching a device trench into the substrate, the device trench having sidewalls, a lower portion and an upper portion; (d) 상기 디바이스 트렌치의 하부 부분에 신호 저장 노드를 형성하는 단계 - 상기 신호 저장 노드는 신호 노드 도전체를 가짐 - 와,(d) forming a signal storage node in the lower portion of the device trench, the signal storage node having a signal node conductor; (e) 상기 저장 노드 도전체를 트렌치-상부 절연체로 코팅하는 단계와,(e) coating the storage node conductor with a trench-top insulator, (f) 상기 디바이스 트렌치의 상부 부분에 신호 전달 디바이스를 형성하는 단계 - 상기 신호 전달 디바이스는 상기 저장 노드 도전체에 결합되고 상기 디바이스의 측벽으로부터 상기 기판내로 연장하는 제 1 확산 영역, 비트 라인 확산 영역이 상기 기판의 상부면에 인접하고 상부 디바이스 트렌치의 측벽에 인접하여 기판내에 형성된 비트 라인 확산 영역, 상기 기판 내에서 제 1 확산영역으로부터 상기 비트 라인 확산까지 연장하는 채널 영역, 상기 저장 노드 도전체 위의 상기 디바이스 트렌치의 측벽을 코팅하는 게이트 절연체 및 상기 기판의 상부면위의 레벨까지 상기 디바이스 트렌치를 충진하는 게이트 도전체를 가짐 - 와,(f) forming a signaling device in an upper portion of the device trench, wherein the signaling device is coupled to the storage node conductor and extends into the substrate from a sidewall of the device into the substrate; A bit line diffusion region formed in the substrate adjacent to an upper surface of the substrate and adjacent to a sidewall of the upper device trench, a channel region extending from the first diffusion region to the bit line diffusion in the substrate, above the storage node conductor A gate insulator coating the sidewalls of the device trenches of the device trench and a gate conductor filling the device trenches to a level above the top surface of the substrate; (g) 포토레지스트를 증착하는 단계와,(g) depositing a photoresist, (h) 상기 게이트 도전체를 노출시키기 위해 포토레지스트를 패턴하시키는 단계와,(h) patterning the photoresist to expose the gate conductor, (i) 상기 디바이스 트렌치의 측벽과 정렬된 워드라인 트렌치를 형성하기 위해 질화물에 대해 선택적인 게이트 도전체를 에칭하는 단계와,(i) etching a gate conductor selective to nitride to form a wordline trench aligned with the sidewalls of the device trench, (j) 상기 포토레지스트가 상기 디바이스 트렌치의 측벽과 정렬하여 패턴화되는지에 관계없이 상기 디바이스 트렌치의 측벽과 정렬된 측벽을 가지는 워드라인 트렌치에 워드라인 도전체를 증착하는 단계(j) depositing a wordline conductor in a wordline trench having a sidewall aligned with the sidewall of the device trench regardless of whether the photoresist is patterned in alignment with the sidewall of the device trench. 를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.And a dynamic random access memory device manufacturing process. 제 19 항에 있어서,The method of claim 19, 상기 질화물 층상에 상기 산화물 층을 형성하는 단계를 더 포함하고 상기 단계 (c)는 상기 산화물 층을 통해, 상기 질화물 층을 통해, 그리고 상기 기판내로 상기 디바이스 트렌치를 에칭하는 단계를 포함하는 동적 랜덤 액세스 메모리 디바이스 제조 프로세스.Forming the oxide layer on the nitride layer, wherein step (c) comprises etching the device trench through the oxide layer, through the nitride layer, and into the substrate. Memory device manufacturing process.
KR1020000046781A 1999-08-16 2000-08-12 Vertical dram cell with wordline self-aligned to storage trench KR20010050067A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/374,687 US6153902A (en) 1999-08-16 1999-08-16 Vertical DRAM cell with wordline self-aligned to storage trench
US9/374,687 1999-08-16

Publications (1)

Publication Number Publication Date
KR20010050067A true KR20010050067A (en) 2001-06-15

Family

ID=23477817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000046781A KR20010050067A (en) 1999-08-16 2000-08-12 Vertical dram cell with wordline self-aligned to storage trench

Country Status (6)

Country Link
US (2) US6153902A (en)
EP (1) EP1077487A3 (en)
JP (1) JP3813054B2 (en)
KR (1) KR20010050067A (en)
CN (1) CN1304177A (en)
TW (1) TW506120B (en)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100131A (en) * 1997-06-11 2000-08-08 Siemens Aktiengesellschaft Method of fabricating a random access memory cell
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6794242B1 (en) 2000-09-29 2004-09-21 Infineon Technologies Ag Extendible process for improved top oxide layer for DRAM array and the gate interconnects while providing self-aligned gate contacts
US6258659B1 (en) * 2000-11-29 2001-07-10 International Business Machines Corporation Embedded vertical DRAM cells and dual workfunction logic gates
US6621112B2 (en) * 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
US6812092B2 (en) * 2000-12-19 2004-11-02 Infineon Technologies Method for fabricating transistors having damascene formed gate contacts and self-aligned borderless bit line contacts
US6437401B1 (en) * 2001-04-03 2002-08-20 Infineon Technologies Ag Structure and method for improved isolation in trench storage cells
US6620676B2 (en) * 2001-06-29 2003-09-16 International Business Machines Corporation Structure and methods for process integration in vertical DRAM cell fabrication
US6429068B1 (en) * 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
DE10139827A1 (en) 2001-08-14 2003-03-13 Infineon Technologies Ag Memory cell with trench capacitor and vertical selection transistor and an annular contact area formed between them
DE10153110B4 (en) * 2001-10-22 2006-11-30 Infineon Technologies Ag memory cell
US6677197B2 (en) 2001-12-31 2004-01-13 Infineon Technologies Ag High aspect ratio PBL SiN barrier formation
US6635526B1 (en) 2002-06-07 2003-10-21 Infineon Technologies Ag Structure and method for dual work function logic devices in vertical DRAM process
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
KR100604816B1 (en) 2003-05-19 2006-07-28 삼성전자주식회사 Method of fabricating recess transistor in integrated circuit device recess transistor and recess transistor in integrated circuit device fabricated by the same
US6884676B2 (en) * 2003-05-28 2005-04-26 Infineon Technologies Ag Vertical 8F2 cell dram with active area self-aligned to bit line
US20050135892A1 (en) * 2003-12-17 2005-06-23 Tang An K. End milling cutter assembly
US7244980B2 (en) * 2004-02-09 2007-07-17 Infineon Technologies Ag Line mask defined active areas for 8F2 DRAM cells with folded bit lines and deep trench patterns
US7485910B2 (en) * 2005-04-08 2009-02-03 International Business Machines Corporation Simplified vertical array device DRAM/eDRAM integration: method and structure
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US20090159947A1 (en) * 2007-12-19 2009-06-25 International Business Machines Corporation SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION
KR20160013765A (en) * 2014-07-28 2016-02-05 삼성전자주식회사 Semiconductor device
CN113327926B (en) * 2021-05-27 2023-07-04 福建省晋华集成电路有限公司 Dynamic random access memory and manufacturing method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60176265A (en) * 1984-02-22 1985-09-10 Nec Corp Semiconductor memory device
JPS62266868A (en) * 1986-05-14 1987-11-19 Mitsubishi Electric Corp Semiconductor memory device
JPS62274771A (en) * 1986-05-23 1987-11-28 Hitachi Ltd Semiconductor memory
US4890144A (en) * 1987-09-14 1989-12-26 Motorola, Inc. Integrated circuit trench cell
JPH01125858A (en) * 1987-11-10 1989-05-18 Fujitsu Ltd Semiconductor device and manufacture thereof
EP0333426B1 (en) * 1988-03-15 1996-07-10 Kabushiki Kaisha Toshiba Dynamic RAM
US5103276A (en) * 1988-06-01 1992-04-07 Texas Instruments Incorporated High performance composed pillar dram cell
JPH0414868A (en) * 1990-05-09 1992-01-20 Hitachi Ltd Semiconductor memory and manufacture thereof
JP2932635B2 (en) * 1990-08-11 1999-08-09 日本電気株式会社 Semiconductor storage device
US5097381A (en) * 1990-10-11 1992-03-17 Micron Technology, Inc. Double sidewall trench capacitor cell
JPH06163851A (en) * 1991-06-07 1994-06-10 Texas Instr Japan Ltd Semiconductor device and its manufacture
DE4125199C2 (en) * 1991-07-30 1994-04-28 Siemens Ag Compact semiconductor memory device, method for its production and memory matrix
JP3322936B2 (en) * 1992-03-19 2002-09-09 株式会社東芝 Semiconductor storage device
US5528062A (en) * 1992-06-17 1996-06-18 International Business Machines Corporation High-density DRAM structure on soi
JP3311070B2 (en) * 1993-03-15 2002-08-05 株式会社東芝 Semiconductor device
KR0141218B1 (en) * 1993-11-24 1998-07-15 윤종용 Fabrication method of semkonductor device
JP3107691B2 (en) * 1993-12-03 2000-11-13 株式会社東芝 Semiconductor memory device and method of manufacturing the same
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
KR0151385B1 (en) * 1994-11-21 1999-03-30 문정환 Semiconductor memory device and its manufacturing method
US5674769A (en) * 1996-06-14 1997-10-07 Siemens Aktiengesellschaft Process for forming deep trench DRAMs with sub-groundrule gates
US6034389A (en) * 1997-01-22 2000-03-07 International Business Machines Corporation Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array
US6184107B1 (en) * 1999-03-17 2001-02-06 International Business Machines Corp. Capacitor trench-top dielectric for self-aligned device isolation

Also Published As

Publication number Publication date
JP3813054B2 (en) 2006-08-23
US6255158B1 (en) 2001-07-03
TW506120B (en) 2002-10-11
CN1304177A (en) 2001-07-18
EP1077487A3 (en) 2005-01-19
EP1077487A2 (en) 2001-02-21
US6153902A (en) 2000-11-28
JP2001085637A (en) 2001-03-30

Similar Documents

Publication Publication Date Title
US6153902A (en) Vertical DRAM cell with wordline self-aligned to storage trench
KR100330621B1 (en) Dram cell with grooved transfer device
US6576944B2 (en) Self-aligned nitride pattern for improved process window
US6184549B1 (en) Trench storage dynamic random access memory cell with vertical transfer device
US7170124B2 (en) Trench buried bit line memory devices and methods thereof
US6204112B1 (en) Process for forming a high density semiconductor device
KR100822079B1 (en) Single sided buried strap
KR100403066B1 (en) Improved vertical mosfet
US6509599B1 (en) Trench capacitor with insulation collar and method for producing the trench capacitor
US6348374B1 (en) Process for 4F2 STC cell having vertical MOSFET and buried-bitline conductor structure
US7015092B2 (en) Methods for forming vertical gate transistors providing improved isolation and alignment of vertical gate contacts
JPH05283640A (en) Manufacture of dynamic random access memory device and manufacture thereof
US6548394B1 (en) Method of forming contact plugs
KR100530304B1 (en) Asymmetric inside spacer for vertical transistor
KR0151012B1 (en) Dram cell & its producing method
US6414347B1 (en) Vertical MOSFET
US6858893B2 (en) Semiconductor memory having a pillar type trench dram cell
US7125790B2 (en) Inclusion of low-k dielectric material between bit lines
KR20010029826A (en) Hybrid 5f2 cell layout for buried surface strap aligned to vertical transistor
US20040067653A1 (en) Method of forming contact hole
US6503798B1 (en) Low resistance strap for high density trench DRAMS
KR100811248B1 (en) Method for manufacturing a semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid