JPH05283640A - ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 - Google Patents
ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法Info
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- JPH05283640A JPH05283640A JP4347663A JP34766392A JPH05283640A JP H05283640 A JPH05283640 A JP H05283640A JP 4347663 A JP4347663 A JP 4347663A JP 34766392 A JP34766392 A JP 34766392A JP H05283640 A JPH05283640 A JP H05283640A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 238000003860 storage Methods 0.000 claims description 27
- 239000011159 matrix material Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 239000007772 electrode material Substances 0.000 claims 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 25
- 238000005516 engineering process Methods 0.000 abstract description 13
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 44
- 238000013461 design Methods 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000012546 transfer Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- -1 Phosphorus ions Chemical class 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 従来技術の密度制限がなくなった高密度基板
プレートＤＲＡＭセル・メモリ・デバイス及びその製造
方法を提供すること。 【構成】 深いトレンチ・キャパシタに隣接して埋設プ
レート領域（３２）を形成し、それによってＤＲＡＭ伝
達ＦＥＴの基板領域（１２）が半導体基板上の他のＦＥ
Ｔから電気的に分離できるようにする。埋設領域は、一
部は深いトレンチ（２２）の側壁からの横方向外方拡散
によって形成し、一部はＤＲＡＭアレイ領域を完全に取
り囲むＮウェル表面拡散領域によって形成する。
プレートＤＲＡＭセル・メモリ・デバイス及びその製造
方法を提供すること。 【構成】 深いトレンチ・キャパシタに隣接して埋設プ
レート領域（３２）を形成し、それによってＤＲＡＭ伝
達ＦＥＴの基板領域（１２）が半導体基板上の他のＦＥ
Ｔから電気的に分離できるようにする。埋設領域は、一
部は深いトレンチ（２２）の側壁からの横方向外方拡散
によって形成し、一部はＤＲＡＭアレイ領域を完全に取
り囲むＮウェル表面拡散領域によって形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ・デバイス
に関し、より詳しくは高密度ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）セル、及びサブミクロン
技術によるその製造方法に関する。
に関し、より詳しくは高密度ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）セル、及びサブミクロン
技術によるその製造方法に関する。
【０００２】
【従来の技術】半導体デバイス製造技術の設計者達は、
コスト及び性能面で競争力を維持するために実効デバイ
ス密度を高めることを絶えず迫られてきた。その結果、
ＶＬＳＩ及びＵＬＳＩ技術は、構造寸法上１ミクロン未
満の領域に入り、今やフィーチャ寸法がナノメートル・
レベルの技術の開発に取り組んでいる。近い将来、半導
体デバイス設計向けの従来型の２次元設計手法におい
て、原子の物理的絶対限界に達するはずである。従来か
ら、ＤＲＡＭ設計者は、ＤＲＡＭの各世代毎にフィーチ
ャ寸法の解像度限界を押し上げることによって技術を前
進させるという最も厳しい課題に直面してきた。たとえ
ば、６４キロビットＤＲＡＭの設計者達は、製造原料及
び稼働環境中に本来的に存在する自然に発生する原子粒
子放射線の存在下で、データ信号の確実な検出を可能に
するために必要な最小荷電容量のために、記憶キャパシ
タの荷電容量の現実的物理限界に既に到達していること
を知って当惑した。現在は約５０フェムトファラッド程
度の記憶キャパシタが、物理的限界であると考えられて
いる。実用的見地から見ると、この制限が、１９７０年
代早期に始まったＤＲＡＭ寸法及び電圧の縮小の継続を
妨げていた。ＤＲＡＭ記憶キャパシタが利用できる半導
体基板の表面積の縮小が厳しく制限されてきた。信頼で
きるキャパシタ誘電材料の厚さが減少したために、既存
の１メガビット（１Ｍｂ）ＤＲＡＭ技術では、引き続き
平面型２次元デバイス及び回路設計が自由に使用でき
る。４メガビットＤＲＡＭ以降、３次元設計が利用され
始め、簡単な単一デバイス／キャパシタ型メモリ・セル
が、縦型キャパシタを形成するように変更されるに至っ
ている。このような設計では、半導体表面に形成された
トレンチ内にキャパシタが形成されてきた。さらに高密
度の設計では、伝達装置の上にキャパシタのプレートを
積み重ねるなど、他の形の３次元キャパシタが提案され
ている。しかし、こうした設計は、必要なワード・アク
セス線及びデータ・ビット線からＤＲＡＭメモリ・セル
への相互接続を形成する際に難点がある。伝達装置及び
それに関連するキャパシタを共に、好ましくは最小フィ
ーチャ寸法のトレンチ内に形成する、別の設計も提案さ
れている。現在の所、加工上の困難が克服できないた
め、この設計は製品製造工程用として実用的ではない。
コスト及び性能面で競争力を維持するために実効デバイ
ス密度を高めることを絶えず迫られてきた。その結果、
ＶＬＳＩ及びＵＬＳＩ技術は、構造寸法上１ミクロン未
満の領域に入り、今やフィーチャ寸法がナノメートル・
レベルの技術の開発に取り組んでいる。近い将来、半導
体デバイス設計向けの従来型の２次元設計手法におい
て、原子の物理的絶対限界に達するはずである。従来か
ら、ＤＲＡＭ設計者は、ＤＲＡＭの各世代毎にフィーチ
ャ寸法の解像度限界を押し上げることによって技術を前
進させるという最も厳しい課題に直面してきた。たとえ
ば、６４キロビットＤＲＡＭの設計者達は、製造原料及
び稼働環境中に本来的に存在する自然に発生する原子粒
子放射線の存在下で、データ信号の確実な検出を可能に
するために必要な最小荷電容量のために、記憶キャパシ
タの荷電容量の現実的物理限界に既に到達していること
を知って当惑した。現在は約５０フェムトファラッド程
度の記憶キャパシタが、物理的限界であると考えられて
いる。実用的見地から見ると、この制限が、１９７０年
代早期に始まったＤＲＡＭ寸法及び電圧の縮小の継続を
妨げていた。ＤＲＡＭ記憶キャパシタが利用できる半導
体基板の表面積の縮小が厳しく制限されてきた。信頼で
きるキャパシタ誘電材料の厚さが減少したために、既存
の１メガビット（１Ｍｂ）ＤＲＡＭ技術では、引き続き
平面型２次元デバイス及び回路設計が自由に使用でき
る。４メガビットＤＲＡＭ以降、３次元設計が利用され
始め、簡単な単一デバイス／キャパシタ型メモリ・セル
が、縦型キャパシタを形成するように変更されるに至っ
ている。このような設計では、半導体表面に形成された
トレンチ内にキャパシタが形成されてきた。さらに高密
度の設計では、伝達装置の上にキャパシタのプレートを
積み重ねるなど、他の形の３次元キャパシタが提案され
ている。しかし、こうした設計は、必要なワード・アク
セス線及びデータ・ビット線からＤＲＡＭメモリ・セル
への相互接続を形成する際に難点がある。伝達装置及び
それに関連するキャパシタを共に、好ましくは最小フィ
ーチャ寸法のトレンチ内に形成する、別の設計も提案さ
れている。現在の所、加工上の困難が克服できないた
め、この設計は製品製造工程用として実用的ではない。
【０００３】１６メガバイト以上のＤＲＡＭセル設計に
関する多数の提案は、トレンチ・セル技術の開発継続を
避けてきた。トレンチ型キャパシタ構造中に電荷漏洩機
構が存在することが知られているからである。この漏洩
機構がわかってくるにつれて、トレンチ型ＤＲＡＭセル
設計の拡張版が１６メガバイト設計で使用され成功を収
めてきた。
関する多数の提案は、トレンチ・セル技術の開発継続を
避けてきた。トレンチ型キャパシタ構造中に電荷漏洩機
構が存在することが知られているからである。この漏洩
機構がわかってくるにつれて、トレンチ型ＤＲＡＭセル
設計の拡張版が１６メガバイト設計で使用され成功を収
めてきた。
【０００４】下記の参照文献に、ＤＲＡＭ及びその他の
半導体技術で使用される従来技術の様々な態様が記載さ
れている。
半導体技術で使用される従来技術の様々な態様が記載さ
れている。
【０００５】Ｐ．チャッテルジー（Chatterjee）他の論
文"Trench and Compact Structuresfor DRAMs", Intern
ational Electron Devices Meeting 1986, Technical D
igest paper 6.1, pp.128〜131は、基板プレート・トレ
ンチ（ＳＰＴ）セルを含む１６メガバイトＤＲＡＭ設計
に至るまでのトレンチ・セル設計の変遷を記述してい
る。ＳＰＴセルについては、本出願人に譲渡された１９
８７年８月１８日発行のルー（Lu）他の米国特許第４６
８８０６３号明細書により詳しく記載されている。基板
の深いトレンチ内に各セルの記憶ノードが形成される。
本出願人に譲渡された１９８９年１月３１日発行のケニ
ー（Kenney）の米国特許第４８０１９８８号明細書は、
ＤＲＡＭセルのパッキング密度を高めるため、トレンチ
内に厚い絶縁領域を形成した、改良型ＳＰＴセルを記載
している。著者不明の論文"CMOSSemiconductor Memory
Structural Modification to Allow Increased Memory
Charge"、ＩＢＭテクニカル・ディスクロージャ・ブル
テン、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１６２〜５
（１９８９年４月）は、プレート基準電圧を最適のＶｄ
ｄ／２ボルトに個別にバイアスさせるために、支持装置
の下に埋設領域を設けることにより、ＳＴＰセルの基板
プレートを支持装置から分離する方法を教示している。
文"Trench and Compact Structuresfor DRAMs", Intern
ational Electron Devices Meeting 1986, Technical D
igest paper 6.1, pp.128〜131は、基板プレート・トレ
ンチ（ＳＰＴ）セルを含む１６メガバイトＤＲＡＭ設計
に至るまでのトレンチ・セル設計の変遷を記述してい
る。ＳＰＴセルについては、本出願人に譲渡された１９
８７年８月１８日発行のルー（Lu）他の米国特許第４６
８８０６３号明細書により詳しく記載されている。基板
の深いトレンチ内に各セルの記憶ノードが形成される。
本出願人に譲渡された１９８９年１月３１日発行のケニ
ー（Kenney）の米国特許第４８０１９８８号明細書は、
ＤＲＡＭセルのパッキング密度を高めるため、トレンチ
内に厚い絶縁領域を形成した、改良型ＳＰＴセルを記載
している。著者不明の論文"CMOSSemiconductor Memory
Structural Modification to Allow Increased Memory
Charge"、ＩＢＭテクニカル・ディスクロージャ・ブル
テン、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１６２〜５
（１９８９年４月）は、プレート基準電圧を最適のＶｄ
ｄ／２ボルトに個別にバイアスさせるために、支持装置
の下に埋設領域を設けることにより、ＳＴＰセルの基板
プレートを支持装置から分離する方法を教示している。
【０００６】１９９０年３月２７日発行のトマセッティ
（Tomassetti）の米国特許第４９１２０５４号明細書
は、バイポーラ・デバイス技術でよく見られる様々なエ
ピタキシアル層を使ってバイポーラＣＭＯＳ回路デバイ
スを分離する方法を記載している。フジイ他の論文"A 4
5-ns 16-Mb DRAM with Triple-Well Structure", IEEEJ
ournal of Solid-State Circuits, Vol.24, No.5, pp.1
170〜1175（1989年10月）は、表面注入型Ｐウェル内に
トレンチＤＲＡＭセルのアレイをそっくり形成するとい
う、様々なタイプの機能デバイスを分離する技法を記載
している。
（Tomassetti）の米国特許第４９１２０５４号明細書
は、バイポーラ・デバイス技術でよく見られる様々なエ
ピタキシアル層を使ってバイポーラＣＭＯＳ回路デバイ
スを分離する方法を記載している。フジイ他の論文"A 4
5-ns 16-Mb DRAM with Triple-Well Structure", IEEEJ
ournal of Solid-State Circuits, Vol.24, No.5, pp.1
170〜1175（1989年10月）は、表面注入型Ｐウェル内に
トレンチＤＲＡＭセルのアレイをそっくり形成するとい
う、様々なタイプの機能デバイスを分離する技法を記載
している。
【０００７】１９８９年５月９日発行のマルヒ（Malh
i）の米国特許第４８２９０１７号明細書は、浅いトレ
ンチを形成し、その側壁を保護し、トレンチをさらに伸
ばし、最後に伸ばしたトレンチの壁面をドープして、ト
レンチＤＲＡＭの記憶ノードとして有用な連続ドープ領
域を形成することにより、基板中に埋設ドープ層を形成
する方法を記載している。
i）の米国特許第４８２９０１７号明細書は、浅いトレ
ンチを形成し、その側壁を保護し、トレンチをさらに伸
ばし、最後に伸ばしたトレンチの壁面をドープして、ト
レンチＤＲＡＭの記憶ノードとして有用な連続ドープ領
域を形成することにより、基板中に埋設ドープ層を形成
する方法を記載している。
【０００８】Ｙ．オカザキ他の論文"New Well Structur
e for Deep Sub-micron CMOS/BiCMOS Using Thin Epita
xy over Buried Layer and Trench Isolation", 1990 S
ymposium on VLSI Technology, Digest of Technical P
apers, paper 6C-4, pp.83〜4は、埋設エピタキシアル
層を使って表面デバイスを基板から分離することを記載
している。
e for Deep Sub-micron CMOS/BiCMOS Using Thin Epita
xy over Buried Layer and Trench Isolation", 1990 S
ymposium on VLSI Technology, Digest of Technical P
apers, paper 6C-4, pp.83〜4は、埋設エピタキシアル
層を使って表面デバイスを基板から分離することを記載
している。
【０００９】以下の参照文献は、特に、基板とは逆の導
電型の埋設領域をＤＲＡＭ記憶キャパシタの１つのプレ
ートとして使用する、ＳＰＴ ＤＲＡＭセルの諸変形に
関するものである。１９９０年４月１７日発行のカガ他
の米国特許第４９１８５０２号は、セルの記憶ノードと
シース・プレートが単一のトレンチ内に形成された、埋
設プレート・トレンチ型ＤＲＡＭセルを記載している。
トレンチ底部に、基板とは逆のタイプの拡散領域が形成
され、隣接するセルの拡散領域が相互につながって、グ
リッド状構造を形成している。ＤＲＡＭセルとは関連し
ない１個または複数のトレンチが形成され、ドープ領域
を適当な基準電圧にバイアスさせるためのリーチ・スル
ー孔として働く。上記特許の図１２には、埋設領域のグ
リッド状態様がはっきり示されている。１９８８年９月
２８日公告の欧州特許公告出願第０２８３９６４号明細
書は、拡張領域がＳＰＴセルのプレートを形成する上記
米国特許第４９１８５０２号と同様に、ＤＲＡＭトレン
チから外方拡散領域が延びている、埋設プレートＳＰＴ
ＤＲＡＭセルを記載している。上記米国特許第４９１
８５０２号と同様に、グリッド状領域が形成され、非セ
ル・トレンチによって接触されている。１９８９年１０
月１０日発行のスナミ他の米国特許第４８７３５６０号
明細書は、セル・トレンチ内にアクセス・トランジスタ
が形成された、もう１つの埋設プレートＳＰＴセルを記
載している。上記特許の図３０及びそれに関係する文中
に、セル・トランジスタ・デバイスを適性に動作させる
には埋設領域のグリッド状構造を維持するのが重要なこ
とが記述されている。上記特許はさらに、グリッド状埋
設領域中の開口が、表面デバイスを基板から分離する
「デプレッション層で充填」される場合、「絶縁」され
た表面領域に別の接続が行われて、それを基板と同じ電
位にバイアスさせる可能性があると警告している。１９
８９年９月２７日公告の英国特許出願ＧＢ２２１５９１
３Ａ号明細書は、埋設領域用のドーパントが、ＤＲＡＭ
セルの深いトレンチの側壁へのイオン注入によって提供
される、埋設ＳＰＴ ＤＲＡＭセル設計のもう１つの変
形を記載している。最後に、１９８８年１２月２７日発
行のペリー（Pelley）の米国特許第４７９４４３４号明
細書は、通常はバイポーラ・トランジスタの一部である
埋設サブコレクタ構造から埋設プレート領域を形成す
る、バイポーラ・デバイス加工法を使用して形成した埋
設プレートＳＰＴ ＤＲＡＭセルを記載している。
電型の埋設領域をＤＲＡＭ記憶キャパシタの１つのプレ
ートとして使用する、ＳＰＴ ＤＲＡＭセルの諸変形に
関するものである。１９９０年４月１７日発行のカガ他
の米国特許第４９１８５０２号は、セルの記憶ノードと
シース・プレートが単一のトレンチ内に形成された、埋
設プレート・トレンチ型ＤＲＡＭセルを記載している。
トレンチ底部に、基板とは逆のタイプの拡散領域が形成
され、隣接するセルの拡散領域が相互につながって、グ
リッド状構造を形成している。ＤＲＡＭセルとは関連し
ない１個または複数のトレンチが形成され、ドープ領域
を適当な基準電圧にバイアスさせるためのリーチ・スル
ー孔として働く。上記特許の図１２には、埋設領域のグ
リッド状態様がはっきり示されている。１９８８年９月
２８日公告の欧州特許公告出願第０２８３９６４号明細
書は、拡張領域がＳＰＴセルのプレートを形成する上記
米国特許第４９１８５０２号と同様に、ＤＲＡＭトレン
チから外方拡散領域が延びている、埋設プレートＳＰＴ
ＤＲＡＭセルを記載している。上記米国特許第４９１
８５０２号と同様に、グリッド状領域が形成され、非セ
ル・トレンチによって接触されている。１９８９年１０
月１０日発行のスナミ他の米国特許第４８７３５６０号
明細書は、セル・トレンチ内にアクセス・トランジスタ
が形成された、もう１つの埋設プレートＳＰＴセルを記
載している。上記特許の図３０及びそれに関係する文中
に、セル・トランジスタ・デバイスを適性に動作させる
には埋設領域のグリッド状構造を維持するのが重要なこ
とが記述されている。上記特許はさらに、グリッド状埋
設領域中の開口が、表面デバイスを基板から分離する
「デプレッション層で充填」される場合、「絶縁」され
た表面領域に別の接続が行われて、それを基板と同じ電
位にバイアスさせる可能性があると警告している。１９
８９年９月２７日公告の英国特許出願ＧＢ２２１５９１
３Ａ号明細書は、埋設領域用のドーパントが、ＤＲＡＭ
セルの深いトレンチの側壁へのイオン注入によって提供
される、埋設ＳＰＴ ＤＲＡＭセル設計のもう１つの変
形を記載している。最後に、１９８８年１２月２７日発
行のペリー（Pelley）の米国特許第４７９４４３４号明
細書は、通常はバイポーラ・トランジスタの一部である
埋設サブコレクタ構造から埋設プレート領域を形成す
る、バイポーラ・デバイス加工法を使用して形成した埋
設プレートＳＰＴ ＤＲＡＭセルを記載している。
【００１０】上記に引用した諸参照文献は、引き続きＤ
ＲＡＭセルの寸法を縮小し密度を高めていく上で避けら
れない障害を克服しようと試みて、ＤＲＡＭ設計者達が
払ってきた様々な集中的努力を示すものではあるが、Ｄ
ＲＡＭ技術の絶えず増大する密度を実現するというこの
２０年間の「伝統」を引き継ぐために達成しなければな
らない課題である、０．５ミクロン以下のフィーチャ寸
法にＤＲＡＭ技術を引き込めるものはない。ＤＲＡＭ設
計者達は、挫折感から工程の複雑な「スタック式キャパ
シタ」ＤＲＡＭセルの使用に走ったが、こうした設計が
極めて厄介で事実上製造不可能なことに気付いただけだ
った。
ＲＡＭセルの寸法を縮小し密度を高めていく上で避けら
れない障害を克服しようと試みて、ＤＲＡＭ設計者達が
払ってきた様々な集中的努力を示すものではあるが、Ｄ
ＲＡＭ技術の絶えず増大する密度を実現するというこの
２０年間の「伝統」を引き継ぐために達成しなければな
らない課題である、０．５ミクロン以下のフィーチャ寸
法にＤＲＡＭ技術を引き込めるものはない。ＤＲＡＭ設
計者達は、挫折感から工程の複雑な「スタック式キャパ
シタ」ＤＲＡＭセルの使用に走ったが、こうした設計が
極めて厄介で事実上製造不可能なことに気付いただけだ
った。
【００１１】本発明は、簡単なＳＰＴセルの製造可能性
を６４メガバイト以上のＤＲＡＭに拡張することによっ
てもたらされる問題を解決することにより、従来技術で
未解決の問題に対処するものである。
を６４メガバイト以上のＤＲＡＭに拡張することによっ
てもたらされる問題を解決することにより、従来技術で
未解決の問題に対処するものである。
【００１２】
【発明が解決しようとする課題】本発明の一目的は、従
来技術の密度制限がなくなった、埋設プレートＳＰＴＤ
ＲＡＭセル・アレイを提供することにある。
来技術の密度制限がなくなった、埋設プレートＳＰＴＤ
ＲＡＭセル・アレイを提供することにある。
【００１３】本発明の他の目的は、ＳＰＴ ＤＲＡＭ設
計の複雑さを軽減することにより、工程を簡単にし、そ
れによって製品の歩留りを高めることである。
計の複雑さを軽減することにより、工程を簡単にし、そ
れによって製品の歩留りを高めることである。
【００１４】本発明の他の目的は、既存の加工技術に対
する影響が最小の、埋設プレートＳＰＴ ＤＲＡＭセル
を提供することにある。
する影響が最小の、埋設プレートＳＰＴ ＤＲＡＭセル
を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、ＤＲＡＭセル
の従来から制限因子となってきたすべてのパラメータを
統一的に扱って、電荷漏洩率が最小になり、デバイス・
バイアス条件が最適になった、最適に近い設計が実現さ
れる、セル設計を提供する方法に関するものである。本
発明は、半導体基板中の電気的かつ物理的に分離された
領域の一部として埋設プレート電極が形成されて、セル
伝達装置が、基板中に形成された他の支持装置とは独立
して動作できるようになった、基板プレート・トレンチ
型ＤＲＡＭセル・アレイを含む。半ミクロン未満のフィ
ーチャ寸法と拡散技術を組み合わせて、より大きなフィ
ーチャ寸法では不可能な簡単な埋設層形成方法が提供さ
れる。
の従来から制限因子となってきたすべてのパラメータを
統一的に扱って、電荷漏洩率が最小になり、デバイス・
バイアス条件が最適になった、最適に近い設計が実現さ
れる、セル設計を提供する方法に関するものである。本
発明は、半導体基板中の電気的かつ物理的に分離された
領域の一部として埋設プレート電極が形成されて、セル
伝達装置が、基板中に形成された他の支持装置とは独立
して動作できるようになった、基板プレート・トレンチ
型ＤＲＡＭセル・アレイを含む。半ミクロン未満のフィ
ーチャ寸法と拡散技術を組み合わせて、より大きなフィ
ーチャ寸法では不可能な簡単な埋設層形成方法が提供さ
れる。
【００１６】
【実施例】図１には、本発明の埋設プレート・トレンチ
型ＳＰＴ ＤＲＡＭの基本要素が示してある。このセル
は、ルー他の米国特許第４６８８０６３号明細書に記載
され、ケニー他の米国特許第４８０１９８８号明細書で
修正された、従来技術のＳＰＴ ＤＲＡＭセルの改良型
である。上記２件の明細書を参照により本明細書に合体
する。このセルは、次のような主要フィーチャを含んで
いる。Ｐ型の半導体基板１０の上面にＰウェル１２が形
成され、その中にＮチャネル伝達装置１４が形成されて
いる。伝達装置１４の制御ゲート電極１６は、ＤＲＡＭ
アレイ支持回路（図示せず）のワード・アクセス線に応
答して、Ｐウェル１２内に形成されたチャネル領域を介
して、データ線またはビット線用Ｎ型拡散領域１８と記
憶ノード用Ｎ型拡散領域２０の間にデータを結合する。
従来技術と同様にして、深いトレンチ２２中に記憶ノー
ド２０に隣接して記憶キャパシタを形成する。この記憶
キャパシタは、薄い誘電層で半導体基板１０から分離さ
れた導電性Ｎ型ポリシリコン電極２４によって形成され
る信号記憶ノードを含んでいる。表面の拡散記憶ノード
２０とトレンチ２２内の信号記憶ノード２４は、導電性
ストラップ２６で接続されている。トレンチ２２の上部
に、拡散記憶ノード２０とＰウェル内の基板とによって
形成される縦型寄生ＦＥＴの閾値電圧を増大させるため
の厚い絶縁カラー２８が設けられている。基板表面の活
性デバイス領域を画定するのに望ましい、局部的な表面
絶縁領域３０が設けられている。
型ＳＰＴ ＤＲＡＭの基本要素が示してある。このセル
は、ルー他の米国特許第４６８８０６３号明細書に記載
され、ケニー他の米国特許第４８０１９８８号明細書で
修正された、従来技術のＳＰＴ ＤＲＡＭセルの改良型
である。上記２件の明細書を参照により本明細書に合体
する。このセルは、次のような主要フィーチャを含んで
いる。Ｐ型の半導体基板１０の上面にＰウェル１２が形
成され、その中にＮチャネル伝達装置１４が形成されて
いる。伝達装置１４の制御ゲート電極１６は、ＤＲＡＭ
アレイ支持回路（図示せず）のワード・アクセス線に応
答して、Ｐウェル１２内に形成されたチャネル領域を介
して、データ線またはビット線用Ｎ型拡散領域１８と記
憶ノード用Ｎ型拡散領域２０の間にデータを結合する。
従来技術と同様にして、深いトレンチ２２中に記憶ノー
ド２０に隣接して記憶キャパシタを形成する。この記憶
キャパシタは、薄い誘電層で半導体基板１０から分離さ
れた導電性Ｎ型ポリシリコン電極２４によって形成され
る信号記憶ノードを含んでいる。表面の拡散記憶ノード
２０とトレンチ２２内の信号記憶ノード２４は、導電性
ストラップ２６で接続されている。トレンチ２２の上部
に、拡散記憶ノード２０とＰウェル内の基板とによって
形成される縦型寄生ＦＥＴの閾値電圧を増大させるため
の厚い絶縁カラー２８が設けられている。基板表面の活
性デバイス領域を画定するのに望ましい、局部的な表面
絶縁領域３０が設けられている。
【００１７】基板１０の半導体の導電型を除き、このセ
ルは従来技術のＳＰＴ ＤＲＡＭセルのＮチャネル型変
形と類似の属性をもつ。ただし、Ｎ型埋設層３２が追加
して設けられ、トレンチ・コンデンサ用の基準電圧ノー
ドとして働く。従来技術の埋設プレート・トレンチ型Ｄ
ＲＡＭセルの場合とは異なり、本発明の埋設層３２は、
伝達装置がその中に形成される表面ウェル１２と、１つ
または複数のＤＲＡＭセル・アレイ及び支持回路がその
中に形成される半導体基板１０との間の電気的かつ物理
的分離手段を形成する。すなわち、埋設層３２とその２
つのｐｎ接合が、基準電圧Ｖｂｎによって、アレイ・セ
ル用のプレート基準電圧ノードだけでなく、ＤＲＡＭセ
ルの支持装置及び伝達装置１４中で使用されるＮ及びＰ
チャネル・デバイスの局部基板にも独立にバイアスをか
ける手段を提供する。セル伝達装置１４の局部基板領域
は、基準電圧Ｖｂｐによって独立にバイアスできること
を認識されたい。同様に、Ｐウェル中に形成されていな
いデバイスにバイアスをかけるため、基板バイアスＶｓ
ｕｂが独立に確立できる。
ルは従来技術のＳＰＴ ＤＲＡＭセルのＮチャネル型変
形と類似の属性をもつ。ただし、Ｎ型埋設層３２が追加
して設けられ、トレンチ・コンデンサ用の基準電圧ノー
ドとして働く。従来技術の埋設プレート・トレンチ型Ｄ
ＲＡＭセルの場合とは異なり、本発明の埋設層３２は、
伝達装置がその中に形成される表面ウェル１２と、１つ
または複数のＤＲＡＭセル・アレイ及び支持回路がその
中に形成される半導体基板１０との間の電気的かつ物理
的分離手段を形成する。すなわち、埋設層３２とその２
つのｐｎ接合が、基準電圧Ｖｂｎによって、アレイ・セ
ル用のプレート基準電圧ノードだけでなく、ＤＲＡＭセ
ルの支持装置及び伝達装置１４中で使用されるＮ及びＰ
チャネル・デバイスの局部基板にも独立にバイアスをか
ける手段を提供する。セル伝達装置１４の局部基板領域
は、基準電圧Ｖｂｐによって独立にバイアスできること
を認識されたい。同様に、Ｐウェル中に形成されていな
いデバイスにバイアスをかけるため、基板バイアスＶｓ
ｕｂが独立に確立できる。
【００１８】従来技術では他の埋設プレート・トレンチ
型ＤＲＡＭセルが記載されているが、それらはフォトリ
ソグラフィ環境で提案されたものであり、それによる本
発明の実施はほぼ不可能である。
型ＤＲＡＭセルが記載されているが、それらはフォトリ
ソグラフィ環境で提案されたものであり、それによる本
発明の実施はほぼ不可能である。
【００１９】図１に関して述べたようなセルのアレイを
簡単で製造しやすい加工手順で提供することが、本発明
の重要な一態様である。
簡単で製造しやすい加工手順で提供することが、本発明
の重要な一態様である。
【００２０】図２には、本発明に従って作成したＤＲＡ
Ｍセルのアレイの一隅の一部分の平面図を示す。半導体
基板１０の表面内に単純な方形領域にアレイ・トレンチ
２２のマトリックスが形成されている。トレンチのピッ
チは、約１．７×０．８５ミクロンである。トレンチ２
２の寸法は約１．３×０．４５ミクロンで、トレンチ間
の垂直及び水平の間隔となる。各セルの諸要素のレイア
ウトは、米国特許第４８０１９８８号明細書の図６に示
されているレイアウトに類似しているが、開放ビット線
構成や１／４ピッチ折重ねビット線構成用に他のレイア
ウト構成を使用することもできる。
Ｍセルのアレイの一隅の一部分の平面図を示す。半導体
基板１０の表面内に単純な方形領域にアレイ・トレンチ
２２のマトリックスが形成されている。トレンチのピッ
チは、約１．７×０．８５ミクロンである。トレンチ２
２の寸法は約１．３×０．４５ミクロンで、トレンチ間
の垂直及び水平の間隔となる。各セルの諸要素のレイア
ウトは、米国特許第４８０１９８８号明細書の図６に示
されているレイアウトに類似しているが、開放ビット線
構成や１／４ピッチ折重ねビット線構成用に他のレイア
ウト構成を使用することもできる。
【００２１】隣接する４つのトレンチの隅には、正方形
の局部表面絶縁領域３０があり、具体的には図示してな
いが、ビット線接点用の拡散領域１８を分離する働きを
している。表面絶縁領域３０は、マトリックス中で１行
置き１列置きに設けられる。表面絶縁領域３０に隣接し
て垂直方向に複数の伝達装置ワード線１６が通ってい
る。これは図２の右下に部分的に示されている。各セル
・トレンチの下縁部のワード線１６間に表面ストラップ
２６がある。アレイ全体の上に金属のビット線（図示せ
ず）があり、トレンチ間を水平に走って、ビット線用拡
散領域１８への接触を行っている。これを図には大きな
Ｘ印で概略的に示す。
の局部表面絶縁領域３０があり、具体的には図示してな
いが、ビット線接点用の拡散領域１８を分離する働きを
している。表面絶縁領域３０は、マトリックス中で１行
置き１列置きに設けられる。表面絶縁領域３０に隣接し
て垂直方向に複数の伝達装置ワード線１６が通ってい
る。これは図２の右下に部分的に示されている。各セル
・トレンチの下縁部のワード線１６間に表面ストラップ
２６がある。アレイ全体の上に金属のビット線（図示せ
ず）があり、トレンチ間を水平に走って、ビット線用拡
散領域１８への接触を行っている。これを図には大きな
Ｘ印で概略的に示す。
【００２２】プレート領域用埋設層３２（図２には見え
ない）がアレイ・マトリックスの外部にある基板の他の
領域から電気的かつ物理的に分離されるように、表面拡
散Ｎ型リーチスルー領域３４がアレイ領域全体の周りに
形成されている。リーチ・スルー領域３４は、基板の他
の領域でＰチャネル・デバイス用に使用されるＮウェル
と同時に形成される。同様に、アレイで用いられるＰウ
ェル領域１２は基板の他の領域のＮチャネル・デバイス
に用いられるＰウェル領域と同時に形成される。したが
って、Ｎ型埋設層３２を除き、ＤＲＡＭセルの残りの部
分を形成するのに追加の加工ステップは不要である。Ｎ
ウェルのリーチ・スルー領域３４が埋設層３２と重なり
合うことを保証するため、後で埋設領域の形成について
述べるときに明らかになるように、深いトレンチ２２の
外側の１列ないし２列はＤＲＡＭセル・トレンチとして
機能しない。
ない）がアレイ・マトリックスの外部にある基板の他の
領域から電気的かつ物理的に分離されるように、表面拡
散Ｎ型リーチスルー領域３４がアレイ領域全体の周りに
形成されている。リーチ・スルー領域３４は、基板の他
の領域でＰチャネル・デバイス用に使用されるＮウェル
と同時に形成される。同様に、アレイで用いられるＰウ
ェル領域１２は基板の他の領域のＮチャネル・デバイス
に用いられるＰウェル領域と同時に形成される。したが
って、Ｎ型埋設層３２を除き、ＤＲＡＭセルの残りの部
分を形成するのに追加の加工ステップは不要である。Ｎ
ウェルのリーチ・スルー領域３４が埋設層３２と重なり
合うことを保証するため、後で埋設領域の形成について
述べるときに明らかになるように、深いトレンチ２２の
外側の１列ないし２列はＤＲＡＭセル・トレンチとして
機能しない。
【００２３】図からわかるように、基板の埋設された分
離絶縁領域は、トレンチ２２からの横方向外方拡散によ
って形成される第１のサブ領域３２と、サブ領域３２の
頂面と接触するための基板表面からのリーチ・スルー領
域として形成される第２のサブ領域３４とから形成され
る。基板上の諸構造が高密度であるため、トレンチ間の
横方向の間隔が半ミクロン未満になると、複数のトレン
チからの外方拡散が合併して連続した１つの埋設層を形
成し、その中で不純度濃度が高レベルに保たれる。
離絶縁領域は、トレンチ２２からの横方向外方拡散によ
って形成される第１のサブ領域３２と、サブ領域３２の
頂面と接触するための基板表面からのリーチ・スルー領
域として形成される第２のサブ領域３４とから形成され
る。基板上の諸構造が高密度であるため、トレンチ間の
横方向の間隔が半ミクロン未満になると、複数のトレン
チからの外方拡散が合併して連続した１つの埋設層を形
成し、その中で不純度濃度が高レベルに保たれる。
【００２４】次に図３ないし図１２を参照して、拡散埋
設プレート・トレンチＤＲＡＭセル・アレイの製造に使
用される好ましい工程順序について説明する。
設プレート・トレンチＤＲＡＭセル・アレイの製造に使
用される好ましい工程順序について説明する。
【００２５】図３を参照すると、抵抗率約１〜２ｏｈｍ
−ｃｍのＰ型半導体ウェハから出発して、基板１０上に
厚さ約１７５ｎｍの酸化物／窒化物層５０を形成する。
これは、後続のステップでエッチ／研磨ストップとして
機能する。厚さ約５００ｎｍの比較的厚い酸化物層５２
を通常のＣＶＤ ＴＥＯＳ法で付着する。これはトレン
チ２２用のエッチ・マスクとして機能する。高解像度フ
ォトレジストを用いてフォトリソグラフィ・マスクを形
成し、これを用いて、基板１０中にエッチすべきトレン
チ２２のパターンを画定する。酸素とフッ化炭素（ＣＦ
4）を活性エッチング剤として用いた乾式プラズマ・エ
ッチングにより、このマスク・パターンを厚い酸化物層
５２及び酸化物／窒化物層５０に転写する。フォトレジ
ストを剥がした後、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌ
ｓ社の５０００型エッチング装置で異方性ＲＩＥ法を用
いて、トレンチ２２^を厚さ約１．５ミクロンまでエッ
チすると、図３の構造が得られる。
−ｃｍのＰ型半導体ウェハから出発して、基板１０上に
厚さ約１７５ｎｍの酸化物／窒化物層５０を形成する。
これは、後続のステップでエッチ／研磨ストップとして
機能する。厚さ約５００ｎｍの比較的厚い酸化物層５２
を通常のＣＶＤ ＴＥＯＳ法で付着する。これはトレン
チ２２用のエッチ・マスクとして機能する。高解像度フ
ォトレジストを用いてフォトリソグラフィ・マスクを形
成し、これを用いて、基板１０中にエッチすべきトレン
チ２２のパターンを画定する。酸素とフッ化炭素（ＣＦ
4）を活性エッチング剤として用いた乾式プラズマ・エ
ッチングにより、このマスク・パターンを厚い酸化物層
５２及び酸化物／窒化物層５０に転写する。フォトレジ
ストを剥がした後、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌ
ｓ社の５０００型エッチング装置で異方性ＲＩＥ法を用
いて、トレンチ２２^を厚さ約１．５ミクロンまでエッ
チすると、図３の構造が得られる。
【００２６】次に、図４に示すように、コンフォーマル
なＴＥＯＳ ＣＶＤ酸化物層を厚さ約２０ｎｍまで付着
し、続いて約３５ｎｍのコンフォーマルな窒化シリコン
層を付着させることにより、最初にエッチしたトレンチ
２２^中に拡散バリア用カラーを形成する。付着する拡
散バリア用カラー層の厚さは、拡散バリアとして機能す
るのに最適の厚さとなるように選択し、完成したセル中
でカラー誘電体２８に必要な厚さとする必要はない。ま
た、まだエッチされていない深いトレンチの領域を最大
にするために、トレンチ２２^内の材料の厚さが最小と
なるように考慮する。次に、部分処理済みの基板に酸素
とＣＦ4によるエッチングを施して、トレンチ２２^の底
部を含めて全水平表面上の付着層を除去して、トレンチ
２２^内部に側壁スペーサ５４を形成する。次に、ＲＩ
Ｅ指向性エッチングを用いて、基板中に約５ミクロンの
深さまで深いトレンチ２２"をエッチすると、図４の構
造が得られる。
なＴＥＯＳ ＣＶＤ酸化物層を厚さ約２０ｎｍまで付着
し、続いて約３５ｎｍのコンフォーマルな窒化シリコン
層を付着させることにより、最初にエッチしたトレンチ
２２^中に拡散バリア用カラーを形成する。付着する拡
散バリア用カラー層の厚さは、拡散バリアとして機能す
るのに最適の厚さとなるように選択し、完成したセル中
でカラー誘電体２８に必要な厚さとする必要はない。ま
た、まだエッチされていない深いトレンチの領域を最大
にするために、トレンチ２２^内の材料の厚さが最小と
なるように考慮する。次に、部分処理済みの基板に酸素
とＣＦ4によるエッチングを施して、トレンチ２２^の底
部を含めて全水平表面上の付着層を除去して、トレンチ
２２^内部に側壁スペーサ５４を形成する。次に、ＲＩ
Ｅ指向性エッチングを用いて、基板中に約５ミクロンの
深さまで深いトレンチ２２"をエッチすると、図４の構
造が得られる。
【００２７】図５を参照すると、後続の熱拡散ステップ
用のドーパント源として、ＣＶＤ法により厚さ約５０ｎ
ｍのコンフォーマルなヒ素でドープしたガラス層を付着
することにより、埋設プレート領域３２を形成する。約
１０５０度で通常の熱ドライブイン・ステップを実行し
て、ドープされたガラス中のヒ素を基板１０中に拡散さ
せる。トレンチ間の横方向スペースがすべて完全にドー
プされるようにするため、基板中でのヒ素の横方向拡散
深さは、約０．５ミクロンとする。トレンチ側壁の表面
での表面ドープ濃度は、約２×１０19原子／ｃｍ3とす
る。各図に示したトレンチの間隔は誇張してあるが、ト
レンチの最大間隔は約０．４５ミクロンであることを了
解されたい。ドライブインの後、緩衝ＨＦを使って標準
的なやり方でヒ素でドープされた酸化物層を剥がすと、
図５の構造が得られる。ＲＩＥエッチによる深いトレン
チの側壁の損傷が残った場合に取り除くため、トレンチ
内面に薄い犠牲酸化物層を成長させてもよい。
用のドーパント源として、ＣＶＤ法により厚さ約５０ｎ
ｍのコンフォーマルなヒ素でドープしたガラス層を付着
することにより、埋設プレート領域３２を形成する。約
１０５０度で通常の熱ドライブイン・ステップを実行し
て、ドープされたガラス中のヒ素を基板１０中に拡散さ
せる。トレンチ間の横方向スペースがすべて完全にドー
プされるようにするため、基板中でのヒ素の横方向拡散
深さは、約０．５ミクロンとする。トレンチ側壁の表面
での表面ドープ濃度は、約２×１０19原子／ｃｍ3とす
る。各図に示したトレンチの間隔は誇張してあるが、ト
レンチの最大間隔は約０．４５ミクロンであることを了
解されたい。ドライブインの後、緩衝ＨＦを使って標準
的なやり方でヒ素でドープされた酸化物層を剥がすと、
図５の構造が得られる。ＲＩＥエッチによる深いトレン
チの側壁の損傷が残った場合に取り除くため、トレンチ
内面に薄い犠牲酸化物層を成長させてもよい。
【００２８】埋設プレート領域の形成後、残ったマスク
用酸化物層５２と拡散バリア用カラー５４については、
外側の窒化物層は熱リン酸を使って取り除き、トレンチ
内部の犠牲酸化物は緩衝ＨＦを使って取り除く。
用酸化物層５２と拡散バリア用カラー５４については、
外側の窒化物層は熱リン酸を使って取り除き、トレンチ
内部の犠牲酸化物は緩衝ＨＦを使って取り除く。
【００２９】次に、このとき露出しているトレンチのシ
リコン側壁と底面を厚さ約４ｎｍまで熱酸化することに
より、トレンチ・キャパシタ構造を形成する。次に約７
ｎｍの窒化シリコン層をコンフォーマルに付着する。次
に窒化物層を酸化して、約１．５ｎｍの二酸化シリコン
層を形成すると、ＯＮＯセル・ノード誘電体が完成す
る。次に、少なくとも１×１０19原子／ｃｍ3までドー
プしたポリシリコンを基板表面の上に厚さ約９００ｎｍ
までコンフォーマルに付着して、トレンチを充填する。
窒素中で約１０００℃で熱アニール・ステップを実行し
て、深いトレンチ２２のポリシリコン中に偶然に形成さ
れた継目を矯正する。次に、ドープしたポリシリコンに
対して選択的なＲＩＥ法で、基板の平面領域上のポリシ
リコンをすべて除去し、基板表面の下約１ミクロンのレ
ベルまでトレンチ上面のポリシリコンをエッチして、ト
レンチ底面にドープしたポリシリコン５５を残す。次
に、米国特許第４８０１９８８号明細書と同様のやり方
で、約９０ｎｍの二酸化シリコン層をコンフォーマルに
ＣＶＤ付着し、続いてトレンチ底面を含めて平面領域か
ら酸化物を異方性エッチして、凹んだトレンチの上部側
壁上にカラー２８を残すことにより、露出したトレンチ
上面の側壁上にトレンチ・カラー２８を形成する。得ら
れる構造を図６に示す。
リコン側壁と底面を厚さ約４ｎｍまで熱酸化することに
より、トレンチ・キャパシタ構造を形成する。次に約７
ｎｍの窒化シリコン層をコンフォーマルに付着する。次
に窒化物層を酸化して、約１．５ｎｍの二酸化シリコン
層を形成すると、ＯＮＯセル・ノード誘電体が完成す
る。次に、少なくとも１×１０19原子／ｃｍ3までドー
プしたポリシリコンを基板表面の上に厚さ約９００ｎｍ
までコンフォーマルに付着して、トレンチを充填する。
窒素中で約１０００℃で熱アニール・ステップを実行し
て、深いトレンチ２２のポリシリコン中に偶然に形成さ
れた継目を矯正する。次に、ドープしたポリシリコンに
対して選択的なＲＩＥ法で、基板の平面領域上のポリシ
リコンをすべて除去し、基板表面の下約１ミクロンのレ
ベルまでトレンチ上面のポリシリコンをエッチして、ト
レンチ底面にドープしたポリシリコン５５を残す。次
に、米国特許第４８０１９８８号明細書と同様のやり方
で、約９０ｎｍの二酸化シリコン層をコンフォーマルに
ＣＶＤ付着し、続いてトレンチ底面を含めて平面領域か
ら酸化物を異方性エッチして、凹んだトレンチの上部側
壁上にカラー２８を残すことにより、露出したトレンチ
上面の側壁上にトレンチ・カラー２８を形成する。得ら
れる構造を図６に示す。
【００３０】次に図７を参照すると、上記と同様に、再
度トレンチをヒ素でドープしたポリシリコンで約６００
ｎｍの表面厚さまで充填し、アニールする。次いで、こ
うして基板の背面上に付着して形成したポリシリコン
を、この非機能層による望ましくない応力を減らすた
め、すべて除去する。これは、化学的機械的研磨などの
平面化法によって行うことが好ましい。次に基板の正面
すなわちトレンチを含む側を平面化して、すべての平面
状表面から最後に付着した６００ｎｍのポリシリコンを
除去する。優れた平面性を得るため、化学的機械的研磨
技法を使用することが好ましい。この技法は、バイヤー
（Beyer）他の米国特許第４９９４８３６号及びチョウ
（Chow）他の米国特許第４７８９６４８号に詳しく記載
されている。次に、後で付着するポリシリコン・ワード
線がトレンチ・キャパシタの信号記憶ノードに短絡する
のを防止するため、トレンチ頂部のポリシリコン５５^
を基板表面から約５０〜１００ｎｍ下まで凹ませる。得
られる構造を図７に示す。
度トレンチをヒ素でドープしたポリシリコンで約６００
ｎｍの表面厚さまで充填し、アニールする。次いで、こ
うして基板の背面上に付着して形成したポリシリコン
を、この非機能層による望ましくない応力を減らすた
め、すべて除去する。これは、化学的機械的研磨などの
平面化法によって行うことが好ましい。次に基板の正面
すなわちトレンチを含む側を平面化して、すべての平面
状表面から最後に付着した６００ｎｍのポリシリコンを
除去する。優れた平面性を得るため、化学的機械的研磨
技法を使用することが好ましい。この技法は、バイヤー
（Beyer）他の米国特許第４９９４８３６号及びチョウ
（Chow）他の米国特許第４７８９６４８号に詳しく記載
されている。次に、後で付着するポリシリコン・ワード
線がトレンチ・キャパシタの信号記憶ノードに短絡する
のを防止するため、トレンチ頂部のポリシリコン５５^
を基板表面から約５０〜１００ｎｍ下まで凹ませる。得
られる構造を図７に示す。
【００３１】次に、図８に示す浅いトレンチ分離領域
（ＳＴＩ）の形の局部分離領域を形成する。ＳＴＩマス
クを基板にあて、ＳＴＩが望まれるすべての領域を画定
する。露出したエッチ・ストップ用酸化物／窒化物層５
０をエッチして、シリコン基板表面及び重なり合ったポ
リシリコン充填トレンチの上面を露出させる。好ましく
は同じ処理チャンバ内で、露出した基板とトレンチ・カ
ラーとポリシリコンを約３５０ｎｍの深さまでエッチす
る。次に、図８に示すように、約６３０ｎｍのＬＰＣＶ
Ｄ ＴＥＯＳ酸化物層５６を基板全体の上にコンフォー
マルに付着する。
（ＳＴＩ）の形の局部分離領域を形成する。ＳＴＩマス
クを基板にあて、ＳＴＩが望まれるすべての領域を画定
する。露出したエッチ・ストップ用酸化物／窒化物層５
０をエッチして、シリコン基板表面及び重なり合ったポ
リシリコン充填トレンチの上面を露出させる。好ましく
は同じ処理チャンバ内で、露出した基板とトレンチ・カ
ラーとポリシリコンを約３５０ｎｍの深さまでエッチす
る。次に、図８に示すように、約６３０ｎｍのＬＰＣＶ
Ｄ ＴＥＯＳ酸化物層５６を基板全体の上にコンフォー
マルに付着する。
【００３２】次に、図９に示すように、ＳＴＩ酸化物層
５６を平面化する。これは、１９８９年１０月２５日出
願のケルボー（Kerbaugh）他の"Forming Wide Dielectr
ic-filled Isolation Trenches in Semiconductors"と
題する同時係属の米国特許出願第０７／４２７１５３号
明細書に記載されているような、ＲＩＥエッチ・バック
と化学的機械的研磨を併用して行うことが好ましい。次
に、熱リン酸と緩衝ＨＦによって、残った酸化物／窒化
物層５０を除去する。この時点で、露出した基板表面上
に犠牲酸化物を成長させることができる。これらは、後
に、本発明のアレイを組み込むＣＭＯＳ工程のＮ及びＰ
チャネル・デバイス用の能動デバイス領域となる。
５６を平面化する。これは、１９８９年１０月２５日出
願のケルボー（Kerbaugh）他の"Forming Wide Dielectr
ic-filled Isolation Trenches in Semiconductors"と
題する同時係属の米国特許出願第０７／４２７１５３号
明細書に記載されているような、ＲＩＥエッチ・バック
と化学的機械的研磨を併用して行うことが好ましい。次
に、熱リン酸と緩衝ＨＦによって、残った酸化物／窒化
物層５０を除去する。この時点で、露出した基板表面上
に犠牲酸化物を成長させることができる。これらは、後
に、本発明のアレイを組み込むＣＭＯＳ工程のＮ及びＰ
チャネル・デバイス用の能動デバイス領域となる。
【００３３】次に、Ｐチャネル用のＮウェル及び埋設Ｎ
型プレート領域３２と接触するためのＮウェルを、通常
通りＮウェル・マスクを使って形成する。このマスク
は、Ｎウェルが望まれる場所以外の基板すべてを覆う。
Ｎウェル・マスクの形成後、基板に複数のイオン注入ス
テップを施して、後退Ｎウェル３４を形成する。約９０
０ｋｅＶで約５×１０13原子／ｃｍ2の線量でリン・イ
オンを注入して、ウェルの高濃度の最深部を形成し、約
５００ｋｅＶ、約２．３×１０13原子／ｃｍ2の線量で
ウェルの本体部を形成し、約１５０ｋｅＶ、約１．９×
１０12原子／ｃｍ2の線量でパンチ・スルーを制御す
る。望むなら、この時点で追加のＮウェル・マスクを使
って、約８０ｋｅＶで約１．３×１０12原子／ｃｍ2の
線量でヒ素を選択的に注入して、選択的Ｎウェル中に形
成されるＰチャネルＦＥＴの閾値電圧を制御することが
できる。また、追加の注入マスクと注入イオンを使っ
て、特定のデバイス閾値電圧をさらに調節することもで
きる。
型プレート領域３２と接触するためのＮウェルを、通常
通りＮウェル・マスクを使って形成する。このマスク
は、Ｎウェルが望まれる場所以外の基板すべてを覆う。
Ｎウェル・マスクの形成後、基板に複数のイオン注入ス
テップを施して、後退Ｎウェル３４を形成する。約９０
０ｋｅＶで約５×１０13原子／ｃｍ2の線量でリン・イ
オンを注入して、ウェルの高濃度の最深部を形成し、約
５００ｋｅＶ、約２．３×１０13原子／ｃｍ2の線量で
ウェルの本体部を形成し、約１５０ｋｅＶ、約１．９×
１０12原子／ｃｍ2の線量でパンチ・スルーを制御す
る。望むなら、この時点で追加のＮウェル・マスクを使
って、約８０ｋｅＶで約１．３×１０12原子／ｃｍ2の
線量でヒ素を選択的に注入して、選択的Ｎウェル中に形
成されるＰチャネルＦＥＴの閾値電圧を制御することが
できる。また、追加の注入マスクと注入イオンを使っ
て、特定のデバイス閾値電圧をさらに調節することもで
きる。
【００３４】Ｎウェルの形成後に、やはり図９に示すＰ
ウェル５８を形成するのに使用するホウ素から基板をマ
スクするため、同様にして通常のＰウェル・マスクを形
成する。Ｐウェルを形成するには、約２００ｋｅＶで約
８×１０12原子／ｃｍ2の線量でホウ素イオンを注入し
てウェル本体を形成し、約８０ｋｅＶで約１．６×１０
12原子／ｃｍ2の線量でパンチ・スルー領域を制御し、
約７．３ｋｅＶで約３．７×１０12原子／ｃｍ2の線量
で、アレイ中で使用されるＮチャネルＦＥＴとＤＲＡＭ
の支持回路の閾値電圧を制御する。こうして、図９の構
造が得られる。上記の説明から明らかなように、Ｎウェ
ル３４は、深いトレンチの周りの埋設プレート領域３２
との物理的接触を行って、ＤＲＡＭセルに関連するすべ
ての伝達装置の電気的かつ物理的分離を確保する。従来
技術とは異なり、伝達装置の基板領域を半導体基板１０
に電気的に結合できるようにする必要はない。
ウェル５８を形成するのに使用するホウ素から基板をマ
スクするため、同様にして通常のＰウェル・マスクを形
成する。Ｐウェルを形成するには、約２００ｋｅＶで約
８×１０12原子／ｃｍ2の線量でホウ素イオンを注入し
てウェル本体を形成し、約８０ｋｅＶで約１．６×１０
12原子／ｃｍ2の線量でパンチ・スルー領域を制御し、
約７．３ｋｅＶで約３．７×１０12原子／ｃｍ2の線量
で、アレイ中で使用されるＮチャネルＦＥＴとＤＲＡＭ
の支持回路の閾値電圧を制御する。こうして、図９の構
造が得られる。上記の説明から明らかなように、Ｎウェ
ル３４は、深いトレンチの周りの埋設プレート領域３２
との物理的接触を行って、ＤＲＡＭセルに関連するすべ
ての伝達装置の電気的かつ物理的分離を確保する。従来
技術とは異なり、伝達装置の基板領域を半導体基板１０
に電気的に結合できるようにする必要はない。
【００３５】次に、図１０に示すように、ゲート絶縁物
と導電性ゲートと窒化シリコン・キャップを含むゲート
・スタック構造を形成する。上記の犠牲酸化物を剥がし
た後、基板の露出したシリコン表面上に約１０ｎｍの二
酸化シリコンを成長させることにより、ゲート絶縁層６
０を形成する。約２００ｎｍのポリシリコン層６２を付
着し、約２５ｋｅＶで約６×１０15原子／ｃｍ2の線量
でリンをイオン注入してドープする。続いて、ワード線
の抵抗率を下げるため、スパッタリングにより約１００
ｎｍのケイ化チタン層６４を付着する。二酸化シリコン
層６６と約８０ｎｍの窒化シリコン層６８を付着する
と、ゲート・スタックは完成し、図１０に示す構造が得
られる。
と導電性ゲートと窒化シリコン・キャップを含むゲート
・スタック構造を形成する。上記の犠牲酸化物を剥がし
た後、基板の露出したシリコン表面上に約１０ｎｍの二
酸化シリコンを成長させることにより、ゲート絶縁層６
０を形成する。約２００ｎｍのポリシリコン層６２を付
着し、約２５ｋｅＶで約６×１０15原子／ｃｍ2の線量
でリンをイオン注入してドープする。続いて、ワード線
の抵抗率を下げるため、スパッタリングにより約１００
ｎｍのケイ化チタン層６４を付着する。二酸化シリコン
層６６と約８０ｎｍの窒化シリコン層６８を付着する
と、ゲート・スタックは完成し、図１０に示す構造が得
られる。
【００３６】図１１に示すように、多層ゲート・スタッ
クを選択的にエッチして、相互接続の第１段と、平面化
した基板上に形成するＣＭＯＳ ＦＥＴデバイスのゲー
ト電極を画定する。露出したシリコンを約１０５０℃で
僅かに酸化する。次にブロッキング用マスクを使って、
ＮチャネルＦＥＴを形成する場所を除くすべてのデバイ
ス領域を保護する。次に約３０ｋｅＶで約１×１０14原
子／ｃｍ2の線量でリンを注入して、軽くドープしたＮ
型領域７０を形成する。ブロッキング用マスクの除去
後、約４５ｎｍのＣＶＤ窒化シリコンを付着し、続いて
平面状表面上に存在する窒化物の異方性ＲＩＥを行うこ
とによって、側壁スペーサ７２を形成する。次に、通常
通り、約２０ｎｍのコバルトを蒸着し、約７５０℃でア
ニールし、未反応のコバルトを希硝酸で除去して、ドー
プ領域をシリサイド化する。
クを選択的にエッチして、相互接続の第１段と、平面化
した基板上に形成するＣＭＯＳ ＦＥＴデバイスのゲー
ト電極を画定する。露出したシリコンを約１０５０℃で
僅かに酸化する。次にブロッキング用マスクを使って、
ＮチャネルＦＥＴを形成する場所を除くすべてのデバイ
ス領域を保護する。次に約３０ｋｅＶで約１×１０14原
子／ｃｍ2の線量でリンを注入して、軽くドープしたＮ
型領域７０を形成する。ブロッキング用マスクの除去
後、約４５ｎｍのＣＶＤ窒化シリコンを付着し、続いて
平面状表面上に存在する窒化物の異方性ＲＩＥを行うこ
とによって、側壁スペーサ７２を形成する。次に、通常
通り、約２０ｎｍのコバルトを蒸着し、約７５０℃でア
ニールし、未反応のコバルトを希硝酸で除去して、ドー
プ領域をシリサイド化する。
【００３７】クローニン（Cronin）他の"Method of For
ming Borderless Contacts"と題する米国特許第４９４
４６８２号明細書に記載されている技法と同様の方法
で、図１２に図示した以下の諸ステップによって無境界
接点を形成すると、諸デバイスとＤＲＡＭ構造が完成す
る。約１５ｎｍの窒化シリコン層を付着し、続いて異方
性ＲＩＥステップを行って窒化シリコン側壁７４を形成
する。ＰＦＥＴ領域を保護するためのブロッキング・マ
スクを設けた後、約５０ｋｅＶで約５×１０15原子／ｃ
ｍ2の線量でヒ素を注入し、続いて窒素中で約９００℃
でドライブイン・ステップを行って、ＮＦＥＴデバイス
用のＮ+型拡散領域７６を形成する。ＮＦＥＴ領域を保
護するためのブロッキング・マスクを設けた後、約１０
ｋｅＶで約５×１０15原子／ｃｍ2の線量でホウ素を注
入して、ＰＦＥＴデバイス用のＰ+型拡散領域を形成す
る。ブロッキング・マスクを使って記憶ノード領域を露
出させ、トレンチ上面の酸化物を選択的にエッチし、Ｎ
型ポリシリコンを付着し、化学的機械的研磨法によって
ポリシリコン２６を残して平面化を行って、記憶ノード
を形成するＮ型拡散領域２０をポリシリコン５５^に接
続するポリシリコン表面ストラップ２６を深いトレンチ
の上面に形成する。窒化チタンとタングステンの相互接
続７８を無境界接点として形成し、リンでドープしたガ
ラスの段間不動態化層８０を付着し、再度化学的機械的
研磨法によって平面化する。相互接続すべき回路の複雑
さに応じて、いくつかの平面化相互接続段を追加する
と、ＤＲＡＭが完成する。
ming Borderless Contacts"と題する米国特許第４９４
４６８２号明細書に記載されている技法と同様の方法
で、図１２に図示した以下の諸ステップによって無境界
接点を形成すると、諸デバイスとＤＲＡＭ構造が完成す
る。約１５ｎｍの窒化シリコン層を付着し、続いて異方
性ＲＩＥステップを行って窒化シリコン側壁７４を形成
する。ＰＦＥＴ領域を保護するためのブロッキング・マ
スクを設けた後、約５０ｋｅＶで約５×１０15原子／ｃ
ｍ2の線量でヒ素を注入し、続いて窒素中で約９００℃
でドライブイン・ステップを行って、ＮＦＥＴデバイス
用のＮ+型拡散領域７６を形成する。ＮＦＥＴ領域を保
護するためのブロッキング・マスクを設けた後、約１０
ｋｅＶで約５×１０15原子／ｃｍ2の線量でホウ素を注
入して、ＰＦＥＴデバイス用のＰ+型拡散領域を形成す
る。ブロッキング・マスクを使って記憶ノード領域を露
出させ、トレンチ上面の酸化物を選択的にエッチし、Ｎ
型ポリシリコンを付着し、化学的機械的研磨法によって
ポリシリコン２６を残して平面化を行って、記憶ノード
を形成するＮ型拡散領域２０をポリシリコン５５^に接
続するポリシリコン表面ストラップ２６を深いトレンチ
の上面に形成する。窒化チタンとタングステンの相互接
続７８を無境界接点として形成し、リンでドープしたガ
ラスの段間不動態化層８０を付着し、再度化学的機械的
研磨法によって平面化する。相互接続すべき回路の複雑
さに応じて、いくつかの平面化相互接続段を追加する
と、ＤＲＡＭが完成する。
【００３８】
【発明の効果】本発明により、従来技術の密度制限がな
くなった埋設プレートＳＰＴ ＤＲＡＭセル・アレイが
提供され、ＳＲＴ ＤＲＡＭ設計の複雑さが軽減されて
簡単な工程と製品歩留りの向上が得られ、既存の加工技
術に対する影響が最小の埋設プレートＳＰＴ ＤＲＡＭ
セルが提供される。
くなった埋設プレートＳＰＴ ＤＲＡＭセル・アレイが
提供され、ＳＲＴ ＤＲＡＭ設計の複雑さが軽減されて
簡単な工程と製品歩留りの向上が得られ、既存の加工技
術に対する影響が最小の埋設プレートＳＰＴ ＤＲＡＭ
セルが提供される。
【図１】本発明の基板プレート・トレンチ型（ＳＰＴ）
ＤＲＡＭセルの基本的電気接続を示す、単純化した概略
断面図である。
ＤＲＡＭセルの基本的電気接続を示す、単純化した概略
断面図である。
【図２】アレイ・セルの形成に使用される様々なデバイ
ス・レイアウト・パターンの関係を概略的に示す、本発
明のアレイの一隅の平面図である。
ス・レイアウト・パターンの関係を概略的に示す、本発
明のアレイの一隅の平面図である。
【図３】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図４】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図５】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図６】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図７】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図８】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図９】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図１０】好ましい製造工程における一連の段階のうち
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
【図１１】好ましい製造工程における一連の段階のうち
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
【図１２】好ましい製造工程における一連の段階のうち
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
【符号の説明】 １０ Ｐ型半導体基板 １２ Ｐウェル １４ Ｎチャネル伝達装置 １６ 制御ゲート電極（ワード線） １８ ビット線用Ｎ型拡散領域 ２０ 記憶ノード用Ｎ型拡散領域 ２２ トレンチ ２４ Ｎ型ポリシリコン電極（信号記憶ノード） ２６ ストラップ ２８ カラー ３０ 表面絶縁領域 ３２ Ｎ型埋設層（プレート領域） ３４ Ｎウェル（リーチ・スルー領域）
Claims (4)
- 【請求項１】第１の導電型の第１の領域を有する半導体
基板と、 各々のセルが、記憶キャパシタに結合されたアクセス・
トランジスタを備え、各セルのトランジスタが前記半導
体基板の第２の領域に形成され、各アクセス・トランジ
スタが制御電極とデータ線接点領域と記憶ノード領域と
チャネル領域とを有する、動的メモリ・セルの少なくと
も１つのアレイと、 前記基板中の複数のトレンチ内に形成され、各々のキャ
パシタが誘電絶縁体で分離された信号記憶ノードと基準
電圧ノードを含み、各キャパシタの前記基準電圧ノード
が前記基板に接続され、各キャパシタの前記記憶ノード
が前記アクセス・トランジスタのうちの１つの対応する
記憶ノード領域に接続されている、複数の信号記憶キャ
パシタと、 前記１つのアレイ内の前記アクセス・トランジスタのす
べてのチャネル領域を、前記基板の前記第１領域から物
理的かつ電気的に分離する手段と、 前記基板の第１、第２、第３の領域をそれぞれ異なる第
１、第２、第３の基準電圧でバイアスする手段とを備
え、 前記分離する手段が前記第１領域と逆の導電型の第３の
基板領域を含み、前記第３領域が前記第１領域と第２領
域の間に横方向に形成されて前記トレンチのすべてと交
差し、かつ前記第３領域が、前記トレンチに隣接し前記
トレンチの深さ全体を通じてほぼ一定の不純物のドーピ
ング濃度を有する第１サブ領域と、前記アレイの周囲を
ほぼ囲んで延び、前記第１サブ領域と前記半導体基板の
表面との間に延びる、第２サブ領域とを備える、ダイナ
ミック・ランダム・アクセス・メモリ・デバイス。 - 【請求項２】前記第３領域の前記第１サブ領域の不純物
ドーピング濃度が、前記基板の前記第１領域のドーピン
グ濃度を上回ることを特徴とする、請求項１に記載のダ
イナミック・ランダム・アクセス・メモリ・デバイス。 - 【請求項３】半導体基板の表面上に方形マトリックスと
して配列され、隣接するトレンチ間の間隔が横方向でも
縦方向でもほぼ等しく、埋設プレート拡散領域がすべて
のトレンチに関連している、複数の深いトレンチを備
え、 第１の複数のトレンチの各々が、伝達装置と、データ・
ノードと、深いトレンチ内に形成されたキャパシタ・プ
レートに接続されかつ基板の前記埋設プレート拡散領域
内の領域に結合された記憶ノードとを含む基板プレート
・トレンチＤＲＡＭセルに関連しており、 第２の複数のトレンチの各々が、深いトレンチの前記マ
トリックスの周囲を取り囲み、前記埋設プレート拡散領
域と接触して、前記マトリックス内の基板領域を基板の
残りの部分から電気的かつ物理的に分離する表面拡散分
離領域と関連している、 ダイナミック・ランダム・アクセス・メモリ・デバイ
ス。 - 【請求項４】第１の導電型の半導体基板を用意するステ
ップと、 前記基板の上面部に複数の深いトレンチをマトリックス
・パターンで形成するステップと、 前記深いトレンチの下部から前記基板中に第２の導電型
の不純物を拡散させて、マトリックス・パターンの全範
囲に第２の導電型の連続した埋設拡散領域を形成するス
テップと、 前記深いトレンチの内部に誘電層を形成し、前記トレン
チを導電性電極材料で充填するステップと、 前記マトリックス・パターンの周囲の周りに、前記埋設
拡散領域の上の基板部分を物理的かつ電気的に分離する
深さの前記第２導電型の表面拡散領域を形成するステッ
プと、 マトリックス・パターンの分離された部分内に、前記深
いトレンチの前記導電性電極材料との間で信号を結合す
るための複数の半導体デバイスを形成するステップとを
含む、ダイナミック・ランダム・アクセス・メモリ・デ
バイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US819148 | 1992-01-09 | ||
| US07/819,148 US5264716A (en) | 1992-01-09 | 1992-01-09 | Diffused buried plate trench dram cell array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283640A true JPH05283640A (ja) | 1993-10-29 |
| JPH0658948B2 JPH0658948B2 (ja) | 1994-08-03 |
Family
ID=25227328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347663A Expired - Lifetime JPH0658948B2 (ja) | 1992-01-09 | 1992-12-28 | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5264716A (ja) |
| EP (1) | EP0550870A1 (ja) |
| JP (1) | JPH0658948B2 (ja) |
| KR (1) | KR970004951B1 (ja) |
| CN (2) | CN1054238C (ja) |
| SG (1) | SG44361A1 (ja) |
| TW (1) | TW222716B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191442B1 (en) | 1997-07-22 | 2001-02-20 | Mitsubishi Denki Kabushiki Kaisha | DRAM memory with TFT superposed on a trench capacitor |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
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