KR20160051732A - 선택적 에피택시 동안 측벽 결함을 방지하는 방법 및 구조 - Google Patents

선택적 에피택시 동안 측벽 결함을 방지하는 방법 및 구조 Download PDF

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매튜 브이. 메츠
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승훈 성
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길버트 듀이
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Abstract

기판 물질의 상단 표면으로부터의 III-V족형 또는 게르마늄(Ge) 물질(예컨대, "버퍼" 물질)의 선택적 에피택셜 성장에서의 결정 결함들을 감소시키거나 방지하는 트렌치들(및 트렌치들을 형성하는 공정들)이 제공된다. 선택적 에피택셜 측벽 성장과 산화물 트렌치 측벽들 간의 충돌로 인해 결함들이 생길 수 있다. 이러한 트렌치들은 (1) 기판 표면에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들을 가지는 트렌치; 및/또는 (2) 하부 트렌치(예컨대, 하부 트렌치는 경사진 측벽들, 짧은 수직 벽들, 또는 긴 수직 벽들을 가질 수 있음)의 개구의 위 그리고 이 개구를 둘러싸는 상부 트렌치를 가지는 결합 트렌치를 포함한다. 이 트렌치들은, 성장이 측벽이 성장되는 트렌치의 수직 측벽들과 맞닿거나 그에 붙어 성장하는 경우, 에피택셜 측벽 성장에서의 결함들을 감소시키거나 방지한다.

Description

선택적 에피택시 동안 측벽 결함을 방지하는 방법 및 구조{METHODS AND STRUCTURES TO PREVENT SIDEWALL DEFECTS DURING SELECTIVE EPITAXY}
회로 디바이스와 핀 기반 회로 디바이스(fin based circuit device)의 제조 및 구조.
기판 상의 회로 디바이스들(예컨대, 반도체(예컨대, 실리콘) 기판 상의 IC 트랜지스터, 저항기, 커패시터 등)에서의 향상된 성능 및 그들의 향상된 수율은 전형적으로 그 디바이스들의 설계, 제조 및 동작 동안 고려되는 주요 인자이다. 예를 들어, CMOS(complementary metal oxide semiconductor)에서 사용되는 것들과 같은, MOS(metal oxide semiconductor) 트랜지스터 디바이스들의 설계 및 제조 또는 형성 동안, N-형 MOS 디바이스(n-MOS) 채널들에서의 전자들의 이동을 증대시키고 P-형 MOS 디바이스(p-MOS) 채널들에서의 양전하를 띠는 정공들의 이동을 증대시키는 것이 종종 요망된다. 그렇지만, MOS를 형성하는 데 사용되는 물질들의 층들 사이에 생성되는 격자 부정합들 및 결함들에 의해 성능이 떨어지고 이동이 느려진다.
어떤 CMOS 구현에서, 실리콘 상의 III-V족 물질 에피택셜 성장과 같은, 격자 부정합된 물질들의 동시 집적(co-integration)은 큰 도전이다. 현재, 단일의 실리콘 기판 상에 n-MOS 및 p-MOS 물질 에피택셜 성장들을 동시 집적하는 최신 기술의 해결책이 없다. 따라서, 현재 적용 분야들에서, 물질들에서의 큰 격자 부정합으로 인해, 실리콘 물질 기판 상에 새로운 물질들(III-V족, 게르마늄(Ge))이 성장될 때 결함들이 생성된다.
도 1은 STI(shallow trench isolation) 영역들 사이의 트렌치에서 기판 물질의 상단 표면 상에 III-V족형(type III-V) 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(semiconductor substrate base)의 일부분의 개략 단면도.
도 2는 경사진 측벽들을 가지는 트렌치에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스의 일부분의 개략 단면도.
도 3은 경사진 벽을 갖는 하부 트렌치(sloped walled lower trench)의 개구의 위 그리고 이 개구를 둘러싸는 상부 트렌치를 가지는 결합 트렌치(combined trench)에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스의 일부분의 개략 단면도.
도 4는 긴 수직 벽을 갖는 하부 트렌치(tall vertical walled lower trench)의 개구의 위 그리고 이 개구를 둘러싸는 상부 트렌치를 가지는 결합 트렌치에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스의 일부분의 개략 단면도.
도 5는 짧은 수직 벽을 갖는 하부 트렌치(short vertical walled lower trench)의 개구의 위 그리고 이 개구를 둘러싸는 상부 트렌치를 가지는 결합 트렌치에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스의 일부분의 개략 단면도.
도 6은 반도체 기판 베이스 위쪽에 형성된 결합 트렌치들을 가지는 반도체 기판 베이스의 일부분의 개략 평면도.
도 7a는 트렌치들이 형성되어야 하는 기판의 상단 표면의 구역들을 마스크로 덮고; 마스킹된 구역들 옆에 있는 기판의 상단 표면의 마스킹되지 않은 구역들을 기판을 이방성 에칭하는 습식 화학 에칭제에 노출시켜 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 측벽들을 가지는 트렌치들을 형성한 후의 반도체 기판을 나타낸 도면.
도 7b는 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 트렌치들을 STI(shallow trench isolation) 물질로 채운 후의 도 7a의 반도체 기판을 나타낸 도면.
도 7c는 마스크들로 덮여 있던 기판의 상단 표면의 원래의 구역들의 마스크들을 제거하여 거기에 있는 기판의 상단 표면을 노출시킨 후의 도 7a의 반도체 기판을 나타낸 도면.
도 7d는 등방성 에칭을 사용하여 기판의 상단 표면의 노출된 원래의 구역들을 에칭하고; 따라서 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 갖는 산화물로 된 트렌치들을 제공한 후의 도 7a의 반도체 기판 - 트렌치의 하단부에서만 실리콘이 노출됨 - 을 나타낸 도면.
도 7e는 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 가지는 하부 트렌치를 다른 마스크로 채운 후의 도 7a의 반도체 기판을 나타낸 도면.
도 7f는 새로운 다른 마스크를 패터닝하고 에칭하여 이전의 STI 영역들에 대한 개구들을 형성하고, 따라서 하부 트렌치 위쪽에 새로운 마스크의 보다 큰 정사각형 메사(mesa)들을 생성한 후의 도 7a의 반도체 기판을 나타낸 도면.
도 7g는 이전의 STI 영역들에 대한 개구들을 얕은 분리 산화물(shallow isolation-oxide, STI) 물질로 채운 후의 도 7a의 반도체 기판을 나타낸 도면.
도 7h는 새로운 STI 분리 산화물을 연마하여 새로운 다른 마스크의 보다 큰 정사각형 메사들 및 이전의 STI 영역들에 대한 개구들 내의 새로운 산화물/STI를 노출시킨 후의 도 7a의 반도체 기판을 나타낸 도면.
도 7i는 이전의 STI 영역들에 대한 개구들 내의 새로운 산화물이 남아 있도록 새로운 산화물을 제거함이 없이 하부 트렌치 위쪽에 있는 새로운 다른 마스크의 보다 큰 정사각형 메사들을 선택적으로 에칭하거나 제거하고; 따라서 수직 측벽들을 갖고 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 가지는 하부 트렌치의 상부 개구의 위 그리고 이 상부 개구를 둘러싸는 하부 개구를 가지는 산화물로 된 상부 트렌치를 제공한 후의 도 7a의 반도체 기판을 나타낸 도면.
도 8a는 트렌치들이 형성되어야 하는 기판의 상단 표면의 구역들을 마스크로 덮고; 마스킹된 구역들 옆에 있는 기판의 상단 표면의 마스킹되지 않은 구역들을 기판을 이방성 에칭하는 건식 화학 에칭제에 노출시켜 수직 측벽들을 가지는 트렌치들을 형성한 후의 반도체 기판을 나타낸 도면.
도 8b는 수직 측벽 트렌치들을 STI(shallow trench isolation) 물질로 채운 후의 도 8a의 반도체 기판을 나타낸 도면.
도 8c는 새로운 STI 물질이 기판의 표면들을 노출시키는; 트렌치들 내의 STI 물질 영역들의 상단 표면들을 노출시키는; 그리고 마스크들을 제거하는 높이까지 평탄화된 것을 나타낸 도면.
도 8d는 등방성 에칭을 사용하여 기판의 상단 표면의 노출된 원래의 구역들을 에칭하고; 따라서 수직 측벽들을 갖는 산화물로 된 트렌치들을 제공한 후의 도 8a의 반도체 기판 - 트렌치의 하단부에서만 실리콘이 노출됨 - 을 나타낸 도면.
도 8e는 수직 측벽들을 가지는 하부 트렌치를 다른 마스크로 채운 후의 도 8a의 반도체 기판을 나타낸 도면.
도 8f는 새로운 다른 마스크를 패터닝하고 에칭하여 이전의 STI 영역들에 대한 개구들을 형성하고, 따라서 하부 트렌치 위쪽에 새로운 마스크의 보다 큰 정사각형 메사들을 생성한 후의 도 8a의 반도체 기판을 나타낸 도면.
도 8g는 이전의 STI 영역들에 대한 개구들을 얕은 분리 산화물(STI) 물질로 채운 후의 도 8a의 반도체 기판을 나타낸 도면.
도 8h는 새로운 STI 분리 산화물을 연마하여 새로운 다른 마스크의 보다 큰 정사각형 메사들 및 이전의 STI 영역들에 대한 개구들 내의 새로운 산화물/STI를 노출시킨 후의 도 8a의 반도체 기판을 나타낸 도면.
도 8i는 이전의 STI 영역들에 대한 개구들 내의 새로운 산화물이 남아 있도록 새로운 산화물을 제거함이 없이 하부 트렌치 위쪽에 있는 새로운 다른 마스크의 보다 큰 정사각형 메사들(예컨대, 질화물)을 선택적으로 에칭하거나 제거하고; 따라서 수직 측벽들을 갖고 하부 트렌치의 상부 개구의 위 그리고 이 상부 개구를 둘러싸는 하부 개구를 가지는 산화물로 된 상부 트렌치를 제공한 후의 도 8a의 반도체 기판을 나타낸 도면.
도 9는 STI 영역들 사이에 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 갖는 단일 트렌치(또는 이 측벽들을 갖는 하부 트렌치를 가지는 결합 트렌치)를 형성하는 예시적인 공정 - 트렌치의 하단부에서 기판 상단 표면이 노출됨 - 을 나타낸 도면.
도 10은 STI 영역들 사이에 트렌치 수직 측벽들을 형성하는 예시적인 공정 - 트렌치의 하단부에서 기판 상단 표면이 노출됨 - 을 나타낸 도면.
도 11은 하나의 구현에 따른 컴퓨팅 디바이스를 나타낸 도면.
특정 물질들(예컨대, III-V족형 또는 게르마늄(Ge) 물질들)이 실리콘 물질 기판(예컨대, 단결정 실리콘) 상에 에피택셜 성장될 때 물질들에서의 큰 격자 부정합은 결함들(예컨대, 물질의 결정 격자에서의 결함들)을 생성할 수 있다. 어떤 경우들에서, 물질들이 기판 표면으로부터 에피택셜 성장되고, STI(shallow trench isolation) 영역들 사이의 트렌치들에서 그 표면 상에 "선택적으로" 성장될 수 있다. 블랭킷 막 성장(blanket film growth)에서의 성장 최적화/비법에 의해 결함 밀도 개선이 달성될 수 있다. 그렇지만, 트렌치에 성장된 선택적 에피택셜 물질에 대한 이러한 결함들이 감소되지 않을 수 있다. 이 결함들이 트렌치 전체에 걸쳐 전파되는 경우, 결함들은 트렌치 위쪽으로 뻗어나가는 에피택셜 성장으로부터 형성된 디바이스 층(device layer) 상에 제작되는 회로 디바이스들에서의 보다 느린 또는 저하된 성능, 감소된 수율, 및 변동성 문제들을 야기할 수 있다. 이 전파는 트렌치 위쪽으로 뻗어나가는 에피택셜 성장(예컨대, 디바이스 물질, 영역들 또는 층들)으로부터 패터닝되어 에칭되는 핀(fin)들로 형성된 "핀" 디바이스들(예컨대, 회로 디바이스들)에 존재할 수 있다. 어떤 경우들에서, 한쌍의 디바이스 핀들이, 각각의 트렌치 위쪽으로 뻗어나가는 성장과 같은, 성장으로부터 패터닝되어 에칭된다. 이러한 핀 디바이스들은 반도체(예컨대, 실리콘) 기판 또는 다른 물질로부터 성장되거나 그 위쪽으로 뻗어가는 "핀"들의 측벽들 내에 또는 그 상에 형성되는 핀 IC(integrated circuit) 트랜지스터들, 저항기들, 커패시터들 등을 포함할 수 있다. 이러한 디바이스들은, N-형 MOS 디바이스(n-MOS) 채널들에서의 전자들의 이동 및 P-형 MOS 디바이스(p-MOS) 채널들에서의 양전하를 띠는 정공들의 이동에 기초한 CMOS(complementary metal oxide semiconductor)에서 사용되는 것들과 같은, 핀 MOS(metal oxide semiconductor) 트랜지스터 디바이스들을 포함할 수 있다.
어떤 경우들에서, "버퍼" 물질(buffer material)이 트렌치들에서 기판 표면으로부터 선택적으로 에피택셜 성장될 수 있다. 버퍼 물질의 상단 표면 아래쪽에서 결정 결함들이 포획되거나 제거되도록 버퍼 물질이 성장되거나 사용될 수 있다. 이어서, "디바이스" 물질이 버퍼 물질의 상단 표면으로부터 성장될 수 있다. 이러한 방식으로, 디바이스 물질은 이러한 결함들을 보다 적게 가질 수 있거나 그 결함들이 없을 수 있고, 따라서 디바이스 물질 상에 또는 그 내에 제작된 회로 디바이스들에서 보다 빠르거나 향상된 성능, 향상된 수율, 및 보다 적은 변동성 문제들을 제공한다.
도 1은 STI(shallow trench isolation) 영역들(107 및 108) 사이의 트렌치(105)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형(type III-V) 또는 게르마늄(Ge) 물질(122)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(semiconductor substrate base)(101)의 일부분의 개략 단면도이다. 도 1은 상단 표면(103)을 가지는 물질(102)의 반도체 기판 또는 베이스(101)를 나타내고 있다. 기판(101)은 실리콘, 다결정 실리콘, 단결정 실리콘, 또는 실리콘 웨이퍼와 같은 실리콘 베이스 또는 기판을 형성하기 위한 다양한 다른 적당한 기술들을 포함하거나, 그들로부터 형성되거나, 그들로 성막되거나, 그들로부터 성장될 수 있다. 예를 들어, 실시예들에 따르면, 기판(101)은 100 옹스트롬 내지 1000 옹스트롬 두께의 순수 실리콘을 가지는 단결정 실리콘 기판 베이스 물질을 성장시키는 것에 의해 형성될 수 있다. 대안적으로, 기판(101)은 두께 면에서 1 내지 3 마이크로미터의 두께를 가지는 물질의 층을 형성하기 위해 다양한 적절한 실리콘 또는 실리콘 합금 물질들(102)의 충분한 CVD(chemical vapor deposition)에 의해, 예컨대, 두께 면에서 2 마이크로미터의 두께를 형성하기 위해 CVD에 의해, 형성될 수 있다. 기판(101)이 완화(relaxed), 비완화(non-relaxed), 경사(graded), 및/또는 비경사(non-graded) 실리콘 합금 물질(102)일 수 있는 것도 생각되고 있다. 물질(102)이 표면(103)에서 완화 물질(예컨대, 비변형 격자(non-strained lattice)를 가짐)일 수 있다. 물질(102)이 단결정 실리콘 물질일 수 있다. 기판(101)은 실리콘으로 이루어져 있고 (100) 결정 배향 물질(crystal oriented material)(예컨대, 밀러 지수(Miller Index)에 따름)을 갖는 상단 표면(103)을 가질 수 있다. 기판(101)은 "미스컷된(miscut)" 기판일 수 있다.
도 1은 또한 기판(101)의 상단 표면(103) 상에 형성되거나 성장된 STI(shallow trench isolation) 물질의 영역들(107 및 108)을 나타내고 있다. STI 물질이 산화물 물질 또는 질화물 물질 또는 이들의 조합으로 형성될 수 있다. STI 물질이 SiC 물질 또는 본 기술 분야에 공지된 다른 STI 물질로 형성될 수 있다. STI 물질이 물질(102) 상에(예컨대, 표면(103)에) 성막되거나 성장된 비정질 물질일 수 있다. STI 물질이 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)에 의해 형성될 수 있다. STI 물질이 PECVD(Plasma Enhanced Chemical Deposition)를 통해 성막될 수 있다. 어떤 경우들에서, 본 기술 분야에 공지된 바와 같이, STI 물질을 형성하기 위해 다양한 산소 전구체들, 실란 전구체들, 또는 일반 전구체(generic precursor)들 중 임의의 것이 공정(예컨대, PECVD) 동안 사용될 수 있다. 어떤 경우들에서, STI 물질이 400°C에서 TEOS + O2 + RF를 사용하는 공정에 의해 형성될 수 있다.
어떤 경우들에서, 영역들(107 및 108)의 하단 표면은 (예컨대, 표면(103)에서) 물질(102)의 결정 격자 크기와 동일한 결정 격자 크기를 가질 수 있다. STI 물질이 표면(103)에 대한 그의 계면(예컨대, 이 경우, 아래쪽에 있는 표면에 화학적으로 또는 원자적으로 결합됨)과 관련한 완화 물질(예컨대, 비변형 격자를 가짐)일 수 있다.
영역들(107 및 108)은 높이 H1, 폭 W1 및 길이 L1(도시되어 있지 않지만, 지면을 뚫고 들어가는 방향으로 뻗어 있음)을 가지는 트렌치(105)의 트렌치 벽들을 정의하는 내부 STI 측벽들(113 및 115)을 가질 수 있다. 트렌치 측벽들(113 및 115)은 기판 표면(103)에 수직인(예컨대, 기판 표면(103)에 대해 90도의 각도를 형성하는) 수직 측벽들일 수 있다. 보다 구체적으로는, 트렌치(105)는 영역(107)의 측벽(113)에 있는 측면; 영역(108)의 측벽(115)에 있는 측면; 상단 표면(103)에 있는(상단 표면(103)인) 하단부(W1 및 L1을 가짐); 상부 개구(140)에 있는 상단부(W1 및 L1을 가짐); 및 영역들(107 및 108)의 상단 표면들(116 및 117)에 인접한 상단 코너들(111 및 112)(예컨대, 길이 L1만큼 뻗어 있는 상부 개구 코너들)에 의해 정의되거나 이들을 가질 수 있다.
영역들(107 및 108)은 본 기술 분야에 공지된 패터닝 및 에칭에 의해 형성될 수 있다(예컨대, 따라서 트렌치(105)를 형성함). 이것은 표면(103) 상에 STI 물질의 블랭킷 층(blanket layer)을 형성하고, 이어서 STI 물질을 패터닝하고 에칭하여 STI 영역들(107 및 108)을 형성하는 것을 포함할 수 있다. 어떤 경우들에서, STI 물질을 패터닝하고 에칭하여 STI 영역들을 형성하는 것은 패터닝 물질들에 대해 레지스트 아래에 있는 레지스트 또는 하드마스크를 사용하는 것을 포함한다. 어떤 경우들에서, 패터닝 물질들에 대해 1 개, 2 개 또는 3 개의 레지스트 층들이 사용될 수 있다. 어떤 경우들에서, STI 물질을 패터닝하고 에칭하여 STI 영역들을 형성하는 것은 10 내지 100mTorr 범위의 압력에서 그리고 실온에서 O2 또는 O2/Ar 플라즈마 에칭을 사용하는 것을 포함한다. 이러한 패터닝하여 에칭하는 것은 또한 10 내지 100mTorr 범위의 압력에서 그리고 실온에서 플루오르화 탄소(예컨대, CF4 및/또는 C4F8), O2 및 Ar로 에칭하는 것에 의해, STI 물질을 포함하는 산화물을 에칭하는 것을 포함할 수 있다.
길이 L1은 10 내지 100 나노미터(nm)의 길이일 수 있다. 어떤 경우들에서, L1은 약 25 nm이다. 어떤 경우들에서, L1은 W1과 같다(또는 거의 동일함). 어떤 경우들에서, L1은 W1 초과 또는 미만이다. 이 경우에, 상단 형상(124)(예컨대, W1 및 L1에 의존하거나 기초함)에 의해 형성되는 상단 투시 구역(top perspective area)은 직사각형일 수 있다. 선택적으로, L1은 W1과 같을 수 있다. 이 경우에, 상단 형상(124)(예컨대, W1 및 L1에 의존하거나 기초함)에 의해 형성되는 상단 투시 구역은 정사각형일 수 있다. 어떤 경우들에서, 상단 형상(124)에 의해 형성되는 상단 투시 구역은 점을 형성하도록 삼각형 형상들로 수직으로 뻗어 있는 4 개의 각진 측면들을 가지는 것과 같은, "피라미드" 형상이라고 말해진다. 어떤 경우들에서, 상단 형상(124)에 의해 형성되는 상단 투시 구역은 원형 또는 타원형 형상을 갖지 않는다. 어떤 경우들에서, L1은 50 내지 250 나노미터(nm)의 폭이다. 어떤 경우들에서, L1은 디바이스 부분들의 측벽들에 형성된 트랜지스터 디바이스들의 게이트들의 피치의 2배(예컨대, 디바이스 부분들의 측벽들에 형성된 트랜지스터 디바이스들의 게이트들 사이의 피치의 2배)이다.
실시예들에 따르면, 트렌치(105)의 H1은, 비 H1/L1이 1.5 이상이도록, 트렌치의 L1보다 더 클 수 있다. 어떤 경우들에서, 비 H1/L1은 1.5이다. 어떤 경우들에서, 비 H1/L1은 2.0 이상이다. 어떤 경우들에서, 비 H1/L1은 2.0이다. 일부 실시예들에 따르면, W1은 10 내지 15 나노미터(nm)일 수 있고, H1은 350 나노미터(nm)일 수 있다.
에피택셜 물질(122)은 트렌치(105)에 선택적으로 성장된(예컨대, 성막된) 에피택셜 물질의 에피택셜 층일 수 있다. 물질(122)은 STI 영역들(107 및 108) 사이에 있는 트렌치(105)에서 기판 물질(102)의 상단 표면(103)으로부터 또는 그 상에 성장되는, 선택적으로 에피택셜 성장된 III-V족형 또는 게르마늄(Ge) 물질일 수 있다. 일부 실시예들에 따르면, 물질(122)은 ALE(atomic layer epitaxy), CVD(chemical vapor deposition), MOCVD(Metal-Organic Chemical Vapour Deposition) 또는 MOVPE(Metalorganic vapour phase epitaxy)를 사용한 에피택셜 성장(예컨대, 헤테로에피택시(heteroepitaxy))에 의해 형성될 수 있고, 트렌치 아래쪽에 있는 "씨드" 표면(103)으로부터만 성장할 수 있다. 어떤 경우들에서, 물질(122)은 MBE(molecular beam epitaxy) 또는 MEE(migration enhanced epitaxy)를 사용한 에피택셜 성장(예컨대, 헤테로에피택시)에 의해 형성될 수 있고, 트렌치 아래쪽에 있는 "씨드" 표면(103)으로부터만 성장할 수 있다. 물질(122)은 단결정 실리콘(Si) 기판 표면(103)으로부터 성장되는, 에피택셜 성장된 결정 버퍼 물질일 수 있다.
물질(122)은 (100) 결정 배향 표면(103) 상에 또는 그로부터 결정질 물질(122)을 선택적으로 에피택셜 성장시키는 것으로부터 얻어지는 "피크" 또는 결정 성장 패턴인, 상단 표면 형상(124)을 형성하는 (111) 결정 배향 상단 표면들(126 및 128)을 갖는 것으로 도시되어 있다.
물질(122)은 또한 STI "수직" 측벽들(113 및 115)과 접촉하는(예컨대, 붙어 있는 또는 직접 접촉하고 있는) (111) 결정 배향 "수직" 측벽들(123 및 125)을 갖는 것으로 도시되어 있다. 어떤 경우들에서, 측벽들(123 및 125)은 STI 측벽들(113 및 115)에 평행하다(예컨대, 그들과 0도의 각도를 형성함). 그렇지만, 물질(122)이 (100) 결정 배향 표면(103)으로부터 성장되기 때문에, 물질(122)의 가장자리에서의 측벽들(123 및 125)의 성장은 (111) 결정 배향으로 일어난다. 이와 같이, 측벽들(123 및 125)의 결정 배향이 측벽들(113 및 115)의 수직 벽 배향에 대해 안정화되지 않으며, 측벽들(123 및 125)을 따라 있는 결정 결함들을 비롯한 물질(122)에서의 결정 결함들을 야기한다(예컨대, 이하에서 살펴보는 5 가지 결정 결함 원인들을 참조). 이와 같이, 물질(122) 상에 또는 그로부터 형성되는 디바이스 물질은 디바이스 층 상에 제작된 회로 디바이스들에서의 보다 느린 또는 저하된 성능, 감소된 수율 및 변동성 문제들을 야기하는 결정 격자 결함들을 포함할 수 있다.
실시예들에 따르면, 5 가지 결함(예컨대, 결정 격자 결함) "원인"들이 이러한 선택적 에피택셜 성장 공정 동안 발생하는 것으로 관찰될 수 있다. 어떤 경우들에서, 5 가지 원인들은 대체로 물질의 결정 격자 구조에 유사한 유형의 결함들(관통 전위(threading dislocation), 적층 결함(stacking fault) 등)을 생성한다. 이러한 결함들이 존재하는 일례는 트렌치(105)에서의 물질(122)의 성장이 도 1에 도시되고 그에 대해 기술된 바와 같고 H1이 W1의 1.5배 미만이거나 H1이 L1의 1.5배 미만인(예컨대, 그렇지 않고 도 1에 대해 앞서 기술된 바와 같은 치수들을 사용함) 또는 물질(122)이 높이 H1까지 성장되지 않는 일 실시예를 포함할 수 있다. 제1 결함 원인은 "스테이지 II 변형 완화(Stage II Strain Relaxation)" 원인 결함이라고 지칭될 수 있다. 이 결함은, 본 기술 분야에 공지된 바와 같이, 관통 전위 및 유사한 결함 원인들을 포함할 수 있다. 제2 결함 원인은 "스테이지 III 아일랜드 병합(Stage III Island Merging)" 원인 결함이라고 말해질 수 있다. 이 결함은, 본 기술 분야에 공지된 바와 같이, 관통 전위 및 적층 결함, 그리고 유사한 결함 원인들을 포함할 수 있다. 제3 결함 원인은 "실리콘 기판 상의 패싯(facet) 또는 거칠기(roughness)" 원인 결함이라고 말해질 수 있다. 이 결함 원인은, 본 기술 분야에 공지된 바와 같이, 관통 전위 및 적층 결함을 포함할 수 있다. 제4 결함 원인은 "실리콘 기판 상의 단원자 계단(single atomic step)" 원인 결함이라고 말해질 수 있다. 이것은, 본 기술 분야에 공지된 바와 같이, 역위상 경계(anti-phase boundary) 등을 포함할 수 있다. 제5 결함 원인은 "산화물 측벽과의 에피택셜 충돌" 원인 결함이라고 말해질 수 있다. 이 결함 원인은, 본 기술 분야에 공지된 바와 같이, 적층 결함, 마이크로 트윈(micro-twin) 및/또는 전위, 그리고 유사한 결함 원인을 포함할 수 있다. 전위는, 원자들의 선에 격자의 잉여 반 평면(extra half plane)을 갖거나 잉여 반 평면을 갖지 않는 것과 같은, 선 결함(line defect)을 포함할 수 있다. 전위는 1차원 결함 또는 선 결함일 수 있고; 결정 구조에 3차원 영향(예컨대, 변형장(strain field))을 미칠 수 있다. 적층 결함은, 본 기술 분야에 공지된 바와 같이, 상이한 유형의 원자들의 층들의 적층들의 가장자리에서의 붕괴(disruption) 또는 전위를 포함할 수 있다. 적층 결함은 또한 상이한 유형의 원자들의 층들의 순서 또는 시퀀스의 붕괴를 포함할 수 있다. 적층 결함은, 본 기술 분야에 공지된 바와 같이, 2차원 또는 평면 결함일 수 있고; 결정 구조에 3차원 영향(예컨대, 변형장)을 미칠 수 있다. 마이크로 트윈은, 본 기술 분야에 공지된 바와 같이, V자 형상의 또는 2차원 결함 또는 평면 결함을 포함할 수 있고; 결정 구조에 3차원 영향(예컨대, 변형장)을 미칠 수 있다.
실시예들에 따르면, 처음 3 개의 결함 원인들은 트렌치(또는 에피택셜 성장된 물질의 핀)의 높이(H)가 폭(W)보다 더 큰 ART(aspect ratio trapping)의 개념을 사용하는 구조 또는 공정에 의해 포획되거나 방지될 수 있다. 어떤 경우들에서, 처음 3 개의 결함 원인들은 1.5 초과의 종횡비(높이/폭 및 높이/길이)를 가지는 트렌치를 사용하는 것에 의해 포획되거나 방지될 수 있다. 그렇지만, 이 방식은 핀의 길이 방향에서 디바이스 층들 쪽으로 전파하는 많은 수의 결함들을 남긴다.
실시예들에 따르면, 이러한 결함들은 (예컨대, W 방향 및 길이 L 방향 둘 다에서) 비 H/W가 1.5 이상이고 비 H/L이 1.5 이상이도록 트렌치의 높이(H)를 트렌치의 폭(W) 및 길이(L)보다 더 크게 만드는 것에 의해 트렌치들을 형성하는 STI의 측벽을 따라 있는 결함들을 포획함으로써 회피될 수 있다. 이 비는 트렌치 내에 형성되는 버퍼 층(buffer layer) 내의 많은 결함들(예컨대, 원인 1 내지 원인 3)을 차단시키기 위한 최소 H/W 비 한계를 제공할 수 있다. 이것의 일례는, 도 1에 도시되고 그에 대해 기술된 바와 같이, 트렌치(105)에서의 물질(122)의 성장을 계속하여 물질(122)(예컨대, 측벽들(123 및 125))을 높이 H1까지 또는 그 이상으로 성장시키는 것을 포함할 수 있고, 여기서 도 1에 대해 앞서 기술된 것과 같이 H1/V1은 1.5이상이고 H1/L1은 1.5이상이다.
STI의 측벽에서 시작하는 제5 결함 원인을 방지하는 이전의 해결책이 있었다고 생각되지 않는다. 예를 들어, 제5 측벽 결함 원인(산화물 측벽 또는 트렌치 측벽과의 에피택셜 성장 충돌)이 ART만으로는 방지되지 않을 수 있다. 어떤 경우들에서, 제5 결함 원인의 근본적인 이유는 트렌치의 STI 산화물 서브 수직 측벽들인 에피택셜 물질의 (111) 성장면(growth face)들의 기계적 방해(mechanical obstruction)이다. 이 경우에, 측벽들은 에피택셜 성장된 물질의 (111) 표면과 영이 아닌 각도를 형성하는 비정질 물질일 수 있다. 하나의 예에서, 이 결함은, 도 1에 도시된 바와 같이, 측벽들(113 및 115)과 맞닿거나 그에 붙어 성장하는, 표면(103)으로부터의 (111)형 물질(122)의 선택적 에피택셜 성장으로 인한 것일 수 있다.
실시예들에 따르면, 제5 측벽 결함 원인(산화물 측벽들 또는 트렌치 측벽들과의 선택적 에피택셜 성장 충돌)은 (1) 예컨대, 기판 표면에 대해 40 내지 70도(예컨대, 55도)의 각도로, 경사진 측벽들을 가지는 트렌치에서(예컨대, 도 2 및 도 3을 참조); 및/또는 (2) 하부 트렌치의 개구의 위 그리고 이 개구를 둘러싸는 상부 트렌치를 가지는 결합 트렌치에서(예컨대, 하부 트렌치는 경사진 측벽들, 짧은 수직 벽들, 또는 긴 수직 벽들을 가질 수 있음)(예컨대, 도 3 내지 도 5를 참조) 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 물질(예컨대, "버퍼" 물질)을 선택적으로 에피택셜 성장시키는 것에 의해 방지될 수 있다. 어떤 경우들에서, 상부 트렌치에서 (110) 결정형 측벽들을 발생시키고 횡방향으로 성장시켜 트렌치 측벽에 0도로 도달하도록 하기 위해 선택적 에피택셜 성장이 상기 (2)에서 행해지거나 유발된다. 어느 한 해결책이, 도 1에 도시된 바와 같이, 측벽들(113 및 115)과 맞닿거나 그에 붙어 성장하는, 표면(103)으로부터의 (111)형 물질(122)의 선택적 에피택셜 성장으로 인한 결함과 같은 제5 측벽 결함 원인을 감소시키거나 방지할 수 있다(예컨대, 여기서 물질(122)(예컨대, 측벽들(123 및 125))의 성장은 높이 H1까지 또는 그를 초과하여 계속되지 않고, 여기서 H1/W1은 1.5이상이고 H1/L1은 1.5이상임).
그에 부가하여, 상부 트렌치 또는 하부 트렌치가 ART(aspect ratio trapping)의 개념을 사용하는 경우, 결합 트렌치는 또한 제1, 제2 및 제3 결함 원인을 포획하거나, 감소시키거나, 방지할 수 있다(예컨대, 도 3 내지 도 5를 참조). 일부 실시예들에서, 도 3 및 도 4의 일부 구조들이 어떻게 동작하게 되는지에 차이가 있다. 일부 실시예들에서, 도 3의 경우, 하부 트렌치는 결함 원인 #5를 방지할 것이지만, 원인 #1 내지 원인 #3으로부터의 모든 결함들을 다 포획하지는 않을 것이다(55도 경사진 트렌치가 트렌치의 상단을 폐쇄시키지 않고는 1.5의 종횡비를 가질 수 없기 때문임). 따라서 여기서 하부 트렌치로부터 탈출하는 원인 #1 내지 원인 #3으로부터의 결함들을 포획하기 위해 1.5 이상의 종횡비를 갖는 상부 트렌치가 사용될 수 있다(예컨대, 요구됨). 일부 실시예들에서, 도 4의 경우, 하부 트렌치는 원인 #1 내지 원인 #3으로부터의 모든 결함들을 포획할 것이지만, 원인 #5가 생성될 것이다. 여기서, 원인 #5는 상부 트렌치에서 차단될 수 있다.
이와 같이, 본 명세서에 기술된 디바이스들, 구조들 및 공정들은 선택적 에피택셜 성장의 층 계면들에서의 격자 부정합으로 인한 앞서 살펴본 제1, 제2, 제3 및 제5 결정 결함 원인을 회피할 수 있다. 이들은 "디바이스" 물질, 층 또는 핀(들)이 성장될 수 있는 버퍼 물질의 상단 표면들에서의 그 결함들을 회피할 수 있다. 예를 들어, 트렌치 버퍼 물질에서의 결정 결함들이 그 물질의 상단 표면에서 방지될 것이고, 따라서 디바이스들이 형성되는 디바이스 에피택시 영역들(예컨대, 영역들의 상부 디바이스 물질) 내로 확산되지 않거나 그 내에 존재하지 않는다. 이와 같이, 버퍼 물질의 상단 표면들로부터 형성되거나 성장되는 디바이스 핀들은 결함이 감소된 또는 결함이 없는 핀 기반 디바이스들이 형성될 수 있는 전자 디바이스 물질(예컨대, 우물들 및 채널들)을 제공하고, 따라서 디바이스 물질 상에 또는 그 내에 제작된 회로 디바이스들에서 보다 빠른 또는 향상된 성능, 향상된 수율, 및 보다 적은 변동성 문제들을 제공할 수 있다.
도 2는 경사진 측벽들(213 및 215)을 가지는 STI(shallow trench isolation) 영역들(207 및 208) 사이의 트렌치(205)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 물질(222)(및 232)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도이다. 도 2의 유사한 특징부 번호들은 도 1에 대해 기술된 것들과 동일할 수 있다. 이 경우에, 제5 측벽 결함 원인은, 예컨대, 기판 표면(103)에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로, 경사진 측벽들(213 및 215)을 가지는 트렌치(205)에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 단결정 물질을 선택적으로 에피택셜 성장시키는 것에 의해 방지될 수 있다. 55도의 각도는 격자면(lattice plane)들을 따라 실리콘을 제거하고, 따라서 (111) 격자면을 따라 실리콘을 제거하는 에칭(예컨대, 습식 이방성 에칭)을 사용하여 에칭하는 것으로부터 얻어질 수 있다. 실시예들에 따르면, 영역들(207 및 208)(예컨대, 트렌치(205))은 패터닝 및 에칭에 의해 형성될 수 있다. 트렌치(205) 및 측벽들(213 및 215)을 형성하는 공정들의 보다 상세한 실시예들이 이하에서 도 7a 내지 도 7d 및 도 9와 관련하여 제공된다.
이 해결책은, 도 1에 도시된 바와 같이, 수직 측벽들(113 및 115)과 맞닿거나 그에 붙어 성장하는, 표면(103)으로부터의 (111)형 물질(122)의 선택적 에피택셜 성장으로 인한 결함들과 같은 제5 측벽 결함 원인을 감소시키거나 방지할 수 있다. 어떤 경우들에서, 도 1에 대해 기술된 실시예들에 대한 제5 측벽 결함 원인을 감소시키거나 방지하는 것은 상부 트렌치에서 (110) 결정형 측벽들을 발생시키고 횡방향으로 성장시켜 트렌치 측벽에 0도로 도달하도록 하기 위해 선택적 에피택셜 성장을 유발시키거나 행하는 것을 포함한다.
도 2는 기판(101)의 상단 표면(103) 상에 형성되거나 성장된 STI(shallow trench isolation) 물질의 영역들(207 및 208)을 나타내고 있다. STI 물질이 산화물 물질 또는 질화물 물질 또는 이들의 조합으로 형성될 수 있다. STI 물질이 SiC 물질 또는 본 기술 분야에 공지된 다른 STI 물질로 형성될 수 있다. STI 물질은, 영역들(107 및 108)의 STI 물질을 형성하는 것에 대해 앞서 기술된 바와 같이, 물질(102) 상에(예컨대, 표면(103)에) 성막되거나 성장된 비정질 물질일 수 있다.
도 2는 STI 영역들(207 및 208)과 표면(103) 사이에 정의된 트렌치(205)를 나타내고 있다. 어떤 경우들에서, 영역들(207 및 208)의 하단 표면은 (예컨대, 표면(103)에 있는) 물질(102)의 결정 격자 크기와 동일한 결정 격자 크기를 가질 수 있다. STI 물질이 표면(103)에 대한 그의 계면(예컨대, 이 경우, 아래쪽에 있는 표면에 화학적으로 또는 원자적으로 결합됨)과 관련한 완화 물질(예컨대, 비변형 격자를 가짐)일 수 있다.
영역들(207 및 208)은 높이 H2(표면(103)으로부터 상단 STI 표면들(216 또는 217)까지), (예컨대, 표면(103)에서의) 하단부 폭 W2, 하단부 길이 L2(도시되어 있지 않지만, 지면을 뚫고 들어가는 방향으로 뻗어 있음), 상부 개구(240)(예컨대, 상단부) 폭 W3, 및 상부 개구(240)(예컨대, 상단부) 길이 L3를 가지는 트렌치(205)의 트렌치 벽들을 정의하는 내부 STI 측벽들(213 및 215)을 가질 수 있다. 어떤 경우들에서, W2 및 W3은 5nm와 W1 미만 사이의 범위에 있을 수 있다. 일부 실시예들에서, H2는 W2의 1.5배이거나; 8nm와 W1의 1.5배 사이의 범위에 있다.
보다 구체적으로는, 트렌치(205)는 영역(207)의 측벽(213)에 있는 측면; 영역(208)의 측벽(215)에 있는 측면; 상단 표면(103)에 있는(상단 표면(103)인) 하단부(W2 및 L2를 가짐); 상부 개구(240)에 있는 상단부(W3 및 L3을 가짐); 및 영역들(207 및 208)의 상단 표면들(216 및 217)에 인접한 상단 코너들(211 및 212)(예컨대, 길이 L3만큼 뻗어 있는 상부 개구 코너들)에 의해 정의되거나 이들을 가질 수 있다. 트렌치 측벽들(213 및 215)은 기판 표면(103)에 대해 (예컨대, 트렌치(205) 쪽으로 또는 내로) 40도 내지 70도(예컨대, 55도 등)의 내측 각도(inward angle)를 형성하는 경사진 또는 각진 측벽들일 수 있다. 이와 같이, 어떤 경우들에서, 폭 W3은 W2 - (2*55도의 코사인 값*H2)와 같을 수 있거나; W3은 W2 - ~3*H2와 같을 수 있다. 길이 L3은 L2 - (2*55도의 코사인 값*H2)와 같을 수 있거나; L3은 L2 - ~3*H2와 같을 수 있다.
어떤 경우들에서, L2는 W2와 같다(또는 거의 동일함). 이 경우에, W2 및 L2(그리고 W3 및 L3)에 의해 형성되는 상단 투시 구역은 정사각형을 형성한다. 어떤 경우들에서, L2는 W2 초과 또는 미만이다. 이 경우에, W2 및 L2(그리고 W3 및 L3)에 의해 형성되는 상단 투시 구역은 직사각형을 형성한다. 어떤 경우들에서, W2 및 L2(그리고 W3 및 L3)에 의해 형성되는 상단 투시 구역은 상단 투시 원형 또는 타원형 형상을 갖지 않는다.
상단 표면 피라미드 형상(234)은 폭 W3 및 길이 L3을 가지는 트렌치(205) 상부 개구(240)를 통해 뻗어 있을 수 있다. 개구(240)는 트렌치(205)의 하단 표면(예컨대, 노출된 표면(103))에서의 폭 W2 및 길이 L2에, 각각, 비례하거나 그에 기초하는 W3 및 길이 L3을 가지는 상단 투시 정사각형 또는 직사각형 형상을 가질 수 있다. 어떤 경우들에서, 개구(240)는 상단 투시 원형 또는 타원형 형상을 갖지 않는다. 어떤 경우들에서, 개구(240)는 상단 코너들(211 및 212)을 갖는 것으로 말해진다.
어떤 경우들에서, W2는 W1 이하이다. 어떤 경우들에서, W2는 W1의 40, 50, 60 또는 75 퍼센트이다. L2와 L1 사이에 동일한 관계가 있을 수 있다. 어떤 경우들에서, W3은 3과 20 nm 사이에 있다. 어떤 경우들에서, W3은 5와 7 nm 사이에 있다. 어떤 경우들에서, W3은 20 nm이다.
에피택셜 물질(222)은 트렌치(205)에 선택적으로 성장된(예컨대, 성막된) 에피택셜 물질의 에피택셜 층일 수 있다. 물질(222)은 STI 영역들(207 및 208) 사이에 있는 트렌치(205)에서의 기판 물질(102)의 상단 표면(103)으로부터 또는 그 상에 성장되는, 선택적으로 에피택셜 성장된 III-V족형 또는 게르마늄(Ge) 물질일 수 있다. 물질(222)은 기판 표면(103)의 결정 표면(crystal surface)으로부터 에피택셜 성장될 수 있다. 일부 실시예들에 따르면, 물질(222)은 ALE(atomic layer epitaxy), CVD(chemical vapor deposition), MOCVD(Metal-Organic Chemical Vapour Deposition) 또는 MOVPE(Metalorganic vapour phase epitaxy)를 사용한 에피택셜 성장(예컨대, 헤테로에피택시)에 의해 형성될 수 있고, 트렌치 아래쪽에 있는 "씨드" 표면(103)으로부터만 성장할 수 있다. 어떤 경우들에서, 물질(222)은 MBE(molecular beam epitaxy) 또는 MEE(migration enhanced epitaxy)를 사용한 에피택셜 성장(예컨대, 헤테로에피택시)에 의해 형성될 수 있고, 트렌치 아래쪽에 있는 "씨드" 표면(103)으로부터만 성장할 수 있다. 물질(222)은 단결정 실리콘(Si) 기판 표면(103)으로부터 성장되는, 에피택셜 성장된 결정 버퍼 물질일 수 있다.
어떤 경우들에서, 성장 온도, 가스 플럭스(gas flux)의 압력 등과 같은 물질(222)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 에피택셜 성장의 선택성을 정의할 수 있다. 어떤 경우들에서, 물질(222)의 성장은, 표면(103)의 물질로부터는 성장시키지만 영역들(207 및 208)의 상단 표면들 또는 STI 측벽들의 물질로부터는 성장시키지 않거나 그에서 시작하지 않기 위해, 물질(222)에 대해 공지된 바와 같은, 미리 결정된 성장 온도 범위, 가스 플럭스 압력 범위 등을 선택하거나 사용하는 것에 의해 표면(103)으로부터 선택적으로 성장된다.
실시예들에 따르면, 물질(222)이 (100) 결정 배향 표면(103)으로부터 성장되기 때문에, 물질(222)의 성장은 (111) 결정 배향을 갖는 물질(222)의 가장자리에 상단 표면들(223 및 225)을 가지는 상단 표면 피라미드 형상(224)으로 시작한다. 어떤 경우들에서, 상단 표면 피라미드 형상(224)은 상단 표면 평탄 상단부(top surface flat top) 또는, (311) 또는 심지어 (911) 면들과 같은, (111)보다 더 높은 각도의 다른 면들을 형성하는 성장으로 대체될 수 있다. 어떤 경우들에서, 성장 온도, 가스 플럭스의 압력 등과 같은 물질(222)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 상단 표면 형상을 정의하거나 결정할 수 있다.
어떤 경우들에서, 물질(222)의 상단 표면들(223 및 225)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 상단 표면들(223 및 225)을 위해 (111) 면들만을 성장시키고 다른 것들은 성장시키지 않기 위해(예컨대, 평탄하거나 다른 각도의 면들을 배제시킴) 공정 조건들을 조정하도록 선택되거나 미리 결정된다. 그렇지만, 다른 경우들에서, 물질(222)의 상단 표면들(223 및 225)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 평탄하거나, (311) 또는 (911) 면들과 같은, (111)보다 더 높은 각도의 다른 면들을 포함하거나 성장시키도록 선택된다.
실시예들에 따르면, 물질(222)이 (100) 결정 배향 표면(103)으로부터 성장되기 때문에, 물질(222)의 성장은 (예컨대, 물질(232)과 같이, 동일한 성장 공정 또는 절차 동안) (111) 결정 배향을 갖는 물질(222)(예컨대, 물질(232))의 가장자리에 상단 표면들(233 및 235)을 가지는 상단 표면 피라미드 형상(234)으로 계속된다. 어떤 경우들에서, 상단 표면 피라미드 형상(234)은, 예컨대, 물질(222)에 대한 (예컨대, 미리 결정된) 성장 조건들에 기초하여, 형상(224)에 대해 앞서 살펴본 바와 같은 상단 표면 평탄 상단부 또는 더 높은 각도의 다른 면들을 형성하는 성장으로 대체될 수 있다. 물질(232)은, (100) 결정 배향 표면(103) 상에 또는 그로부터 결정질 물질(222)을 선택적으로 에피택셜 성장시키는 것으로부터 얻어지는 것과 같이, (111) 결정 배향 상단 표면들(233 및 235)을 가지는 상단 표면 피라미드 형상(234)이 영역들(207 및 208)의 상단 표면들(216 및 217) 위쪽에 "피크" 또는 결정 성장 패턴을 형성하는 것으로 도시되어 있다.
어떤 경우들에서, 물질(232)은 물질(222)과 동일한 물질이다. 어떤 경우들에서, 물질(232)은 물질(222)과 동일한 성장 공정 동안 성장된 동일한 물질이다. 어떤 경우들에서, 물질(222)이 단일의 성장 공정 동안 계속 성장되기 때문에, 물질(232)은 물질(222)이다. 물질(222 및 232)은, (예컨대, 전자 또는 트랜지스터 디바이스들, 채널들, 확산층들, 게이트들, 기타를 형성하기 위해) 디바이스 층 또는 물질을 에피택셜 성장시킬 표면을 제공하는 물질과 같은, 본 기술 분야에 공지된 "버퍼" 물질일 수 있다.
물질(232)은 STI 측벽들(213 및 215)과 접촉하는(예컨대, 충돌하거나, 붙어 있거나 직접 접촉하게 배치되어 있는) (111) 결정 배향 상단 표면들(233 및 235)을 갖는 것으로 도시되어 있다. 상단 표면들(233 및 235)의 (111) 결정 배향은 그들의 표면(예컨대, 그들의 평면 표면)의 형상 또는 각도가 측벽들(213 및 215)의 물질에 의해 제약되거나 변경되지 않게 할 수 있다. 어떤 경우들에서, 측벽들(233 및 235)은 STI 측벽들(213 및 215)에 평행하다(예컨대, 그들과 0도의 각도를 형성함). 어떤 경우들에서, 상단 표면들(233 및 235)은, STI 측벽들(213 및 215)과 맞닿아(예컨대, 붙어 있거나 직접 접촉하고) 있기 때문에, "측벽들"이라고 말해질 수 있다.
측벽들(213 및 215)의 40 내지 70도(예컨대, 55도 등) 경사진 수직 벽 배향에 대해 측벽들(233 및 235)의 (111) 결정 배향이 안정화될 수 있어, 측벽들(123 및 125)을 따라 있는 제5 결정 결함 원인을 비롯한, 물질(232)에서의 결정 결함들을 방지하거나 회피한다. 예를 들어, 트렌치 측벽들(213 및 215)은 기판 표면(103)에 대해 (예컨대, 트렌치(205) 쪽으로 또는 그 내로) 40도 내지 70도(예컨대, 55도 등)의 내측 각도를 형성할 수 있다. 어떤 경우들에서, 트렌치 측벽들(213 및 215)은 트렌치(205)에서 (100) 결정 배향 기판 표면(103)으로부터 또는 그 상에 성장된 결정 에피택셜 물질(232)의 에피택셜 성장된 층의 측벽들(예컨대, (111) 결정 평면 표면)에 평행하거나 그들과 0도의 각도를 형성하는 기울기(예컨대, 평면 표면)를 가지는 경사진 또는 각진 측벽들일 수 있다. 어떤 경우들에서, 에피택셜 물질은 STI 측벽들(213 및 215)과 접촉하는(예컨대, 붙어 있는 또는 직접 접촉하고 있는) (111) 결정 배향 에피택셜 물질 측벽들(233 및 235)을 가진다. 어떤 경우들에서, 측벽들(233 및 235)은 STI 측벽들(213 및 215)에 평행하다(예컨대, 그들과 0도의 각도를 형성함).
어떤 경우들에서, (1) 에피택셜 성장이 산화물 트렌치 측벽들과 충돌하지 않거나; (2) 트렌치의 STI 산화물 서브 수직 측벽들인 에피택셜 물질의 (111) 성장면들의 기계적 방해가 없거나; (3) 비정질 물질의 트렌치 측벽들이 에피택셜 성장된 물질의 (111) 표면과 영이 아닌 각도를 형성하지 않기 때문에, 측벽들(233 및 235)의 (111) 결정 배향이 측벽들(213 및 215)에 대해 안정화되는 것은 제5 측벽 결함 원인을 방지하거나 회피한다.
예를 들어, 트렌치 버퍼 물질에서의 제5 결정 결함 원인이 디바이스들이 형성되는 디바이스 에피택시 영역들 또는 물질(예컨대, 물질(232) 위쪽에 있는 상부 디바이스 물질) 내로 확산되지 않거나 그 내에 존재하지 않을 수 있다. 이와 같이, 버퍼 물질의 상단 표면들로부터 형성되거나 성장되는 디바이스 핀들은 결함이 감소된 또는 결함이 없는 핀 기반 디바이스들이 형성될 수 있는 전자 디바이스 물질(예컨대, 우물들 및 채널들)을 제공하고, 따라서 디바이스 물질 상에 또는 그 내에 제작된 회로 디바이스들에서 보다 빠른 또는 향상된 성능, 향상된 수율, 및 보다 적은 변동성 문제들을 제공할 수 있다.
어떤 경우들에서, 물질(222 또는 232)은 결함 없는 디바이스 물질 또는 층을 성장시킬 제5 결함 원인이 없는 결정 라인 물질 또는 표면을 제공하는 버퍼 물질의 에피택셜 성장이다. 결함 없는 표면은 상단 표면들(216 및 217)과 평행하고 그와 평면 정렬(planar alignment)되어 있는 표면(244)일 수 있다. 어떤 경우들에서, 결함 없는 표면은 물질(222)을 평탄화한 후에 형성되고 결함 없는 디바이스 물질 또는 층을 성장시킬 표면(244)이다. 어떤 경우들에서, 결함 없는 표면은 표면(244) 위쪽에 뻗어 있고(예컨대, 상단부(234)를 형성하고) 결함 없는 디바이스 물질 또는 층을 성장시킬 표면들(233 및 235)이다.
일부 실시예들에서, 디바이스 결정 에피택셜 물질의 디바이스 층은 버퍼 물질(예컨대, 물질(232))의 상단 표면 및 제1 및 제2 STI 영역들의 상단 표면(216 및 217) 상의 횡방향 성장 상에 에피택셜 성장될 수 있다. 횡방향 성장은 (110) 결정 배향을 가지는 물질(232)의 수직 측벽들을 생성할 수 있다(예컨대, 도 3 내지 도 5를 참조). 디바이스들 또는 디바이스 핀들이 물질(222) 또는 표면(233)으로부터 또는 그 상에 성장되는 디바이스 층, 핀들, 또는 핀 측벽들로부터 형성될 수 있다.
도 3은 경사진 벽을 갖는 하부 트렌치(305)의 상부 개구의 위 그리고 이 상부 개구에 대해 개방되어 있으며 이 상부 개구를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(350)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도이다. 도 3의 유사한 특징부 번호들은 도 1 및 도 2에 대해 기술된 것들과 동일할 수 있다.
이 경우에, 제1, 제2, 제3 및 제5 측벽 결함 원인은 하부 트렌치(305)의 개구(240)의 위 그리고 개구(240)를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(350)에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 단결정 물질을 선택적으로 에피택셜 성장시키는 것에 의해 방지될 수 있다. 구체적으로는, 제5 결함 원인은 기판 표면에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들을 갖는 하부 트렌치(305)를 가지는 것에 의해(예컨대, 도 2의 트렌치(205)를 참조); 또는 상부 트렌치(306)가 하부 트렌치 상부 개구(240)의 위 그리고 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 표면(216 및 217)을 가지는 결합 트렌치 개념을 사용하는 것에 의해 방지될 수 있다. 제1, 제2, 제3 측벽 결함 원인은 ART(aspect ratio trapping)의 개념을 사용하는 상부 트렌치(306)를 가지는 것에 의해(예컨대, 트렌치 높이를 그의 폭의 1.5배 이상 및 그의 길이의 1.5배 이상으로 하는 것에 의해) 방지될 수 있다.
도 3은 STI 영역들(307 및 308) 사이에 형성된 상부 트렌치(306)를 가지며 경사진 벽을 갖는 하부 트렌치(305)의 상부 개구(240)의 위 그리고 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 둘러싸는 하부 표면(예컨대, 표면들(216 및 217) 및 개구(303))을 가지는 결합 트렌치(350)를 나타내고 있다. 어떤 경우들에서, 하부 표면은 개구(240)의 폭 및 길이보다 더 큰 폭 및 길이를 가진다. 상부 트렌치(306)는 하부 트렌치(305)의 상부 개구(240)와 같은 하부 개구(303)를 가질 수 있다(예컨대, 양 개구가 폭 W3 및 길이 L3을 가짐). 어떤 경우들에서, 개구(303)는 개구(240)와 동일한 개구인 것으로 말해질 수 있다. 일부 실시예들에 따르면, 개구들은 동일한 축 또는 중심을 가진다(예컨대, 폭 및 길이와 관련하여 수평 방향에서 서로의 위쪽에 중심을 두고 있음).
하부 트렌치(305)에 대해, 도 3은 경사진 측벽들(213 및 215)을 가지는 STI(shallow trench isolation) 영역들(207 및 208) 사이의 트렌치(305)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 물질(222)(및 232)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도를 나타낸 것이다. 하부 트렌치(305)는 도 2의 트렌치(205)와 유사할 수 있다. 어떤 경우들에서, 도 3의 트렌치(305)에서 기판 물질(102)의 상단 표면(103) 상에 물질(222)(및 232)을 성장시키는 것은 도 2의 트렌치(205)에서 기판 물질(102)의 상단 표면(103) 상에 물질(222)(및 232)을 성장시키는 것에 대한 이상의 설명들과 유사할 수 있다. 이 경우에, 제5 결함 원인은 기판 표면에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들을 갖는 하부 트렌치(305)를 가지는 것에 의해 방지될 수 있다(예컨대, 도 2의 설명을 참조).
상부 트렌치(306)에 대해, 도 3은 수직 측벽들(313 및 315)을 가지는 STI 영역들(307 및 308) 사이에 성장된 트렌치(306)에서 STI 영역들(207 및 208)의 상단 표면들(216 및 217) 상에 물질(232)(또는 222, 이는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들로부터 III-V족형 또는 게르마늄(Ge) 물질(322)(및 332)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도를 나타낸 것이다. 상부 트렌치(306)의 특징부들(307, 308, 313, 315, 316 및 317)은, 그들이 어떻게 형성되는지 및 이하에서 살펴보는 임의의 다른 예외들을 제외하고는, 각각, 도 1의 트렌치(105)의 특징부들(107, 108, 113, 115, 116 및 117)과 유사할 수 있다.
도 3은 STI 영역들(207 및 208)의 상단 표면들(216 및 217) 상에, 각각, 형성되거나 성장된 STI 물질의 상부 트렌치 STI 영역들(307 및 308)을 나타내고 있다. STI 영역들(307 및 308)의 STI 물질은 영역들(107 및 108)과 동일한 물질로 형성될 수 있다. 영역들(107 및 108)이 상단 표면(103)에 대해 동일한 변형 특성을 가지는 것처럼, STI 영역들(307 및 308)의 STI 물질이 상단 표면들(216 및 217)과 관련하여 동일한 변형 특성을 가질 수 있다.
영역들(307 및 308)은 높이 H1(표면(216 또는 217)으로부터 상단 STI 표면들(316 또는 317)까지), (예컨대, 표면들(216 또는 217) 및 개구(303)를 가로지르는) 하단부 폭 W1, 하단부 길이 L1(도시되어 있지 않지만, 지면을 뚫고 들어가는 방향으로 뻗어 있음), 상부 개구(340)(예컨대, 상단부) 폭 W1, 및 상부 개구(340) 길이 L1을 가지는 트렌치(306)의 트렌치 벽들을 정의하는 내부 STI 측벽들(313 및 315)을 가질 수 있다. 보다 구체적으로는, 트렌치(306)는 영역(307)의 측벽(313)에 있는 측면; 영역(308)의 측벽(315)에 있는 측면; 하단 표면들(216 및 217) 및 하단 개구(303); 및 영역들(307 및 308)의 상단 표면들(316 및 317)에 의해 정의되거나 이들을 가질 수 있다. 측벽들(313 및 315)은 표면들(216 및 217)에 수직인(예컨대, 표면들(216 및 217)에 대해 90도의 각도를 형성하는) 수직 측벽들일 수 있다.
실시예들에 따르면, 영역들(307 및 308)(예컨대, 트렌치(306))은 패터닝 및 에칭에 의해 형성될 수 있다. 트렌치들(305, 306 및 350) 및 그들의 측벽들을 형성하는 공정들에 대한 보다 상세한 실시예들이 도 7a 내지 도 7i 및 도 9와 관련하여 이하에서 제공된다.
물질(322)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217)로부터가 아니라 그 위쪽에 성장될 수 있기 때문에, 물질(232)(또는 222, 이는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 233 및 235, 또는 표면들(216 및 217)에 인접한 물질(232)의 평면 표면, 도 2의 244를 참조)로부터 도 3의 트렌치(306) 내로 물질(322)(및 332)을 성장시키는 것은 도 1의 트렌치(105)에서 기판 물질(102)의 상단 표면(103) 상에 물질(122)을 성장시키는 것에 대한 이상의 설명들과 상이할 수 있다.
에피택셜 물질(322)은 트렌치(306)에서 수직 측벽들(313 및 315) 사이의 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217) 위쪽에 물질(232)(또는 222, 이는 표면(103)으로부터 성장됨)의 상단 표면들(233 및 235)(또는 표면들(216 및 217)에 인접한 물질(232)의 평면 표면, 도 2의 244를 참조)로부터 성장되는 트렌치(306)에 선택적으로 성장된(예컨대, 성막된) 에피택셜 물질의 에피택셜 층일 수 있다. 물질(322)은 STI 영역들(307 및 308) 사이에 있는 트렌치(306) 내로 뻗어 있는 물질(232)의 상단 표면으로부터 또는 그 상에 성장되는, 선택적으로 에피택셜 성장된 III-V족형 또는 게르마늄(Ge) 물질일 수 있다. 일부 실시예들에 따르면, 물질(322)은 ALE(atomic layer epitaxy), CVD(chemical vapor deposition), MOCVD(Metal-Organic Chemical Vapour Deposition) 또는 MOVPE(Metalorganic vapour phase epitaxy)를 사용한 에피택셜 성장(예컨대, 헤테로에피택시)에 의해 형성될 수 있고, 트렌치(305) 아래쪽에 있는 "씨드" 표면(103)으로부터만 성장할 수 있다. 어떤 경우들에서, 물질(322)은 MBE(molecular beam epitaxy) 또는 MEE(migration enhanced epitaxy)를 사용한 에피택셜 성장(예컨대, 헤테로에피택시)에 의해 형성될 수 있고, 트렌치(305) 아래쪽에 있는 "씨드" 표면(103)으로부터만 성장할 수 있다. 물질(322)은 동일한 성장 공정 또는 처리 기간 또는 "단계" 동안 초기에 물질(222), 이어서 232, 이어서 322로서 성장되는, 단결정 실리콘(Si) 기판 표면(103)으로부터 성장되는, 에피택셜 성장된 결정 버퍼 물질일 수 있다.
물질(322)은 비정질 상단 표면들(216 및 217)로부터가 아니라 그 위쪽에서의 물질(322)의 성장으로 인해, 물질(222 및 232)을 결정 상단 표면(103)으로부터 성장시키는 것과 비교하여, 물질(222 또는 232)과 상이한 방식으로 성장될 수 있다. 물질(322)이 물질(322)(또는 222, 둘 다가 물질(102)의 결정 씨드 층 또는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 233 및 235, 또는 표면들(216 및 217)에 인접한 물질(232)의 평면 표면, 도 2의 244를 참조)로부터 성장되지만, 물질(322)이 STI 영역들(507 및 508)의 비정질 상단 표면들(216 및 217)로부터 성장되지 않기 때문이다. 이 때문에, 어떤 경우들에서, 물질(322)은 (1) 표면들(216 및 217)의 상단부를 따라 있는 수직 (110) 결정 배향 측벽들(326 및 327)은 물론; (2) (111) 결정 배향을 갖는 측벽들(326 및 327) 위쪽에 있는 상단 표면들(323 및 325)을 형성한다. 어떤 경우들에서, 물질(322)의 수직 성장 속도(예컨대, 방향 H1에서의 상단 표면 형상(324)의 성장)는 수평 속도(예컨대, 방향 W1에서의 측벽(326 및 327)의 성장)보다 더 크다.
이 경우에, 제5 결함 원인은 하부 트렌치(305) 상부 개구(240)의 위 그리고 하부 개구(303)에서 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 STI 표면들(216 및 217)을 가지는 상부 트렌치(306)를 갖는 결합 트렌치(350)를 사용하는 것에 의해 방지될 수 있는데, 그 이유는 물질(322)(예컨대, 그리고 332)이 비정질 상단 표면들(216 및 217)로부터 성장되지 않고 결정 씨드 층 또는 표면(103)으로부터 성장되기 때문이다. 이 때문에, 물질(322)은, 이하에서 더 기술되는 바와 같이, 측벽들(313 및 315)과 맞닿거나 그에 붙어 성장하는 수직 (110) 결정 배향 측벽들(336 및 337)을 형성한다. 어떤 경우들에서, 하부 트렌치(305) 상부 개구(240)를 완전히 둘러싸는 하부 표면들을 가지는 상부 트렌치(306)는 트렌치(306)의 하부 표면을 따라 모든 방향으로(예컨대, 개구(240)를 통해 똑바로 위를 가리키는 축에 대해 360도) 개구(240)로부터 바깥쪽으로 뻗어 있는 STI 표면들(216 및 217)을 포함한다. 어떤 경우들에서, 하부 트렌치(305) 상부 개구(240)를 완전히 둘러싸는 것은 개구(240)가 STI 표면들(216 및 217)의 중앙에 있는 아일랜드(island)인 것을 포함한다. 어떤 경우들에서, 하부 트렌치(305) 상부 개구(240)를 완전히 둘러싸는 것은 STI 표면들(216 및 217)이 (예컨대, 트렌치(306)의 위쪽으로부터 볼 때) 개구(240) 주위에 정사각형 또는 직사각형 주변부를 형성하는 것을 포함한다.
어떤 경우들에서, 물질(322)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 물질(222)에 대한 것들과 유사하다. 어떤 경우들에서, 물질(322)의 성장은, 물질(232)로부터는 성장시키지만 영역들(207 및 208)의 STI 상단 표면들(216 및 217) 또는 STI 측벽들(313 및 315)의 물질로부터는 성장시키지 않거나 그에서 시작하지 않기 위해, 물질(322)에 대해 공지된 바와 같은, 미리 결정된 성장 온도 범위, 가스 플럭스 압력 범위 등을 선택하거나 사용하는 것에 의해 물질(232)의 상단 표면으로부터 선택적으로 성장된다. 어떤 경우들에서, 상부 트렌치(306)에서의 성장(322)은 기판에 수직인 (100) 또는 (001) 결정 배향(물질(102)의 배향과 동일함)을 가지는 것과 같이, 베이스 기판 물질(102)과 동일한 결정 배향을 가진다.
실시예들에 따르면, 물질(322)이 (100) 결정 배향 표면(103)으로부터 성장된 결정 배향을 갖기 때문에, 물질(322)의 성장은 물질(102)의 결정 배향과 동일한 결정 배향으로 계속된다. 보다 구체적으로는, 어떤 경우들에서, 물질(322)은, 상단 표면들(323 및 325)을 형성하기 위해 수직으로 성장하기 때문에, (111)의 성장된 결정 배향을 가진다. 이것은 상단 표면들(233 및 235)을 성장시키는 것(예컨대, 상단 표면들(223 및 225)로부터 또는 그 상에 성장시킴)에 대한 설명들과 유사할 수 있다.
실시예들에 따르면, 물질(322)이 (100) 결정 배향 표면(103)으로부터 성장된 결정 배향을 갖기 때문에, 물질(232)의 표면들로부터의 물질(322)의 성장은 (111) 결정 배향을 갖는 물질(322)의 상단부에 상단 표면들(323 및 325)을 가지는 상단 표면 피라미드 형상(324)을 형성한다. 어떤 경우들에서, 상단 표면 피라미드 형상(324)은 상단 표면 평탄 상단부 또는, (311) 또는 심지어 (911) 면들과 같은, (111)보다 더 높은 각도의 다른 면들을 형성하는 성장으로 대체될 수 있다. 어떤 경우들에서, 성장 온도, 가스 플럭스의 압력 등과 같은 물질(322)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 상단 표면 형상을 정의하거나 결정할 수 있다. 어떤 경우들에서, 성장 온도, 가스 플럭스의 압력 등과 같은 물질(322)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 상단 표면들(323 및 325)의 성장 속도(growth rate 또는 speed)를 정의하거나 결정할 수 있다.
어떤 경우들에서, 물질(322)의 상단 표면들(323 및 325)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 상단 표면들(323 및 325)을 위해 (111) 면들만을 성장시키고 다른 것들은 성장시키지 않기 위해(예컨대, 평탄하거나 다른 각도의 면들을 배제시킴) 공정 조건들을 조정하도록 선택되거나 미리 결정된다. 그렇지만, 다른 경우들에서, 물질(322)의 상단 표면들(323 및 325)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 평탄하거나, (311) 또는 (911) 면들과 같은, (111)보다 더 높은 각도의 다른 면들을 포함하거나 성장시키도록 선택된다.
실시예들에 따르면, 물질(322)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217) 위쪽에 있거나 그와 접촉하는 물질(232)(예컨대, 표면들(233 및 235), 또는 표면들(216 및 217)에 인접한 물질(232)의 평면 표면, 도 2의 244를 참조)로부터 성장하기 때문에, 물질(322)은 표면들(216 및 217)의 상단부를 따라 수직 (110) 결정 배향 측벽들(326 및 327)을 형성한다. 보다 구체적으로는, 어떤 경우들에서, 물질(322)이 가장자리들(230 및 231)을 따라 성장하기 때문에, 물질(322)이 (110) 결정 배향으로 성장하거나 (110) 결정 배향을 가지는데, 그 이유는 물질(322)이 수직 측벽들(326 및 327)을 형성하기 위해 성장하기 때문이다. 이 (110) 결정 배향은 도 1의 (111) 결정 배향 측벽들(123 및 125)과 상이할 수 있고; 도 2의 (111) 측벽들(223 및 225)과 상이할 수 있다. 어떤 경우들에서, 물질(322)의 측벽들(326 및 327)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 측벽들(326 및 327)을 위해 (110) 면들만을 성장시키고 다른 것들은 성장시키지 않기 위해(예컨대, (110) 또는 다른 각도의 면들을 배제시킴) 공정 조건들을 조정하도록 선택되거나 미리 결정된다.
실시예들에 따르면, 물질(322)의 (110) 측벽들(326 및 327)이 표면들(216 및 217)의 상단부를 가로질러 또는 그를 따라 벽들(313 및 315) 쪽으로(예컨대, 방향 W1 및 L1으로) 성장하기 때문에, 상단 표면들(323 및 325)은 상단부로부터 또는 측벽들(326 및 327) 위쪽에서 개구(340) 쪽으로(예컨대, 방향 H1으로) 성장한다. 어떤 경우들에서, 성장 온도, 가스 플럭스의 압력 등과 같은 물질(322)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 측벽들(326 및 327)의 성장 속도를 정의하거나 결정할 수 있다. 어떤 경우들에서, (예컨대, 방향 H1에서의) 상단 표면들(323 및 325)의 수직 성장 속도는 (예컨대, 방향 W1에서의) 측벽들(326 및 327)의 수평 성장 속도보다 더 크다. 어떤 경우들에서, 수직 속도는 수평 속도보다 3배 이상 빠르다. 실시예들에 따르면, 물질(322)의 성장이 (예컨대, 물질(332)과 같이, 동일한 성장 공정 또는 절차 동안) (1) 표면들(216 및 217)의 상단부를 따라 있는 수직 (110) 결정 배향 측벽들(336 및 337)은 물론; (2) (111) 결정 배향을 갖는 측벽들(336 및 337) 위쪽에 있는 상단 표면들(333 및 335)로 계속되어, 상단 표면 피라미드 형상(334)을 형성한다.
어떤 경우들에서, 상단 표면 피라미드 형상(334)은, 예컨대, 물질(322)에 대한 (예컨대, 미리 결정된) 성장 조건들에 기초하여, 형상(324)에 대해 앞서 살펴본 바와 같은 상단 표면 평탄 상단부 또는 더 높은 각도의 다른 면들을 형성하는 성장으로 대체될 수 있다. 물질(332)은, 물질(232) 상에 또는 그로부터 결정질 물질(322)을 선택적으로 에피택셜 성장시키는 것으로부터 얻어지는 것과 같이, (111) 결정 배향 상단 표면들(333 및 335)을 가지는 상단 표면 피라미드 형상(334)이 영역들(307 및 308)의 상단 표면들(316 및 317) 위쪽에 "피크" 또는 결정 성장 패턴을 형성하는 것으로 도시되어 있다.
어떤 경우들에서, 물질(332)은 물질(322)과 동일한 물질이다. 어떤 경우들에서, 물질(332)은 물질(322)과 동일한 성장 공정 동안 성장된 동일한 물질이다. 어떤 경우들에서, 물질(322)이 단일의 성장 공정 동안 계속 성장되기 때문에, 물질(332)은 물질(322)이다. 어떤 경우들에서, 물질(332)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 물질(222) 또는 물질(322)에 대한 것들과 유사하다. 물질(322 및 332)은, (예컨대, 전자 또는 트랜지스터 디바이스들, 채널들, 확산층들, 게이트들, 기타를 형성하기 위해) 디바이스 층 또는 물질을 에피택셜 성장시킬 표면을 제공하는 물질과 같은, 본 기술 분야에 공지된 "버퍼" 물질일 수 있다.
어떤 경우들에서, 물질(332)이 물질(322)(둘 다가 물질(102)의 결정 씨드 층 또는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 323 및 325) 및 하나 이상의 측벽들(예컨대, 326 및 327)로부터 성장되지만, 물질(322)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217)로부터 성장되지 않기 때문이다. 이 때문에, 어떤 경우들에서, 물질(332)은 (1) 표면들(216 및 217)의 상단부를 따라 있는 수직 (110) 결정 배향 측벽들(336 및 337)은 물론; (2) (111) 결정 배향을 갖는 측벽들(336 및 337) 위쪽에 있는 상단 표면들(333 및 335)을 계속하여 형성한다. 어떤 경우들에서, 물질(332)의 수직 성장 속도는 계속하여 수평 속도보다 더 크다.
실시예들에 따르면, 물질(332)의 성장은 물질(102)의 결정 배향과 동일한 결정 배향으로 계속된다. 어떤 경우들에서, 물질(332)은, 상단 표면들(333 및 335)을 형성하기 위해 수직으로 성장하기 때문에, (111)의 성장된 결정 배향을 가진다. 이것은 상단 표면들(323 및 325)을 성장시키는 것(예컨대, 상단 표면들(233 및 235)로부터 또는 그 상에 성장시킴)에 대한 설명들과 유사할 수 있다.
실시예들에 따르면, 물질(322)의 표면들로부터의 물질(332)의 성장은, 물질(322)의 상단부에 상단 표면들(323 및 325)을 가지는 상단 표면 피라미드 형상(324)에 대해 기술된 것과 같이, (111) 결정 배향을 갖는 물질(332)의 상단부에 상단 표면들(333 및 335)을 가지는 상단 표면 피라미드 형상(334)을 형성한다. 상단 표면 피라미드 형상(334)은 트렌치(306) 상부 개구(340)를 통해 뻗어 있을 수 있다. 어떤 경우들에서, 개구(340)는 상단 투시 원형 또는 타원형 형상을 갖지 않는다. 어떤 경우들에서, 개구(340)는 코너들(111 및 112)과 유사한 상단 코너들을 갖는 것으로 말해진다.
어떤 경우들에서, 성장 온도, 가스 플럭스의 압력 등과 같은 물질(332)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 상단 표면들(323 및 325)의 성장 속도를 정의하거나 결정할 수 있다. 어떤 경우들에서, 물질(332)의 상단 표면들(333 및 335)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 상단 표면들(333 및 335)을 위해 (111) 면들만을 성장시키고 다른 것들은 성장시키지 않기 위해(예컨대, 평탄하거나 다른 각도의 면들을 배제시킴) 공정 조건들을 조정하도록 선택되거나 미리 결정된다. 그렇지만, 다른 경우들에서, 물질(332)의 상단 표면들(333 및 325)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 평탄하거나, (311) 또는 (911) 면들과 같은, (111)보다 더 높은 각도의 다른 면들을 포함하거나 성장시키도록 선택된다.
실시예들에 따르면, 물질(332)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217) 위쪽에 있거나 그와 접촉하는 물질(322)(예컨대, 표면들(326 및 327))로부터 성장하기 때문에, 물질(332)은, 물질(322)의 측벽들(326 및 327)에 대해 기술된 것과 같이, 표면들(216 및 217)의 상단부를 따라 수직 (110) 결정 배향 측벽들(336 및 337)을 계속하여 형성한다. 어떤 경우들에서, 물질(332)의 측벽들(336 및 337)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 측벽들(336 및 327)을 위해 (110) 면들만을 성장시키고 다른 것들은 성장시키지 않기 위해(예컨대, (110) 또는 다른 각도의 면들을 배제시킴) 공정 조건들을 조정하도록 선택되거나 미리 결정된다.
어떤 경우들에서, 성장 온도, 가스 플럭스의 압력 등과 같은 물질(332)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 물질(322)로부터 측벽들(326 및 327)을 성장시키는 것에 대해 기술된 것과 유사한 측벽들(336 및 337)의 성장 속도를 정의하거나 결정할 수 있다. 어떤 경우들에서, 이것은 측벽들(336 및 337)의 성장이 표면들(312 및 315)에 도달하게 하고; 상단 표면들(323 및 325)에 앞서, 표면(316 및 317)(예컨대, 표면(316 및 317)의 코너)에 도달하게 한다. (110) 결정 배향을 가지는 측벽들(336 및 337)의 물질(332)은 STI 측벽들(313 및 315)과 맞닿아 있을 수 있다(예컨대, 붙어 있거나 직접 접촉하고 있음). 어떤 경우들에서, 측벽들(336 및 337)은 STI 측벽들(313 및 315)에 평행하다(예컨대, 그들과 0도의 각도를 형성함).
어떤 경우들에서, 결합 트렌치(350) 또는 도 3에 대한 이상의 설명들은 기판 표면(103)에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들(213 및 215)을 가지는 하부 트렌치(305)의 개구(240)의 위 그리고 개구(240)를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(350)에서 기판 물질의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 단결정 물질을 선택적으로 에피택셜 성장시키는 것에 의해 제1, 제2, 제3 및 제5 측벽 결함 원인을 감소시키거나 방지한다. 이 경우에, 제5 결함 원인은 기판 표면에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들을 가지는 하부 트렌치를 가지는 것에 의해(도 2의 설명을 참조); 또는 하부 트렌치(305) 상부 개구(240)의 위쪽에 있고 하부 개구(303)에서 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 STI 표면들(216 및 217)을 가지는 상부 트렌치(306)를 갖는 결합 트렌치(350)를 사용하는 것에 의해 방지될 수 있다. 제1, 제2, 제3 측벽 결함 원인은, 물질(122)이 높이 H1까지 성장되는 도 1에 대해 앞서 살펴본 것과 같이, ART(aspect ratio trapping)를 제공하기 위해 폭 W1의 1.5배 이상 및 길이 L1의 1.5배 이상인 높이 H1을 갖는 상부 트렌치(306)를 가지는 것에 의해 방지될 수 있다.
예를 들어, 제1, 제2, 제3 및 제5 결함 원인이 디바이스들이 형성되는 에피택시 영역들 또는 물질(예컨대, 물질(332) 위쪽에 있는 상부 디바이스 물질) 내로 확산되지 않거나 그 내에 존재하지 않을 수 있다. 이와 같이, 버퍼 물질의 상단 표면들로부터 형성되거나 성장되는 디바이스 핀들은 결함이 감소된 또는 결함이 없는 핀 기반 디바이스들이 형성될 수 있는 전자 디바이스 물질(예컨대, 우물들 및 채널들)을 제공하고, 따라서 디바이스 물질 상에 또는 그 내에 제작된 회로 디바이스들에서 보다 빠른 또는 향상된 성능, 향상된 수율, 및 보다 적은 변동성 문제들을 제공할 수 있다.
도 4는 긴 수직 벽을 갖는 하부 트렌치(405)의 상부 개구 위쪽에 있고 이 상부 개구에 대해 개방되어 있으며 이 상부 개구를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(450)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도이다. 도 4의 유사한 특징부 번호들은 도 1 내지 도 3에 대해 기술된 것들과 동일할 수 있다. 그렇지만, 이하에서 설명되는 바와 같이, 어떤 예외들 또는 차이점들이 있을 수 있다.
이 경우에, 제1, 제2, 제3 및 제5 측벽 결함 원인은 "긴" 하부 트렌치(408)의 개구(240)의 위 그리고 개구(240)를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(450)에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 단결정 물질을 선택적으로 에피택셜 성장시키는 것에 의해 방지될 수 있다. 구체적으로는, 제5 결함 원인은 상부 트렌치(306)가 하부 트렌치 상부 개구(240) 위쪽에 있고 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 표면(216 및 217)을 가지는 결합 트렌치 개념을 사용하는 것에 의해 방지될 수 있다. 제1, 제2, 제3 측벽 결함 원인은 ART(aspect ratio trapping)의 개념을 사용하는 상부 트렌치(306) 또는 "긴" 하부 트렌치(405)를 가지는 것에 의해(예컨대, 트렌치 높이를 그의 폭의 1.5배 이상 및 그의 길이의 1.5배 이상으로 하는 것에 의해) 방지될 수 있다.
도 4는 STI 영역들(307 및 308) 사이에 형성된 상부 트렌치(306)를 가지며 긴 수직 벽을 갖는 하부 트렌치(405)의 상부 개구(240) 위쪽에 있고 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 둘러싸는 하부 표면(예컨대, 표면들(216 및 217) 및 개구(303))을 가지는 결합 트렌치(450)를 나타내고 있다. 상부 트렌치(306)는 하부 트렌치(405)의 상부 개구(240)와 같은 하부 개구(303) 또는 그와 동일한 개구를 가질 수 있다(예컨대, 양 개구가 폭 W3 및 길이 L3을 가짐). 일부 실시예들에 따르면, 개구들은 동일한 축 또는 중심을 가진다(예컨대, 폭 및 길이와 관련하여 수평 방향에서 서로의 위쪽에 중심을 두고 있음).
하부 트렌치(405)에 대해, 도 4는 긴 수직 측벽들(413 및 415)을 가지는 STI(shallow trench isolation) 영역들(407 및 408) 사이의 트렌치(405)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 물질(222)(및 432)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도를 나타낸 것이다. 하부 트렌치(405)는 도 1의 트렌치(105)와 유사할 수 있지만, 높이 H2, 폭 W3 및 길이 L3를 가진다. 어떤 경우들에서, 도 4의 트렌치(405)에서 상단 표면(103) 상에 물질(222)(및 432)을 성장시키는 것은 도 1의 트렌치(105)에서 기판 물질(102)의 상단 표면(103) 상에 물질(122)을 성장시키는 것에 대한 이상의 설명들과 유사할 수 있다. 결과적으로, 어떤 경우들에서, 트렌치(405)는 트렌치(105)의 보다 작은 버전(예컨대, 본 명세서에서 살펴본 임의의 예외들을 가짐)일 수 있다.
일부 실시예들에 따르면, 하부 트렌치(405)의 특징부들(407, 408, 413, 415, 483, 485, 432, 433, 434 및 435)은 (1) (예컨대, 트렌치(105)의 높이 H1, 폭 W1 및 길이 L1과 비교하여) 높이 H2, 폭 W3 및 길이 L3을 갖는 것; 및 이하에서 살펴보는 임의의 다른 예외들을 제외하고는, 각각, 도 1의 트렌치(105)의 특징부들(107, 108, 113, 115, 123, 125, 122(432와 유사함), 126, 124 및 128)과 유사할 수 있다.
일부 실시예들에 따르면, 하부 트렌치(405)의 코너들(411 및 412)은 코너들(411 및 412) 각각이 트렌치(405)의 측벽과 상단 표면들(216 및 217) 사이에 90도의 각도를 형성하는 반면, 코너들(211 및 212) 각각이 측벽들과 표면들 사이에 40도 내지 70도(예컨대, 55도 등)의 각도를 형성하는 것을 제외하고는, 각각, 도 3의 코너들(211 및 212)과 유사할 수 있다. 보다 구체적으로는, 트렌치(405)는 영역(407)의 측벽(413)에 있는 측면; 영역(408)의 측벽(415)에 있는 측면; 상단 표면(103)에 있는(상단 표면(103)인) 하단부(W3 및 L3을 가짐); 상부 개구(240)에 있는 상단부(W3 및 L3을 가짐); 및 영역들(407 및 408)의 상단 표면들(216 및 217)에 인접한 상단 코너들(411 및 412)(예컨대, 길이 L3만큼 뻗어 있는 상부 개구 코너들)에 의해 정의되거나 이들을 가질 수 있다. 트렌치 측벽들(413 및 415)은 기판 표면(103)에 대해 긴 수직일 수 있다(예컨대, 표면(103)과 직각을 형성함). 물질(432)은, 도 1의 STI "수직" 측벽들(113 및 115)와 접촉하는(예컨대, 붙어 있거나 직접 접촉하고 있는) 측벽들(123 및 125)에 대한 이상의 설명들과 유사하게, STI "수직" 측벽들(413 및 415)과 접촉하는(예컨대, 붙어 있거나 직접 접촉하고 있는) (111) 결정 배향 "수직" 측벽들(483 및 485)을 가질 수 있다.
트렌치(405)의 H2는, 비 H2/W3이 1.5 이상이도록, 트렌치의 W3보다 더 클 수 있다. 어떤 경우들에서, 비 H2/W3은 1.5이다. 어떤 경우들에서, 비 H2/W3은 2.0 이상이다. 어떤 경우들에서, 비 H2/W3은 2.0이다. 일부 실시예들에 따르면, W3은 10 내지 15 나노미터(nm)일 수 있고, H1은 350 나노미터(nm)일 수 있다. 트렌치(405)의 H2는, 비 H2/L3이 1.5 이상이도록, 트렌치의 L3보다 더 클 수 있다. 어떤 경우들에서, 비 H2/L3은 1.5이다. 어떤 경우들에서, 비 H2/L3은 2.0 이상이다. 어떤 경우들에서, 비 H2/L3은 2.0이다. 일부 실시예들에 따르면, L3은 10 내지 15 나노미터(nm)일 수 있고, H1은 350 나노미터(nm)일 수 있다. 어떤 경우들에서, L3은 W3과 같다(또는 거의 동일함). 어떤 경우들에서, L3은 W3 초과 또는 미만이다.
도 4는 물질(432)이 개구(240)를 통해 뻗어가는(예컨대, 성장하는) 것을 나타내고 있고, 이는 도 1의 표면들(126 및 128)에 인접한 물질(122)과 유사할 수 있다. 이 때문에, 어떤 경우들에서, 물질(432); 측벽들(433 및 435); 및 상단 표면 피라미드 형상(434)은 (예컨대, 물질(122)이 높이 H1까지 성장되는) 도 1의 물질(122); 측벽들(126 및 128); 및 상단 표면 피라미드 형상(124)과 유사할 수 있다. 이 경우에, 제1, 제2, 제3 측벽 결함 원인은, (예컨대, 물질(122)이 높이 H1까지 성장되는) 도 1에 대해 앞서 살펴본 것과 같이, ART(aspect ratio trapping)를 제공하기 위해 폭 W3의 1.5배 이상 및 길이 L3의 1.5배 이상인 높이 H2를 갖는 하부 트렌치(405)를 가지는 것에 의해 방지될 수 있다. 예를 들어, 제1, 제2, 제3 측벽 결함 원인은 트렌치(405)의 ART(예컨대, H2는 W3의 1.5배 이상이고, H2는 L3의 1.5배 이상임)로 인해 표면들(433 및 435)(또는 표면들(216 및 217)에 있거나 그에 인접하여 있는 물질(432)의 평면 표면)에 있는 물질(432)에서 방지될 수 있다.
상부 트렌치(306)에 대해, 도 4는 수직 측벽들(313 및 315)을 가지는 STI 영역들(307 및 308) 사이에 성장된 트렌치(306)에서 STI 영역들(407 및 408)의 상단 표면들(216 및 217) 상에 물질(432)(또는 222, 이는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들로부터 III-V족형 또는 게르마늄(Ge) 물질(322)(및 332)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도를 나타낸 것이다.
일부 실시예들에서, 물질들(322); 측벽들(326, 327); 상단 표면들(323 및 325); 및 상단 표면 피라미드 형상(324)은 도 3 및 도 4 둘 다에서 유사할 수 있다. 이것은 물질(322)이 물질(432)(또는 222, 둘 다가 물질(102)의 결정 씨드 층 또는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 433 및 435, 또는 표면들(216 및 217)에 인접한 물질(432)의 평면 표면, 예컨대, 도 2의 244를 참조)로부터 성장되지만, 물질(322)이 STI 영역들(407 및 408)의 비정질 상단 표면들(216 및 217)로부터 성장되지 않기 때문일 수 있다. 이 때문에, 어떤 경우들에서, 물질(322)은 (1) 표면들(216 및 217)의 상단부를 따라 있는 수직 (110) 결정 배향 측벽들(326 및 327)은 물론; (2) (111) 결정 배향을 갖는 측벽들(326 및 327) 위쪽에 있는 상단 표면들(323 및 325)을 형성한다. 어떤 경우들에서, 물질(322)의 수직 성장 속도(예컨대, 방향 H1에서의 상단 표면 형상(324)의 성장)는 수평 속도(예컨대, 방향 W1에서의 측벽(326 및 327)의 성장)보다 더 크다.
실시예들에 따르면, 앞서 살펴본 바와 같이, 물질(322)의 성장이 물질(332)과 같이 (예컨대, 동일한 성장 공정 또는 절차 동안) 계속된다. 어떤 경우들에서, 물질(332)이 물질(322)(둘 다가 물질(102)의 결정 씨드 층 또는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 323 및 325) 및 하나 이상의 측벽들(예컨대, 326 및 327)로부터 성장되지만, 물질(322)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217)로부터 성장되지 않기 때문이다. 이 때문에, 어떤 경우들에서, 물질(332)은 (1) 표면들(216 및 217)의 상단부를 따라 있는 수직 (110) 결정 배향 측벽들(336 및 337)을 계속하여 형성하고; 상단 표면들(333 및 335)을 가지는 상단 표면 피라미드 형상(334)을 형성한다. (110) 결정 배향을 가지는 측벽들(336 및 337)의 물질(332)은 STI 측벽들(313 및 315)과 맞닿아 있을 수 있다(예컨대, 붙어 있거나 직접 접촉하고 있음). 어떤 경우들에서, 측벽들(336 및 337)은 STI 측벽들(313 및 315)에 평행(예컨대, 그들과 0도의 각도를 형성함)하다.
물질(322)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217)로부터가 아니라 그 위쪽에 성장될 수 있기 때문에, 도 4의 물질(432)의 하나 이상의 상단 표면들(예컨대, 433 및 435)로부터 물질(322)(및 332)을 성장시키는 것은 도 1의 트렌치(105)에서 기판 물질(102)의 상단 표면(103) 상에 물질(122)을 성장시키는 것에 대한 이상의 설명들과 상이할 수 있다. 보다 구체적으로는, 어떤 경우들에서, 물질(322)이 가장자리들(230 및 231)을 따라 성장하기 때문에, 물질(322)이 (110) 결정 배향으로 성장하거나 (110) 결정 배향을 가지는데, 그 이유는 물질(322)이 측벽들(313 및 315)과 접촉하는 수직 측벽들(326 및 327)을 형성하기 위해 성장하기 때문이다. 결과적으로, 이 경우들에서, 트렌치(306)의 다른 특징부들은 트렌치(306)와 유사할 수 있다(예컨대, 본 명세서에서 살펴본 임의의 예외들을 가짐).
어떤 경우들에서, 제5 측벽 결함 원인은 기판 표면에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들을 가지는 트렌치로 인해 물질(432)에서 방지되지 않을 수 있다(예컨대, 트렌치(305)에 대한 도 2의 설명을 참조). 그렇지만, 실시예들에 따르면, 제5 측벽 결함 원인은 하부 트렌치(405) 상부 개구(440) 위쪽에 있고 하부 개구(503)에서 상부 개구(440)에 대해 개방되어 있으며 상부 개구(440)를 완전히 둘러싸는 상부 트렌치 하부 STI 표면들(216 및 217)을 가지는 상부 트렌치(306)를 갖는 결합 트렌치(450)를 사용하는 것에 의해 물질(432)에서 방지될 수 있다.
실시예들에 따르면, 트렌치들(405, 306 및 450) 및 이들의 측벽들은 패터닝 및 에칭에 의해 형성될 수 있다. 트렌치들(405, 306 및 450) 및 이들의 측벽들을 형성하는 공정들의 보다 상세한 실시예들이 이하에서 도 8a 내지 도 8i 및 도 10과 관련하여 제공된다.
에피택셜 물질(322)은, 물질(232)의 표면들로부터 물질(322)을 성장시키는 것에 대해 앞서 기술된 바와 같이, 트렌치(306)에서 수직 측벽들(313 및 315) 사이의 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217) 위쪽에 물질(432)(또는 222, 이는 표면(103)으로부터 성장됨)의 상단 표면들(433 및 435)로부터 성장되는 트렌치(306)에 선택적으로 성장된(예컨대, 성막된) 에피택셜 물질의 에피택셜 층일 수 있다. 물질(322)은 동일한 성장 공정 또는 처리 기간 또는 "단계" 동안 초기에 물질(222), 이어서 432, 이어서 322로서 성장되는, 단결정 실리콘(Si) 기판 표면(103)으로부터 성장되는, 에피택셜 성장된 결정 버퍼 물질일 수 있다.
어떤 경우들에서, 물질(322)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 물질(222)에 대한 것들과 유사하다. 어떤 경우들에서, 물질(322)의 성장은, 물질(432)로부터는 성장시키지만 영역들(207 및 208)의 STI 상단 표면들(216 및 217) 또는 STI 측벽들(313 및 315)의 물질로부터는 성장시키지 않거나 그에서 시작하지 않기 위해, 물질(322)에 대해 공지된 바와 같은, 미리 결정된 성장 온도 범위, 가스 플럭스 압력 범위 등을 선택하거나 사용하는 것에 의해 물질(432)의 상단 표면으로부터 선택적으로 성장된다.
어떤 경우들에서, 결합 트렌치(450) 또는 도 4에 대한 이상의 설명들은 기판 표면(103)에 대해 "긴" 수직 측벽들(413 및 415)을 가지는 하부 트렌치(405)의 개구(240)의 위 그리고 개구(240)를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(450)에서 기판 물질의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 단결정 물질을 선택적으로 에피택셜 성장시키는 것에 의해 제1, 제2, 제3 및 제5 측벽 결함 원인을 감소시키거나 방지한다. 이 경우에, 제5 결함 원인은 하부 트렌치(405) 상부 개구(240) 위쪽에 있고 하부 개구(303)에서 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 STI 표면들(216 및 217)을 가지는 상부 트렌치(306)를 갖는 결합 트렌치(450)를 사용하는 것에 의해 방지될 수 있다. 제1, 제2, 제3 측벽 결함 원인은 (1) (예컨대, 물질(122)이 높이 H1까지 성장되는) 도 1에 대해 앞서 살펴본 것과 같이, ART(aspect ratio trapping)를 제공하기 위해 폭 W1의 1.5배 이상 및 길이 L1의 1.5배 이상인 높이 H1을 갖는 상부 트렌치(306)를 가지는 것; 또는 (2) (예컨대, 물질(122)이 높이 H1까지 성장되는) 도 1에 대해 앞서 살펴본 것과 같이, ART(aspect ratio trapping)를 제공하기 위해 폭 W3의 1.5배 이상 및 길이 L3의 1.5배 이상인 높이 H2를 갖는 하부 트렌치(405)를 가지는 것에 의해 방지될 수 있다.
예를 들어, 트렌치 버퍼 물질에서의 제1, 제2, 제3 및 제5 결정 결함 원인이 디바이스들이 형성되는 디바이스 에피택시 영역들 또는 물질(예컨대, 물질(332) 위쪽에 있는 상부 디바이스 물질) 내로 확산되지 않거나 그 내에 존재하지 않을 수 있다. 이와 같이, 버퍼 물질의 상단 표면들로부터 형성되거나 성장되는 디바이스 핀들은 결함이 감소된 또는 결함이 없는 핀 기반 디바이스들이 형성될 수 있는 전자 디바이스 물질(예컨대, 우물들 및 채널들)을 제공하고, 따라서 디바이스 물질 상에 또는 그 내에 제작된 회로 디바이스들에서 보다 빠른 또는 향상된 성능, 향상된 수율, 및 보다 적은 변동성 문제들을 제공할 수 있다.
도 5는 짧은 수직 벽을 갖는 하부 트렌치(505)의 상부 개구 위쪽에 있고 이 상부 개구에 대해 개방되어 있으며 이 상부 개구를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(550)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 물질을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도이다. 도 5의 유사한 특징부 번호들은 도 1 내지 도 4에 대해 기술된 것들과 동일할 수 있다. 그렇지만, 이하에서 설명되는 바와 같이, 어떤 예외들 또는 차이점들이 있을 수 있다.
이 경우에, 제1, 제2, 제3 및 제5 측벽 결함 원인은 "짧은" 하부 트렌치(505)(예컨대, 수직 측벽들을 가지는 "짧은" 하부 트렌치는 트렌치 높이가 그의 폭의 1.5배 미만이거나 그의 길이의 1.5배 미만임)의 개구(240)의 위 그리고 개구(240)를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(550)에서 기판 물질의 상단 표면 상에 III-V족형 또는 게르마늄(Ge) 단결정 물질을 선택적으로 에피택셜 성장시키는 것에 의해 방지될 수 있다. 구체적으로는, 제5 결함 원인은 상부 트렌치(306)가 하부 트렌치 상부 개구(240) 위쪽에 있고 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 표면(216 및 217)을 가지는 결합 트렌치 개념을 사용하는 것에 의해 방지될 수 있다. 제1, 제2, 제3 측벽 결함 원인은 ART(aspect ratio trapping)의 개념을 사용하는 상부 트렌치(306)를 가지는 것에 의해(예컨대, 트렌치 높이를 그의 폭의 1.5배 이상 및 그의 길이의 1.5배 이상으로 하는 것에 의해) 방지될 수 있다.
도 5는 STI 영역들(307 및 308) 사이에 형성된 상부 트렌치(306)를 가지며 짧은 수직 벽을 갖는 하부 트렌치(505)의 상부 개구(240)의 위 그리고 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 둘러싸는 하부 표면(예컨대, 표면들(216 및 217) 및 개구(303))을 가지는 결합 트렌치(550)를 나타내고 있다. 상부 트렌치(306)는, 도 4에 대해 살펴본 바와 같이, 하부 트렌치(405)의 상부 개구(240)와 같은 하부 개구(303) 또는 그와 동일한 개구를 가질 수 있다.
하부 트렌치(505)의 H3은 트렌치의 W3보다 더 클 수 있지만, 비 H2/W3은 1.5 미만이다. 어떤 경우들에서, H3은 W3 미만이다. 트렌치(505)의 H3은 트렌치의 L3보다 더 클 수 있지만, 비 H2/L3은 1.5 미만이다. 어떤 경우들에서, H3은 L3 미만이다. 트렌치(505)는 ART 트렌치가 아닌 것으로 말해질 수 있다.
하부 트렌치(505)에 대해, 도 5는 짧은 수직 측벽들(513 및 515)을 가지는 STI(shallow trench isolation) 영역들(507 및 508) 사이의 트렌치(505)에서 기판 물질(102)의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 물질(222)(및 532)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도를 나타낸 것이다. 하부 트렌치(505)는 도 3의 트렌치(405)와 유사할 수 있지만, 높이 H3, 폭 W3 및 길이 L3를 가진다. 어떤 경우들에서, 도 5의 트렌치(505)에서 상단 표면(103) 상에 물질(222)(및 532)을 성장시키는 것은 (예컨대, 물질(122)이 높이 H1까지 성장되는) 도 1의 트렌치(105)에서 기판 물질(102)의 상단 표면(103) 상에 물질(122)을 성장시키는 것에 대한 이상의 설명들과 유사할 수 있다. 결과적으로, 어떤 경우들에서, 트렌치(505)는 트렌치(405)의 보다 짧은 버전(예컨대, 본 명세서에서 살펴본 임의의 예외들을 가짐)일 수 있다. 어떤 경우들에서, H3은 1 nm와 1.5xW3 미만 사이의 범위에 있다.
일부 실시예들에 따르면, 하부 트렌치(505)의 특징부들(507, 508, 513, 515, 583, 585, 532, 533, 534 및 535)은 (1) (예컨대, 트렌치(405)의 높이 H2와 비교하여) 높이 H3을 갖는 것; 및 이하에서 살펴보는 다른 예외들을 제외하고는, 각각, 도 3의 하부 트렌치(405)의 특징부들(407, 408, 413, 415, 483, 485, 432, 433, 434 및435)과 유사할 수 있다. 보다 구체적으로는, 트렌치(505)는 영역(507)의 측벽(513)에 있는 측면; 영역(508)의 측벽(515)에 있는 측면; 상단 표면(103)에 있는(상단 표면(103)인) 하단부(W3 및 L3을 가짐); 상부 개구(240)에 있는 상단부(W3 및 L3을 가짐); 및 영역들(507 및 508)의 상단 표면들(216 및 217)에 인접한 상단 코너들(411 및 412)에 의해 정의되거나 이들을 가질 수 있다. 트렌치 측벽들(513 및 515)은 기판 표면(103)에 대해 짧은 수직일 수 있다(예컨대, 표면(103)과 직각을 형성함). 물질(532)은, 도 1의 STI "수직" 측벽들(113 및 115)와 접촉하는(예컨대, 붙어 있거나 직접 접촉하고 있는) 측벽들(123 및 125)에 대한 이상의 설명들과 유사하게, STI "수직" 측벽들(513 및 515)과 접촉하는(예컨대, 붙어 있거나 직접 접촉하고 있는) (111) 결정 배향 "수직" 측벽들(583 및 585)을 가질 수 있다.
도 5는 물질(532)이 개구(240)를 통해 뻗어가는(예컨대, 성장하는) 것을 나타내고 있고, 이는 도 1의 표면들(126 및 128) 아래쪽에 있는 물질(122)과 유사할 수 있다. 이 때문에, 물질(532); 측벽들(533 및 535); 및 상단 표면 피라미드 형상(534)는, 결함 원인 1 내지 결함 원인 3이 존재하는 경우와 같은, 높이 H1 아래쪽에 있는 도 1의 물질(122)과 유사할 수 있다. 이 경우에, 제1, 제2, 제3 측벽 결함 원인은 하부 트렌치(505)를 가지는 것에 의해 방지되지 않을 수 있는데, 그 이유는 높이 H3이 폭 W3의 1.5배 이상이 아니고 길이 L3의 1.5배 이상이 아니기 때문이다. 이와 같이, 트렌치(505)는 (예컨대, 물질(122)이 높이 H1까지 성장되는) 도 1에 대해 앞서 살펴본 것과 같은, ART(aspect ratio trapping)를 제공하지 않는다.
상부 트렌치(306)에 대해, 도 5는 수직 측벽들(313 및 315)을 가지는 STI 영역들(307 및 308) 사이에 성장된 트렌치(306)에서 STI 영역들(507 및 508)의 상단 표면들(216 및 217) 상에 물질(532)(또는 222, 이는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들로부터 III-V족형 또는 게르마늄(Ge) 물질(322)(및 332)을 선택적으로 에피택셜 성장시킨 후의 반도체 기판 베이스(101)의 일부분의 개략 단면도를 나타낸 것이다.
일부 실시예들에서, 물질들(322); 측벽들(326, 327); 상단 표면들(323 및 325); 및 상단 표면 피라미드 형상(324)은 도 4 및 도 5 둘 다에서 유사할 수 있다. 이것은 물질(322)이 물질(532)(또는 222, 둘 다가 물질(102)의 결정 씨드 층 또는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 533 및 535, 또는 표면들(216 및 217)에 인접한 물질(532)의 평면 표면, 예컨대, 도 2의 244를 참조)로부터 성장되지만, 물질(322)이 STI 영역들(507 및 508)의 비정질 상단 표면들(216 및 217)로부터 성장되지 않기 때문일 수 있다. 이 때문에, 어떤 경우들에서, 물질(522)은 (1) 표면들(216 및 217)의 상단부를 따라 있는 수직 (110) 결정 배향 측벽들(326 및 327)은 물론; (2) (111) 결정 배향을 갖는 측벽들(326 및 327) 위쪽에 있는 상단 표면들(323 및 325)을 형성한다.
실시예들에 따르면, 앞서 살펴본 바와 같이, 물질(322)의 성장이 물질(332)과 같이 (예컨대, 동일한 성장 공정 또는 절차 동안) 계속된다. 어떤 경우들에서, 물질(332)이 물질(322)(둘 다가 물질(102)의 결정 씨드 층 또는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 323 및 325) 및 하나 이상의 측벽들(예컨대, 326 및 327)로부터 성장되지만, 물질(322)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217)로부터 성장되지 않기 때문이다. 이 때문에, 어떤 경우들에서, 물질(332)은 (1) 표면들(216 및 217)의 상단부를 따라 있는 수직 (110) 결정 배향 측벽들(336 및 337)을 계속하여 형성하고; 상단 표면들(333 및 335)을 가지는 상단 표면 피라미드 형상(334)을 형성한다. (110) 결정 배향을 가지는 측벽들(336 및 337)의 물질(332)은 STI 측벽들(313 및 315)과 맞닿아 있을 수 있다(예컨대, 붙어 있거나 직접 접촉하고 있음). 어떤 경우들에서, 측벽들(336 및 337)은 STI 측벽들(313 및 315)에 평행(예컨대, 그들과 0도의 각도를 형성함)하다.
물질(322)이 STI 영역들(207 및 208)의 비정질 상단 표면들(216 및 217)로부터가 아니라 그 위쪽에 성장될 수 있기 때문에, 물질(532)(또는 222, 이는 표면(103)으로부터 성장됨)의 하나 이상의 상단 표면들(예컨대, 533 및 535)로부터 도 5의 트렌치(306) 내로 물질(322)(및 332)을 성장시키는 것은 도 1의 트렌치(105)에서 기판 물질(102)의 상단 표면(103) 상에 물질(122)을 성장시키는 것에 대한 이상의 설명들과 상이할 수 있다. 보다 구체적으로는, 어떤 경우들에서, 물질(322)이 가장자리들(230 및 231)을 따라 성장하기 때문에, 물질(322)이 (110) 결정 배향으로 성장하거나 (110) 결정 배향을 가지는데, 그 이유는 물질(322)이 측벽들(313 및 315)과 접촉하는 수직 측벽들(326 및 327)을 형성하기 위해 성장하기 때문이다. 결과적으로, 이 경우들에서, 트렌치(306)의 다른 특징부들은 트렌치(306)와 유사할 수 있다(예컨대, 본 명세서에서 살펴본 임의의 예외들을 가짐).
어떤 경우들에서, 제5 측벽 결함 원인은 기판 표면에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들을 가지는 트렌치로 인해 물질(532)에서 방지되지 않을 수 있다(예컨대, 트렌치(305)에 대한 도 2의 설명을 참조). 그렇지만, 실시예들에 따르면, 제5 측벽 결함 원인은 하부 트렌치(505) 상부 개구(240) 위쪽에 있고 하부 개구(303)에서 상부 개구(440)에 대해 개방되어 있으며 상부 개구(440)를 완전히 둘러싸는 상부 트렌치 하부 STI 표면들(216 및 217)을 가지는 상부 트렌치(306)를 갖는 결합 트렌치(550)를 사용하는 것에 의해 물질(532)에서 방지될 수 있다.
실시예들에 따르면, 트렌치들(505, 306 및 550) 및 이들의 측벽들은 패터닝 및 에칭에 의해 형성될 수 있다. 트렌치들(505, 306 및 550) 및 이들의 측벽들을 형성하는 공정들의 보다 상세한 실시예들이 이하에서 도 8a 내지 도 8i 및 도 10과 관련하여 제공된다.
에피택셜 물질(322)은, 물질(232)의 표면들로부터 물질(322)을 성장시키는 것에 대해 앞서 기술된 바와 같이, 트렌치(306)에서 수직 측벽들(313 및 315) 사이의 STI 영역들(507 및 508)의 비정질 상단 표면들(216 및 217) 위쪽에 물질(532)(또는 222, 이는 표면(103)으로부터 성장됨)의 상단 표면들(533 및 535)로부터 성장되는 트렌치(306)에 선택적으로 성장된(예컨대, 성막된) 에피택셜 물질의 에피택셜 층일 수 있다. 물질(322)은 동일한 성장 공정 또는 처리 기간 또는 "단계" 동안 초기에 물질(222), 이어서 532, 이어서 322로서 성장되는, 단결정 실리콘(Si) 기판 표면(103)으로부터 성장되는, 에피택셜 성장된 결정 버퍼 물질일 수 있다.
어떤 경우들에서, 물질(322)에 대한 (예컨대, 미리 결정된) 성장 조건들의 선택은 물질(222)에 대한 것들과 유사하다. 어떤 경우들에서, 물질(322)의 성장은, 물질(532)로부터는 성장시키지만 영역들(207 및 208)의 STI 상단 표면들(216 및 217) 또는 STI 측벽들(313 및 315)의 물질로부터는 성장시키지 않거나 그에서 시작하지 않기 위해, 물질(322)에 대해 공지된 바와 같은, 미리 결정된 성장 온도 범위, 가스 플럭스 압력 범위 등을 선택하거나 사용하는 것에 의해 물질(532)의 상단 표면으로부터 선택적으로 성장된다.
어떤 경우들에서, 결합 트렌치(550) 또는 도 5에 대한 이상의 설명들은 하부 트렌치(505)의 개구(240)의 위 그리고 개구(240)를 둘러싸는 상부 트렌치(306)를 가지는 결합 트렌치(550)에서 기판 물질의 상단 표면(103) 상에 III-V족형 또는 게르마늄(Ge) 단결정 물질을 선택적으로 에피택셜 성장시키는 것에 의해 제1, 제2, 제3 및 제5 측벽 결함 원인을 감소시키거나 방지한다. 이 경우에, 제5 결함 원인은 하부 트렌치(505) 상부 개구(240) 위쪽에 있고 하부 개구(303)에서 상부 개구(240)에 대해 개방되어 있으며 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 STI 표면들(216 및 217)을 가지는 상부 트렌치(306)를 갖는 결합 트렌치(550)를 사용하는 것에 의해 방지될 수 있다. 제1, 제2, 제3 측벽 결함 원인은, (예컨대, 물질(122)이 높이 H1까지 성장되는) 도 1에 대해 앞서 살펴본 것과 같이, ART(aspect ratio trapping)를 제공하기 위해 폭 W1의 1.5배 이상 및 길이 L1의 1.5배 이상인 높이 H1을 갖는 상부 트렌치(306)를 가지는 것에 의해 방지될 수 있다.
예를 들어, 트렌치 버퍼 물질에서의 제1, 제2, 제3 및 제5 결정 결함 원인이 디바이스들이 형성되는 디바이스 에피택시 영역들 또는 물질(예컨대, 물질(332) 위쪽에 있는 상부 디바이스 물질) 내로 확산되지 않거나 그 내에 존재하지 않을 수 있다. 이와 같이, 버퍼 물질의 상단 표면들로부터 형성되거나 성장되는 디바이스 핀들은 결함이 감소된 또는 결함이 없는 핀 기반 디바이스들이 형성될 수 있는 전자 디바이스 물질(예컨대, 우물들 및 채널들)을 제공하고, 따라서 디바이스 물질 상에 또는 그 내에 제작된 회로 디바이스들에서 보다 빠른 또는 향상된 성능, 향상된 수율, 및 보다 적은 변동성 문제들을 제공할 수 있다.
도 6은 반도체 기판 베이스 위쪽에 형성된 결합 트렌치들을 가지는 반도체 기판 베이스의 일부분의 개략 평면도이다. 도 6은 반도체 기판 베이스 위쪽에 결합 트렌치들(650)을 형성한 후의 위쪽으로부터의 물질(102)의 반도체 기판 베이스(101)를 나타내고 있다.
측벽들(615), 하부 표면(617), 하부 개구(303), 폭 W1 및 길이 L1을 가지는 상부 트렌치(306)를 갖는 결합 트렌치(650)들이 도시되어 있다. 어떤 경우들에서, 트렌치(306)의 하단 표면은 하부 표면(617) 및 하부 개구(303)라고 말해질 수 있다.
트렌치들(650 또는 306)은 상부 표면(616)을 가진다. 하부 트렌치(605)는 상부 트렌치(306) 아래쪽에 도시되어 있다. 하부 트렌치(605)는 측벽들(613), 하부 표면(103), 및 폭 W3 및 길이 L3을 갖는 상부 개구(240)를 가진다.
실시예들에 따르면, 결합 트렌치들(650)은 본 명세서에 기술된 바와 같은 결합 트렌치들(350, 450 또는 550) 중 임의의 것일 수 있다. 어떤 경우들에서, 상부 표면(616)은 표면(316 및 317) 둘 다일 수 있거나 이들을 나타낼 수 있다. 실시예들에 따르면, 측벽들(615)은 측벽들(313 및 315)일 수 있거나 이들을 나타낼 수 있다. 어떤 경우들에서, 하부 표면(617)은 표면(216 및 217) 둘 다일 수 있거나 이들을 나타낼 수 있다. 실시예들에 따르면, 하부 트렌치(605)는 본 명세서에 기술된 바와 같은 트렌치들(300, 405 또는 505) 중 임의의 것일 수 있다. 실시예들에 따르면, 측벽들(613)은 측벽들(213 및 215), 측벽들(313 및 315), 측벽들(413 및 415), 또는 측벽들(513 및 515)일 수 있거나 이들을 나타낼 수 있다.
일부 실시예들에 따르면, 개구들(240 및 303)은 (예컨대, 지면을 뚫고 들어가는) 동일한 수직 축 또는 중심을 가진다. 어떤 경우들에서, 결합 트렌치(650)는, 모든 방향들에서 개구(240)로부터 바깥쪽으로 5 내지 10 nm 이상 뻗어 있는 것에 의해, 상부 개구(240)를 완전히 둘러싸는 상부 트렌치 하부 표면들(617)을 가진다. 어떤 경우들에서, 상부 트렌치 하부 표면들(617)이 개구(240)를 완전히 둘러싸는 것은 개구(240)가 표면들(617)의 중앙에 있는 아일랜드인 것을 포함한다. 어떤 경우들에서, 상부 트렌치 하부 표면들(617)은 개구(240) 주위에 정사각형(예컨대, 도시됨) 또는 직사각형 주변부를 형성한다.
실시예들에 따르면, 도 2 내지 도 6에 대해 기술된 구조들 및 실시예들은 표면(103)의 (110) 결정 구조 방향을 따르는 방향들(예컨대, 도 2 내지 도 6에 도시된 바와 같이 방향들 L 및 W)에서 내부 평면 표면들과 일치하거나 이들을 가지는 STI 측벽들을 포함한다. 어떤 경우들에서, 이것은 표면(103)의 (110) 결정 구조 방향을 따르는 또는 그에 평행한 방향(예컨대, 방향들 L1, L2, L3, W1, W2 및 W3)에서 측벽들의 내부 평면 표면과 일치하거나 그를 가지는 STI 측벽들(예컨대, 측벽들(613 및 615))을 포함하는 도 2 내지 도 6에 대해 기술된 실시예들을 포함한다. 어떤 경우들에서, STI 측벽들(613 및 615)은, 110 방향이 전계열의 110 방향들(예컨대, <110>으로 표현될 수 있는 011, 101 등)을 포함하는 경우와 같이, 기판의 110 방향과 일치한다. 일부 실시예들에서, 이 110 방향은 방향들의 계열이, "<110>"과 같이, 특수 브라켓들 "< >"의 사용에 의해 지정되는 재료 과학(materials science) 용어로 표현될 수 있다. 이 경우들에서, 트렌치들의 STI 측벽들이 기판의 110 방향과 정확히 일치하기 때문에, 패터닝 관점(예컨대, 40도 내지 70도(예컨대, 55도 등) 경사진 트렌치 측벽들(213 및 215)을 생성하는 것) 및 (110) 면의 측방향 에피택셜 성장 관점(예컨대, 110 성장 전방 측벽들(326 및 327)이 STI 측벽들(313 및 315)에 0도로 접근하는 것)으로부터 볼 때 STI 측벽들(613 및 615)이 가능하다(예컨대, 동작한다).
실시예들에 따르면, 도 7a 내지 도 7i는 결합 트렌치(350)을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다. 실시예들에 따르면, 도 7a 내지 도 7d는 트렌치(205)(또는 하부 트렌치(305))를 형성하기 위해 STI 영역들(207 및 208)을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다. 실시예들에 따르면, 도 7e 내지 도 7i는 상부 트렌치(306)를 형성하기 위해; 그리고 결합 트렌치(350)를 형성하기 위해 영역들(307 및 308)을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다.
도 7a는 트렌치들이 형성되어야 하는 기판의 상단 표면의 구역들을 마스크로 덮고; 마스킹된 구역들 옆에 있는 기판의 상단 표면의 마스킹되지 않은 구역들을 기판을 이방성 에칭하는 습식 화학 에칭제에 노출시켜 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 측벽들을 가지는 트렌치들을 형성한 후의 반도체 기판을 나타낸 것이다. 도 7a는 기판(101)의 물질(102)의 상단 표면(703) 상에 형성된(예컨대, 그와 접촉하는) 패턴 또는 마스크들(760 내지 762)을 나타내고 있다. 반도체 기판(101), 물질(102) 및 상단 표면(103)이 도 1 내지 도 5에서의 그 특징부들에 대한 설명과 동일할 수 있다. 표면(703)은 표면(103)과 유사할 수 있지만, 표면(103)으로부터 높이 H2에 또는 그를 초과하여 있는 것과 같이, 표면(103) 위쪽에 있다. 어떤 경우들에서, 이 마스크들은 폭 W3 및 길이 L3을 가진다. 이 마스크들은, 본 기술 분야에 공지된 바와 같이, 포토레지스트만으로, 또는 포토레지스트/산화물 조합으로; 또는 포토레지스트/질화물 조합으로 형성될 수 있다. 이것은 트렌치들이 형성되어야 하는 표면(703)의 실리콘의 구역들을 마스크들(760 내지 762)과 같은 마스크들(예컨대, 질화물 물질)로 덮는 것에 의한 패터닝을 포함할 수 있다.
도 7a는 또한 마스크들(760 내지 762) 사이의 표면(103)을 실리콘을 이방성 에칭하는 습식 화학 에칭제로 에칭하는 것에 의해 형성되는 트렌치들(705 및 706)을 나타내고 있다. 이 에칭은 표면(703)에 대해 40도 내지 70도(예컨대, 55도 등) 각도를 가지는 트렌치들(705 및 706)의 측벽들(712 내지 716)을 형성할 수 있다. 이것은, 실리콘 물질(예컨대, 물질(102))을 아래로 표면(103)까지 제거하기 위해, 마스크들(760 내지 762)에 대해(예컨대, 마스크들(760 내지 762)을 에칭하지 않고) 실리콘 물질(예컨대, 물질(102))을 선택적으로 에칭하는 것을 포함할 수 있다. 이것은 마스킹된 구역들 옆에 있는 마스킹되지 않은 실리콘 표면(703)을 실리콘을 이방성(선호된 격자면들을 따라) 에칭하는 습식 화학 에칭제에 노출시키는 것에 의해 트렌치들을 형성하기 위해 에칭하는 것을 포함할 수 있다. 어떤 경우들에서, 이것은 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 측벽들(상부 개구가 하부 개구보다 더 큼)을 가지는 실리콘으로 된 트렌치들을 얻기 위해 수산화칼륨 에칭(실리콘의 이방성 습식 에칭)을 사용하는 것을 포함한다. 40도 내지 70도(예컨대, 55도 등)의 각도는 격자면들을 따라 실리콘을 제거하고 따라서 (111) 격자면을 따라 실리콘을 제거하는 습식 이방성 에칭을 사용하는 것으로부터 얻어질 수 있다.
도 7b는 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 트렌치들을 STI(shallow trench isolation) 물질로 채운 후의 도 7a의 반도체 기판을 나타낸 것이다. 도 7b는 트렌치들(705 및 706)이 마스크들(760 내지 762) 초과의 높이까지 STI 물질(704)로 채워진 것을 나타내고 있다. STI 물질(704)은 기판(101) 위쪽에 있는 모든 노출된 표면들 상의(예컨대, 그와 접촉하는) STI 물질의 블랭킷 층일 수 있다. 이것은 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 트렌치들을 분리 산화물(STI)로 채우는 것에 의해 STI 물질을 성막하는 것을 포함할 수 있다.
도 7c는 마스크들로 덮여 있던 기판의 상단 표면의 원래의 구역들의 마스크들을 제거하여 거기에 있는 기판의 상단 표면을 노출시킨 후의 도 7a의 반도체 기판을 나타낸 것이다. 도 7c는 기판(101)의 표면들(703)을 노출시키기 위해; 트렌치들(705 및 706)에서의 STI 물질 영역들(207 및 208)의 상단 표면들(216 및 217)을 노출시키기 위해; 그리고 마스크들(760 내지 762)을 제거하기 위해 STI 물질(704)이 높이(예컨대, 높이 H2)까지 평탄화된 것을 나타내고 있다.
이것은 원래의 Si 구역들이 STI 물질(704)의 영역들(207 및 208)을 분리시키도록 마스크들로 덮여 있는 원래의 Si 구역들의 마스크들(760 내지 762)을 제거하여 거기에 있는 실리콘을 노출시키는 것에 의해 STI 영역들(207 및 208)을 형성하는 것을 포함할 수 있다. STI 물질(704)을 연마하거나 평탄화하는 것은 STI 물질(704) 및 마스크들(760 내지 762)을 제거하여 새로운 STI 분리 산화물 물질 영역들(207 및 208)의 상단 평면 표면들(216 및 217)을 형성하기 위해 본 기술 분야에 공지된 화학적, 물리적 또는 기계적 연마에 의해 수행될 수 있다.
도 7d는 등방성 에칭을 사용하여 기판의 상단 표면의 노출된 원래의 구역들을 에칭하고; 따라서 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 갖는 산화물로 된 트렌치들을 제공한 후의 도 7a의 반도체 기판 - 트렌치의 하단부에서만 실리콘이 노출됨 - 을 나타낸 것이다. 도 7d는 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들(213 및 215) 및 하단 표면(103)을 갖는 트렌치(205)를 생성하기 위해, 습식(또는 선택적으로, 건식) 등방성 에칭(예컨대, 결정면들을 따라가는 우선적 에칭이 없음)을 사용하여 STI 영역들(207 및 208) 사이의 표면들(703)을 에칭해 높이 H2를 제거하여 물질(102)의 (예컨대, 평면) 표면(103)을 노출시키거나 형성하는 것에 의해 형성된 트렌치(205)(또는 305)를 나타내고 있다. 이것은, 실리콘 물질(예컨대, 물질(102))을 아래로 표면(103)까지 제거하기 위해, 영역들(207 및 208)의 STI 물질에 대해(예컨대, STI 물질을 에칭하지 않고) 실리콘 물질(예컨대, 물질(102))을 선택적으로 에칭하는 것을 포함할 수 있다. 이 트렌치는 높이 H2, 하단 폭 W2 및 상단 폭 W3 그리고 길이 L3을 가질 수 있다. 이것은 등방성 에칭(결정면들을 따라가는 우선적 에칭이 없음)(여기서 건식 에칭이 사용될 수 있음)을 사용하여 원래의 구역들에 있는 노출된 Si(703)를 에칭하고; 따라서 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들(213 및 215)을 갖는 산화물로 된 트렌치들(205)(또는 305)을 제공하는 것에 의해 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 갖는 트렌치(205)(또는 305)를 형성하는 것 - 트렌치의 하단부에서만 실리콘(103)이 노출됨 - 을 포함할 수 있다. 이러한 측벽들은 STI 영역들(207 및 208)의 측벽들(213 및 215)일 수 있거나; 도 2 및 도 3에 대해 기술된 바와 같이 트렌치(205 또는 305)를 형성할 수 있다.
실시예들에 따르면, 도 7a 내지 도 7d 후에, 도 2 및 도 3(예컨대, 물질들(222 및 232))에 대해 기술된 바와 같이, III-V족형 또는 게르마늄(Ge) 물질이 트렌치(205 또는 305)에 선택적으로 에피택셜 성장될 수 있다.
실시예들에 따르면, 도 7e 내지 도 7i는 영역들(307 및 308)(예컨대, 트렌치(306))을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다.
도 7e는 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 가지는 하부 트렌치를 다른 마스크로 채운 후의 도 7a의 반도체 기판을 나타낸 것이다. 도 7e는 표면들(216 및 217) 위쪽으로 높이 H1 이상의 높이까지 물질(102)의 상단 표면들(103) 및 표면들(216 및 217) 상에 형성된(예컨대, 그와 접촉하는) 패턴 또는 마스크들(765)로 채워진 트렌치(205)(또는 305)를 나타내고 있다. 이것은 또한 트렌치(205 또는 305)(예컨대, 도 2 및 도 3에 대해 기술된 트렌치들)를 채우는 것을 포함할 수 있다. 마스크(765)는 기판(101) 위쪽에 있는 모든 노출된 표면들 상의(예컨대, 그와 접촉하는) 블랭킷 마스크일 수 있다. 어떤 경우들에서, 이 마스크들은 포토레지스트만으로, 또는 포토레지스트/산화물 조합으로 또는 포토레지스트/질화물 조합으로 형성될 수 있다. 이것은 (예를 들어, 위의 도 7d에서 형성된) 이전의 STI 영역들(207 및 208) 사이의 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들(213 및 215)을 가지는 트렌치(205)를 다른 마스크(예컨대, 질화물 하드마스크(765))로 측벽들을 초과하는 높이까지 채우는 것에 의해 마스크 물질(765)을 성막하는 것 및 마스크를 (예컨대, 아래로 표면(103)으로부터 높이 H2 + H1까지) 평탄화하는 것을 포함할 수 있다. 마스크(765)를 연마 또는 평탄화하는 것은 마스크 물질(765)을 제거하여 마스크(765)의 상단 평면 표면들을 형성하기 위해 본 기술 분야에 공지된 화학적, 물리적 또는 기계적 연마에 의해 수행될 수 있다.
도 7f는 새로운 다른 마스크를 패터닝하고 에칭하여 이전의 STI 영역들까지의 개구들을 형성하고, 따라서 하부 트렌치 위쪽에 새로운 마스크의 보다 큰 정사각형 메사(mesa)들을 생성한 후의 도 7a의 반도체 기판을 나타낸 것이다. 도 7f는 마스크(765)의 상단 표면 상에 형성된 패턴 또는 마스크들(766 내지 768), 및 영역들(207 및 208)의 표면들(216 및 217)을 노출시키기 위해 에칭된 트렌치들(721 및 723)을 나타내고 있다. 어떤 경우들에서, 마스크들(766 내지 768)은 폭 길이 L1을 가진다. 마스크들(766 내지 768)은 포토레지스트만으로, 또는 포토레지스트/산화물 조합으로; 또는 포토레지스트/질화물 조합으로 형성될 수 있다. 이것은 STI 영역들(207 및 208)에 대한 개구들(721 및 723)을 형성하기 위해 새로운 마스크(765)를 리소그라피적으로 패터닝하고 에칭하며, 따라서 하부 트렌치(205) 위쪽에 새로운 마스크(765)의 보다 큰 정사각형 메사들(하부 트렌치 폭 W2보다 더 큼)을 생성하는 것에 의해 트렌치들(721 및 723)을 형성하는 패터닝 및 에칭을 포함할 수 있다.
도 7g는 이전의 STI 영역들까지의 개구들을 얕은 분리 산화물(STI) 물질로 채운 후의 도 7a의 반도체 기판을 나타낸 것이다. 도 7g는 표면들(216 및 217) 위쪽으로 높이 H1 이상의 높이까지 표면들(216 및 217) 상의(예컨대, 그와 접촉하는) STI 물질(775)로 채워진 트렌치들(721 및 723)을 나타내고 있다. STI 물질(775)은 기판(101) 위쪽에 있는 모든 노출된 표면들 상의(예컨대, 그와 접촉하는) 블랭킷 STI 물질일 수 있다. 이것은 STI 영역들(207 및 208)에 대한 개구들을 새로운 분리 산화물(STI)(775)로 채우는 것에 의해 트렌치들(721 및 723)을 채우기 위해 STI 물질을 성막하는 것을 포함할 수 있다.
도 7h는 새로운 STI 분리 산화물을 연마하여 새로운 다른 마스크의 더 큰 정사각형 메사들 및 이전의 STI 영역들까지의 개구들에 있는 새로운 산화물/STI를 노출시킨 후의 도 7a의 반도체 기판을 나타낸 것이다. 도 7h는 마스크(765)를 노출시키기 위해; 트렌치(306)에서의 STI 물질 영역들(307 및 308)의 상단 표면들(316 및 317)을 생성하거나 노출시키기 위해; 그리고 마스크들(766 내지 768)을 제거하기 위해 STI 물질(775)이 높이(예컨대, 높이 H1)까지 평탄화된 것을 나타내고 있다. 이것은 (1) 하부 트렌치(405) 상의 새로운 다른 마스크(765)의 보다 큰 정사각형 메사들(765)(예컨대, 질화물)을 노출시키고 (2) STI 영역들(207 및 208)에 대한 개구들(721 및 732)에서의 산화물의 표면들(316 및 317)을 노출시키기 위해 분리 산화물(775)을 연마하고, 따라서 STI 물질(775)의 영역들(307 및 308)을 형성하는 것에 의해 STI 영역들(307 및 308)을 형성하는 것을 포함할 수 있다. STI 물질(775)을 연마하거나 평탄화하는 것은 새로운 STI 분리 산화물 물질 영역들(307 및 308)의 상단 평면 표면들(316 및 317)을 형성하기 위해 본 기술 분야에 공지된 화학적, 물리적 또는 기계적 연마에 의해 수행될 수 있다.
도 7i는 이전의 STI 영역들까지의 개구들에 있는 새로운 산화물이 남아 있도록 새로운 산화물을 제거함이 없이 하부 트렌치 위쪽에 있는 새로운 다른 마스크의 보다 큰 정사각형 메사들(예컨대, 질화물)을 선택적으로 에칭하거나 제거하고; 따라서 수직 측벽들을 갖고 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 가지는 하부 트렌치의 상부 개구의 위 그리고 이 상부 개구를 둘러싸는 하부 개구를 가지는 산화물로 된 상부 트렌치를 제공한 후의 도 7a의 반도체 기판을 나타낸 것이다. 도 7i는 결합 트렌치(350)의 트렌치들(306 및 305)을 생성하거나 노출시키기 위해 STI 영역들(207, 208, 307 및 308)의 물질 및 기판 물질(102)에 대해 마스크 물질(765)을 선택적으로 에칭하는 것에 의해 형성될 수 있는 트렌치들(306 및 305)(예컨대, 트렌치(205)로부터 형성됨)을 나타내고 있다. 트렌치들(306 및 305)은 그들을 개별적으로 또는 동시에 형성하도록 에칭하는 것에 의해 형성될 수 있다(예컨대, 트렌치(305)는 동일한 에칭 공정 동안 또는 트렌치(306)를 형성하는 에칭에 계속된 즉각적인 화학적 에칭으로서 형성된다).
트렌치들(306 및 305)은 습식(또는 선택적으로, 건식) 등방성 에칭(예컨대, 결정면들을 따라가는 우선적 에칭이 없음)을 사용하여 STI 영역들(207, 208, 307 및 308) 사이의 마스크(765) 영역들의 표면들을 에칭하는 것에 의해 형성될 수 있다. 이 에칭은 영역들(207 및 208)의 상단 (예컨대, 평면) 표면들(216 및 217) 및 개구들(303 및 240)을 노출시키거나 형성하여 수직 측벽들(313 및 315)을 갖는 트렌치(306)를 생성하기 위해 높이 H1의 마스크(765)를 제거할 수 있다. 이 에칭은 또한 물질(102)의 상단 (예컨대, 평면) 표면(103)을 노출시키거나 형성하여 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들(213 및 215) 및 하단 표면(103)을 갖는 트렌치(305)를 생성하기 위해 높이 H2의 마스크(765)를 제거할 수 있다. 이것은, 마스크(765)를 아래로 표면(103)까지 제거하기 위해, 영역들(207, 208, 307 및 308)의 STI 물질에 대해(예컨대, STI 물질을 에칭하지 않고) 마스크(765) 물질을 선택적으로 에칭하는 것을 포함할 수 있다. 어떤 경우들에서, 이것은 물질(102)에 대해 마스크(765) 물질을 선택적으로 에칭하는 것을 포함할 수 있다. 이러한 에칭은 노출된 마스크(765) 물질을 습식(또는 선택적으로, 건식) 등방성 에칭(결정면들을 따라가는 우선적 에칭이 없음)을 사용하여 에칭하는 것을 포함할 수 있다. 트렌치(306)를 형성하기 위해 에칭하는 것은 STI 영역들(207 및 208)에 대한 개구들 내의 산화물이 남아 있도록 영역들의 어떤 산화물도 제거함이 없이 하부 트렌치(205) 위쪽에 있는 새로운 마스크(765)의 보다 큰 정사각형 메사들(765)(예컨대, 질화물)을 선택적으로 에칭하거나 제거하고; 따라서 경사진 벽을 갖는 하부 트렌치(305)의 상부 개구(240)의 위 그리고 상부 개구(240)를 둘러싸는 산화물 영역들(307 및 308) 내에 상부 트렌치(306)(수직 측벽들(313 및 315)을 가짐)를 제공하는 것에 의해 트렌치(306)를 형성하는 것을 포함할 수 있다. 상부 트렌치(306)는 높이 H1, 하단 폭 W1 및 길이 L1을 가질 수 있고, 여기서 높이 H1은, 도 1에 대해 앞서 기술된 바와 같이, W1의 1.5배 이상이고 L1의 1.5배 이상이다.
트렌치(306) 측벽들은 STI 영역들(307 및 308)의 측벽들(313 및 315)을 포함할 수 있거나; 도 3 내지 도 5에 대해 기술된 바와 같이 트렌치(306)를 형성할 수 있다. 실시예들에 따르면, 도 7a 내지 도 7i 후에, 도 3(예컨대, 물질들(222, 232, 322 및 332))에 대해 기술된 바와 같이, III-V족형 또는 게르마늄(Ge) 물질이 결합 트렌치(350)에 선택적으로 에피택셜 성장될 수 있다.
실시예들에 따르면, 도 8a 내지 도 8i는 결합 트렌치(450 또는 550)을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다. 실시예들에 따르면, 도 8a 내지 도 8d는 하부 트렌치(405)를 형성하기 위해 STI 영역들(407 및 408)을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다. 어떤 경우들에서, 도 8a 내지 도 8d는 하부 트렌치(505)를 형성하기 위해 STI 영역들(507 및 508)을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다. 실시예들에 따르면, 도 8e 내지 도 8i는 상부 트렌치(306)를 형성하기 위해; 그리고 결합 트렌치(450 또는 550)를 형성하기 위해 영역들(307 및 308)을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다.
도 8a는 트렌치들이 형성되어야 하는 기판의 상단 표면의 구역들을 마스크로 덮고; 마스킹된 구역들 옆에 있는 기판의 상단 표면의 마스킹되지 않은 구역들을 기판을 이방성 에칭하는 건식 화학 에칭제에 노출시켜 수직 측벽들을 가지는 트렌치들을 형성한 후의 반도체 기판을 나타낸 것이다. 도 8a는 기판(101)의 물질(102)의 상단 표면(703) 상에 형성된(예컨대, 그와 접촉하는) 패턴 또는 마스크들(760 내지 762)을 나타내고 있다. 반도체 기판(101), 물질(102) 및 상단 표면(103)이 도 1 내지 도 5에서의 그 특징부들에 대한 설명과 동일할 수 있다. 표면(703)은 표면(103)과 유사할 수 있지만, 표면(103) 위쪽으로 높이 H2에 또는 그 이상에 있는 것과 같이, 표면(103) 위쪽에 있다. 어떤 경우들에서, 이 마스크들은 폭 W3 및 길이 L3을 가진다. 이 마스크들은, 본 기술 분야에 공지된 바와 같이, 포토레지스트만으로, 또는 포토레지스트/산화물 조합으로; 또는 포토레지스트/질화물 조합으로 형성될 수 있다. 이것은 트렌치들이 형성되어야 하는 표면(703)의 실리콘의 구역들을 마스크들(760 내지 762)과 같은 마스크들(예컨대, 질화물 물질)로 덮는 것에 의한 패터닝을 포함할 수 있다.
도 8a는 또한 마스크들(760 내지 762) 사이의 표면(103)을 실리콘을 이방성 에칭하는 건식 화학 에칭제로 에칭하는 것에 의해 형성되는 트렌치들(805 및 806)을 나타내고 있다. 이 에칭은 표면(703)에 대해 90도 각도를 가지는 트렌치들(805 및 806)의 수직 측벽들(812 내지 816)을 형성할 수 있다. 이것은, 실리콘 물질(예컨대, 물질(102))을 아래로 표면(103)까지 제거하기 위해, 마스크들(760 내지 762)에 대해(예컨대, 마스크들(760 내지 762)을 에칭하지 않고) 실리콘 물질(예컨대, 물질(102))을 선택적으로 에칭하는 것을 포함할 수 있다. 이것은 마스킹된 구역들 옆에 있는 마스킹되지 않은 실리콘 표면(703)을 실리콘을 이방성(선호된 격자면들을 따라) 에칭하는 건식 화학 에칭제에 노출시키는 것에 의해 트렌치들을 형성하기 위해 에칭하는 것을 포함할 수 있다. 어떤 경우들에서, 이것은 수직 측벽들을 가지는 실리콘으로 된 트렌치들을 얻기 위해 염소 또는 다른 산성 건식 화학 물질(실리콘의 이방성 건식 에칭)을 사용하는 것을 포함한다. 어떤 경우들에서, 다른 이러한 화학 물질들은 염소를 대신하거나 보충하기 위해 "할로겐"을 포함할 수 있다. 이러한 할로겐은 플루오르, 또는 염소와 플루오르의 조합을 포함할 수 있다.
도 8b는 수직 측벽 트렌치들을 STI(shallow trench isolation) 물질로 채운 후의 도 8a의 반도체 기판을 나타낸 것이다. 도 8b는 트렌치들(805 및 806)이 마스크들(760 내지 762) 초과의 높이까지 STI 물질(804)로 채워진 것을 나타내고 있다. STI 물질(804)은 기판(101) 위쪽에 있는 모든 노출된 표면들 상의(예컨대, 그와 접촉하는) STI 물질의 블랭킷 층일 수 있다. 이것은 수직 측벽 트렌치들을 분리 산화물(STI)로 채우는 것에 의해 STI 물질을 성막하는 것을 포함할 수 있다.
도 8c는 마스크들로 덮여 있던 기판의 상단 표면의 원래의 구역들의 마스크들을 제거하여 거기에 있는 기판의 상단 표면을 노출시킨 후의 도 8a의 반도체 기판을 나타낸 것이다. 도 8c는 기판(101)의 표면들(703)을 노출시키기 위해; 트렌치들(805 및 806)에서의 STI 물질 영역들(407 및 408)의 상단 표면들(216 및 217)을 노출시키기 위해; 그리고 마스크들(760 내지 762)을 제거하기 위해 STI 물질(804)이 높이(예컨대, 높이 H2)까지 평탄화된 것을 나타내고 있다.
이것은 원래의 Si 구역들이 STI 물질(804)의 영역들(407 및 408)을 분리시키도록 마스크들로 덮여 있는 원래의 Si 구역들의 마스크들(760 내지 762)을 제거하여 거기에 있는 실리콘을 노출시키는 것에 의해 STI 영역들(407 및 408)을 형성하는 것을 포함할 수 있다. STI 물질(804)을 연마하거나 평탄화하는 것은 STI 물질(804) 및 마스크들(760 내지 762)을 제거하여 새로운 STI 분리 산화물 물질 영역들(407 및 408)의 상단 평면 표면들(216 및 217)을 형성하기 위해 본 기술 분야에 공지된 화학적, 물리적 또는 기계적 연마에 의해 수행될 수 있다.
도 8d는 등방성 에칭을 사용하여 기판의 상단 표면의 노출된 원래의 구역들을 에칭하고; 따라서 수직 측벽들을 갖는 산화물로 된 트렌치들을 제공한 후의 도 8a의 반도체 기판 - 트렌치의 하단부에서만 실리콘이 노출됨 - 을 나타낸 것이다. 도 8d는 수직 측벽들(413 및 415) 및 하단 표면(103)을 갖는 트렌치(405)를 생성하기 위해, 습식(또는 선택적으로, 건식) 등방성 에칭(예컨대, 결정면들을 따라가는 우선적 에칭이 없음)을 사용하여 STI 영역들(407 및 408) 사이의 표면들(703)을 에칭해 높이 H2를 제거하여 물질(102)의 (예컨대, 평면) 표면(103)을 노출시키거나 형성하는 것에 의해 형성된 트렌치(405)를 나타내고 있다. 이것은, 실리콘 물질(예컨대, 물질(102))을 아래로 표면(103)까지 제거하기 위해, 영역들(407 및 408)의 STI 물질에 대해(예컨대, STI 물질을 에칭하지 않고) 실리콘 물질(예컨대, 물질(102))을 선택적으로 에칭하는 것을 포함할 수 있다. 이것은 등방성 에칭(결정면들을 따라가는 우선적 에칭이 없음)(여기서 건식 에칭이 사용될 수 있음)을 사용하여 원래의 구역들에 있는 노출된 Si(703)를 에칭하고; 따라서 수직 측벽들(413 및 415)을 갖는 산화물로 된 트렌치(405)를 제공하는 것에 의해 수직 측벽들을 갖는 트렌치(405)를 형성하는 것 - 트렌치의 하단부에서만 실리콘(103)이 노출됨 - 을 포함할 수 있다. 이러한 측벽들은 STI 영역들(407 및 408)의 측벽들(413 및 415)일 수 있거나; 도 4에 대해 기술된 바와 같이 트렌치(405)를 형성할 수 있다. 이 트렌치는 높이 H2, 폭 W3 및 길이 L3을 가질 수 있고, 여기서 높이 H2는, 도 4에 대해 앞서 기술된 바와 같이, W3의 1.5배 이상이고 L3의 1.5배 이상이다.
실시예들에 따르면, 도 8a 내지 도 8d 후에, 도 4(예컨대, 물질들(222 및 432))에 대해 기술된 바와 같이, III-V족형 또는 게르마늄(Ge) 물질이 트렌치(405)에 선택적으로 에피택셜 성장될 수 있다.
실시예들에 따르면, 도 8a 내지 도 8d에 기술된 바와 같이 높이 H2를 가지는 STI 영역들(407 및 408)을 형성하는 대신에, 도 5에 대해 기술된 바와 같이 트렌치(405)를 형성하기 위해 높이 H3을 가지는 STI 영역들(507 및 508)이 도 8a 내지 도 8d에서 형성될 수 있다. 이 실시예는 도 4 및 도 5에 대해 기술된 바와 같이 높이 H2로 형성된 트렌치(405) 대신에, 높이 H3으로 형성된 트렌치(505)를 가지는 도 8a 내지도 8d에 대한 이상의 설명들을 포함할 수 있다. 이 트렌치는 높이 H3, 폭 W3 및 길이 L3을 가질 수 있고, 여기서 높이 H2는, 도 5에 대해 앞서 기술된 바와 같이, W3의 1.5배 미만이고 L3의 1.5배 미만이다. 또한, 이 실시예에서, 실시예들에 따르면, 도 8a 내지 도 8d 후에, 도 5(예컨대, 물질들(222 및 532))에 대해 기술된 바와 같이, III-V족형 또는 게르마늄(Ge) 물질이 트렌치(505)에 선택적으로 에피택셜 성장될 수 있다.
실시예들에 따르면, 도 8e 내지 도 8i는 영역들(307 및 308)(예컨대, 트렌치(306))을 형성하는 패터닝 및 에칭 공정을 나타낸 것일 수 있다. 이 설명들은 도 7e 내지 도 7i에 대한 이상의 설명들과 유사할 수 있지만, 도 8e 내지 도 8i는, 도 4 또는 도 5에 대해 기술된 바와 같이, 트렌치(405 또는 505) 위쪽에 트렌치(306)를 형성할 수 있다.
예를 들어, 도 8e는, 물질(102)의 상단 표면들(103) 및 표면들(216 및 217) 상에 표면들(216 및 217)로부터 높이 H1 이상의 높이까지 형성된(예컨대, 그와 접촉하는) 패턴 또는 마스크들(765)로 트렌치(205)(또는 305)를 채우는 도 7e에 대해 기술된 바와 같이, 수직 측벽들을 가지는 하부 트렌치를 다른 마스크로 채운 후의 도 8a의 반도체 기판을 나타낸 것이다. 이것은 또한 트렌치(405 또는 505)(예컨대, 도 4 및 도 5에 대해 기술된 트렌치들)를 채우는 것을 포함할 수 있다.
도 8f는 새로운 다른 마스크를 패터닝하고 에칭하여 이전의 STI 영역들까지의 개구들을 형성하고, 따라서 하부 트렌치 위쪽에 새로운 마스크의 더 큰 정사각형 메사들을 생성한 후의 도 8a의 반도체 기판을 나타낸 것이다.
도 8g는 이전의 STI 영역들까지의 개구들을 얕은 분리 산화물(STI) 물질로 채운 후의 도 8a의 반도체 기판을 나타낸 것이다.
도 8h는 새로운 STI 분리 산화물을 연마하여 새로운 다른 마스크의 더 큰 정사각형 메사들 및 이전의 STI 영역들까지의 개구들에 있는 새로운 산화물/STI를 노출시킨 후의 도 8a의 반도체 기판을 나타낸 것이다.
도 8i는 이전의 STI 영역들까지의 개구들에 있는 새로운 산화물이 남아 있도록 새로운 산화물을 제거함이 없이 하부 트렌치 위쪽에 있는 새로운 다른 마스크의 보다 큰 정사각형 메사들(예컨대, 질화물)을 선택적으로 에칭하거나 제거하고; 따라서 수직 측벽들을 갖고 하부 트렌치의 상부 개구의 위 그리고 이 상부 개구를 둘러싸는 하부 개구를 가지는 산화물로 된 상부 트렌치를 제공한 후의 도 8a의 반도체 기판을 나타낸 것이다.
도 8i는 결합 트렌치(350)의 트렌치들(306 및 405)을 생성하거나 노출시키기 위해 STI 영역들(407, 408, 307 및 308)의 물질 및 기판 물질(102)에 대해 마스크 물질(765)을 선택적으로 에칭하는 것에 의해 형성될 수 있는 트렌치들(306 및 405)을 나타내고 있다. 트렌치들(306 및 405)은 그들을 개별적으로 또는 동시에 형성하도록 에칭하는 것에 의해 형성될 수 있다(예컨대, 트렌치(405)는 동일한 에칭 공정 동안 또는 트렌치(306)를 형성하는 에칭에 계속된 즉각적인 화학적 에칭으로서 형성된다). 이것은, STI 영역들(207, 208, 307 및 308) 사이의 마스크(765) 영역들의 표면들을 에칭하는 것에 의해 트렌치들(306 및 305)을 형성하는 도 7i에서의 이상의 설명들과 유사하게, STI 영역들(407, 408, 307 및 308) 사이의 마스크(765) 영역들의 표면들을 습식(또는 선택적으로, 건식) 등방성 에칭(예컨대, 결정면들을 따라가는 우선적 에칭이 없음)을 사용하여 에칭하는 것에 의해 행해질 수 있다. 이 에칭은 또한 물질(102)의 상단 (예컨대, 평면) 표면(103)을 노출시키거나 형성하여 수직 측벽들(413 및 415) 및 하단 표면(103)을 갖는 트렌치(405)를 생성하기 위해 높이 H2의 마스크(765)를 제거할 수 있다.
실시예들에 따르면, 도 8a 내지 도 8i 후에, 도 4 및 도 5(예컨대, 트렌치(450)에 대한 물질들(222, 432, 322 및 332); 또는 트렌치(550)에 대한 물질들(222, 532, 322 및 332))에 대해 기술된 바와 같이, III-V족형 또는 게르마늄(Ge) 물질이 트렌치(450 또는 550)에 선택적으로 에피택셜 성장될 수 있다.
도 9는 STI 영역들 사이에 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 가지는 트렌치를 형성하는 예시적인 공정(900) - 트렌치의 하단부에서 기판 상단 표면이 노출됨 - 이다. 도 9는 도 2 및 도 3에 대해 기술된 바와 같이 트렌치(205, 305 또는 350)를 형성하는 예시적인 공정일 수 있다.
블록(910)은 트렌치들이 형성되어야 하는 표면(103)의 실리콘의 구역들을 마스크(예컨대, 질화물 물질)로 덮는 것을 포함할 수 있다.
블록(920)은, 수산화칼륨 에칭(실리콘의 이방성 습식 에칭의 결과, 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 측벽들(상부 개구가 하부 개구보다 더 큼)을 가지는 실리콘으로 된 트렌치들이 얻어짐)을 사용하는 것과 같이, 마스킹된 구역들 옆에 있는 마스킹되지 않은 실리콘 표면(103)을 실리콘을 이방성(선호된 격자면들을 따라) 에칭하는 습식 화학 에칭제에 노출시키는 것을 포함할 수 있다.
블록(930)은 40도 내지 70도(예컨대, 55도 등) 바깥쪽으로 경사진 트렌치들을 분리 산화물(STI)로 채우는 것을 포함할 수 있다.
블록(940)은 마스크들로 덮여 있는 원래의 Si 구역들의 마스크들을 제거하여 거기에 있는 실리콘을 노출시키는 것을 포함할 수 있다.
블록(950)은 등방성 에칭(결정면들을 따라가는 우선적 에칭이 없음)(여기서 건식 에칭이 사용될 수 있음)을 사용하여 원래의 구역들에 있는 노출된 Si를 에칭하고; 따라서 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 갖는 산화물로 된 트렌치들을 제공하는 것 - 트렌치의 하단부에서만 실리콘이 노출됨 - 을 포함할 수 있다.
이러한 측벽들은 STI 영역들(207 및 208)의 측벽들(213 및 215)일 수 있거나; 도 2 및 도 3에 대해, 각각, 기술된 바와 같이 트렌치(205 또는 305)를 형성할 수 있다.
일부 실시예들에서, 예컨대, 도 2에 대해 기술된 바와 같이, STI 영역들(207 및 208) 또는 트렌치(205)를 형성하기 위해, 블록(950) 후에 공정(900)이 종료된다. 일부 실시예들에서, 도 3에 대해 기술된 바와 같이, STI 영역들(207, 208, 307 및 308) 또는 결합 트렌치(350)를 형성하기 위해, 블록(950) 후에 공정(900)이 계속된다.
블록(960)은 이전의 STI 영역들(예컨대, 상기 도 7d에서 형성됨) 사이에 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 가지는 하부 트렌치를 측벽들 초과의 높이까지 다른 마스크(예컨대, 질화물 하드마스크)로 채우고 마스크를 평탄화하는 것을 포함할 수 있다.
블록(970)은 STI 영역들(207 및 208)에 대한 개구들을 형성하기 위해 새로운 마스크를 리소그라피적으로 패터닝하고 에칭하며, 따라서 하부 트렌치 위쪽에 새로운 마스크의 보다 큰 정사각형 메사들(하부 트렌치 W2보다 더 큼)을 생성하는 것을 포함할 수 있다.
블록(980)은 STI 영역들(207 및 208)에 대한 개구들을 새로운 분리 산화물(STI)로 채우는 것을 포함할 수 있다.
블록(990)은 하부 트렌치 위쪽에 있는 새로운 다른 마스크의 보다 큰 정사각형 메사들(예컨대, 질화물) 및 STI 영역들(207 및 208)에 대한 개구들에 있는 산화물을 노출시키기 위해 분리 산화물을 연마하는 것을 포함할 수 있다.
블록(995)은 STI 영역들(207 및 208)에 대한 개구들 내의 산화물이 남아 있도록 어떤 산화물도 제거함이 없이 하부 트렌치 위쪽에 있는 새로운 마스크의 보다 큰 정사각형 메사들(예컨대, 질화물)을 선택적으로 에칭하거나 제거하고; 따라서 경사진 벽을 갖는 하부 트렌치(305)의 상부 개구(240)의 위 그리고 개구(240)를 둘러싸는 하부 개구(303)를 가지며 수직 측벽들을 갖는 산화물로 된 상부 트렌치(예컨대, 트렌치(306))를 제공하는 것; 및 40도 내지 70도(예컨대, 55도 등) 안쪽으로 경사진 측벽들을 갖는 산화물로 된 하부 트렌치(예컨대, 트렌치(305))를 제공하는 것 - 하부 트렌치의 하단부에서만 실리콘이 노출됨 - 을 포함할 수 있다. 이러한 측벽들은 STI 영역들(207 및 208)의 측벽들(213 및 215) 및 STI 영역들(307 및 308)의 측벽들(313 및 315)일 수 있거나; 도 3에 대해 기술된 바와 같이 결합 트렌치(350)를 형성할 수 있다.
도 10은 STI 영역들 사이에 트렌치 수직 측벽들을 형성하는 예시적인 공정(1000) - 트렌치의 하단부에서 기판 상단 표면이 노출됨 - 이다. 도 10은 도 4 및 도 5에 대해 기술된 바와 같이 트렌치(450 또는 550)를 형성하는 예시적인 공정일 수 있다.
블록(1010)은 트렌치들이 형성되어야 하는 표면(103)의 실리콘의 구역들을 마스크(예컨대, 질화물 물질)로 덮는 것을 포함할 수 있다.
블록(1020)은, 수직 측벽들을 가지는 실리콘으로 된 트렌치들을 얻기 위해 염소 또는 다른 산성 건식 화학 물질(실리콘의 이방성 건식 에칭)을 사용하는 것(실리콘의 이방성 건식 에칭의 결과, 수직 측벽들을 가지는 실리콘으로 된 트렌치들(상부 개구가 하부 개구와 같음)이 얻어짐)과 같이, 마스킹된 구역들 옆에 있는 마스킹되지 않은 실리콘 표면(103)을 실리콘을 이방성(선호된 격자면들을 따라) 에칭하는 건식 화학 에칭제에 노출시키는 것을 포함할 수 있다. 어떤 경우들에서, 다른 이러한 화학 물질들은 염소를 대신하거나 보충하기 위해 "할로겐"을 포함할 수 있다. 이러한 할로겐은 플루오르, 또는 염소와 플루오르의 조합을 포함할 수 있다.
블록(1030)은 수직 측벽 트렌치들을 분리 산화물(STI)로 채우는 것을 포함할 수 있다.
블록(1040)은 마스크들로 덮여 있는 원래의 Si 구역들의 마스크들을 제거하여 거기에 있는 실리콘을 노출시키는 것을 포함할 수 있다.
블록(1050)은 등방성 에칭(결정면들을 따라가는 우선적 에칭이 없음)(여기서 건식 에칭이 사용될 수 있음)을 사용하여 원래의 구역들에 있는 노출된 Si를 에칭하고; 따라서 수직 측벽들을 갖는 산화물로 된 트렌치들을 제공하는 것 - 트렌치의 하단부에서만 실리콘이 노출됨 - 을 포함할 수 있다.
실시예들에 따르면, 이러한 측벽들은 STI 영역들(407 및 408)의 측벽들(413 및 415)일 수 있거나; 도 4에 대해 기술된 바와 같이 트렌치(405)를 형성할 수 있다(예컨대, 도 4에 대해 기술된 바와 같이, 높이 H2를 가짐). 다른 실시예들에 따르면, 이러한 측벽들은 STI 영역들(507 및 508)의 측벽들(513 및 515)일 수 있거나; 도 5에 대해 기술된 바와 같이 트렌치(505)를 형성할 수 있다(예컨대, 도 5에 대해 기술된 바와 같이, 높이 H3을 가짐).
일부 실시예들에서, 도 4에 대해 기술된 바와 같이, STI 영역들(407, 408, 307 및 308) 또는 결합 트렌치(350)를 형성하기 위해, 블록(1050) 후에 공정(1000)이 계속된다. 일부 실시예들에서, 도 5에 대해 기술된 바와 같이, STI 영역들(507, 508, 307 및 308) 또는 결합 트렌치(550)를 형성하기 위해, 블록(1050) 후에 공정(1000)이 계속된다.
블록(1060)은 이전의 STI 영역들(예컨대, 상기 도 8d에서 형성됨) 사이에 수직 측벽들을 가지는 하부 트렌치를 측벽들 초과의 높이까지 다른 마스크(예컨대, 질화물 하드마스크)로 채우고 마스크를 평탄화하는 것을 포함할 수 있다.
블록(1070)은 STI 영역들(407 및 408)에 대한 개구들을 형성하기 위해 새로운 마스크를 리소그라피적으로 패터닝하고 에칭하며, 따라서 하부 트렌치 위쪽에 새로운 마스크의 보다 큰 정사각형 메사들(하부 트렌치 W3보다 더 큼)을 생성하는 것을 포함할 수 있다.
블록(1080)은 STI 영역들(407 및 408)에 대한 개구들을 새로운 분리 산화물(STI)로 채우는 것을 포함할 수 있다.
블록(1090)은 하부 트렌치 위쪽에 있는 새로운 다른 마스크의 보다 큰 정사각형 메사들(예컨대, 질화물) 및 STI 영역들(407 및 408)에 대한 개구들에 있는 산화물을 노출시키기 위해 분리 산화물을 연마하는 것을 포함할 수 있다.
블록(1095)은 STI 영역들(407 및 408)에 대한 개구들 내의 산화물이 남아 있도록 어떤 산화물도 제거함이 없이 하부 트렌치 위쪽에 있는 새로운 마스크의 보다 큰 정사각형 메사들(예컨대, 질화물)을 선택적으로 에칭하거나 제거하고; 따라서 수직 벽을 갖는 하부 트렌치(405)의 상부 개구(240)의 위 그리고 상부 개구(240)를 둘러싸는 하부 개구(303)를 가지며 수직 측벽들을 갖는 산화물로 된 상부 트렌치(예컨대, 트렌치(306))를 제공하는 것; 및 수직 측벽들을 갖는 산화물로 된 하부 트렌치(예컨대, 트렌치(405))를 제공하는 것 - 하부 트렌치의 하단부에서만 실리콘이 노출됨 - 을 포함할 수 있다.
일부 실시예들에서, 이러한 측벽들은 STI 영역들(407 및 408)의 측벽들(413 및 415) 및 STI 영역들(307 및 308)의 측벽들(313 및 315)일 수 있거나; (예컨대, 영역들(407 및 408)의 높이가 H2인) 도 4에 대해 기술된 바와 같이 결합 트렌치(450)를 형성할 수 있다. 다른 실시예들에서, 이러한 측벽들은 STI 영역들(507 및 508)의 측벽들(513 및 515) 및 STI 영역들(307 및 308)의 측벽들(313 및 315)일 수 있거나; (예컨대, 영역들(507 및 508)의 높이가 H3인) 도 5에 대해 기술된 바와 같이 결합 트렌치(550)를 형성할 수 있다.
어떤 경우들에서, 물질들(122, 222, 232, 322, 332, 432, 및 532) 각각은 InP, GaAs, InGaAs, AIGaAs, InAIAs, GaAsSb, 또는 InP 물질의 층이다. 어떤 경우들에서, 물질들(122, 222, 232, 322, 332, 432, 및 532) 중 하나는 InP, GaAs, InGaAs, AIGaAs, InAIAs, GaAsSb, 또는 InP 물질의 층이다. 어떤 경우들에서, (1) 물질(122)은 InP 또는 GaAs 물질의 하부 층이고; (2) 물질(232, 432, 532 및 322)은 InAIAs 물질의 중간 층이며; (3) 물질(332)은 InGaAs 물질의 상부 층이거나 물질(332)은 5-50nm InGaAs/2nm InP/20nm 고농도로 도핑된 InGaAs 물질(InGaAs에서 인듐 조성은 53% 내지 100%임)의 적층물인 상부 층이다. 어떤 경우들에서, (1) 물질(122, 232, 432 및 532)은 InP 또는 GaAs 물질의 하부 층이고; (2) 물질(322)은 InAIAs 물질의 중간 층이며; (3) 물질(332)은 InGaAs 물질의 상부 층이거나 물질(332)은 5-50nm InGaAs/2nm InP/20nm 고농도로 도핑된 InGaAs 물질(InGaAs에서 인듐 조성은 53% 내지 100%임)의 적층물인 상부 층이다.
어떤 경우들에서, 물질들(122, 222, 232, 322, 332, 432, 및 532)은 "에피택셜 영역"; 또는 에피택셜 층들 또는 물질들의 "적층물"이라고 말해질 수 있다. 일부 실시예들에서, 물질들(122, 222, 232, 322, 332, 432, 및 532)을 형성하는 것은 에피택셜 물질들, 층들 또는 영역들을 "동시에" 에피택셜 성장시키는 것으로 말해진다. 예를 들어, "동시에"는 (예컨대, STI 영역들 또는 측벽들 사이의) 상이한 트렌치들 또는 결합 트렌치들에 동일한 물질들을 형성하거나 성장시키는 동일한 공정들을 동시에 수행하는 것을 말할 수 있다. 어떤 경우에, 에피택셜 물질들을 동시에 에피택셜 성장시키는 것은 앞서 기술된 바와 같이 표면(103) 상에 다수의 트렌치들의 물질들을 형성하는 동일한 공정들을 동시에 수행하는 것을 말할 수 있다.
도 1 내지 도 10은 STI 영역들 및 표면(103) 사이에 정의되는 하나 또는 2 개의 단일 또는 결합 트렌치들(예컨대, 트렌치들(105, 205, 350, 450 및 550))을 나타내고 있다. 그렇지만, 수백 또는 수십만 이상과 같이, 단일 또는 결합 트렌치들(예컨대, 트렌치들(105, 205, 350, 450 및 550))과 유사하게, 기판(101) 상에 보다 많은 유사한 트렌치들 및 STI 영역들이 존재할 수 있는 것이 생각되고 있다.
어떤 경우들에서, "결합 트렌치"는 서로에 대해 개방되어 있는(예컨대, 그들 사이에 개구를 형성하는 하부 및 상부 개구들을 가지는) 2 개 이상의 레벨의(예컨대, 상부 및 하부와 같이 수직으로 배향된) 트렌치들을 가질 수 있다. 어떤 경우들에서, "결합 트렌치"는 상부(예컨대, 상단) 트렌치 및 하부(예컨대, 하단) 트렌치를 가질 수 있고, 여기서 상부 트렌치는 하부 트렌치의 상부 개구의 위 그리고 상부 개구를 둘러싸는 하부 개구를 가진다. 어떤 경우들에서, 개구들은 동일한 축 또는 중심을 가진다(예컨대, 폭 및 길이와 관련하여 수평 방향에서 서로의 위쪽에 중심을 두고 있음).
도 11은 하나의 구현에 따른 컴퓨팅 디바이스(1100)를 나타낸 것이다. 컴퓨팅 디바이스(1100)는 보드(1102)를 가지고 있다. 보드(1102)는 프로세서(1104) 및 적어도 하나의 통신 칩(1106)(이들로 제한되지 않음)을 비롯한 다수의 구성요소들을 포함할 수 있다. 프로세서(1104)는 물리적으로 그리고 전기적으로 보드(1102)에 연결되어 있다. 일부 구현들에서, 적어도 하나의 통신 칩(1106)도 물리적으로 그리고 전기적으로 보드(1102)에 연결되어 있다. 추가의 구현들에서, 통신 칩(1106)은 프로세서(1104)의 일부이다.
그의 응용들에 따라, 컴퓨팅 디바이스(1100)는 보드(1102)에 물리적으로 그리고 전기적으로 연결될 수 있거나 그렇지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이 다른 구성요소들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스(이들로 제한되지 않음)를 포함한다.
통신 칩(1106)은 컴퓨팅 디바이스(1100)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그의 파생어들은 비고상 매체(non-solid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하는 데 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떤 전선(wire)도 포함하지 않는다는 것을 암시하지 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(1106)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 등으로서 지칭되는 임의의 다른 무선 프로토콜들(이들로 제한되지 않음)을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1100)는 복수의 통신 칩들(1106)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1106)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1106)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타와 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(1100)의 프로세서(1104)는 프로세서(1104) 내에 패키징된 집적 회로 다이를 포함한다. 일부 구현들에서, 집적 회로 다이는, 도 1 내지 도 10을 참조하여 기술된 것과 같은, (1) 트렌치가 형성되는 기판 표면에 대해 40도 내지 70도(예컨대, 55도 등)의 각도로 경사진 측벽들을 가지는 트렌치; 및/또는 (2) 기판 표면 상에 형성된 하부 트렌치의 개구의 위 그리고 이 개구를 둘러싸는 상부 트렌치를 가지는 결합 트렌치; 및 기판 표면으로부터 성장되는 선택적으로 에피택셜 성장된 버퍼 물질의 층을 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(1106)은 또한 통신 칩(1106) 내에 패키징된 집적 회로 다이를 포함한다. 다른 구현에 따르면, 통신 칩을 포함하는 패키지는 앞서 기술된 것과 같은 하나 이상의 커패시터들을 포함한다.
추가의 구현들에서, 컴퓨팅 디바이스(1100) 내에 들어 있는 다른 구성요소는 앞서 기술된 것과 같은 집적 회로 다이를 비롯한 마이크로전자 패키지를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1100)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(1100)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
이하의 예들은 실시예들에 관한 것이다.
예 1은 선택적 에피택셜 버퍼 물질을 성장시키기 위한 결합 트렌치이고, 이 결합 트렌치는 기판 표면 상의 제1 및 제2 STI(shallow trench isolation) 영역들 - 제1 및 제2 STI 영역들은 하부 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며, 하부 트렌치는 기판 표면인 하단 표면을 갖고, 하부 트렌치는 하부 트렌치 상부 개구를 가짐 -; 및 제1 및 제2 STI 영역들 상의 제3 및 제4 STI 영역들 - 제3 및 제4 STI 영역들은 상부 트렌치를 정의하는 제3 및 제4 STI 내부 측벽들을 가지며, 상부 트렌치는 하부 트렌치 상부 개구 및 기판 표면을 노출시키며; 상부 트렌치는 하부 트렌치 상부 개구의 위 그리고 상부 개구를 완전히 둘러싸는 상부 트렌치 하부 표면을 가짐 - 을 포함한다.
예 2에서, 예 1의 발명 요지는, 선택적으로, 상부 트렌치가 상부 트렌치의 폭의 1.5배 이상 및 길이의 1.5배 이상인 높이를 가진다는 것과; 제3 및 제4 STI 내부 측벽들이 기판 표면에 수직이라는 것을 포함할 수 있다.
예 3에서, 예 1의 발명 요지는, 선택적으로, 하부 트렌치에 그리고 상부 트렌치에 있는 결정 에피택셜 물질의 층 - 결정 에피택셜 물질은 기판 표면으로부터 선택적으로 에피택셜 성장되지만 하부 트렌치의 STI 상단 표면들로부터 성장되지 않음 - 을 추가로 포함하는 것을 포함할 수 있다.
예 4에서, 예 3의 발명 요지는, 선택적으로, 결정 에피택셜 물질의 층이 버퍼 물질의 층이라는 것과; 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 디바이스 층 - 디바이스 결정 에피택셜 물질은 버퍼 물질의 상단 표면으로부터 선택적으로 에피택셜 성장됨 - 을 추가로 포함한다는 것을 포함할 수 있다.
예 5에서, 예 3의 발명 요지는, 선택적으로, 에피택셜 물질이 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수 측벽들을 가진다는 것과; 에피택셜 물질이 제3 및 제4 STI 내부 측벽들과 접촉하는 (110) 결정 지수 수직 측벽들을 가진다는 것을 포함할 수 있다.
예 6에서, 예 1의 발명 요지는, 선택적으로, 제1 및 제2 STI 내부 측벽들이 기판 표면에 대해 40도 내지 70도의 내측 각도(inward angle)를 형성한다는 것을 포함할 수 있다.
예 7에서, 예 1의 발명 요지는, 선택적으로, 제1 및 제2 STI 내부 측벽들이 기판 표면에 수직이라는 것을 포함할 수 있다.
예 8은 선택적 에피택셜 버퍼 물질을 성장시키기 위한 트렌치이고, 이 트렌치는 기판 표면 상의 제1 및 제2 STI(shallow trench isolation) 영역들 - 제1 및 제2 STI 영역들은 기판 표면인 하단 표면을 가지는 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며; 제1 및 제2 STI 내부 측벽들은 기판 표면에 대해 약 55도의 내측 각도를 형성함 -; 및 트렌치에 있는 결정 에피택셜 물질의 층 - 결정 에피택셜 물질은 기판 표면으로부터 선택적으로 에피택셜 성장됨 - 을 포함한다.
예 9에서, 예 8의 발명 요지는, 선택적으로, 결정 에피택셜 물질의 층이 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수 물질 측벽들을 가진다는 것을 포함할 수 있다.
예 10에서, 예 8의 발명 요지는, 선택적으로, 결정 에피택셜 물질의 층이 버퍼 물질의 층이라는 것과; 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 층 - 디바이스 결정 에피택셜 물질은 버퍼 물질의 상단 표면으로부터 선택적으로 에피택셜 성장됨 - 을 추가로 포함한다는 것을 포함할 수 있다.
예 11은 선택적 에피택셜 버퍼 물질을 성장시키기 위한 트렌치를 형성하는 방법이고, 이 방법은 기판 표면 상에 제1 및 제2 STI(shallow trench isolation) 영역들을 형성하는 단계 - 제1 및 제2 STI 영역들은 기판 표면인 하단 표면을 가지는 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며; 제1 및 제2 STI 내부 측벽들은 기판 표면에 대해 55도의 내측 각도를 형성함 -; 및 기판 표면으로부터 그리고 트렌치에 결정 에피택셜 물질의 층을 선택적으로 에피택셜 성장시키는 단계를 포함한다.
예 12에서, 예 11의 발명 요지는, 선택적으로, 결정 에피택셜 물질의 층이 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수 물질 측벽들을 가진다는 것을 포함할 수 있다.
예 13에서, 예 11의 발명 요지는, 선택적으로, 결정 에피택셜 물질의 층이 버퍼 물질의 층이라는 것과; 버퍼 물질의 상단 표면으로부터 디바이스 결정 에피택셜 물질의 디바이스 층을 선택적으로 에피택셜 성장시키는 단계를 추가로 포함한다는 것을 포함할 수 있다.
예 14는 선택적 에피택셜 버퍼 물질을 성장시키기 위한 결합 트렌치를 형성하는 방법이고, 이 방법은 기판 표면 상에 제1 및 제2 STI(shallow trench isolation) 영역들을 형성하는 단계 - 제1 및 제2 STI 영역들은 하부 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며, 하부 트렌치는 기판 표면인 하단 표면을 갖고, 하부 트렌치는 하부 트렌치 상부 개구를 가짐 -; 및 제1 및 제2 STI 영역들 상에 제3 및 제4 STI 영역들을 형성하는 단계 - 제3 및 제4 STI 영역들은 상부 트렌치를 정의하는 제3 및 제4 STI 내부 측벽들을 가지며, 상부 트렌치는 하부 트렌치 상부 개구 및 기판 표면을 노출시키며; 상부 트렌치는 하부 트렌치 상부 개구의 위 그리고 상부 개구를 완전히 둘러싸는 상부 트렌치 하부 표면을 가짐 - 을 포함한다.
예 15에서, 예 14의 발명 요지는, 선택적으로, 상부 트렌치가 상부 트렌치의 폭의 1.5배 이상 및 길이의 1.5배 이상인 높이를 가진다는 것과; 제3 및 제4 STI 내부 측벽들이 기판 표면에 수직이라는 것을 포함할 수 있다.
예 16에서, 예 14의 발명 요지는, 선택적으로, 기판 표면으로부터, 하부 트렌치 내로 그리고 상부 트렌치 내로 결정 에피택셜 물질의 층을 선택적으로 에피택셜 성장시키는 단계를 추가로 포함한다는 것과; 결정 에피택셜 물질의 층이 하부 트렌치의 STI 상단 표면들로부터 성장되지 않는다는 것을 포함할 수 있다.
예 17에서, 예 16의 발명 요지는, 선택적으로, 결정 에피택셜 물질의 층이 버퍼 물질의 층이라는 것과; 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 층 - 디바이스 결정 에피택셜 물질은 버퍼 물질의 상단 표면으로부터 선택적으로 에피택셜 성장됨 - 을 추가로 포함한다는 것을 포함할 수 있다.
예 18에서, 예 16의 발명 요지는, 선택적으로, 에피택셜 물질이 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수 측벽들을 가진다는 것과; 에피택셜 물질이 제3 및 제4 STI 내부 측벽들과 접촉하는 (110) 결정 지수 수직 측벽들을 가진다는 것을 포함할 수 있다.
예 19에서, 예 14의 발명 요지는, 선택적으로, 제1 및 제2 STI 내부 측벽들이 기판 표면에 대해 55도의 내측 각도를 형성한다는 것을 포함할 수 있다.
예 20에서, 예 14의 발명 요지는, 선택적으로, 제1 및 제2 STI 내부 측벽들이 기판 표면에 수직이라는 것을 포함할 수 있다.
예 21은 메모리에 결합된 마이크로프로세서를 포함하는 컴퓨팅 시스템이고, 마이크로프로세서는 적어도 하나의 결합 트렌치를 가지며, 이 결합 트렌치는 기판 표면 상의 제1 및 제2 STI(shallow trench isolation) 영역들 - 제1 및 제2 STI 영역들은 하부 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며, 하부 트렌치는 기판 표면인 하단 표면을 갖고, 하부 트렌치는 하부 트렌치 상부 개구를 가짐 -; 제1 및 제2 STI 영역들 상의 제3 및 제4 STI 영역들 - 제3 및 제4 STI 영역들은 상부 트렌치를 정의하는 제3 및 제4 STI 내부 측벽들을 가지며, 상부 트렌치는 하부 트렌치 상부 개구 및 기판 표면에 대해 개방되어 있으며; 상부 트렌치는 하부 트렌치 상부 개구의 위 그리고 상부 개구를 완전히 둘러싸는 상부 트렌치 하부 표면을 가짐 -; 하부 트렌치에 그리고 상부 트렌치에 있는 버퍼 결정 에피택셜 물질의 버퍼 층 - 버퍼 결정 에피택셜 물질은 기판 표면으로부터 선택적으로 에피택셜 성장되지만 하부 트렌치의 STI 상단 표면들로부터 성장되지 않음 -; 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 디바이스 층 - 디바이스 결정 에피택셜 물질은 버퍼 물질의 상단 표면으로부터 선택적으로 에피택셜 성장됨 -; 및 디바이스 물질의 핀(fin)들에 형성된 복수의 디바이스들을 포함한다.
예 22에서, 예 21의 발명 요지는, 선택적으로, 상부 트렌치가 상부 트렌치의 폭의 1.5배 이상 및 길이의 1.5배 이상인 높이를 가진다는 것; 제3 및 제4 STI 내부 측벽들이 기판 표면에 수직이라는 것; 에피택셜 물질이 제3 및 제4 STI 내부 측벽들과 접촉하는 (110) 결정 지수 수직 측벽들을 가진다는 것; 및 (a) 에피택셜 물질이 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수 측벽들을 가진다는 것과, (b) 제1 및 제2 STI 내부 측벽들이 기판 표면에 대해 55도의 내측 각도를 형성한다는 것 중 하나를 포함할 수 있다.
예 23은 예 11 내지 예 20 중 어느 하나의 예의 방법을 수행하는 수단을 포함하는 장치이다.
이상의 설명에서, 설명의 목적상, 실시예들에 대한 완전한 이해를 제공하기 위해 수많은 구체적인 상세들이 기술되어 있다. 그렇지만, 하나 이상의 다른 실시예들이 이 구체적인 상세들 중 일부가 없어도 실시될 수 있다는 것이 통상의 기술자에게는 명백할 것이다. 기술된 특정의 실시예들은 본 발명의 실시예들을 제한하기 위한 것이 아니라 예시하기 위해 제공되어 있다. 본 발명의 실시예들의 범주는 이상에 제공된 구체적인 예들에 의해서가 아니라 이하의 청구범위에 의해서만 결정되어야 한다. 다른 경우들에서, 설명의 이해를 모호하게 하는 것을 피하기 위해, 공지된 구조, 디바이스, 및 동작은 블록도 형태로 또는 상세 없이 도시되어 있다. 예를 들어, STI 내부 측벽들이 기판 표면에 대해 40도 내지 70도의 내측 각도를 형성하는 실시예들이 본 명세서에 기술되어 있지만, 그 각도가 약 55도 또는, 어떤 경우들에서, 정확히 55도일 수 있는 것이 생각되고 있다. 적절한 것으로 생각되는 경우, 선택적으로 유사한 특성들을 가질 수 있는 대응하는 또는 유사한 요소들을 나타내기 위해 참조 번호들 또는 참조 번호들의 끝부분들이 도면들에서 반복되어 있다.
또한, 본 명세서 전체에 걸쳐 "하나의 실시예", "일 실시예", "하나 이상의 실시예들", 또는 "상이한 실시예들"이라고 언급하는 것이, 예를 들어, 실시예들의 실시에 특정의 특징이 포함될 수 있음을 의미한다는 것을 잘 알 것이다. 이와 유사하게, 설명에서, 다양한 특징들이 개시를 간소화하기 위해 그리고 다양한 발명 양태들의 이해를 돕기 위해 단일 실시예, 도면 또는 그의 설명에서 때때로 서로 그룹화되어 있다는 것을 잘 알 것이다. 그렇지만, 이러한 개시 방법이 각각의 청구항에 명시적으로 인용되어 있는 것보다 더 많은 특징들을 필요로 하는 일 실시예를 반영하는 것으로 해석되어서는 안된다. 오히려, 이하의 청구범위가 반영하고 있는 바와 같이, 실시예들의 발명 양태들이 하나의 개시된 실시예의 전부가 아닌 일부 특징들에 있을 수 있다. 예를 들어, 이상의 설명들 및 도면들이 2 개의 레벨들(예컨대, 306 및 305, 405 또는 505)을 가지는 "결합 트렌치"를 형성하는 것을 기술하고 있지만, 결합 트렌치가 서로에 대해 개방되어 있는(예컨대, 그들 사이에 개구를 형성하는 하부 및 상부 개구들을 가지는) 2 개 초과의 레벨의(예컨대, 상부 및 하부와 같이 수직으로 배향된) 트렌치들을 가질 수 있는 것이 생각되고 있다. 따라서, 발명을 실시하기 위한 구체적인 내용 이후의 청구범위는 이로써 이 발명을 실시하기 위한 구체적인 내용에 명확히 포함되고, 각각의 청구항은 그 자체로 본 발명의 개별적인 실시예로서의 지위를 갖는다.

Claims (23)

  1. 선택적 에피택셜 버퍼 물질(selective epitaxial buffer material)을 성장시키기 위한 결합 트렌치(combined trench)로서,
    기판 표면 상의 제1 및 제2 STI(shallow trench isolation) 영역들 - 상기 제1 및 제2 STI 영역들은 하부 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며, 상기 하부 트렌치는 상기 기판 표면인 하단 표면을 갖고, 상기 하부 트렌치는 하부 트렌치 상부 개구를 가짐 -; 및
    상기 제1 및 제2 STI 영역들 상의 제3 및 제4 STI 영역들 - 상기 제3 및 제4 STI 영역들은 상부 트렌치를 정의하는 제3 및 제4 STI 내부 측벽들을 가지며, 상기 상부 트렌치는 상기 하부 트렌치 상부 개구 및 상기 기판 표면을 노출시키며; 상기 상부 트렌치는 상기 하부 트렌치 상부 개구의 위 그리고 상기 하부 트렌치 상부 개구를 완전히 둘러싸는 상부 트렌치 하부 표면을 가짐 -
    을 포함하는 결합 트렌치.
  2. 제1항에 있어서, 상기 상부 트렌치는 상기 상부 트렌치의 폭의 적어도 1.5배이며 상기 상부 트렌치의 길이의 적어도 1.5배인 높이를 가지며; 상기 제3 및 제4 STI 내부 측벽들은 상기 기판 표면에 수직인, 결합 트렌치.
  3. 제1항에 있어서, 상기 하부 트렌치 및 상기 상부 트렌치 내의 결정 에피택셜 물질의 층을 추가로 포함하고, 상기 결정 에피택셜 물질은 상기 기판 표면으로부터 선택적으로 에피택셜 성장되지만 상기 하부 트렌치의 STI 상단 표면들로부터는 성장되지 않는, 결합 트렌치.
  4. 제3항에 있어서, 상기 결정 에피택셜 물질의 층은 버퍼 물질의 층이고,
    상기 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 디바이스 층을 추가로 포함하고, 상기 디바이스 결정 에피택셜 물질은 상기 버퍼 물질의 상기 상단 표면으로부터 선택적으로 에피택셜 성장되는, 결합 트렌치.
  5. 제3항에 있어서, 상기 에피택셜 물질은 상기 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수의 측벽들을 가지며; 상기 에피택셜 물질은 상기 제3 및 제4 STI 내부 측벽들과 접촉하는 (110) 결정 지수의 수직 측벽들을 가지는, 결합 트렌치.
  6. 제1항에 있어서, 상기 제1 및 제2 STI 내부 측벽들은 상기 기판 표면에 대해 40도 내지 70도의 내측 각도(inward angle)를 형성하는, 결합 트렌치.
  7. 제1항에 있어서, 상기 제1 및 제2 STI 내부 측벽들은 상기 기판 표면에 수직인, 결합 트렌치.
  8. 선택적 에피택셜 버퍼 물질을 성장시키기 위한 트렌치로서,
    기판 표면 상의 제1 및 제2 STI(shallow trench isolation) 영역들 - 상기 제1 및 제2 STI 영역들은 상기 기판 표면인 하단 표면을 가지는 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며;
    상기 제1 및 제2 STI 내부 측벽들은 상기 기판 표면에 대해 약 55도의 내측 각도를 형성함 -; 및
    상기 트렌치 내의 결정 에피택셜 물질의 층 - 상기 결정 에피택셜 물질은 상기 기판 표면으로부터 선택적으로 에피택셜 성장됨 -
    을 포함하는 트렌치.
  9. 제8항에 있어서, 상기 결정 에피택셜 물질의 층은 상기 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수 물질의 측벽들을 가지는, 트렌치.
  10. 제9항에 있어서, 상기 결정 에피택셜 물질의 층은 버퍼 물질의 층이고,
    상기 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 층을 추가로 포함하고, 상기 디바이스 결정 에피택셜 물질은 상기 버퍼 물질의 상기 상단 표면으로부터 선택적으로 에피택셜 성장되는, 트렌치.
  11. 선택적 에피택셜 버퍼 물질을 성장시키기 위한 트렌치를 형성하는 방법으로서,
    기판 표면 상에 제1 및 제2 STI(shallow trench isolation) 영역들을 형성하는 단계 - 상기 제1 및 제2 STI 영역들은 상기 기판 표면인 하단 표면을 가지는 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며; 상기 제1 및 제2 STI 내부 측벽들은 상기 기판 표면에 대해 55도의 내측 각도를 형성함 -; 및
    상기 기판 표면으로부터 그리고 상기 트렌치 내에 결정 에피택셜 물질의 층을 선택적으로 에피택셜 성장시키는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 결정 에피택셜 물질의 층은 상기 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수 물질의 측벽들을 가지는, 방법.
  13. 제11항에 있어서, 상기 결정 에피택셜 물질의 층은 버퍼 물질의 층이고,
    상기 버퍼 물질의 상단 표면으로부터 디바이스 결정 에피택셜 물질의 디바이스 층을 선택적으로 에피택셜 성장시키는 단계를 추가로 포함하는, 방법.
  14. 선택적 에피택셜 버퍼 물질을 성장시키기 위한 결합 트렌치를 형성하는 방법으로서,
    기판 표면 상에 제1 및 제2 STI(shallow trench isolation) 영역들을 형성하는 단계 - 상기 제1 및 제2 STI 영역들은 하부 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며, 상기 하부 트렌치는 상기 기판 표면인 하단 표면을 갖고, 상기 하부 트렌치는 하부 트렌치 상부 개구를 가짐 -; 및
    상기 제1 및 제2 STI 영역들 상에 제3 및 제4 STI 영역들을 형성하는 단계 - 상기 제3 및 제4 STI 영역들은 상부 트렌치를 정의하는 제3 및 제4 STI 내부 측벽들을 가지며, 상기 상부 트렌치는 상기 하부 트렌치 상부 개구 및 상기 기판 표면을 노출시키며; 상기 상부 트렌치는 상기 하부 트렌치 상부 개구의 위 그리고 상기 하부 트렌치 상부 개구를 완전히 둘러싸는 상부 트렌치 하부 표면을 가짐 -
    를 포함하는, 방법.
  15. 제14항에 있어서, 상기 상부 트렌치는 상기 상부 트렌치의 폭의 적어도 1.5배이며 상기 상부 트렌치의 길이의 적어도 1.5배인 높이를 가지며; 상기 제3 및 제4 STI 내부 측벽들은 상기 기판 표면에 수직인, 방법.
  16. 제14항에 있어서, 상기 기판 표면으로부터, 상기 하부 트렌치 내로 그리고 상기 상부 트렌치 내로 결정 에피택셜 물질의 층을 선택적으로 에피택셜 성장시키는 단계를 추가로 포함하고; 상기 결정 에피택셜 물질의 층은 상기 하부 트렌치의 STI 상단 표면들로부터는 성장되지 않는, 방법.
  17. 제16항에 있어서, 상기 결정 에피택셜 물질의 층은 버퍼 물질의 층이고,
    상기 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 층을 추가로 포함하고, 상기 디바이스 결정 에피택셜 물질은 상기 버퍼 물질의 상기 상단 표면으로부터 선택적으로 에피택셜 성장되는, 방법.
  18. 제16항에 있어서, 상기 에피택셜 물질은 상기 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수의 측벽들을 가지며; 상기 에피택셜 물질은 상기 제3 및 제4 STI 내부 측벽들과 접촉하는 (110) 결정 지수의 수직 측벽들을 가지는, 방법.
  19. 제14항에 있어서, 상기 제1 및 제2 STI 내부 측벽들은 상기 기판 표면에 대해 55도의 내측 각도를 형성하는, 방법.
  20. 제14항에 있어서, 상기 제1 및 제2 STI 내부 측벽들은 상기 기판 표면에 수직인, 방법.
  21. 컴퓨팅 시스템으로서,
    메모리에 결합된 마이크로프로세서를 포함하고, 상기 마이크로프로세서는 적어도 하나의 결합 트렌치를 가지며, 상기 결합 트렌치는
    기판 표면 상의 제1 및 제2 STI(shallow trench isolation) 영역들 - 상기 제1 및 제2 STI 영역들은 하부 트렌치를 정의하는 제1 및 제2 STI 내부 측벽들을 가지며, 상기 하부 트렌치는 상기 기판 표면인 하단 표면을 갖고, 상기 하부 트렌치는 하부 트렌치 상부 개구를 가짐 -;
    상기 제1 및 제2 STI 영역들 상의 제3 및 제4 STI 영역들 - 상기 제3 및 제4 STI 영역들은 상부 트렌치를 정의하는 제3 및 제4 STI 내부 측벽들을 가지며, 상기 상부 트렌치는 상기 하부 트렌치 상부 개구 및 상기 기판 표면에 대해 개방되어 있으며; 상기 상부 트렌치는 상기 하부 트렌치 상부 개구의 위 그리고 상기 하부 트렌치 상부 개구를 완전히 둘러싸는 상부 트렌치 하부 표면을 가짐 -;
    상기 하부 트렌치 및 상기 상부 트렌치 내의 버퍼 결정 에피택셜 물질의 버퍼 층 - 상기 버퍼 결정 에피택셜 물질은 상기 기판 표면으로부터 선택적으로 에피택셜 성장되지만 상기 하부 트렌치의 STI 상단 표면들로부터는 성장되지 않음 -;
    상기 버퍼 물질의 상단 표면 상의 디바이스 결정 에피택셜 물질의 디바이스 층 - 상기 디바이스 결정 에피택셜 물질은 상기 버퍼 물질의 상기 상단 표면으로부터 선택적으로 에피택셜 성장됨 -; 및
    상기 디바이스 물질의 핀(fin)들에 형성된 복수의 디바이스들
    을 포함하는, 시스템.
  22. 제21항에 있어서, 상기 상부 트렌치는 상기 상부 트렌치의 폭의 적어도 1.5배이며 상기 상부 트렌치의 길이의 적어도 1.5배인 높이를 가지며; 상기 제3 및 제4 STI 내부 측벽들은 상기 기판 표면에 수직이고; 상기 에피택셜 물질은 상기 제3 및 제4 STI 내부 측벽들과 접촉하는 (110) 결정 지수의 수직 측벽들을 가지며; (a) 상기 에피택셜 물질이 상기 제1 및 제2 STI 내부 측벽들과 접촉하는 (111) 결정 지수의 측벽들을 가지는 것과, (b) 상기 제1 및 제2 STI 내부 측벽들이 상기 기판 표면에 대해 55도의 내측 각도를 형성하는 것 중 하나인, 시스템.
  23. 제11항 내지 제20항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230065666A (ko) * 2021-11-05 2023-05-12 한국과학기술연구원 언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177143B2 (en) * 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
US9570297B1 (en) * 2015-12-09 2017-02-14 International Business Machines Corporation Elimination of defects in long aspect ratio trapping trench structures
JP6584348B2 (ja) * 2016-03-07 2019-10-02 東京エレクトロン株式会社 凹部の埋め込み方法および処理装置
US10249492B2 (en) 2016-05-27 2019-04-02 International Business Machines Corporation Fabrication of compound semiconductor structures
US9735010B1 (en) 2016-05-27 2017-08-15 International Business Machines Corporation Fabrication of semiconductor fin structures
US10453943B2 (en) * 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10163628B1 (en) 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Lattice-mismatched semiconductor substrates with defect reduction
US11482457B2 (en) * 2017-09-22 2022-10-25 Intel Corporation Substrate defect blocking layers for strained channel semiconductor devices
KR102651721B1 (ko) 2019-01-09 2024-03-26 삼성전자주식회사 이미지 센서
KR20200141142A (ko) * 2019-06-10 2020-12-18 삼성전자주식회사 반도체 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040089914A1 (en) * 2002-11-12 2004-05-13 Chandra Mouli Isolation techniques for reducing dark current in CMOS image sensors
US20040121507A1 (en) * 2002-12-18 2004-06-24 Bude Jeffrey Devin Semiconductor devices with reduced active region deffects and unique contacting schemes
KR20040105980A (ko) * 2003-06-10 2004-12-17 매그나칩 반도체 유한회사 반도체 소자의 얕은 트랜치 소자분리막 형성방법
US20060292719A1 (en) * 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20100213511A1 (en) * 2006-03-24 2010-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-Mismatched Semiconductor Structures and Related Methods for Device Fabrication
US20100289116A1 (en) * 2009-05-12 2010-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Epitaxial Growth of Semiconductor Materials with Reduced Defects
US20110147812A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Polish to remove topography in sacrificial gate layer prior to gate patterning
US20120032234A1 (en) * 2010-08-05 2012-02-09 Katholieke Universiteit Leuven, K.U. Leuven R&D Antiphase Domain Boundary-Free III-V Compound Semiconductor Material on Semiconductor Substrate and Method for Manufacturing Thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003295456A1 (en) * 2002-11-12 2004-06-03 Micron Technology, Inc. Grounded gate and isolation techniques for reducing dark current in cmos image sensors
US20070066074A1 (en) * 2005-09-19 2007-03-22 Nace Rossi Shallow trench isolation structures and a method for forming shallow trench isolation structures
CN102592966B (zh) * 2011-01-12 2015-07-15 中国科学院微电子研究所 半导体器件及其制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040089914A1 (en) * 2002-11-12 2004-05-13 Chandra Mouli Isolation techniques for reducing dark current in CMOS image sensors
US20040121507A1 (en) * 2002-12-18 2004-06-24 Bude Jeffrey Devin Semiconductor devices with reduced active region deffects and unique contacting schemes
KR20040105980A (ko) * 2003-06-10 2004-12-17 매그나칩 반도체 유한회사 반도체 소자의 얕은 트랜치 소자분리막 형성방법
US20060292719A1 (en) * 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20100213511A1 (en) * 2006-03-24 2010-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-Mismatched Semiconductor Structures and Related Methods for Device Fabrication
US20100289116A1 (en) * 2009-05-12 2010-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Epitaxial Growth of Semiconductor Materials with Reduced Defects
US20110147812A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Polish to remove topography in sacrificial gate layer prior to gate patterning
US20120032234A1 (en) * 2010-08-05 2012-02-09 Katholieke Universiteit Leuven, K.U. Leuven R&D Antiphase Domain Boundary-Free III-V Compound Semiconductor Material on Semiconductor Substrate and Method for Manufacturing Thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230065666A (ko) * 2021-11-05 2023-05-12 한국과학기술연구원 언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법

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US20160181099A1 (en) 2016-06-23

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