KR100609561B1 - 반도체 소자의 소자 분리막 제조 방법 - Google Patents

반도체 소자의 소자 분리막 제조 방법 Download PDF

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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 라이너 질화막 증착 전에 패드 질화막을 제거하여, 단차를 감소시킴으로써 HDP 산화막 증착 공정 마진을 확보 할 수 있고 패드 질화막의 제거를 위한 습식 식각 공정 시간을 짧게 하여 라이너 질화막이 손실되는 것을 방지하고 모트의 발생을 억제할 수 있는 소자 분리막 제조 방법에 관한 것이다.

Description

반도체 소자의 소자 분리막 제조 방법{METHOD FOR MANUFACTURING ISOLATED OXIDE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10,100 : 반도체 기판 20,110 : 패드 산화막
30,120 : 패드 질화막 40,130 : 트랜치
50,140 : 트랜치 측벽 산화막 60,150 : 라이너 질화막
70,160 : HDP 산화막 80 : 게이트 산화막
본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 라이너 질화막 증착 전에 패드 질화막을 제거함으로써, 단차를 감소시켜 HDP 산화막 증착 공정 마진을 확보 할 수 있고, 패드 질화막의 제거를 위한 습식 식각 공정 시간을 짧 게 하여 라이너 질화막이 손실되는 것을 방지하고 모트의 발생을 억제할 수 있는 소자 분리막 제조 방법에 관한 것이다.
도면을 참조하여 종래 기술을 간략하게 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20)과 패드 질화막(30)을 순차적으로 형성한다.
도 1b를 참조하면, 소자분리마스크를 이용한 식각공정으로 소자분리영역으로 예정된 부분의 패드 질화막(30), 패드 산화막(20) 및 반도체 기판을 식각하여 트렌치(40)를 형성한다.
도 1c를 참조하면, 트렌치(40)의 내벽에 측벽 산화막(50)을 형성한 후 전체 표면 상부에 라이너 질화막(60)을 형성한다.
도 1d 및 도 1e를 참조하면, 전체 표면 상부에 트렌치(40)를 매립하는 HDP 산화막(70)을 형성한 후 CMP를 이용한 평탄화 공정을 수행하여 소자 분리막(80)을 형성한다.
도 1f를 참조하면, 패드 질화막(30)을 제거한다.
도 1g를 참조하면, 패드 산화막(20)을 세정하여 제거한다.
종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법은 패드 질화막을 제거 할 때 라이너 질화막이 함께 제거되어 라이너 질화막이 제거된 부분에서 모트가 유발되었으나, 본 발명에서는 라이너 질화막 증착전에 패드 질화막을 제거 함으로 써, 라이너 질화막이 손실되는 것을 방지하고, 모트의 발생을 억제하는 소자 분리막이 제조된다.
본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 라이너 질화막 증착 전에 패드 질화막을 제거함으로써, 단차를 감소시켜 HDP 산화막 증착 공정 마진을 확보 할 수 있고 패드 질화막의 제거를 위한 습식 식각 공정 시간을 짧게 하여 라이너 질화막이 손실되는 것을 방지하고 모트의 발생을 억제할 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 분리막 제조 방법은 반도체 기판 상부에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 측벽 산화막을 형성하는 단계, 상기 패드 질화막을 제거하는 단계와 전체 표면 상부에 라이너 질화막을 형성하는 단계와 전체 표면 상부에 상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계와 상기 라이너 질화막이 노출될 때까지 상기 HDP 산화막의 평탄화 공정을 수행하는 단계 및 상기 노출된 라이너 질화막을 제거하는 단계를 포함하는것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110), 패드 질화막(120)을 순차적으로 형성한다.
도 2b를 참조하면, 소자 분리 영역으로 예정된 부분의 패드 질화막(120), 패드 산화막(110) 및 소정깊이의 반도체 기판(100)을 식각하여 트렌치(130)를 형성한다.
도 2c를 참조하면, 트렌치(130)의 측벽에 측벽 산화막(140)을 형성한다.
도 2d를 참조하면, 패드 질화막(120)을 제거한다. 패드 질화막(120)은 150℃ 내지 170℃의 H3PO4 용액에 반도체 기판을 1분 내지 100분 동안 세정하여 제거하는 것이 바람직하다. 패드 질화막(120) 상부에 산화막이 존재하는 경우에는 HF+H2O 또는 NH4F+HF를 이용하여 산화막을 제거하는 것이 바람직하다.
도 2e를 참조하면, 전체 표면 상부에 라이너 질화막(150)을 형성한다.
도 2f를 참조하면, 전체 표면 상부에 트렌치(130)를 매립하는 HDP 산화막(미도시)을 형성한 후, 라이너 질화막(150)이 노출될 때까지 상기 HDP 산화막의 평탄화 공정을 수행하여 소자분리막을 형성한다. 상기 평탄화 공정은 CMP 공정을 이용하는 것이 바람직하다.
도 2g를 참조하면, 노출된 라이너 질화막(150)을 제거한다. 여기서, 라이너 질화막(150)은 CMP 공정 또는 습식 식각 공정을 이용하여 제거하는 것이 바람직하다. 습식 식각 공정을 이용하는 경우는 인산을 이용하거나 HF+H2O 또는 NH4F+HF를 이용할 수 있으며, 인산을 이용하는 경우에는 150℃ 내지 170℃의 H3PO4 용액에 상기 반도체 기판을 1분 내지 100분 동안 세정하는 것이 바람직하다.
상기 HDP 산화막의 평탄화 공정을 수행하는 단계와 상기 노출된 라이너 질화막을 제거하는 공정은 CMP 공정을 이용하여 연속적으로 수행될 수도 있다.
본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 라이너 질화막 증착 전에 패드 질화막을 제거하여, 단차를 감소시킴으로써 HDP 산화막 증착 공정 마진을 확보 할 수 있고 패드 질화막의 제거를 위한 습식 식각 공정 시간을 짧게 하여 라이너 질화막이 손실되는 것을 방지하고 모트의 발생을 억제할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판 상부에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계;
    소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 측벽 산화막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    전체 표면 상부에 라이너 질화막을 형성하는 단계;
    전체 표면 상부에 상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계;
    상기 라이너 질화막이 노출될때까지 상기 HDP 산화막의 평탄화 공정을 수행하는 단계; 및
    상기 노출된 라이너 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  2. 제 1항에 있어서,
    상기 패드 질화막 상부의 산화막과 패드 질화막을 제거하는 단계는 150℃ 내지 170℃의 H3PO4 용액에 상기 반도체 기판을 1분 내지 100분동안 세정하는 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  3. 제 1항에 있어서,
    상기 HDP 산화막의 평탄화 공정을 수행하는 단계는 CMP 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  4. 제 1항에 있어서,
    상기 라이너 질화막을 제거하는 단계는 인산을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  5. 제 1항에 있어서,
    상기 라이너 질화막을 제거하는 단계는 HF+H2O 또는 NH4F+HF를 이용하여 상기 패드 질화막 상부의 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  6. 제 1항에 있어서,
    상기 HDP 산화막의 평탄화 공정을 수행하는 단계와 상기 노출된 라이너 질화막을 제거하는 공정은 연속적으로 수행되는 CMP 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  7. 제 1항에 있어서,
    상기 패드 질화막 위의 산화막과 패드 질화막을 제거하는 단계는 HF+H2O 또는 NH4F+HF를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  8. 제 1항에 있어서,
    상기 라이너 질화막을 제거 하는 단계는 150℃ 내지 170℃의 H3PO4 용액에 상기 반도체 기판을 1분 내지 100분 동안 세정하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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US6074927A (en) 1998-06-01 2000-06-13 Advanced Micro Devices, Inc. Shallow trench isolation formation with trench wall spacer
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US6165854A (en) 1998-05-04 2000-12-26 Texas Instruments - Acer Incorporated Method to form shallow trench isolation with an oxynitride buffer layer
KR20010046448A (ko) * 1999-11-12 2001-06-15 윤종용 Ｙ자형 소자분리막을 가지는 반도체 소자 및 디봇 발생을방지하며 공정이 간단한 상기 소자분리막의 제조방법

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