TWI761192B

TWI761192B - 形成導線的方法

Info

Publication number: TWI761192B
Application number: TW110115251A
Authority: TW
Inventors: 楊晉嘉; 林大鈞; 蔡馥郁; 蔡濱祥; 黃柏偉; 謝宗殷; 賴和裕
Original assignee: 聯華電子股份有限公司
Priority date: 2021-04-28
Filing date: 2021-04-28
Publication date: 2022-04-11
Also published as: TW202243039A

Abstract

本發明提供一種形成導線的方法，包含提供一第一介電層，在該第一介電層中形成一溝槽，形成一導電層於該溝槽中以及覆蓋於該第一介電層上，平坦化該導電層，形成一導線於該溝槽中，形成一第二介電層，覆蓋該導線以及該第一介電層，對該導線進行一加熱步驟，以及減薄該第二介電層，以降低該第二介電層的一厚度。

Description

形成導線的方法

本發明係有關於半導體製程領域，尤其是關於一種導線的製作方法。

在半導體製程中，為了節省晶片使用面積，經常以堆疊的方式，在垂直方向上形成多層堆疊的電子元件結構，如此一來可以有效降低總面積，有利於晶片的微小化。

另外，也可以分別在不同的晶片上各自形成所需的電子元件後，再將不同的晶片鍵合在一起，同樣達到堆疊的效果。因此，晶片之間的鍵合品質的好壞，將會影響最終半導體元件的良率。提高晶片之間的鍵合品質，也是本領域的發展目標之一。

本發明的特徵在於，申請人發現需要形成第二介電層覆蓋在導線上，然後才進行HPA加熱步驟，如此可以避免導線中的孔洞在加熱步驟中擴大的可能性。但是申請人又發現當使用較薄的第二介電層覆蓋在導線上，然後進行加熱步驟時，會容易讓導線膨脹甚至穿破第二介電層。因此，本發明先以較厚的第二介電層覆蓋於導線上，避免加熱步驟時金屬導線膨脹穿破第二介電層，接著當加熱步驟完成後，才將第二介電層減薄以符合實際需求。藉由本發明所提供的方法，可以製作出品質更高的半導體導線結構。

10:第一介電層

12:溝槽

14:導電層

16:導線

18:第二介電層

20:第三介電層

22:第四介電層

30:通孔結構

110:第一介電層

116:導線

118:第二介電層

120:第三介電層

122:第四介電層

P1:加熱步驟

P2:減薄步驟

第1圖到第7圖繪示本發明形成一含導線的半導體結構，以及將此結構與另一結構鍵合的製作流程剖面示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。

請參考第1圖至第7圖，第1圖到第7圖繪示本發明形成一含導線的半導體結構，以及將此結構與另一結構鍵合的製作流程剖面示意圖。首先如第1圖所示，提供一第一介電層10，且在第一介電層10中形成一溝槽12。其中第一介電層10材質例如是氧化矽，其可能是位於一基底(圖未示)上多層堆疊的介電層中，形成有導線層的最頂部一層。換句話說，後續將會在第一介電層10中形成導線，且該導線可能會與另外一基底(圖未示)上的另一導線層以形成矽導通孔(Through Silicon Via，TSV)的方式電性連接。而溝槽12則是導線預定的形成位置，溝槽12可以藉由蝕刻等方式形成，本發明並不限定其製作方法。此外，可理解的是，在第一介電層10的下方可能還包含有其他介電層或是導線，在此為了圖式簡潔並未繪出。接著，形成一導電層14覆蓋在第一介電層10上，且填滿溝槽12，導電層14例如是銅或是其他導電性良好的金屬。導電層14可作為後續的導線使用。

後續，如第2圖所示，以一平坦化步驟(例如化學機械研磨)移除多餘的導電層14，留下於溝槽內的導電層14被定義為導線16。

如第3圖所示，形成一第二介電層18覆蓋於導線16以及第一介電層10上。第二介電層18材質例如為氮碳化矽(SiCN)，厚度在400埃以上。第二介電層18例如以化學氣相沉積(CVD)等方式形成，但不限於此。本實施例中的第二介電層18可以作為保護導線16的功能，防止在後續的加熱步驟中，在導線16內部因加熱而產生孔洞(void)。

如第4圖所示，進行一加熱步驟，例如為一高壓加熱步驟(high pressure anneal，HPA)步驟P1，該HPA步驟P1在一通入氫氣的環境中進行。值得注意的是，進行此HPA步驟P1的用意在於前段的製程中，可能會有一些電荷殘留在導線16內或是其他元件中，進行HPA步驟P1時，可以藉由高溫將氫離子導入例如導線等元件中，並將原先殘留的電荷移出，以降低電荷對於半導體元件的影響。

如第5圖所示，進行一減薄步驟P2以減薄第二介電層18，例如以一化學機械研磨(CMP)或是回蝕刻等方式，移除一部分的第二介電層18，並留下一部分的第二介電層18覆蓋於導線16與第一介電層10上。在本實施例中，原先第二介電層18的厚度大於400埃，而減薄後的第二介電層18的厚度約在360埃以下。換句話說，減薄第二介電層18大約10%以上的厚度。值得注意的是，在一般CVD製程中，一變異標準差厚度大約在正負10埃左右，因此減薄40埃以上的厚度，已經超過數個變異標準差厚度，也就是對於整個第二介電層18的厚度有明顯改變。

申請人發現，若不形成上述第二介電層18而直接對導線16進行HPA步驟P1，可能會導致導線16內部沉積時的孔洞(void)擴大，並且影響導線16的性能。而覆蓋第二介電層18後再進行HPA步驟P1，就能有效降低上述導線中產生孔洞的情況。

然而，申請人又發現另一問題，那就是當第二介電層18的厚度較薄時(低於360埃)，進行HPA步驟P1時，由於金屬導線16受熱膨脹，因此可能會產生突起(hillock)，甚至可能會穿破第二介電層18，讓導線16曝露在空氣中或是後續形成的其他介電層中。因此，本實施例中一開始沉積第二介電層18的厚度需控制在大於400埃以上，以更厚的第二介電層18覆蓋住導線16，避免上述加熱突起穿破第二介電層18的情況發生。且在後續步驟中，額外進行減薄步驟P2來將第二介電層18降低厚度，以符合實際使用需求。

後續如第6圖所示，形成第三介電層20以及第四介電層22於第二介電層18上。其中第三介電層20與第四介電層22可當作與另一基底鍵合的平坦層使用。本實施例中，第三介電層20例如為四乙氧基矽烷(TEOS)、第四介電層22例如為碳氮化矽(SiCN)，但不限於此。

最後如第7圖所示，將上述結構與另一基底進行鍵合。舉例來說，以類似的方式在另外一基底(圖未示)形成第一介電層110、導線116、第二介電層118、第三介電層120與第四介電層122，然後將第6圖所示的結構與另一基底鍵合。最後再形成通孔結構30貫穿上述第二介電層18、第三介電層20與第四介電層22，並且電性連接導線16與導線116，完成兩片基底的鍵合。本實施例中，通孔結構30例如為矽導通孔(TSV)，TSV的材質例如為銅等導電性良好的金屬，但不限於此。

綜合以上各段落與圖式，本發明提供一種形成導線的方法，包含提供一第一介電層10，在第一介電層10中形成一溝槽12；形成一導電層14於溝槽12中以及覆蓋於第一介電層10上，平坦化導電層14，形成一導線16於溝槽12中，形成一第二介電層18，覆蓋導線16以及第一介電層10，對導線16進行一加熱步驟(HPA步驟P1)，以及減薄第二介電層18，以降低第二介電層18的一厚度。

在一些實施例中，其中加熱步驟包含在一氫氣環境中進行加熱。

在一些實施例中，其中第二介電層18被減薄之前的厚度大於400埃。

在一些實施例中，其中第二介電層18被減薄之後的厚度小於360埃。

在一些實施例中，其中導電層14包含有銅。

在一些實施例中，其中第二介電層18的材質包含碳氮化矽(SiCN)。

在一些實施例中，其中更包含在第二介電層18被減薄後，形成一第三介電層20以及一第四介電層22於第二介電層18上，以及將第四介電層22接觸另一介電層122，以鍵合第四介電層22與另一介電層122。

在一些實施例中，其中第三介電層20包含有四乙氧基矽烷(TEOS)。

在一些實施例中，其中第四介電層22包含有碳氮化矽(SiCN)。

在一些實施例中，其中更包含形成一通孔結構30，貫穿第二介電層18、第三介電層20以及第四介電層22，並與導線16電性連接。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。