JP2019087647A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents

絶縁ゲート型半導体装置及びその製造方法 Download PDF

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Abstract

【課題】トレンチ底部に位置するゲート絶縁膜に印加される電界強度を緩和するとともに、短絡耐量を維持しつつ、オン抵抗の増加を抑制することができる絶縁ゲート型半導体装置を提供する。【解決手段】ｎ−型のドリフト層２の上に設けられたｎ＋型の電流拡散層３と、電流拡散層３の上に設けられたｐ型のベース領域６ａ〜６ｃと、ベース領域６ａ〜６ｃの上部に設けられたｎ＋型の主電極領域８ａ〜８ｄと、トレンチ２１ａ，２１ｂの内側に設けられた絶縁ゲート型電極構造（９ａ，９ｂ，１０ａ，１０ｂ）と、電流拡散層３の一部が貫通する複数の開口部４ａ，４ｂを有し、且つトレンチ２１ａ，２１ｂの底部に接するパターンで電流拡散層３の内部に埋め込まれたｐ＋型のゲート底部保護領域４とを備え、平面パターン上、トレンチ２１ａ，２１ｂの長手方向の中心線の両側に配置される複数の開口部４ａ，４ｂの配置位置が、中心線の両側で互いにずれている。【選択図】図１

Description

本発明は、トレンチ内に絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
トレンチゲート型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、プレーナゲート型に対してセルピッチの縮小によるオン抵抗の低減が期待できる。しかし、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を材料とするトレンチゲート型のＭＯＳＦＥＴでは、トレンチ底部に位置するゲート絶縁膜に高電圧が印加され易く、ゲート絶縁膜が破壊される懸念がある。
そこで、トレンチ底部の電界強度を緩和するように、隣接するトレンチ間に設けられたｐ＋型の第１ベース領域と、各トレンチ底部に設けられたｐ＋型の第２ベース領域がマトリクス状に配列された構造が提案されている（特許文献１参照。）。また、トレンチの底部の幅と整合するように配置されたｐ型の保護領域を備え、保護領域の表面で直接接地され、トレンチの両端まで延在する構造が提案されている（特許文献２参照。）。また、トレンチよりも深い位置まで配置され、トレンチに直交するｐ型のディープ層を備え、ディープ層の位置でもチャネル層を通じてソース・ドレイン間に電流を流す構造が提案されている（特許文献３参照。）。
しかしながら、特許文献１に記載された発明では、各トレンチの両側に第１ベース領域と第２ベース領域に挟まれた接合型電界効果トランジスタ（ＪＦＥＴ）領域が存在するので、短絡耐量が小さくなる。また、特許文献２に記載された発明では、ゲートへの電界強度は抑えられるものの、トレンチ間の幅（セルピッチ）を近づけなければならず、プロセスの制約から耐圧が低下する。また、特許文献３に記載された発明では、ＪＦＥＴ構造が多くなり、オン抵抗が増加する。
国際公開第２０１７／０６４９４９号 特表２００１−５１１３１５号公報 特開２００９−１９４０６５号公報
上記課題に鑑み、本発明は、トレンチ底部に位置するゲート絶縁膜に印加される電界強度を緩和するとともに、短絡耐量を維持しつつ、オン抵抗の増加を抑制することができる絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層の上に設けられ、ドリフト層よりも高不純物密度で第１導電型の電流拡散層と、（ｃ）電流拡散層の上に設けられた第２導電型のベース領域と、（ｄ）ベース領域の上部に設けられ、ドリフト層よりも高不純物密度で第１導電型の主電極領域と、（ｅ）主電極領域及びベース領域を貫通するトレンチの内側に設けられた絶縁ゲート型電極構造と、（ｆ）電流拡散層の一部が貫通する複数の開口部を有し、且つトレンチの底部に接するパターンで電流拡散層の内部に選択的に埋め込まれ、ベース領域よりも高不純物密度で第２導電型のゲート底部保護領域とを備え、平面パターン上、トレンチの長手方向の中心線の両側にそれぞれ配置される複数の開口部の配置位置が、中心線の両側で互いにずれている絶縁ゲート型半導体装置であることを要旨とする。
本発明の他の態様は、（ａ）第１導電型のドリフト層上に、ドリフト層よりも高不純物密度で第１導電型の第１電流拡散層を形成する工程と、（ｂ）第１電流拡散層の一部が貫通して上面に露出する複数の開口部を有するようにして、第１電流拡散層の上部に第２導電型のゲート底部保護領域を選択的に埋め込む工程と、（ｃ）第１電流拡散層及びゲート底部保護領域の上に、第１電流拡散層と同一不純物密度で第１導電型の第２電流拡散層を形成する工程と、（ｄ）第２電流拡散層上に第２導電型のベース領域を形成する工程と、（ｅ）ベース領域の上部に、ドリフト層よりも高不純物密度で第１導電型の主電極領域を形成する工程と、（ｆ）ベース領域を貫通し、ゲート底部保護領域に到達するトレンチを形成する工程と、（ｇ）トレンチの内側に絶縁ゲート型電極構造を形成する工程とを含み、平面パターン上、トレンチの長手方向の中心線の両側にそれぞれ配置される複数の開口部の配置位置が、中心線の両側で互いにずれている絶縁ゲート型半導体装置の製造方法であることを要旨とする。
本発明によれば、トレンチ底部に位置するゲート絶縁膜に印加される電界強度を緩和するとともに、短絡耐量を維持しつつ、オン抵抗の増加を抑制することができる絶縁ゲート型半導体装置及びその製造方法を提供することができる。
本発明の第１実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図１のＡ−Ａ方向から見た絶縁ゲート型半導体装置の断面図である。 図１のＢ−Ｂ方向から見た絶縁ゲート型半導体装置の断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図４に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図５に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図７に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１１に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１２に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１３に引き続く工程断面図である。 本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１４に引き続く工程断面図である。 本発明の第２実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図１６のＥ−Ｅ方向から見た絶縁ゲート型半導体装置の断面図である。 本発明の第２実施形態の変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図１８のＧ−Ｇ方向から見た絶縁ゲート型半導体装置の断面図である。 本発明のその他の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。 図２０のＩ−Ｉ方向から見た絶縁ゲート型半導体装置の断面図である。 図１のＡ−Ａ方向から見た絶縁ゲート型半導体装置の他の断面図である。 本発明のその他の実施形態に係る絶縁ゲート型半導体装置の一例を示す断面図である。 本発明のその他の実施形態に係る絶縁ゲート型半導体装置の一例を示す断面図である。
以下、図面を参照して、本発明の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１及び第２実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
（第１実施形態）
本発明の第１実施形態に係る絶縁ゲート型半導体装置（ＭＩＳＦＥＴ）は、図１に示すように、第１導電型（ｎ−型）のドリフト層２と、ドリフト層２の上面に配置されたドリフト層２よりも高不純物密度のｎ＋型の電流拡散層（ＣＳＬ）３を備える。電流拡散層３は図１に示した断面図にＬ字のフック形状（鉤型）の構造を示すように、水平方向に選択的に延在する上層張出部と上層張出部に平行な下層主部と、上層張出部と下層主部の間を垂直方向に接続する接続部を有する。ドリフト層２及び電流拡散層３は、ＳｉＣからなるエピタキシャル成長層（以下において「エピタキシャル層」と略記する。）でそれぞれ構成されている。
電流拡散層３の上面には、第２導電型（ｐ型）のベース領域６ａ，６ｂ，６ｃが配置されている。ベース領域６ａ，６ｂ，６ｃは、ＳｉＣからなるエピタキシャル層で構成されている。ベース領域６ａ，６ｂ，６ｃの上部には、ドリフト層２よりも高不純物密度のｎ＋型の第１主電極領域（ソース領域）８ａ，８ｂ，８ｃ，８ｄが選択的に設けられている。ベース領域６ａ，６ｂ，６ｃの上部には、ソース領域８ａ，８ｂ，８ｃ，８ｄに接するようにベース領域６ａ，６ｂ，６ｃよりも高不純物密度のｐ＋型のベースコンタクト領域７ａ，７ｂ，７ｃが選択的に設けられている。
ソース領域８ａ，８ｂ，８ｃ，８ｄの上面から、ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベース領域６ａ，６ｂ，６ｃを貫通して電流拡散層３に達するようにトレンチ２１ａ，２１ｂが設けられている。トレンチ２１ａ，２１ｂの底面及び側面にはゲート絶縁膜９ａ，９ｂが設けられている。ゲート絶縁膜９ａ，９ｂとしては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
トレンチ２１ａ，２１ｂ内にはゲート絶縁膜９ａ，９ｂを介してゲート電極１０ａ，１０ｂが埋め込まれ、絶縁ゲート型電極構造（９ａ，９ｂ，１０ａ，１０ｂ）を構成している。ゲート電極１０ａ，１０ｂの材料としては、例えば燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。なお、図１では、ゲート電極１０ａ，１０ｂが、ゲート絶縁膜９ａ，９ｂを介してソース領域８ａ，８ｂ，８ｃ，８ｄの上面まで延在する場合を例示するが、ゲート電極１０ａ，１０ｂはトレンチ２１ａ，２１ｂ内にのみ埋め込まれていてもよい。
電流拡散層３には、ベース領域６ａ，６ｂ，６ｃから離間して、トレンチ２１ａ，２１ｂの底部に接し、電流拡散層３のＬ字のフック（鉤）に挟まれるように、層状のｐ＋型のゲート底部保護領域４が設けられている。ゲート底部保護領域４は、トレンチ２１ａ，２１ｂの底部に位置するゲート絶縁膜９ａ，９ｂを逆バイアス時の高電圧から保護する。なお、図１ではトレンチ２１ａ，２１ｂの底部が電流拡散層３の上層張出部を貫通してゲート底部保護領域４に接する場合を例示するが、例示に過ぎない。トレンチ２１ａ，２１ｂの底部がベース領域６ａ，６ｂ，６ｃとゲート底部保護領域４との間の電流拡散層３の上層張出部に位置し、ゲート底部保護領域４に接していなくてもよい。
図１のゲート底部保護領域４を水平に切るＡ−Ａ方向から見た平面レイアウトを図２に示し、図１の電流拡散層３の上層張出部を水平に切るＢ−Ｂ方向から見た平面レイアウトを図３に示す。図２のＣ−Ｃ方向及び図３のＤ−Ｄ方向から見た断面図が図１に対応する。図３に示すように、トレンチ２１ａ，２１ｂの平面パターンは、ストライプ状をなし、互いに平行に延伸する。図２では、図３に示したトレンチ２１ａ，２１ｂの位置を二点鎖線（想像線）で模式的に示す。図１及び図２に示すように、ゲート底部保護領域４には、トレンチ２１ａ，２１ｂの平面パターンの長手方向に沿って電流拡散層３の接続部を垂直方向に貫通させる複数の開口部（ＪＦＥＴ領域）４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆが設けられている。
平面パターン上、開口部４ａ，４ｃ，４ｄは、トレンチ２１ａの長手方向の中心線ＬＡ（破線で図示）に互いにずれるように、トレンチ２１ａの中心線ＬＡの両側に交互且つ周期的に設けられ、それぞれ電流拡散層３の接続部を貫通させる矩形の形状である。開口部４ａは、トレンチ２１ａの左側に設けられ、開口部４ｃ，４ｄは、トレンチ２１ａの右側に設けられている。開口部４ｂ，４ｅ，４ｆは、開口部４ａ，４ｃ，４ｄと同じ周期で、トレンチ２１ｂの長手方向の中心線ＬＢ（破線で図示）に互いにずれるように、トレンチ２１ｂの中心線ＬＢの両側に交互且つ周期的に設けられ、それぞれ電流拡散層３の接続部を貫通させる矩形の形状である。開口部４ｂは、トレンチ２１ｂの左側に設けられ、開口部４ｅ，４ｆは、トレンチ２１ｂの右側に設けられている。
開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの個数は特に限定されず、更に多数の開口部がトレンチ２１ａ，２１ｂの長手方向に沿って交互且つ周期的に設けられていてもよい。矩形の形状をなす開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの幅Ｄ１、長さＬ１、間隔Ｓ１は適宜設定可能である。例えば、開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの幅Ｄ１が１μｍ程度、長さＬ１が１５μｍ程度、間隔Ｓ１が１５μｍ程度である。開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの幅Ｄ１，長さＬ１，間隔Ｓ１は、開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆで同一であってもよく、互いに異なっていてもよい。
開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの長さＬ１及び間隔Ｓ１は同一であってもよく、互いに異なっていてもよい。例えば、開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの長さＬ１が間隔Ｓ１よりも長くてもよい。長さＬ１が間隔Ｓ１よりも長い場合、トレンチ２１ａ，２１ｂの長手方向に直交する方向（トレンチ２１ａ，２１ｂの並列方向）を見通した場合、開口部４ａ，４ｂと開口部４ｃ，４ｄ，４ｅ，４ｆの位置が長さ方向で重複する配列パターンの関係となってもよい。或いは、開口部４ｃ，４ｄ，４ｅ，４ｆの長さＬ１が間隔Ｓ１よりも短く、開口部４ａ，４ｂからトレンチ２１ａ，２１ｂの長手方向に直交する方向に見通した場合、開口部４ｃ，４ｄ，４ｅ，４ｆの配列されていない領域が存在してもよい。
電流拡散層３の不純物密度は開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの面積に依存するが、例えば１×１０１７ｃｍ−３程度である。開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの面積が広いほど電流拡散層３の不純物密度を低くしてもよい。図１及び図２において、ベース領域６ａ，６ｂ，６ｃのゲート電極１０ａ，１０ｂ側に形成されるチャネルから開口部４ａ，４ｂを貫通する電流拡散層３の接続部を介してドリフト層２へ流れる電流を模式的に矢印で示している。開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを貫通する電流拡散層３の接続部は矩形パターンであるため、開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを介して電流拡散層３から２次元方向に電流を流すことができる。
図１に示したベースコンタクト領域７ａ，７ｂ，７ｃの下方に位置する電流拡散層３の上層張出部と同一水平レベルにおいて、ゲート底部保護領域４の一部を覆うように、ｐ＋型のベース底部埋込領域５ａ，５ｂ，５ｃが設けられている。ベース底部埋込領域５ａ，５ｂ，５ｃは、トレンチ２１ａ，２１ｂから離間して、ベース領域６ａ，６ｂ，６ｃの下面及びゲート底部保護領域４の上面に接している。ベース領域６ａ，６ｂ，６ｃのゲート電極１０ａ，１０ｂ側に形成されるチャネルの下端は電流拡散層３の上層張出部に接する。図３に示すように、電流拡散層３の上層張出部と同一水平レベルに位置するベース底部埋込領域５ａ，５ｂ，５ｃの平面パターンはストライプ状をなし、トレンチ２１ａ，２１ｂの長手方向に平行に延伸する。
図１に示すように、ゲート電極１０ａ，１０ｂ上には層間絶縁膜１１を介して第１主電極（ソース電極）１４が配置されている。層間絶縁膜１１としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１１としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。ソース電極１４は、ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベースコンタクト領域７ａ，７ｂ，７ｃに電気的に接続されている。ソース電極１４は、紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。ゲート表面電極は、ソース電極１４と同様の材料が使用可能である。
ソース電極１４の下には、下地金属となるソースコンタクト層１３及びバリアメタル層１２が配置されている。ソースコンタクト層１３は、ソース領域８ａ，８ｂ，８ｃ，８ｄの端部及びベースコンタクト領域７ａ，７ｂ，７ｃにそれぞれに金属学的に接するように配置されている。バリアメタル層１２は、ソース領域８ａ，８ｂ，８ｃ，８ｄに金属学的に接し、ソース領域８ａ，８ｂ，８ｃ，８ｄから層間絶縁膜１１の側面及び上面を覆うように延在している。ソース電極１４は、ソースコンタクト層１３及びバリアメタル層１２を覆うように配置されている。例えば、ソースコンタクト層１３がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層１２が窒化チタン（ＴｉＮ）膜、ソース電極１４がアルミニウム（Ａｌ）膜で構成できる。
ドリフト層２の下面には、ドリフト層２に接するようにｎ＋型の第２主電極領域（ドレイン領域）１が配置されている。ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域１の下面には、第２主電極（ドレイン電極）１５が配置されている。ドレイン電極１５としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を積層してもよい。
図１ではトレンチ２１ａ，２１ｂをそれぞれ含む２つの単位セル構造を要部断面として示している。しかしながら、本発明の第１実施形態に係る絶縁ゲート型半導体装置は、この単位セル構造を、周期的に更に複数個配列してマルチチャネル構造をなすことにより大電流を流す電力用半導体装置（パワーデバイス）とすることが可能である。
本発明の第１実施形態に係る絶縁ゲート型半導体装置の動作時は、ドレイン電極１５に正電圧を印加し、ゲート電極１０ａ，１０ｂに閾値以上の正電圧を印加する。これにより、ベース領域６ａ，６ｂ，６ｃのゲート電極１０ａ，１０ｂ側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１５からドレイン領域１、ドリフト層２、電流拡散層３、ベース領域６ａ，６ｂ，６ｃの反転層及びソース領域８ａ，８ｂ，８ｃ，８ｄを経由してソース電極１４へ電流が流れる。一方、ゲート電極１０ａ，１０ｂに印加される電圧が閾値未満の場合、ベース領域６ａ，６ｂ，６ｃに反転層が形成されないため、オフ状態となり、ドレイン電極１５からソース電極１４へ電流が流れない。
本発明の第１実施形態に係る絶縁ゲート型半導体装置によれば、トレンチ２１ａ，２１ｂの底部に接するようにゲート底部保護領域４が局在したパターンとして設けられる。これにより、トレンチ２１ａ，２１ｂの底部に位置するゲート絶縁膜９ａ，９ｂを逆バイアス時の高電圧から保護することができる。したがって、耐圧及び信頼性を向上させることができる。
更に、第１実施形態に係る絶縁ゲート型半導体装置によれば、平面パターン上、ゲート底部保護領域４の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆをトレンチ２１ａ，２１ｂの長手方向の中心線ＬＡ，ＬＢに沿って互いにずらして設けることにより、飽和電流を抑えることができ、短絡耐量を向上することができる。
更に、第１実施形態に係る絶縁ゲート型半導体装置によれば、ゲート底部保護領域４が開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを有し、この開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを貫通する電流拡散層３の接続部を介して２次元方向の成分を有して電流が広がる。このため、ＪＦＥＴ抵抗を抑えることができ、オン抵抗の増加を抑えることができる。したがって、第１実施形態に係る絶縁ゲート型半導体装置のチップサイズを小さくすることができ、製造コストを下げることができる。
次に、図３〜図１５を参照しながら、本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。このｎ＋型ＳｉＣ基板をドレイン領域１として、図４に示すように、ドレイン領域１の上面に、ｎ−型のドリフト層２をエピタキシャル成長させる。次に、窒素（Ｎ）等のｎ型不純物イオンをドリフト層２の上面に多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させ、図４に示すようにｎ＋型の第１電流拡散層３ａを形成する。なお、第１電流拡散層３ａはドリフト層２の上面にエピタキシャル成長してもよい。
次に、第１電流拡散層３ａの上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。この結果、図６に示すように、第１電流拡散層３ａの内部に、第１電流拡散層３ａの接続部がｐ＋型のゲート底部保護領域４の開口部を貫通して上面に露出するようなパターンで、ゲート底部保護領域４が選択的に形成される。なお、フォトレジスト膜をイオン注入用マスクとして用いる代わりに、第１電流拡散層３ａの上面に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をイオン注入用マスクとして用いてもよい。
次に、図７に示すように、第１電流拡散層３ａの上面に、第１電流拡散層３ａと同一不純物密度でｎ＋型の第２電流拡散層３ｂをエピタキシャル成長し、第１電流拡散層３ａ及び第２電流拡散層３ｂにより電流拡散層３を構成する。即ち、ゲート底部保護領域４の上に第２電流拡散層３ｂが堆積されることによって、電流拡散層３の上層張出部が形成され、ゲート底部保護領域４の下に第１電流拡散層３ａの下層主部が残留する。そして第２電流拡散層３ｂからなる上層張出部と第１電流拡散層３ａからなる下層主部の間を、垂直方向に第１電流拡散層３ａからなる接続部が接続されることにより、断面がフック形状（鉤型）の電流拡散層３が形成される。
次に、電流拡散層３の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。この結果、図８に示すように、電流拡散層３の上部にｐ＋型のベース底部埋込領域５ａ，５ｂ，５ｃが選択的に形成される。なお、フォトレジスト膜をイオン注入用マスクとして用いる代わりに、電流拡散層３の上面に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をイオン注入用マスクとして用いてもよい。
次に、図９に示すように、電流拡散層３の上面にｐ型のベース領域６をエピタキシャル成長させる。次に、ベース領域６の上面にフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ｎ等のｎ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、フォト・リソグラフィ技術を用いて、ベース領域６上に新たにフォトレジスト膜を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図１０に示すように、ベース領域６の上面にｎ＋型のソース領域８及びｐ＋型のベースコンタクト領域７ａ，７ｂ，７ｃが選択的に形成される。なお、フォトレジスト膜をイオン注入用マスクとして用いる代わりに、電流拡散層３の上面に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をイオン注入用マスクとして用いてｎ型不純物イオン又はｐ型不純物イオンを注入してもよい。
なお、ゲート底部保護領域４、ベース底部埋込領域５ａ，５ｂ，５ｃ、ソース領域８及びベースコンタクト領域７ａ，７ｂ，７ｃを形成するためのイオン注入を行うたびに熱処理を行う場合を例示したが、必ずしもイオン注入を行うたびに熱処理を行わなくてもよい。例えば、ゲート底部保護領域４、ベース底部埋込領域５ａ，５ｂ，５ｃ、ソース領域８及びベースコンタクト領域７ａ，７ｂ，７ｃを形成するためのイオン注入を行った後に、１回の熱処理で各イオン注入領域を一括して活性化してもよい。
次に、ソース領域８及びベースコンタクト領域７ａ，７ｂ，７ｃの上面にフォトレジスト膜２０を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜２０をパターニングする。パターニングされたフォトレジスト膜２０をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図１１に示すようにトレンチ２１ａ，２１ｂを選択的に形成する。トレンチ２１ａ，２１ｂは、ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベース領域６ａ，６ｂ，６ｃを貫通し、電流拡散層３の上部に達する。その後、フォトレジスト膜２０を除去する。なお、フォトレジスト膜２０をエッチング用マスクとして用いる代わりに、ソース領域８及びベースコンタクト領域７ａ，７ｂ，７ｃの上面に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をエッチング用マスクとして用いてもよい。
次に、図１２に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、トレンチ２１ａ，２１ｂの底面及び側面とソース領域８ａ，８ｂ，８ｃ，８ｄ及びｐ＋型のベースコンタクト領域７ａ，７ｂ，７ｃの上面に、ＳｉＯ２膜等のゲート絶縁膜９を形成する。次に、ＣＶＤ法等により、トレンチ２１ａ，２１ｂを埋めるように、燐（Ｐ）等の不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォト・リソグラフィ技術及びドライエッチングによりポリシリコン層の一部を選択的に除去することにより、図１３に示すように、ポリシリコン層からなるゲート電極１０ａ，１０ｂのパターンを形成して絶縁ゲート型電極構造（９，１０ａ，１０ｂ）を形成する。
次に、ＣＶＤ法等により、ゲート電極１０ａ，１０ｂ及びゲート絶縁膜９からなる絶縁ゲート型電極構造（９，１０ａ，１０ｂ）の上面に層間絶縁膜１１を堆積する。そして、フォト・リソグラフィ技術及びドライエッチングにより、図１４に示すように、層間絶縁膜１１及びゲート絶縁膜９の一部を選択的に除去する。この結果、層間絶縁膜１１及びゲート絶縁膜９にソースコンタクトホールが開孔される。図示を省略しているが、ソースコンタクトホールとは異なる箇所において、ゲート電極１０ａ，１０ｂに接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１１及びゲート絶縁膜９に開孔される。
次に、スパッタリング法又は蒸着法等によりＮｉ膜等の金属層を堆積し、フォト・リソグラフィ技術とＲＩＥ等を用いて金属層をパターニングし、高速熱処理（ＲＴＡ）で例えば１０００℃で熱処理をすることでソースコンタクト層１３を形成する。次に、スパッタリング法等によりＴｉＮ膜等の金属層を堆積し、フォト・リソグラフィ技術とＲＩＥ等を用いて金属層をパターニングしてバリアメタル層１２を形成する。この結果、図１５に示すように、ソースコンタクト層１３がベースコンタクト領域７ａ，７ｂ，７ｃ及びソース領域８ａ，８ｂ，８ｃ，８ｄの上面に形成され、バリアメタル層１２が層間絶縁膜１１を被覆するように形成される。
次に、スパッタリング法等によりＡｌ膜等の金属層を堆積する。フォト・リソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングしてソース電極１４及びゲート表面電極（図示省略）のパターンを形成する。この結果、ソース電極１４とゲート表面電極のパターンは分離される。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１５を形成する。このようにして、図１に示した絶縁ゲート型半導体装置が完成する。
本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、トレンチ底部に位置するゲート絶縁膜に印加される電界強度を緩和するとともに、短絡耐量を維持しつつ、オン抵抗の増加を抑制することができる絶縁ゲート型半導体装置を実現可能となる。
（第２実施形態）
本発明の第２実施形態に係る絶縁ゲート型半導体装置は、図１６に示すように、本発明の第１実施形態に係る絶縁ゲート型半導体装置よりも単位セルのピッチが狭い点が異なる。電流拡散層３には、ベースコンタクト領域７ａ，７ｂ，７ｃから離間して、トレンチ２１ａ，２１ｂに接するようにゲート底部保護領域４が設けられている。しかしながら、電流拡散層３の上部の上層張出部と同一水平レベルとなる層には、図１及び図３に示したベース底部埋込領域５ａ，５ｂ，５ｃが設けられていない。
図１６のＥ−Ｅ方向から見たゲート底部保護領域４の水平レベルとなる平面レイアウトを図１７に示す。図１７のＦ−Ｆ方向から見た断面図が図１６に対応する。図１７では、ゲート底部保護領域４の上面に位置する電流拡散層３と同層のトレンチ２１ａ，２１ｂの位置を二点鎖線（想像線）で模式的に示す。図１７に示すように、トレンチ２１ａ，２１ｂの平面パターンはストライプ状をなし、互いに平行に延伸する。ゲート底部保護領域４は、トレンチ２１ａ，２１ｂの平面パターンの長手方向に沿って開口部４ａ，４ｂ，４ｃ，４ｄ、４ｅ，４ｆを有する。
開口部４ｃ，４ａ，４ｄは、平面パターンにおけるトレンチ２１ａの長手方向（図１７の上下方向）に沿ったジグザグのスロットパターンで、トレンチ２１ａの平面パターンの両側（図１７の左右方向）に互いにずれるように、交互且つ周期的に設けられている。開口部４ｅ，４ｂ，４ｆは、トレンチ２１ｂの平面パターンの長手方向に沿ったジグザグのスロットパターンで、トレンチ２１ｂの平面パターンの両側に互いにずれるように、交互且つ周期的に設けられている。図１７に示すように、複数の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆは、矩形スロットが市松模様を変形したようなトポロジで配列されている。
本発明の第２実施形態に係る絶縁ゲート型半導体装置の他の構成は、本発明の第１実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
本発明の第２実施形態に係る絶縁ゲート型半導体装置によれば、本発明の第１実施形態と同様に、複数の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを有したゲート底部保護領域４がトレンチ２１ａ，２１ｂの底部に接するように設けられる。これにより、トレンチ２１ａ，２１ｂの底部に位置するゲート絶縁膜９ａ，９ｂを逆バイアス時の高電圧から保護することができる。したがって、耐圧及び信頼性を向上させることができる。
第２実施形態に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆをトレンチ２１ａ，２１ｂの長手方向に沿って市松模様を変形したジグザグのスロットパターンとなるように互いにずらして設けている。図１６に示すように、開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを貫通する接続部を介して電流拡散層３の上層部と下層部が接続されている。開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを貫通する直方体の柱状の接続部を多数配列することにより、第２実施形態に係る絶縁ゲート型半導体装置の飽和電流を抑えることができ、短絡耐量を向上することができる。更に、ゲート底部保護領域４の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを貫通する電流拡散層３の接続部を介して２次元方向の成分を有して電流が広がるので、ＪＦＥＴ抵抗を抑えることができ、オン抵抗の増加を抑えることができる。そのため、チップサイズを小さくすることができ、製造コストを下げることができる。
本発明の第２実施形態に係る絶縁ゲート型半導体装置の製造方法は、単位セルのピッチを狭くしているので、電流拡散層３に図１に示したベース底部埋込領域５ａ，５ｂ，５ｃを設けるためのフォト・リソグラフィ技術による工程を実施しない。更に、ベース底部埋込領域５ａ，５ｂ，５ｃを設けるためのイオン注入等の工程も実施しない点が、本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法と異なる。その他の工程は、本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法と同様であるので、重複した説明を省略する。
（第２実施形態の変形例）
また、本発明の第２実施形態の変形例に係る絶縁ゲート型半導体装置を図１８及び図１９に示す。図１８のゲート底部保護領域４の水平レベルとなるＧ−Ｇ方向から見た平面レイアウトが図１９であり、図１９のＨ−Ｈ方向から見た断面図が図１８である。本発明の第２実施形態の変形例に係る絶縁ゲート型半導体装置は、図１８及び図１９に示すように、ゲート底部保護領域４の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの幅Ｄ１が広く、ゲート底部保護領域４がトレンチ２１ａ，２１ｂの底部を完全に被覆しない点が、図１６及び図１７に示した本発明の第２実施形態に係る絶縁ゲート型半導体装置と異なる。この場合、図１９に示すように、ゲート底部保護領域４及び開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの平面パターンが市松模様（タイル状）をなしてもよい。
本発明の第２実施形態の変形例に係る絶縁ゲート型半導体装置においても、図１８及び図１９に示すように、開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを貫通する４角柱状の接続部を介して電流拡散層３の上層部と下層部が接続されている。このゲート底部保護領域４の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを貫通する電流拡散層３の接続部を介して２次元方向の成分を有して電流が広がるので、ＪＦＥＴ抵抗を抑えることができる。
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
第１及び第２実施形態においては、ゲート底部保護領域４の開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆが、隣り合うトレンチ２１ａ，２１ｂで同じ周期で設けられた場合を例示したが、異なる周期で設けられていてもよい。例えば図２１に示すように、トレンチ２１ａ，２１ｂの平面パターンの長手方向に直交する方向（図２１の左右方向）の同一線上に並ぶ開口部４ａ，４ｂが、トレンチ２１ａ，２１ｂの左側及び右側にそれぞれ設けられている。また、トレンチ２１ａ，２１ｂの平面パターンの長手方向に直交する方向において同一線上に並ぶ開口部４ｃ，４ｅが、トレンチ２１ａ，２１ｂの右側及び左側にそれぞれ設けられている。また、トレンチ２１ａ，２１ｂの平面パターンの長手方向に直交する方向において同一線上に並ぶ開口部４ｄ，４ｆが、トレンチ２１ａ，２１ｂの右側及び左側にそれぞれ設けられている。
第１及び第２実施形態においてゲート底部保護領域４が、電流拡散層３を貫通させる開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの平面パターンが矩形の場合を例示したが、開口部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの平面パターンは矩形に限定されない。例えば図２２に示すように、ゲート底部保護領域４の開口部４ａ，４ｃ，４ｄ；４ｂ，４ｅ，４ｆの平面パターンがそれぞれ台形をなすようにしてもよい。ゲート底部保護領域４の開口部４ａ，４ｃ，４ｄ；４ｂ，４ｅ，４ｆを貫通する電流拡散層３の台形柱形状の接続部を介して２次元方向の成分を有して電流が広がるので、図２２に示すような台形でも、ＪＦＥＴ抵抗を抑えることができる。ゲート底部保護領域４の開口部４ａ，４ｃ，４ｄの平面パターンは、トレンチ２１ａの長手方向に平行でトレンチ２１ａに近い側の辺を上底とし、トレンチ２１ａの長手方向に平行でトレンチ２１ａに遠い側の辺を下底とする台形である。ゲート底部保護領域４の開口部４ｂ，４ｅ，４ｆの平面パターンは、トレンチ２１ｂの長手方向に平行でトレンチ２１ｂに近い側の辺を上底とし、トレンチ２１ｂの長手方向に平行でトレンチ２１ｂに遠い側の辺を下底とする台形である。
また、第１及び第２実施形態においては、トレンチ２１ａ，２１ｂの底面が曲面の場合を例示したが、トレンチ２１ａ，２１ｂの底面が平面であってもよい。トレンチ２１ａ，２１ｂの平面パターンがストライプ状に配列された場合を例示したが、矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。例えば図２３及び図２４は、図１のゲート底部保護領域４を水平に切るＡ−Ａ方向から見た平面レイアウトの変形例を示す。図２３に二点鎖線（想像線）で示すように、トレンチ２１ｘが六角形の平面パターンを有する場合には、ゲート底部保護領域４の開口部４ｘが六角形の内側に１辺おきに３つずつ設けられていてもよい。また、図２４に二点鎖線（想像線）で示すように、トレンチ２１ｙが四角形の平面パターンを有する場合には、ゲート底部保護領域４の開口部４ｙが四角形の内側に１辺おきに２つずつ設けられていてもよい。
また、第１及び第２実施形態においては、トレンチ内に絶縁ゲート型電極構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ内に絶縁ゲート型電極構造を有するＩＧＢＴ等の種々の絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型のソース領域８ａ，８ｂ，８ｃ，８ｄをエミッタ領域とし、ｎ＋型のドレイン領域１の代わりにドリフト層２の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
また、第１及び第２実施形態においては、ＳｉＣを用いた絶縁ゲート型半導体装置を例示したが、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等の他のワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置に適用することも可能である。また、ワイドバンドギャップ半導体に限定されず、シリコン（Ｓｉ）を用いた絶縁ゲート型半導体装置にも原理的には適用することも可能である。
１…ドレイン領域
２…ドリフト層
３，３ａ，３ｂ…電流拡散層
４…ゲート底部保護領域
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｘ，４ｙ…開口部
５ａ，５ｂ，５ｃ…ベース底部埋込領域
６，６ａ，６ｂ，６ｃ…ベース領域
７ａ，７ｂ，７ｃ…ベースコンタクト領域
８，８ａ，８ｂ，８ｃ，８ｄ…ソース領域
９，９ａ，９ｂ…ゲート絶縁膜
１０ａ，１０ｂ…ゲート電極
１１…層間絶縁膜
１３…ソースコンタクト層
１４…ソース電極
１２…バリアメタル層
１５…ドレイン電極
２０…フォトレジスト膜
２１ａ，２１ｂ，２１ｘ，２１ｙ…トレンチ

Claims (5)

  1. 第１導電型のドリフト層と、
    前記ドリフト層の上に設けられ、前記ドリフト層よりも高不純物密度で第１導電型の電流拡散層と、
    前記電流拡散層の上に設けられた第２導電型のベース領域と、
    前記ベース領域の上部に設けられ、前記ドリフト層よりも高不純物密度で第１導電型の主電極領域と、
    前記主電極領域及び前記ベース領域を貫通するトレンチの内側に設けられた絶縁ゲート型電極構造と、
    前記電流拡散層の一部が貫通する複数の開口部を有し、且つ前記トレンチの底部に接するパターンで前記電流拡散層の内部に選択的に埋め込まれ、前記ベース領域よりも高不純物密度で第２導電型のゲート底部保護領域と、
    を備え、平面パターン上、前記トレンチの長手方向の中心線の両側にそれぞれ配置される前記複数の開口部の配置位置が、前記中心線の両側で互いにずれていることを特徴とする絶縁ゲート型半導体装置。
  2. 前記トレンチから離間し、前記ゲート底部保護領域の上面に接するように前記電流拡散層の上部に埋め込まれ、前記ベース領域よりも高不純物密度で第２導電型のベース底部埋込領域を更に備え、
    前記ゲート底部保護領域の平面パターンが、前記長手方向に沿って延伸することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記複数の開口部が、前記中心線の両側に交互且つ周期的に設けられることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。
  4. 前記複数の開口部の平面パターンが、前記長手方向に平行で前記トレンチに近い側の辺を上底とし、前記長手方向に平行で前記トレンチに遠い側の辺を下底とする台形をなすことを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体装置。
  5. 第１導電型のドリフト層上に、前記ドリフト層よりも高不純物密度で第１導電型の第１電流拡散層を形成する工程と、
    前記第１電流拡散層の一部が貫通して上面に露出する複数の開口部を有するようにして、前記第１電流拡散層の上部に第２導電型のゲート底部保護領域を選択的に埋め込む工程と、
    前記第１電流拡散層及びゲート底部保護領域の上に、前記第１電流拡散層と同一不純物密度で第１導電型の第２電流拡散層を形成する工程と、
    前記第２電流拡散層上に第２導電型のベース領域を形成する工程と、
    前記ベース領域の上部に、前記ドリフト層よりも高不純物密度で第１導電型の主電極領域を形成する工程と、
    前記ベース領域を貫通し、前記ゲート底部保護領域に到達するトレンチを形成する工程と、
    前記トレンチの内側に絶縁ゲート型電極構造を形成する工程と、
    を含み、平面パターン上、前記トレンチの長手方向の中心線の両側にそれぞれ配置される前記複数の開口部の配置位置が、前記中心線の両側で互いにずれていることを特徴とする絶縁ゲート型半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020017640A (ja) * 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021012934A (ja) * 2019-07-05 2021-02-04 株式会社日立製作所 炭化ケイ素半導体装置
WO2022137789A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
WO2022137788A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
WO2023167147A1 (ja) * 2022-03-04 2023-09-07 住友電気工業株式会社 炭化珪素半導体装置
WO2023189058A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 ＳｉＣ半導体装置
WO2023189060A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 ＳｉＣ半導体装置
WO2023189057A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 ＳｉＣ半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6870547B2 (ja) * 2017-09-18 2021-05-12 株式会社デンソー 半導体装置およびその製造方法
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
JP7279394B2 (ja) * 2019-02-15 2023-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102019212649A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP7241649B2 (ja) * 2019-09-06 2023-03-17 株式会社東芝 半導体装置およびその製造方法
CN112526301B (zh) * 2020-11-30 2022-01-21 广东电网有限责任公司佛山供电局 一种高电导率雾下线路冲击耐受特性测试平台及评估方法
JP2022112856A (ja) * 2021-01-22 2022-08-03 富士電機株式会社 半導体装置
CN113345965B (zh) * 2021-08-05 2021-11-09 浙江大学杭州国际科创中心 一种具有电场屏蔽结构的沟槽栅mosfet器件
DE102021130312A1 (de) 2021-11-19 2023-05-25 Infineon Technologies Ag Graben-gate-struktur enthaltende halbleitervorrichtung
CN114927565B (zh) * 2022-05-31 2023-04-28 电子科技大学 集成开基区pnp晶体管碳化硅mosfet器件及制备方法
JP2024029584A (ja) * 2022-08-22 2024-03-06 株式会社東芝 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
WO2017064949A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017112161A (ja) * 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6570185B1 (en) 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
WO1998035390A1 (en) 1997-02-07 1998-08-13 Cooper James Albert Jr Structure for increasing the maximum voltage of silicon carbide power transistors
DE19817198C2 (de) 1998-04-17 2002-10-31 Siemens Ag Elektrische Verbindungsanordnung
JP4793390B2 (ja) 2008-02-13 2011-10-12 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
DE102015103067B3 (de) * 2015-03-03 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
JP6871058B2 (ja) * 2017-05-22 2021-05-12 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
US20160247910A1 (en) * 2013-10-02 2016-08-25 Denso Corporation Silicon carbide semiconductor device
WO2017064949A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
US20180197983A1 (en) * 2015-10-16 2018-07-12 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2017112161A (ja) * 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020017640A (ja) * 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7077171B2 (ja) 2018-07-26 2022-05-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021012934A (ja) * 2019-07-05 2021-02-04 株式会社日立製作所 炭化ケイ素半導体装置
JP7343315B2 (ja) 2019-07-05 2023-09-12 株式会社日立製作所 炭化ケイ素半導体装置
WO2022137789A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
WO2022137788A1 (ja) * 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
JP7459975B2 (ja) 2020-12-24 2024-04-02 富士電機株式会社 絶縁ゲート型半導体装置
WO2023167147A1 (ja) * 2022-03-04 2023-09-07 住友電気工業株式会社 炭化珪素半導体装置
WO2023189058A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 ＳｉＣ半導体装置
WO2023189060A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 ＳｉＣ半導体装置
WO2023189057A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 ＳｉＣ半導体装置

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