CN116564376A - 读写转换电路、存储器以及读写控制方法 - Google Patents
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Abstract
本公开实施例提供一种读写转换电路、存储器以及读写控制方法。读写转换电路包括均衡电路、读控制电路以及第一感测放大器。均衡电路用于响应于均衡信号使全局数据线与互补全局数据线之间进行第一电荷分享。读控制电路被配置为，在写操作期间，基于所述全局数据线以及所述互补全局数据线上的信号存储电荷，所述电荷用于所述第一电荷分享。读控制电路还用于使目标数据线发生第一跳变并在第一读操作结束后发生第二跳变。第一感测放大器用于比较并放大全局数据线与互补全局数据线的压差。本公开实施例有利于降低功耗。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种读写转换电路、存储器以及读写控制方法。
背景技术
动态随机存取存储器（Dynamic Random Access Memory，DRAM）是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、源极和漏极中的一端与位线相连、另一端与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
DRAM可以分为双倍速率同步（Double Data Rate，DDR）动态随机存储器、GDDR（Graphics Double Data Rate）动态随机存储器、低功耗双倍速率同步（Low Power DoubleData Rate，LPDDR）动态随机存储器等。随着DRAM应用的领域越来越多，如DRAM越来越多地应用于移动领域，用户对于DRAM速度指标的要求越来越高。
然而，目前的DRAM中读写转换电路的功耗大。
发明内容
本公开实施例提供一种读写转换电路、存储器以及读写控制方法，至少有利于降低功耗。
根据本公开一些实施例，本公开实施例一方面提供一种读写转换电路，包括：均衡电路，连接全局数据线以及互补全局数据线，被配置为，在进行第一读操作之前进行第一电荷分享，响应于均衡信号使所述全局数据线与所述互补全局数据线之间分享电荷；读控制电路，所述读控制电路连接在互补本地数据线与所述全局数据线之间，且还连接在所述本地数据线与所述互补全局数据线之间；所述读控制电路被配置为，在写操作期间，基于所述全局数据线以及所述互补全局数据线上的信号存储电荷，所述电荷用于所述第一电荷分享；在第一读操作期间，响应于第一读控制信号，将所述本地数据线的信号以及所述互补本地数据线的信号分别向所述互补全局数据线以及所述全局数据线传输，并基于预设控制信号、所述本地数据线的信号以及所述互补本地数据线的信号，以使目标数据线的信号电平发生第一跳变；所述读控制电路还被配置为，在所述第一读操作结束后，基于所述预设控制信号使所述目标数据线的信号电平发生第二跳变，所述第二跳变与所述第一跳变的趋势相反；其中，所述目标数据线为所述全局数据线和所述互补全局数据线中的一者；所述均衡电路还被配置为，在所述第一读操作期间且在所述第一跳变后，响应于所述均衡信号进行第二电荷分享，使所述全局数据线与所述互补全局数据线之间分享电荷；第一感测放大器，被配置为，响应于第一使能信号，比较并放大所述全局数据线的信号以及所述互补全局数据线的信号的压差。
根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括上述任意实施例提供的读写转换电路。
根据本公开一些实施例，本公开实施例再一方面还提供一种读写控制电路，可应用于上述任意实施例提供的读写转换电路，包括：进入第一电荷分享阶段，所述均衡信号有效，所述预设控制信号有效，使所述全局数据线与所述互补全局数据线之间分享电荷；进行第一读操作，所述第一读控制信号有效，所述预设控制信号无效；其中，所述第一读操作包括依次出现的第一电压跳变阶段以及第二电荷分享阶段；所述第一电压跳变阶段，所述均衡信号无效，将所述本地数据线的信号以及所述互补本地数据线的信号分别向所述互补全局数据线以及所述全局数据线传输，并基于预设控制信号、所述本地数据线的信号以及所述互补本地数据线的信号，以使目标数据线的信号电平发生第一跳变；所述第二电荷分享阶段期间，所述均衡信号有效，使所述全局数据线与所述互补全局数据线之间分享电荷；其中，所述目标数据线为所述全局数据线或者所述互补全局数据线中的一者；进入第一放大阶段，所述均衡信号无效，所述第一读控制信号无效，所述第一使能信号有效，所述预设控制信号有效以使所述目标数据线的信号电平发生第二跳变，所述第二跳变与所述第一跳变的趋势相反，并响应于所述第一使能信号，比较并放大所述全局数据线的信号以及所述互补全局数据线的信号的压差。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的读写转换电路的技术方案中，在进行第一读操作之前，读控制电路基于全局数据线以及互补全局数据线上的信号存储了电荷，在均衡电路响应于均衡信号工作期间，该电荷在全局数据线与互补全局数据线之间进行分享，从而减少了外部向全局数据线以及互补全局数据线注入电荷的量，因此有利于减少功耗，节省用电。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本公开实施例提供的读写转换电路的一种框图；
图2为图1中各信号的一种时序图；
图3为图1中各信号的另一种时序图；
图4为图1中各信号的再一种时序图；
图5为图1中各信号的又一种时序图；
图6为读写转换电路的另一种框图；
图7为图6中第一电荷调整器和第二电荷调整器的一种电路结构示意图；
图8为读写转换电路的另一种框图；
图9为图2基础上添加预充电控制信号的时序图；
图10为均衡电路和预充电控制电路的一种电路结构示意图；
图11为读写转换电路的另一种框图；
图12为在图2基础加上第二读控制信号的时序图；
图13为图11基础上的读出电路的一种电路结构示意图；
图14为11中读出电路的另一种电路结构示意图；
图15为读写转换电路的又一种框图；
图16为图15中第一写控制电路和第二写控制电路的一种电路结构示意图；
图17为读写转换电路应用于存储器的一种架构图；
图18为读写控制方法的一种流程示意图；
图19为本公开实施例提供的存储器的一种架构图；
图20为图19中区域A的局部放大结构示意图。
具体实施方式
由背景技术可知，目前的存储器中读写转换电路的功耗大。
以存储器为DRAM为例，在DRAM读取操作中，选中的字线被激活后，对应存储阵列中的数据会被传输至位线中，导致位线上的电压出现微弱的增加或减小。与位线连接的位线感测放大器（又称为阵列感测放大器），即第一级放大器（FSA，first sense amplifier），会根据此微弱信号将位线信号拉至0或1。列选通电路会依据列选通信号将选中位线上的0或1信号传输至本地数据线（LIO，local input output，也可以称为本地输入输出线或者局部数据线）上，接着通过半导体集成电路将本地数据线中的信号传输至全局数据线（GIO，global input output，也可以称为全局输入输出线或者全局数据线）上。在DRAM写入操作中，信号的传输方向与前述读取操作中的传输方向相反。
目前常用的信号传输方式为双端传输（也可称为双相位传输）。具体地，存储器中还包括与本地数据线相对应的互补本地数据线，与全局数据线相对应的互补全局数据线。本地数据线与互补本地数据线的信号为差分互补的关系，全局数据线与互补全局数据线的信号为差分互补关系。例如，在读写操作过程中，本地数据线与互补本地数据线中的一者为高电平时另一者为低电平，全局数据线与互补全局数据线中一者为高电平时另一者为低电平。
位线感测放大器的两个输入端分别连接至相邻两个存储阵列的各一条位线，这两条位线通常称为BL和BLB，每条位线会连接存储阵列中的多个存储单元。当读取一条位线（称为目标位线）连接的存储单元所存储的数据时，会将另一条位线作为参考位线，在位线感测放大器在对目标位线的数据进行充分放大后，参考位线上会得到与所存储的数据相反的值，如所存储的数据为“1”，则参考位线的数据为“0”，如所存储的数据为“0”，则参考位线的数据为“1”。接着，目标位线和参考位线上的数据分别经由列选通电路对应传输至本地数据线和互补本地数据线。再经过读写转换电路，将本地数据线和互补本地数据线上的数据分别传输至全局数据线和互补全局数据线，最终将正确的数据读出至数据端口（即DQ端口）。
在读写期间，全局数据线和互补全局数据线上的信号电平频繁翻转，例如，在读之前，全局数据线和互补全局数据线会进行预充电以达到Vdd/2，全局数据线或互补全局数据线的信号电平在0、Vdd/2和Vdd之间变化，这就带来了较大的功耗消耗。并且，全局数据线和互补全局数据线通常比较长，相应将全局数据线和互补全局数据线预充电至Vdd/2所需灌入的电荷量相对较大。
本公开实施例提供一种读写转换电路，可以利用写操作期间来存储电荷，该存储的电荷可以用于在全局数据线和互补全局数据线之间分享，因此有利于减少外部向全局数据线和互补全局数据线灌入的电荷量，从而降低功耗。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1为本公开实施例提供的读写转换电路的一种框图。
参考图1，读写转换电路包括均衡电路101、读控制电路102以及第一感测放大器103。
均衡电路101连接全局数据线GIO以及互补全局数据线GIO#。均衡电路101被配置为，在进行第一读操作之前进行第一电荷分享，响应于均衡信号Eq使全局数据线GIO与互补全局数据线GIO#之间分享电荷。
读控制电路102连接在互补本地数据线LIO#与全局数据线GIO之间，且还连接在本地数据线LIO与互补全局数据线GIO#之间。
读控制电路102被配置为，在写操作期间，基于全局数据线GIO以及互补全局数据线GIO#上的信号存储电荷，并在第一电荷分享期间，在全局数据线GIO以及互补全局数据线GIO#之间分享所存电荷。
读控制电路102还被配置为，在第一读操作期间，响应于第一读控制信号RD1，将本地数据线LIO的信号以及互补本地数据线LIO#的信号分别向互补全局数据线GIO#以及全局数据线GIO传输，并基于预设控制信号Control1、本地数据线LIO的信号以及互补本地数据线LIO#的信号，以使目标数据线的信号电平发生第一跳变。读控制电路102还被配置为，在第一读操作结束后，基于预设控制信号Control1使目标数据线的信号电平发生第二跳变，第二跳变与第一跳变的趋势相反。其中，目标数据线为全局数据线GIO和互补全局数据线GIO#中的一者。
均衡电路101还被配置为，在第一读操作期间且在第一跳变后，响应于均衡信号Eq进行第二电荷分享，使全局数据线GIO与互补全局数据线GIO#之间分享电荷。
第一感测放大器103被配置为，响应于第一使能信号En1，比较并放大全局数据线GIO的信号以及互补全局数据线GIO#的信号的压差。即，放大全局数据线GIO的信号的电压与互补全局数据线GIO#的信号的电压的差值。
上述实施例中，在进行第一读操作之前，读控制电路102基于全局数据线GIO以及互补全局数据线GIO#上的信号存储了电荷，在均衡电路101响应于均衡信号Eq工作期间，该电荷在全局数据线GIO与互补全局数据线GIO#之间进行分享，从而减少了外部向全局数据线GIO以及互补全局数据线GIO#注入电荷的量，因此有利于减少外部的功耗，节省用电。
另外，在第一读操作期间，读控制电路102还被配置为，基于预设控制信号Control1、本地数据线LIO的信号以及互补本地数据线LIO#的信号，使目标数据线的信号发生第一跳变，并在第一读操作结束后，基于预设控制信号Control1使目标数据线的信号电平发生第二跳变，第二跳变与第一跳变的趋势相反，目标数据线为全局数据线GIO或者互补全局数据线GIO#中的一者。
通过这种方式，可更快拉大目标数据线与非目标数据线之间的信号电平差异，在第一感测放大器103工作之前，目标数据线与非目标数据线之间的信号电平差异较大，可以使得第一感测放大器103所需比较并放大全局数据线GIO的信号以及互补全局数据线GIO#的信号的时间缩短，减小第一感测放大器103的工作时长，进而降低读写转换电路的功耗。其中，目标数据线为全局数据线GIO和互补全局数据线GIO#中的一者，非目标数据线为全局数据线GIO和互补全局数据线GIO#中的另一者。
以下将结合附图对本公开实施例提供的读写转换电路进行更为详细的说明。
其中，读写转换电路可以应用于存储器，存储器包括第一存储阵列以及列选通电路。
第一存储阵列可包括呈多行多列排布的存储单元。其中，待读取的存储单元所在的行可以由行地址信号进行定位，待读取的存储单元所在的列可以由列地址信号经由列选通电路选中，列选通电路导通，则相应列的存储单元上的位线的数据可以被传输至本地数据线LIO或者互补本地数据线LIO#。后续所称的目标读数据即为第一存储阵列中被行地址信号和列地址信号所选中的存储单元中所存的数据。
其中，在写操作期间，全局数据线GIO与互补全局数据线GIO#中一者的信号为逻辑“1”（后续简称为信号为“1”），另一者的信号为逻辑“0”（后续简称为信号为“0”），因此在写操作期间，读控制电路102可以基于全局数据线GIO与互补全局数据线GIO#中信号为“1”的一者来存储电荷。以在写操作期间，全局数据线GIO的信号为“1”作为示例，那么读控制电路102可以基于全局数据线GIO提供的电荷来存储电荷。在均衡电路101工作期间通过均衡电路101将全局数据线GIO与互补全局数据线GIO#二者之间连接，以使读控制电路102中所存的电荷将在二者之间进行分享，从而使得互补全局数据线GIO#的信号电平变高且全局数据线GIO的信号电平变低。
如此，在第一读控制信号RD1有效之前，利用读控制电路102中所存的电荷，就可以使互补全局数据线GIO#与全局数据线GIO的信号电平变为第一电平或者接近第一电平，因而无需额外向全局数据线GIO和互补全局数据线GIO#进行预充电，或者，降低了向全局数据线GIO和互补全局数据线GIO#进行预充电所需的电量，从而减小功耗。其中，第一电平可以为Vdd/2，Vdd为逻辑“1”对应的电平值。这个阶段为第一电荷分享阶段。
其中，在第一电荷分享阶段结束时第一读操作来临之前，全局数据线GIO和互补全局数据线GIO#的信号的电平均为第一电平。
进入第一读操作。在第一读操作初期，目标数据线的信号电平将发生第一跳变，由第一电平跳变为第二电平。而非目标数据线的信号电平保持不变。这个阶段为第一电压跳变阶段。
在第一电压跳变阶段之后，进入第二电荷分享阶段，在全局数据线GIO与互补全局数据线GIO#之间分享电荷，以使全局数据线GIO和互补全局数据线GIO#的信号电平被均衡至第三电平。这个阶段为第二电荷分享阶段。
在第二电荷分享阶段之后，进入第一放大阶段。在第一放大阶段初期，目标数据线的信号电平将发生第二跳变，由第三电平跳变为第四电平。而非目标数据线的信号电平保持不变。这个阶段为第二电压跳变阶段。
在第二电压跳变阶段之后，进行实际放大阶段，以确保目标数据线的信号为第四电平，且非目标数据线的信号为第二电平。
其中，第三电平可以为第一电平和第二电平之和的一半。
在一些例子中，第一跳变为增大，第二跳变为减小。相应的，第二电平大于第一电平，第二电平小于第三电平且大于第一电平，第四电平小于第一电平。在一个具体例子中，第一电平可以为Vdd/2，第二电平可以为Vdd+Vdd/2，第三电平可以是Vdd，第四电平可以是0。
在另一些例子中，第一跳变为减小，第二跳变为增大。相应的，第二电平小于第一电平且小于第三电平，第三电平小于第一电平，第四电平大于第一电平且大于第三电平。第一电平可以为Vdd/2，第二电平可以为-Vdd/2，第三电平可以为0，第四电平可以为Vdd。
需要说明的是，如无特别说明，后续提供的附图中分别以V1、V2、V3和V4依次分别表示第一电平、第二电平、第三电平和第四电平。
此外，如无特别说明，本公开实施例中的逻辑“1”指的是高电平，逻辑“0”指的是低电平。此外，本公开实施例中的所称高电平、低电平均为相对的概念（即高电平的电平值高于与其对应的低电平的电平值），不限定高电平的具体电平值，也不限定低电平的具体电平值。
可以理解的是，上述信号的电平具有容差（即所允许的误差范围），当各信号的电平在对应容差内时，均认为属于第一电平、第二电平、第三电平或者第四电平。
以下将结合时序图对图1所示的读写转换电路的工作原理进行说明。图2至图5为图1中各信号的四种不同时序图，其中，t0对应为空闲时期（idle），t1对应为第一电荷分享阶段，t2+t3为第一读操作阶段，t2对应为第一电压跳变阶段，t3对应为第二电荷分享阶段，t4+t5为第一放大阶段，t4为第二电压跳变阶段，t5对应为第一有效放大阶段。此外，为便于理解，图2至图5中，V1表示第一电平，V2表示第二电平，V3表示第三电平，V4表示第四电平。
图2及图3为图1所示框图对应的两种不同时序图。其中，图2对应为本地数据线LIO的信号为“0”且互补本地数据线LIO#的信号为“1”的情形，图3对应为本地数据线LIO的信号为“1”且互补本地数据线LIO#的信号为“0”的情形。
图2和图3对应的情形为：第一跳变为增大，第二跳变为减小。
参考图2，t0阶段，全局数据线GIO的信号电平为Vdd，互补全局数据线GIO#的信号电平为0。
t1阶段，均衡信号Eq有效，预设控制信号Control1有效，全局数据线GIO与互补全局数据线GIO#之间进行第一电荷分享，以使得二者的信号电平均为Vdd/2，其中，在进入t2时期之前，先关闭均衡信号Eq即让均衡信号Eq无效。
进入t2时期，第一读控制信号RD1有效，预设控制信号Control1以及均衡信号Eq均无效，全局数据线GIO的信号电平发生第一跳变，由Vdd/2跳变为Vdd+Vdd/2。
进入t3时期，第一读控制信号RD1以及均衡信号Eq均有效，预设控制信号Control1无效，全局数据线GIO与互补全局数据线GIO#之间进行第二电荷分享，以使得二者的信号电平均为Vdd或者均接近于Vdd，其中，在进入t4时期之前，先关闭均衡信号Eq即让均衡信号Eq无效。
进入t4时期，第一读控制信号RD1以及均衡信号Eq均无效，第一使能信号En1无效，预设控制信号Control1有效，全局数据线GIO的信号电平发生第二跳变，由Vdd跳变为0，而互补全局数据线GIO#的信号电平保持不变即为Vdd。这，全局数据线GIO与互补全局数据线GIO#的电平差异大，有助于更快识别出“1”和“0”。
进入t5时期，进行第一有效放大，第一使能信号En1有效，均衡信号Eq无效，预设控制信号Control1有效，以使互补全局数据线GIO#的信号电平稳定为Vdd或者更接近于Vdd，且全局数据线GIO的信号电平稳定为0或者更接近于0。
如此，在t5时期后，全局数据线GIO的信号为“0”且互补全局数据线GIO#的信号为“1”。经由全局数据线GIO将本地数据线LIO的信号“0”读取出，经由互补全局数据线GIO#将互补本地数据线LIO#的信号“1”读出。
图3与图2的情形类似，为避免赘述，以下将不再对图3进行赘述。图3与图2的主要不同之处包括：目标数据线为互补全局数据线GIO#，非目标数据线为全局数据线GIO。经由全局数据线GIO将本地数据线LIO的信号“1”读取出，经由互补全局数据线GIO#将本地数据线LIO的信号“0”读出。
图4及图5为图1所示框图对应的两种不同时序图。其中，图4对应为本地数据线LIO的信号为“0”且互补本地数据线LIO#的信号为“1”的情形，图5对应为本地数据线LIO的信号为“1”且互补本地数据线LIO#的信号为“0”的情形。
图4和图5对应的情形为：第一跳变为减小，第二跳变为增大。
参考图2，t0阶段，全局数据线GIO的信号电平为Vdd，互补全局数据线GIO#的信号电平为0。
t1阶段，均衡信号Eq有效，预设控制信号Control1有效，全局数据线GIO与互补全局数据线GIO#之间进行第一电荷分享，以使得二者的信号电平均为Vdd/2，其中，在进入t2时期之前，先关闭均衡信号Eq即让均衡信号Eq无效，有利于确保第一节点net1的电位，防止出现直流通路。
进入t2时期，第一读控制信号RD1有效，预设控制信号Control1以及均衡信号Eq均无效，互补全局数据线GIO#的信号电平发生第一跳变，由Vdd/2跳变为-Vdd/2。
进入t3时期，第一读控制信号RD1以及均衡信号Eq均有效，预设控制信号Control1无效，全局数据线GIO与互补全局数据线GIO#之间进行第二电荷分享，以使得二者的信号电平均为0或者均接近于0，其中，在进入t4时期之前，先关闭均衡信号Eq即让均衡信号Eq无效。
进入t4时期，第一读控制信号RD1以及均衡信号Eq均无效，第一使能信号En1无效，预设控制信号Control1有效，互补全局数据线GIO#的信号电平发生第二跳变，由0跳变为Vdd，而全局数据线GIO的信号电平保持不变即为0。这样，全局数据线GIO与互补全局数据线GIO#的电平差异大，有助于更快识别出“1”和“0”。
进入t5时期，进行第一有效放大，第一使能信号En1有效，均衡信号Eq无效，预设控制信号Control1有效，以使全局数据线GIO的信号电平稳定为0或者更接近于0，且互补全局数据线GIO#的信号电平稳定为Vdd或者更接近于Vdd。
如此，经历t5时期，全局数据线GIO的信号为“0”且互补全局数据线GIO#的信号为“1”。经由全局数据线GIO将本地数据线LIO的信号“0”读取出，经由互补全局数据线GIO#将互补本地数据线LIO#的信号“1”读出。
另外，可以理解的是，在t5时期的末期至下一次t1时期之前的时期内，全局数据线GIO和互补全局数据线GIO#中的一者为“1”，从而使得读控制电路102再次存储电荷，以便于在下一次t1时期内在全局数据线GIO与互补全局数据线GIO#之间分享所存的电荷。因此，可以认为，t5时期至下一次t时期之前的时期，可以为下一次t1时期之前的t0时期。
图5与图4的情形类似，为避免赘述，以下将不再对图5进行赘述。图5与图4的主要不同之处包括：图5中目标数据线为全局数据线GIO，非目标数据线为互补全局数据线GIO#。经由全局数据线GIO将本地数据线LIO的信号“1”读取出，经由互补全局数据线GIO#将本地数据线LIO的信号“0”读出。
需要说明的是，图2至图5中均以在第一读操作之前的写操作期间，全局数据线GIO的信号为“1”且互补全局数据线GIO#的信号为“0”作为示例进行绘制的。如前述分析可知，在第一读操作之前的写操作期间，也可以为全局数据线GIO的信号为“0”且互补全局数据线GIO#的信号为“1”，对应图2至图5中全局数据线GIO和互补全局数据线GIO#在空闲时期的时序图相应调整一下即可。
此外，还需要说明的是，图2至图5中，均衡信号Eq为低电平有效，预设控制信号Control1为高电平有效，第一读控制信号RD1为高电平有效，第一使能信号En1为高电平有效，各信号的有效状态仅为一种示例。本公开实施例并不对上述的有效电平做限定，根据具体电路结构的不同，上述各信号的有效电平情况可以做适应性调整。例如，均衡信号Eq也可能为高电平有效。
如前述分析可知，在一些例子中，第一跳变为增大，第二跳变为减小。相应的，本地数据线LIO的信号为逻辑“1”，互补本地数据线LIO#的信号为逻辑“0”，则目标数据线为互补全局数据线GIO#；本地数据线LIO的信号为逻辑“0”，互补本地数据线LIO#的信号为逻辑“1”，则目标数据线为全局数据线GIO。
在另一些例子中，第一跳变为减小，第二跳变为增大。相应的，本地数据线LIO的信号为逻辑“1”，互补本地数据线LIO#的信号为逻辑“0”，则目标数据线为全局数据线GIO；本地数据线LIO的信号为逻辑“0”，互补本地数据线LIO#的信号为逻辑“1”，则目标数据线为互补全局数据线GIO#。
图6为读写转换电路的另一种框图。
参考图6，读控制电路102包括第一电荷调整器112。第一电荷调整器112具有第一节点net1和第二节点net2，第二节点net2连接全局数据线GIO。第一电荷调整器112被配置为，在写操作期间，基于全局数据线GIO的信号来确定是否存储电荷；在第一读操作期间，响应于预设控制信号Control1，使第一节点net1与参考端Vref之间的路径截止，并通过第一节点net1接收互补本地数据线LIO#的信号，在第一读操作期间以外的时期，使第一节点net1与参考端Vref之间的路径导通；并基于第一节点net1的电平变化情况，控制第二节点net2电平是否发生跳变。
读控制电路102还包括第二电荷调整器122。第二电荷调整器122具有第三节点net3和第四节点net4，第四节点net4连接互补全局数据线GIO#。第二电荷调整器122被配置为，在写操作期间，基于互补全局数据线GIO#的信号来确定是否存储电荷；在第一读操作期间，响应于预设控制信号Control1，使第三节点net3与参考端Vref之间的路径截止，并通过第三节点net3接收本地数据线LIO的信号，在第一读操作期间以外的时期，使第三节点net3与参考端Vref之间的路径导通；并基于第三节点net3的电平变化情况，控制第四节点net4电平是否发生变化。
可以理解的是，上述的写操作指的是第一读操作之前的写操作。如果写操作期间全局数据线GIO的信号为“1”，互补全局数据线GIO#的信号为“0”，则第一电荷调整器112存储电荷，该存储的电荷有利于降低功耗。如果写操作期间全局数据线GIO的信号为“0”互补全局数据线GIO#的信号为“1”，则第二电荷调整器122存储电荷。
第一电荷调整器112的工作原理包括：
比较第一节点net1在接收到本地数据线LIO上的信号前后的电平变化。如果第一节点net1的电平发生变化，则第二节点net2的电平发生第一跳变。第一跳变的值与第一节点net1的电平变化量相同或者接近相同。
在第一读控制信号RD1从有效变为无效后，以及预设控制信号Control1从无效变为有效后，即第一节点net1所处的状态发生变化，基于第一节点net1的信号在状态发生变化的前后是否产生电平变化，来反馈是否调节第二节点net2的电平。如果第一节点net1的电平发生变化，则第二节点net2的电平发生第二跳变。第二跳变的值与第一节点net1的电平变化量相同或者接近相同。
第二电荷调整器122的工作原理包括：
比较第三节点net3在接收到互补本地数据线LIO#上的信号前后的电平变化。如果第三节点net3的电平发生变化，则第四节点net4的电平发生第一跳变。第一跳变的值与第三节点net3的电平变化量相同或者接近相同。
在第一读控制信号RD1从有效变为无效后，以及预设控制信号Control1从无效变为有效后，即第三节点net3所处的状态发生变化，基于第三节点net3的信号在状态发生变化的前后是否产生电平变化，来反馈是否调节第四节点net4的电平。如果第三节点net3的电平发生变化，则第四节点net4的电平发生第二跳变。第二跳变的值与第三节点net3的电平变化量相同或者接近相同。
其中，参考端Vref具有参考电压。参考电压与信号“1”对应的电平值相同或者与信号“0”对应的电平值相同。
在一些例子中，参考端Vref可以为接地端，参考电压为0V。对应的，第一跳变为增大，第二跳变为减小。
在另一些例子中，参考端Vref可以为电源端，参考电压为Vdd。对应的，第一跳变为减小，第二跳变为增大。
继续参考图6，读控制电路102还可以包括第一读选通器132和第二读选通器142。第一读选通器132连接在互补本地数据线LIO#与第一节点net1之间。第一读选通器132被配置为，响应于第一读控制信号RD1，导通互补本地数据线LIO#与第一节点net1之间的路径。第二读选通器142连接在本地数据线LIO与第三节点net3之间。第二读选通器142被配置为，响应于第一读控制信号RD1，导通本地数据线LIO与第三节点net3之间的路径。
在第一读控制信号RD1有效期间，第一读选通器132以及第二读选通器142导通。
图7为图6中第一电荷调整器112和第二电荷调整器122的一种电路结构示意图。需要说明的是，本公开实施例并不对第一电荷调整器112和第二电荷调整器122的具体电路做限定，任何可实现上述逻辑的电路均可作为本公开实施例中第一电荷调整器112和第二电荷调整器122的电路结构。图7中，以参考端为接地端GND为例。
参考图7，第一电荷调整器112可以包括第一电容C1和第一开关管K1。第一电容C1的一端作为第一节点net1，另一端作为第二节点net2。第一开关管K1的第一端连接第一节点net1，第一开关管K1的第二端连接接地端GND，第一开关管K1的控制端接收预设控制信号Control1。
继续参考图7，第二电荷调整器122可以包括第二电容C2和第二开关管K2。第二电容C2的一端作为第三节点net3，另一端作为第四节点net4。第二开关管K2的第一端连接第三节点net3，第二开关管K2的第二端连接接地端GND，第二开关管K2的控制端接收预设控制信号Control1。
以下将以参考端为接地端GND，本地数据线LIO的信号为“0”，互补本地数据线LIO#的信号为“1”为例，对图7所示的电路工作原理进行说明，对应的时序图即为图2。需要说明的是，前述对图2的描述同样适用于下述工作原理的描述，为避免重复，以下将不做赘述。
结合参考图2和图7，读写转换电路的工作原理如下：
在t0阶段，第二节点net2的信号为“1”，则通过第二节点net2向第一电容C1充电，第一电容C1存储电荷，第二电容C2未存储电荷。第一开关管K1和第二开关管K2均导通，第二节点net2和第四节点net4均连接接地端GND。
在t1阶段，均衡电路101工作，全局数据线GIO与互补全局数据线GIO#连接。第二节点net2和第四节点net4保持连接接地端GND。第一电容C1放电，向第二节点net2释放存储的电荷，该电荷被全局数据线GIO和互补全局数据线GIO#分享，以使全局数据线GIO和互补全局数据线GIO#的信号电平达到第一电平，第一电容C1和第二电容C2两端的电压差均为Vdd/2。在t1阶段之后进入t2阶段之前，均衡电路101停止工作，断开全局数据线GIO与互补全局数据线GIO#的连接。由于第一电容C1内预先存储了电容，该电容可以在全局数据线GIO以及互补全局数据线GIO#之间分享，因此减少了外部电荷的注入量，从而有利于降低功耗。
在t2阶段，第一开关管K1和第二开关管K2均断开。第一读控制信号RD1有效，第一节点net1的信号为“1”，第三节点net3的信号为“0”。即，第一节点net1的信号电平由0变为Vdd，由于第一电容C1两端的电压差不能突变，为保证第一电容C1两端的电压差为Vdd/2，因此第三节点net3的信号电平发生第一跳变，由Vdd/2变为Vdd+ Vdd/2。同时，第三节点net3的信号的信号电平未发生变化，故第四节点net4的电平也不会发生变化。
在t3阶段，第一开关管K1和第二开关管K2均断开。第一电容C1逐渐放电，且均衡电路101工作，以使全局数据线GIO与互补全局数据线GIO#连接，第二节点net2处的电荷在全局数据线GIO与互补全局数据线GIO#之间分享，以使得全局数据线GIO以及互补全局数据线GIO#的信号电平均为Vdd，第一电容C1两端的电压差为0。在t3阶段末期，先关闭均衡信号Eq，以断开全局数据线GIO与互补全局数据线GIO#之间的连接。
在t4阶段，第一开关管K1和第二开关管K2均导通，第一节点net1和第三节点net3均连接接地端。这样，第一节点net1的信号电平由Vdd突变为0，类似的，第二节点net2的信号电平由Vdd突变为0，第三节点net3电平未发生变化，第四节点net4的信号电平保持为Vdd。即，全局数据线GIO的信号电平为0，互补全局数据线GIO#的信号电平为Vdd。
在t5阶段，第一开关管K1和第二开关管K2均导通，第一节点net1和第三节点net3均连接接地端。第一感测放大器103开始工作，进一步放大全局数据线GIO和互补全局数据线GIO#的压差，以进一步确保全局数据线GIO的信号为“0”且互补全局数据线GIO#的信号为“1”，补足非理想情况下的电荷损失，使得全局数据线GIO的信号电平充分到0，互补全局数据线GIO#的信号电平充分为Vdd。由于在t4阶段，全局数据线GIO的信号电平发生跳变，使得全局数据线GIO与互补全局数据线GIO#之间已经具有相对较大的压差，因此第一感测放大器103所需放大程度相对较小，因而第一感测放大器103的工作时长可以缩短，有利于进一步降低功耗。
可以理解的是，第一开关管K1和第二开关管K2可以均为NMOS管，相应的，预设控制信号Control1为高电平即“1”时，第一开关管K1和第二开关管K2导通。第一开关管K1和第二开关管K2也可以为PMOS管，相应的，预设控制信号Control1为低电平即“0”时，第一开关管K1和第二开关管K2导通。
另外，本公开实施例并不对第一开关管K1和第二开关管K2的具体结构做限定，只要能够实现上述的导通逻辑即可。当然，第一开关管K1也可以由多个MOS管构成，第二开关管K2也可以由多个MOS管构成，MOS管为NMOS管或者PMOS管。
继续参考图7，第一读选通器132可以包括第一MOS管M1，第一MOS管M1的第一端连接互补本地数据线LIO#，第一MOS管M1的第二端连接第一节点net1，栅极接收第一读控制信号RD1。第二读选通器142可以包括第二MOS管M2，第二MOS管M2的第一端连接本地数据线LIO，第二MOS管M2的第二端连接第三节点net3，栅极接收第一读控制信号RD1。
需要说明的是，本公开实施例并不对第一读选通器132和第二读选通器142的具体电路结构做限定，任何可以实现响应于第一读控制信号RD1，将互补本地数据线LIO#的信号传输至第一节点net1，将本地数据线LIO的信号传输至第三节点net3的电路，均可作为本公开实施例中第一读选通器132和第二读选通器142的电路结构。
图8为读写转换电路的另一种框图。图9为图2基础上添加预充电控制信号Pre的时序图。
结合参考图8及图9，读写转换电路还可以包括预充电电路104，连接全局数据线GIO以及本地数据线LIO，被配置为，在进行第一读操作之前，响应于预充电控制信号Pre，将全局数据线GIO以及互补全局数据线GIO#预充电至第一电平；其中，在进行第一读操作之前，均衡电路101先于预充电电路104工作。
预充电电路104的作用包括：在第一电荷分享阶段，如果仅靠读控制电路102中所存的电荷在全局数据线GIO与互补全局数据线GIO#之间分享，可能存在全局数据线GIO和互补全局数据线GIO#在第一读操作来临前未达到第一电平的问题，预充电电路104则可以对此进行补偿，以确保全局数据线GIO和互补全局数据线GIO#的信号电平为第一电平V1。并且，由于均衡电路101先与预充电电路104工作，预充电电路104实际需工作的时间短，即需要对全局数据线GIO和互补全局数据线GIO#进行预充电的时间短，这也有利于降低功耗。
可以理解的是，在进行第一读操作之前，也会先关闭预充电控制信号Pre，保证在第一读控制信号RD1有效来临时，预充电控制信号Pre已经处于关闭状态，即预充电控制信号Pre无效。
图10为均衡电路101和预充电控制电路的一种电路结构示意图。需要说明的是，本公开实施例并不对均衡电路101和预充电电路104的具体电路结构做限定。
参考图10，均衡电路101可以包括第三MOS管M3，第三MOS管M3的第一端连接全局数据线GIO，第三MOS管M3的第二端连接互补全局数据线GIO#，栅极接收均衡信号Eq。
其中，第三MOS管M3可以为PMOS管或者NMOS管。
继续参考图10，预充电电路104可以包括第四MOS管M4和第五MOS管M5。第四MOS管M4的第一端连接全局数据线GIO，第四MOS管M4的第二端连接充电电源Vin，栅极接收预充电控制信号Pre。第五MOS管M5的第一端连接互补全局数据线GIO#，第五MOS管M5的第二端连接充电电源Vin，栅极接收预充电控制信号Pre。
其中，充电电源Vin的电压为Vdd/2。
在一些例子中，第四MOS管M4和第五MOS管M5可以均为PMOS管。在另一些例子中，第四MOS管M4和第五MOS管M5也可以均为NMOS管。
图10还示意出了第一感测放大器103的一种电路结构示意图。需要说明的是，本公开实施例并不对第一感测放大器的具体电路结构做限定，任何可实现对全局数据线和互补全局数据线进行感测放大的电路结构，均可作为本公开实施例中的第一感测放大器103的电路结构。
继续参考图10，第一感测放大器103（参考图1）可以包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2以及第三NMOS管MN3。第三PMOS管MP3的源极连接工作电源VDD，栅极接收第一反相使能信号En1B，第一反相使能信号En1B为第一使能信号En1的反相信号，第三PMOS管MP3的漏极连接第一PMOS管MP1的源极以及第二PMOS管MP2的源极。第一PMOS管MP1的栅极连接第二PMOS管MP2的漏极且连接互补全局数据线GIO#，第二PMOS管MP2的栅极连接第一PMOS管MP1的漏极且连接全局数据线GIO。第一NMOS管MN1的漏极连接第一PMOS管MP1的漏极且还连接全局数据线GIO，第一NMOS管MN1的源极连接第二NMOS管MN2的源极且还连接第三NMOS管MN3的漏极，第一NMOS管MN1的栅极连接第二NMOS管MN2的漏极。第二NMOS管MN2的漏极连接第二PMOS管的漏极且还连接互补全局数据线GIO#，第二NMOS管MN2的栅极连接第一NMOS管MN1的漏极。第三NMOS管MN3的栅极接收第一使能信号En1，第三NMOS管MN3的源极连接接地端GND。
工作电源VDD的电压可以为Vdd。
其中，在第一使能信号En1有效时，第三PMOS管MP3以及第三NMOS管MN3均导通，全局数据线GIO以及互补全局数据线GIO#的信号电压均被放大。
图11为读写转换电路的另一种框图。图12为在图2基础加上第二读控制信号的时序图。
结合参考图11和图12，读写转换电路还可以包括读出电路105。读出电路105连接全局数据线GIO以及互补全局数据线GIO#，且还连接数据总线DATA以及互补数据总线DATA#。读出电路105被配置为，在第一感测放大器103比较并放大全局数据线GIO的信号以及互补全局数据线GIO#的信号的压差后，响应于第二读控制信号RD2进行第二读操作，以基于全局数据线GIO的信号以及互补全局数据线GIO#的信号，将目标读数据读出至数据总线DATA。
在一些例子中，读出电路105被配置为，响应于第二读控制信号RD2，以使数据总线DATA的信号与全局数据线GIO的信号同为“1”或者同为“0”，以使互补数据总线DATA#的信号与互补全局数据线GIO#的信号同为“1”或者同为“0”。
其中，数据总线DATA连接数据端口。在全局数据线GIO的信号为“1”时，数据总线DATA得到目标读数据“1”，互补数据总线DATA#上的信号为“0”。在全局数据线GIO的信号为“0”时，数据总线DATA得到目标读数据“0”，互补数据总线DATA#上的信号为“1”。
图13为图11基础上的读出电路105的一种电路结构示意图。
参考图13，读出电路105可以包括：第六MOS管M6以及第七MOS管M7，第六MOS管的第一端连接全局数据线GIO，第六MOS管M6的第二端连接第七MOS管M7的控制端，第六MOS管M6的控制端接收第二读控制信号RD2，第七MOS管M7的第一端连接互补数据总线DATA#。第八MOS管M8以及第九MOS管M9，第八MOS管M8的第一端连接互补全局数据线GIO#，第八MOS管M8的第二端连接第九MOS管M9的控制端，第八MOS管M8的控制端接收第二读控制信号RD2，第九MOS管M9的第一端连接数据总线DATA。第七MOS管M7的第二端连接接地端GND，第九MOS管M9的第二端连接接地端GND。
其中，在一些例子中，第七MOS管M7的第二端可以直接连接接地端GND，第九MOS管M9的第二端可以直接连接接地端GND。
继续参考图13，读出电路105还可以包括：第十MOS管M10，第十MOS管M10的第一端连接接地端GND，第七MOS管M7的控制端接收第二使能信号EN2，第十MOS管M10的第二端连接第七MOS管M7的第二端以及第九MOS管M9的第二端，第七MOS管M7的第二端以及第九MOS管M9的第二端均经由第十MOS管M10连接接地端GND。
其中，在第二使能信号EN2以及第二读控制信号RD2均有效的情况下，读出电路105才工作，以将目标读数据读取至数据总线DATA。
第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9以及第十MOS管M10可以均为NMOS管。
以全局数据线GIO的信号为“0”、互补全局数据线GIO#的信号为“1”作为示例，对读出电路105的工作原理进行说明：读出电路105工作时，第十MOS管M10导通。第六MOS管导通，第七MOS管M7截止，互补数据总线DATA#未连接接地端GND。第八MOS管M8导通，第九MOS管M9导通，数据总线DATA连接接地端GND。由此，数据总线DATA的信号电平与互补数据总线DATA#的电平之间具有差异，数据总线DATA的信号变为“0”，互补数据总线DATA#的信号变为“1”。
以全局数据线GIO的信号为“1”、互补全局数据线GIO#的信号为“0”作为示例，对读出电路105的工作原理进行说明：读出电路105工作时，第十MOS管M10导通。第六MOS管导通，第七MOS管M7导通，互补数据总线DATA#连接接地端GND。第八MOS管M8导通，第九MOS管M9截止，数据总线DATA未连接接地端GND。由此，数据总线DATA的信号电平与互补数据总线DATA#的电平之间具有差异，数据总线DATA的信号变为“1”，互补数据总线DATA#的信号变为“0”。
图14为11中读出电路的另一种电路结构示意图。
参考图14，读出电路105也可以包括：第十一MOS管M11，第十一MOS管M11的第一端连接全局数据线GIO，第十一MOS管M11的第二端连接数据总线DATA，第十一MOS管M11的栅极接收第二读控制信号RD2。第十二MOS管M12，第十二MOS管M12的第一端连接互补全局数据线GIO#，第十二MOS管M12的第二端连接互补数据总线DATA#，第十二MOS管M12的栅极接收第二读控制信号RD2。
继续参考图14，以全局数据线GIO的信号为“0”、互补全局数据线GIO#的信号为“1”作为示例，对读出电路105的工作原理进行说明：读出电路105工作时，第十一MOS管M11导通，数据总线DATA与全局数据线GIO连接，因而数据总线DATA的信号为“0”。第十二MOS管M12导通，互补数据总线DATA#与互补全局数据线GIO#连接，因而互补数据总线DATA#的信号为“1”。
图15为读写转换电路的又一种框图。
参考图15，读写转换电路还可以包括写第一写控制电路106和第二写控制电路107。第一写控制电路106被配置为，响应于第一写控制信号WR1，在数据总线DATA与全局数据线GIO之间传输信号，在互补数据总线DATA#与互补全局数据线GIO#之间传输信号。第二写控制电路107被配置为，响应于第二写控制信号WR2，在全局数据线GIO与本地数据线LIO之间传输信号，在互补全局数据线GIO#与互补本地数据线LIO#之间传输信号。
其中，图15中，以点划线且带箭头的线分别表示数据总线DATA经由第一写控制电路106至全局数据线GIO的传输路径，且还表示全局数据线GIO经由第二写控制电路107至本地数据线LIO的传输路径；以实线带箭头的线表示互补数据总线DATA#经由第一写控制电路106至互补全局数据线GIO#的传输路径，且还表示互补全局数据线GIO#经由第二写控制电路107至互补本地数据线LIO#的传输路径。
图16为图15中第一写控制电路和第二写控制电路的一种电路结构示意图。需要说明的是，本公开实施例并不对第一写控制电路和第二写控制电路的具体电路结构做限定，任何可实现上述信号传输逻辑的电路，均可作为本公开实施例中的第一写控制电路和第二写控制电路。
结合参考图15和图16，第一写控制电路106可以包括第十三MOS管M13和第十四MOS管M14。第十三MOS管M13的第一端和第二端分别连接全局数据线GIO和数据总线DATA，栅极（或称为控制端）接收第一写控制信号WR1。第十四MOS管M14的第一端和第二端分别连接互补全局数据线GIO#和互补数据总线DATA#，栅极接收第一写控制信号WR1。
第二写控制电路107可以包括第十五MOS管M15和第十六MOS管M16。第十五MOS管M15的第一端和第二端分别连接全局数据线GIO和本地数据线LIO，栅极接收第二写控制信号WR2。第十六MOS管M16的第一端和第二端分别连接互补全局数据线GIO#和互补本地数据线LIO#，栅极接收第二写控制信号WR2。
第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十六MOS管M16可以均为NMOS管或者均为PMOS管。
图17为读写转换电路应用于存储器的一种架构图。
参考图17，读写转换电路应用于存储器，存储器包括第一存储阵列和第二存储阵列，其中，本地数据线LIO经由相应的列选通电路20与第一存储阵列11的第一位线BL1连接。互补本地数据线LIO#经由相应的列选通电路20与第二存储阵列12的第二位线BL2连接。
其中，列选通电路20响应于相应的列选通信号CSL导通或者截止。
存储器还可以包括位线感测放大器13。位线感测放大器13连接在第一位线BL1和第二位线BL2之间，用于比较并放大第一位线BL1与第二位线BL2的信号的压差。
读写转换电路还可以包括第二感测放大器108。第二感测放大器108连接在本地数据线LIO与互补本地数据线LIO#之间，用于比较并放大本地数据线LIO与互补本地数据线LIO#的信号的压差。
读写转换电路还可以包括第三感测放大器109。第三感测放大器109连接在数据总线DATA与互补数据总线DATA#之间，用于比较并放大数据总线DATA与互补本地数据线LIO#总线的压差。
如前述分析可知，上述实施例可以有效减小功耗。
相应的，本公开实施例还提供一种读写控制方法，可应用于上述任意实施例提供的读写转换电路。以下将结合附图对本公开实施例提供的读写控制方法进行详细说明，需要说明的是，前述实施例中的描述均可应用于读写控制方法的实施例中，为了避免重复赘述，与前述实施例相同或者相应的内容，以下将不做详细赘述。
图18为读写控制方法的一种流程示意图。结合参考图2至图5和图18，读写控制方法包括：
步骤S1、进入第一电荷分享阶段，均衡信号Eq有效，预设控制信号Control1有效，使全局数据线GIO与互补全局数据线GIO#之间分享电荷。
第一电荷分享阶段对应为t1阶段。
可以理解的是，步骤S1之前，与全局数据线GIO和互补全局数据线GIO#连接的读控制电路存储有电荷。在步骤S1中，所存的电荷被释放出来，以在全局数据线GIO与互补全局数据线GIO#之间进行分享，使得全局数据线GIO的信号和互补全局数据线GIO#的信号的电平均为第一电平V1或者接近于第一电平V1。这样，可以减少对全局数据线GIO和互补全局数据线GIO#的信号进行预充电所需灌入的电荷量，甚至可以无需对全局数据线GIO和互补全局数据线GIO#进行预充电，有利于显著降低功耗。
此外，在步骤S1结束之前，还可以对全局数据线GIO和互补全局数据线GIO#进行预充电，以对全局数据线GIO和互补全局数据线GIO#的电平进行补偿，保证全局数据线GIO的信号和互补全局数据线GIO#的信号电平均达到第一电平V1。
步骤S2、进行第一读操作，第一读控制信号RD1有效，预设控制信号Control1无效；其中，第一读操作包括依次出现的第一电压跳变阶段以及第二电荷分享阶段。
在进入步骤S2之前，均衡信号Eq从有效变为无效，在关闭均衡信号Eq再关闭预设控制信号Control1，可以防止出现直流通路问题。
步骤S2包括依次进行的步骤S21和步骤S22。
步骤S21、第一电压跳变阶段期间，均衡信号Eq无效，将本地数据线LIO的信号以及互补本地数据线LIO#的信号分别向互补全局数据线GIO#以及全局数据线GIO传输，并基于预设控制信号Control1、本地数据线LIO的信号以及互补本地数据线LIO#的信号，以使目标数据线的信号电平发生第一跳变；其中，目标数据线为全局数据线GIO或者互补全局数据线GIO#中的一者。
第一电压跳变阶段对应为t2阶段。目标数据线的信号电平发生第一跳变，由第一电平V1跳变为第二电平V2。
由前述分析可知，第二电平V2可以大于第一电平V1。第二电平V2也可以小于第一电平V1。
步骤S22、第二电荷分享阶段期间，均衡信号Eq有效，使全局数据线GIO与互补全局数据线GIO#之间分享电荷。
第二电荷分享阶段对应为t3阶段。全局数据线GIO与互补全局数据线GIO#之间进行电荷分享，以使得全局数据线GIO的信号电平和互补全局数据线GIO#的信号电平均为第三电平V3或者接近于第三电平V3。
步骤S3、进入第一放大阶段，均衡信号Eq无效，第一读控制信号RD无效，第一使能信号En1有效，预设控制信号Control1有效以使目标数据线的信号电平发生第二跳变，第二跳变与第一跳变的趋势相反，并响应于第一使能信号En1，比较并放大全局数据线GIO的信号以及互补全局数据线GIO#的信号。
步骤S3包括依次进行的步骤S31和步骤S32。
步骤S31、第二电压跳变阶段。均衡信号Eq无效，第一读控制信号RD1无效，预设控制信号Control1有效以使目标数据线的信号电平发生第二跳变，第二跳变与第一跳变的趋势相反。
第二电压跳变阶段对应为t4阶段。目标数据线的信号由第三电平V3跳变为第四电平V4。
步骤S32、第一有效放大阶段。第一使能信号En1有效，并响应于第一使能信号En1，比较并放大全局数据线GIO的信号以及互补全局数据线GIO#的信号的压差。
第一有效放大阶段对应为t5阶段。在步骤S32中，比较并放大目标数据线与非目标数据线的信号的压差，使其中一者被识别为“1”，另一者被识别为“0”。目标数据线为全局数据线GIO和互补全局数据线GIO#中的一者，非目标数据线为全局数据线GIO和互补全局数据线GIO#中的另一者。
在第一放大阶段中，预设控制信号Control1可以先于第一使能信号En1有效。
均衡信号Eq从有效变为无效后，第一使能信号En1有效。
后续的步骤还包括：进行第二读操作，以将全局数据线GIO的信号传输至数据总线DATA，将互补全局数据线GIO#的信号传输至互补数据总线DATA#。
由前述分析可知，上述读写控制方法的实施例，有利于大大减少数据传输过程中的功耗。
本公开实施例还提供一种存储器，包括上述任意实施例的读写转换电路。以下将结合附图对本公开实施例提供的存储器进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的描述，以下将不做赘述。图19为本公开实施例提供的存储器的一种架构图，图20为图19中区域A的局部放大结构示意图。
参考图19和图20，存储器包括多个存储阵列500，其中任意相邻的两个存储阵列500定义为第一存储阵列11和第二存储阵列12，每个存储阵列500包括多个存储单元。存储器还包括位线感测放大器阵列130，位于存储阵列500相对的两侧，其中，分别连接第一存储阵列11中的第一位线BL1和第二存储阵列12中的第二位线BL2。还包括字线（未图示）以及与字线连接的行译码电路600。存储器还包括列译码电路700、驱动电路800以及数据传输电路900。
数据传输电路900可以包括本地数据线LIO、互补本地数据线LIO#、全局数据线GIO、互补全局数据线GIO#、数据总线（未图示）以及互补数据总线（未图示）以及读写转换电路100。
位线感测放大器阵列130包括多个位线感测放大器13。每一读写转换电路100与位于同一位线感测放大器阵列130中的位线感测放大器13相对应，经由列选通电路20连接位线感测放大器13。读写转换电路100与本地数据线LIO和全局数据线GIO相对应，且经由列选通电路20将第一位线BL1连接至本地数据线LIO。列选通电路20接收到的列选通信号CSL由列译码电路700提供。
可以理解的是，如上述实施例中所述，可以经由相应的列选通电路20使第一位线BL1连接至本地数据线LIO，第二位线BL2也可以经由相应的列选通电路20连接至互补本地数据线LIO#。
存储器可以为随机存取存储装置（RAM）、只读存储装置（ROM）、晶态随机存储装置（SRAM）、动态随机存储装置（DRAM）、同步动态随机存取存储装置（SDRAM）、电阻式随机存取存储装置（RRAM）、双倍速率存储装置（DDR）、低功率双倍数据速率存储装置（LPDDR）、相变存储装置（PCM）或者快闪存储装置。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。
Claims (14)
1.一种读写转换电路，其特征在于，包括：
均衡电路，连接全局数据线以及互补全局数据线，被配置为，在进行第一读操作之前进行第一电荷分享，响应于均衡信号使所述全局数据线与所述互补全局数据线之间分享电荷；
读控制电路，所述读控制电路连接在互补本地数据线与所述全局数据线之间，且还连接在本地数据线与所述互补全局数据线之间；
所述读控制电路被配置为，在写操作期间，基于所述全局数据线以及所述互补全局数据线上的信号存储电荷，所述电荷用于所述第一电荷分享；在第一读操作期间，响应于第一读控制信号，将所述本地数据线的信号以及所述互补本地数据线的信号分别向所述互补全局数据线以及所述全局数据线传输，并基于预设控制信号、所述本地数据线的信号以及所述互补本地数据线的信号，以使目标数据线的信号电平发生第一跳变；所述读控制电路还被配置为，在所述第一读操作结束后，基于所述预设控制信号使所述目标数据线的信号电平发生第二跳变，所述第二跳变与所述第一跳变的趋势相反；其中，所述目标数据线为所述全局数据线和所述互补全局数据线中的一者；
所述均衡电路还被配置为，在所述第一读操作期间且在所述第一跳变后，响应于所述均衡信号进行第二电荷分享，使所述全局数据线与所述互补全局数据线之间分享电荷；
第一感测放大器，被配置为，响应于第一使能信号，比较并放大所述全局数据线的信号以及所述互补全局数据线的信号的压差。
2.根据权利要求1所述的读写转换电路，其特征在于，所述第一跳变为增大，所述第二跳变为减小；若所述本地数据线的信号为逻辑“1”，所述互补本地数据线的信号为逻辑“0”，则所述目标数据线为所述互补全局数据线；若所述本地数据线的信号为逻辑“0”，所述互补本地数据线的信号为逻辑“1”，则所述目标数据线为所述全局数据线。
3.根据权利要求1所述的读写转换电路，其特征在于，所述第一跳变为减小，所述第二跳变为增大；若所述本地数据线的信号为逻辑“1”，所述互补本地数据线的信号为逻辑“0”，则所述目标数据线为所述全局数据线；若所述本地数据线的信号为逻辑“0”，所述互补本地数据线的信号为逻辑“1”，则所述目标数据线为所述互补全局数据线。
4.根据权利要求1-3任一项所述的读写转换电路，其特征在于，所述读控制电路包括：
第一电荷调整器，具有第一节点和第二节点，所述第二节点连接所述全局数据线；被配置为，在写操作期间，基于所述全局数据线的信号来确定是否存储电荷；在所述第一读操作期间，响应于所述预设控制信号，使所述第一节点与参考端之间的路径截止，并通过所述第一节点接收所述互补本地数据线的信号，在所述第一读操作期间以外的时期，使所述第一节点与所述参考端之间的路径导通；并基于所述第一节点的电平变化情况，控制所述第二节点电平是否发生跳变；
第二电荷调整器，具有第三节点和第四节点，所述第四节点连接所述互补全局数据线；被配置为，在写操作期间，基于所述互补全局数据线的信号来确定是否存储电荷；在所述第一读操作期间，响应于所述预设控制信号，使所述第三节点与所述参考端之间的路径截止，并通过所述第三节点接收所述本地数据线的信号，在所述第一读操作期间以外的时期，使所述第三节点与所述参考端之间的路径导通；并基于所述第三节点的电平变化情况，控制所述第四节点电平是否发生变化；
其中，所述参考端具有参考电压。
5.根据权利要求4所述的读写转换电路，其特征在于，所述参考端为接地端或者电源端。
6.根据权利要求4所述的读写转换电路，其特征在于，所述第一电荷调整器包括：
第一电容，所述第一电容的一端作为所述第一节点，另一端作为所述第二节点；
第一开关管，所述第一开关管的第一端连接所述第一节点，所述第一开关管的第二端连接所述参考端，所述第一开关管的控制端接收所述预设控制信号；
所述第二电荷调整器包括：
第二电容，所述第二电容的一端作为所述第三节点，另一端作为所述第四节点；
第二开关管，所述第二开关管的第一端连接所述第三节点，所述第二开关管的第二端连接所述参考端，所述第二开关管的控制端接收所述预设控制信号。
7.根据权利要求4所述的读写转换电路，其特征在于，所述读控制电路还包括：
第一读选通器，连接在所述互补本地数据线与所述第一节点之间，被配置为，响应于所述第一读控制信号，导通所述互补本地数据线与所述第一节点之间的路径；
第二读选通器，连接在所述本地数据线与所述第三节点之间，被配置为，响应于所述第一读控制信号，导通所述本地数据线与所述第三节点之间的路径。
8.根据权利要求1所述的读写转换电路，其特征在于，所述读写转换电路还包括：
预充电电路，连接所述全局数据线以及所述本地数据线，被配置为，在进行所述第一读操作之前，响应于预充电控制信号，将所述全局数据线以及所述互补全局数据线预充电至第一电平；
其中，在进行所述第一读操作之前，所述均衡电路先于所述预充电电路工作。
9.根据权利要求1所述的读写转换电路，其特征在于，所述读写转换电路还包括：
读出电路，连接所述全局数据线以及所述互补全局数据线，且还连接数据总线以及互补数据总线；
所述读出电路被配置为，在所述第一感测放大器比较并放大所述全局数据线的信号以及所述互补全局数据线的信号的压差后，响应于第二读控制信号进行第二读操作，以基于所述全局数据线的信号以及所述互补全局数据线的信号，将目标读数据读出至所述数据总线。
10.根据权利要求1所述的读写转换电路，其特征在于，所述读写转换电路包括：
第一写控制电路，被配置为，响应于第一写控制信号，在数据总线与全局数据线之间传输信号，在互补数据总线与所述互补全局数据线之间传输信号；
第二写控制电路，被配置为，响应于第二写控制信号，在所述全局数据线与所述本地数据线之间传输信号，在所述互补全局数据线与所述互补本地数据线之间传输信号。
11.一种存储器，其特征在于，包括如权利要求1-10任一项所述的读写转换电路。
12.一种读写控制方法，应用于如权利要求1-10任一项所述的读写转换电路，其特征在于，包括：
进入第一电荷分享阶段，所述均衡信号有效，所述预设控制信号有效，使所述全局数据线与所述互补全局数据线之间分享电荷；
进行第一读操作，所述第一读控制信号有效，所述预设控制信号无效；其中，所述第一读操作包括依次出现的第一电压跳变阶段以及第二电荷分享阶段；
所述第一电压跳变阶段期间，所述均衡信号无效，将所述本地数据线的信号以及所述互补本地数据线的信号分别向所述互补全局数据线以及所述全局数据线传输，并基于所述预设控制信号、所述本地数据线的信号以及所述互补本地数据线的信号，以使所述目标数据线的信号电平发生第一跳变；
所述第二电荷分享阶段期间，所述均衡信号有效，使所述全局数据线与所述互补全局数据线之间分享电荷；其中，所述目标数据线为所述全局数据线或者所述互补全局数据线中的一者；
进入第一放大阶段，所述均衡信号无效，所述第一读控制信号无效，所述第一使能信号有效，所述预设控制信号有效以使所述目标数据线的信号电平发生第二跳变，所述第二跳变与所述第一跳变的趋势相反，并响应于所述第一使能信号，比较并放大所述全局数据线的信号以及所述互补全局数据线的信号的压差。
13.根据权利要求12所述的读写控制方法，其特征在于，在所述第一放大阶段中，所述预设控制信号先于所述第一使能信号有效。
14.根据权利要求12所述的读写控制方法，其特征在于，所述均衡信号从有效变为无效之后，所述第一使能信号有效。
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