JP2008244546A - アナログdll回路 - Google Patents
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Abstract
【解決手段】DLL回路を構成する遅延回路は、ゲートがそれぞれ共通に接続された第1のPMOSトランジスタと第1のNMOSトランジスタとから構成されるインバータと、前記第1のPMOSトランジスタのドレイン側に第2のPMOSトランジスタを備えたPチャネル側電流源と、前記第2のPMOSトランジスタのドレイン側と前記第1のNMOSトランジスタのドレイン側との間に第2のNMOSトランジスタを備えたNチャネル側電流源とを有する遅延段を複数段有する。
【選択図】図7
Description
本発明は、以上のような問題を解決するためになされたものであり、チャージフィードスルーの影響を完全に除去することができ、出力電圧レベルの変化が時間に対して比例した特性を得ることができるアナログDLL回路を提供する。
図1は、この実施例で説明するアナログDLL回路のブロック図、図2は、図1のアナログDLL回路を構成する位相周波数比較器の回路図、図3は、図2の位相周波数比較器のタイミングチャート、図4は、図1のアナログDLL回路を構成するチャージポンプの回路図、図5は、図4のチャージポンプのタイミングチャート、図6(a)は、図1のアナログDLL回路を構成するバイアス回路の回路図、図6(b)は、本実施例のバイアス回路の入力電圧に対するバイアス電圧およびバイアス電流の変化を表す特性図、図7は、図1のアナログDLL回路を構成する遅延回路の回路図、図8は、図7の遅延回路のタイミングチャートである。
チャージポンプ(CP)3からの出力は、ローパスフィルタ(LPF)に入力されてリップル除去が行なわれる。リップル除去されたローパスフィルタ出力は、バイアス回路5に入力され、ローパスフィルタ出力に基づいたバイアス電圧Vbp、Vbnが出力される。
NMOSトランジスタQ2のゲートにローパスフィルタからの出力が入力されると、NMOSトランジスタQ2のゲート−ソース間電圧に応じてドレイン電流Idが流れる。このドレイン電流IdによってNMOSトランジスタQ2のドレインにダイオード接続されたPMOSトランジスタQ1のゲート電圧、すなわちバイアス電圧Vbpが降下する。また、PMOSトランジスタQ1、Q3のゲート−ソース間電圧が等しいため、カレントミラーを構成するPMOSトランジスタQ1、Q3によってPMOSトランジスタQ3のドレイン−ソース間にPMOSトランジスタQ1と等しい電流Idが流れる。
このPMOSトランジスタQ3のドレイン電流IdによってNMOSトランジスタQ4のゲート電圧Vbnが上昇する。
バイアス回路5からのバイアス電圧Vbp、Vbnは、遅延回路1に入力される入力信号を遅延させる遅延時間を制御するための制御電圧として用いられる。
図9は、アナログDLL回路を構成する遅延回路の回路図である。遅延回路は、ゲートがそれぞれ共通に接続された第1のPMOSトランジスタP1とNMOSトランジスタN2とから構成されるインバータと、Pチャネル側電流源を構成する第2のPMOSトランジスタP2とを備えた遅延段を複数段有している。第1のPMOSトランジスタP1のソースは、電源Vddに接続され、ドレインは第2のPMOSトランジスタP2のソースに接続されている。NMOSトランジスタN2のソースは、接地され、ドレインは第2のPMOSトランジスタP2のドレインに接続されている。つまり、この実施例では、実施例1におけるNチャネル側電流源を省いている。
図10は、アナログDLL回路を構成する遅延回路の回路図である。遅延回路は、ゲートがそれぞれ共通に接続されたPMOSトランジスタP1と第1のNMOSトランジスタN2とから構成されるインバータと、Nチャネル側電流源を構成する第2のNMOSトランジスタN1とを備えた遅延段を複数段有している。PMOSトランジスタP1のソースは、電源Vddに接続され、ドレインは第2のNMOSトランジスタN1のドレインに接続されている。第1のNMOSトランジスタN2のソースは、接地され、ドレインは第2のNMOSトランジスタN1のソースに接続されている。つまり、この実施例では、実施例1におけるPチャネル側電流源を省いている。
しかし、入力クロックのパルス幅が狭い場合(図12(b)参照)やパルス幅が広い場合(図12(c)参照)には、これらの影響が出力クロックYのパルス幅にも影響を与えて、図12(a)に示すような安定した出力波形が得られない。
即ち、ANDなどの論理回路を利用し、 位相差もしくはdutyの異なる複数のクロックを合成する場合、出力波形が入力クロックのduty factorの影響を受けるためDLL回路の動作範囲が制限される。
2・・・位相周波数比較器(PFD)
3・・・チャージポンプ(CP)
4・・・ローパスフィルタ(LPF)
5・・・バイアス回路(BIAS)
Claims (3)
- 入力信号を所定のタイミングで遅延させて遅延信号を出力する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログDLL回路において、前記遅延回路は、ゲートがそれぞれ共通に接続された第1のPMOSトランジスタと第1のNMOSトランジスタとから構成されるインバータと、前記第1のPMOSトランジスタのドレイン側に第2のPMOSトランジスタを備えたPチャネル側電流源と、前記第2のPMOSトランジスタのドレイン側と前記第1のNMOSトランジスタのドレイン側との間に第2のNMOSトランジスタを備えたNチャネル側電流源とを有する遅延段を複数段有することを特徴とするアナログDLL回路。
- 入力信号を所定のタイミングで遅延させて遅延信号を生成する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログDLL回路において、前記遅延回路は、ゲートがそれぞれ共通に接続された第1のPMOSトランジスタとNMOSトランジスタとから構成されるインバータと、前記第1のPMOSトランジスタのドレイン側と前記NMOSトランジスタのドレイン側との間に第2のPMOSトランジスタを備えたPチャネル側電流源とを有する遅延段を複数段有することを特徴とするアナログDLL回路。
- 入力信号を所定のタイミングで遅延させて遅延信号を生成する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログDLL回路において、前記遅延回路は、ゲートがそれぞれ共通に接続されたPMOSトランジスタと第1のNMOSトランジスタとから構成されるインバータと、前記PMOSトランジスタのドレイン側と前記第1のNMOSトランジスタのドレイン側との間に第2のNMOSトランジスタを備えたNチャネル側電流源とを有する遅延段を複数段有することを特徴とするアナログDLL回路。
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JP2007078376A JP2008244546A (ja) | 2007-03-26 | 2007-03-26 | アナログdll回路 |
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JP2008244546A true JP2008244546A (ja) | 2008-10-09 |
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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2007
- 2007-03-26 JP JP2007078376A patent/JP2008244546A/ja active Pending
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