JP2005311578A - 電圧制御発振器 - Google Patents

Abstract

【課題】 制御電圧に応じて発振周波数を広範囲に線形に変化させる。
【解決手段】 電圧制御発振器６０は、リング発振回路６４を備えている。リング発振回路６４は、インバータ５０とインバータ６２ａ、６２ｂとがループ状に縦続接続してある。第１段目のインバータ５０は、インバータ本体５２と可変抵抗部Ｒ_0fとを有する。可変抵抗部Ｒ_0fは、インバータ本体５２の出力部となる部分に設けてあって、Ｐ型トランジスタｐ₂とＮ型トランジスタｎ₂とからなるＣＭＯＳによって形成され、制御電圧Ｖ_Cに応じて抵抗値が変化する。可変抵抗部Ｒ_0fと第２段目のインバータ６２ａの入力端子との間と、第１段目のインバータ５０の入力端子との間に、コンデンサＣを有する第２帰還ループ７０が形成してある。コンデンサＣは、可変抵抗部Ｒ_0fとともにＣＲ微分回路を形成する。
【選択図】 図５

Description

本発明は、印加する電圧に応じて発振周波数を変えることができる電圧制御発振器に係り、特にインバータなどの反転素子の奇数個をループ状に接続したリング発振回路を有する電圧制御発振器に関する。

図１１は、従来のリング発振回路を示したものである。リング発振回路１０は、反転素子であるインバータ１２（１２ａ〜１２ｎ）の複数を縦続に接続し、最終段のインバータ１２ｎの出力を初段（第１段目）のインバータ１２ａの入力側に帰還させている。ただし、インバータ１２の数ｎは、２以上の奇数である。

このようなリング発振回路１０は、例えば、第１段目のインバータ１２ａの入力が‘Ｈ’であるとすると、インバータ１２ａの出力（第２段目のインバータ１２ｂの入力）が‘Ｌ’となり、第２段目のインバータ１２ｂ（図示せず）の出力（第３段目のインバータの入力）が‘Ｈ’となる。そして、リング発振回路１０は、インバータ１２が奇数個縦続接続してあるため、最終段のインバータ１２ｎの出力が‘Ｌ’となる。最終段のインバータ１２ｎの出力は、第１段目のインバータ１２ａの入力側に帰還され、インバータ１２ａに外部から入力するパルスの‘Ｌ’と位相が同期する。このため、リング発振回路１０は、インバータ１２が‘Ｈ’と‘Ｌ’とを交互に繰り返して出力し、発振が持続される。このリング発振回路１０は、発振周波数ｆ₀が各インバータ１２の遅延時間の和によって決定される。発振周波数ｆ₀は、インバータ１２の総数をｎ、各インバータ１２の遅延時間をＤ_delとすると、次の数式１によって求めることができる。

各インバータ１２が図１２に示したように、Ｐ型トランジスタ１４とＮ型トランジスタ１６とを対称形に接続したＣＭＯＳによって構成してある場合、インバータ１２の遅延時間Ｄ_delは、図１３（１）、（２）に示したように、インバータ１２の出力の静電容量（浮遊容量＋次段のインバータ１２の入力容量）をＣ_out、Ｐ型トランジスタ１４を流れる充電電流をＩ_char、Ｎ型トランジスタ１６を流れる放電電流をＩ_dischとすると、

と表すことができる。

ここで、Ｉ＝Ｉ_char＝Ｉ_dischであるとすると、遅延時間D_delは、

となる。そこで、数式３を数式１に代入すると、

となる。

すなわち、リング発振回路１０は、発振周波数ｆ₀がインバータ１２を流れる電流Ｉに依存しており、電流Ｉを制御することによって、発振周波数ｆ₀を制御することができる。このため、リング発振回路を用いた従来の電圧制御発振器（Voltage Controlled Oscillator：ＶＯＣ）は、一般に制御電圧Ｖ_Cを電流Ｉに変換して発振周波数ｆ₀を制御するようにしている。図１４は、リング発振回路を用いた従来の電圧制御発振器（ＶＣＯ）の一例を示したものである。

図１４において、電圧制御発振器２０は、２以上の奇数であるｎ個のインバータ１２（１２ａ〜１２ｎ）を有している。そして、これらのインバータ１２は、縦続接続されていて、最終段であるｎ段目のインバータ１２ｎの出力側が、第１段目のインバータ１２ａの入力側に接続されてループを形成しており、インバータ１２ｎの出力がインバータ１２ａの入力側に帰還されるリング発振回路を構成している。

各インバータ１２は、同じに形成してあって、一対のＰ型トランジスタＰ₁、Ｐ₂、と一対のＮ型トランジスタＮ₁、Ｎ₂を有していて、これらが対称形に接続してある。すなわち、インバータ１２は、Ｐ型トランジスタＰ₁のソースが電源線Ｖ_ddに接続してあって、Ｐ型トランジスタＰ₁のドレインにＰ型トランジスタＰ₂のソースが接続してある。そして、Ｐ型トランジスタＰ₂のドレインには、Ｎ型トランジスタＮ₁のドレインが接続してあり、Ｎ型トランジスタＮ₁のソースにＮ型トランジスタＮ₂のドレインが接続してある。Ｎ型トランジスタＮ₂のソースは、ＧＮＤ線を介して接地してある。

各Ｐ型トランジスタＰ₁のゲートは、電源線Ｖ_ddとの間に設けた可変直流電源２２のマイナス側に接続してあって、制御電圧V_Cが印加される。また、各Ｎ型トランジスタＮ₂のゲートは、ＧＮＤ線との間に設けた可変直流電源２４のプラス側に接続してあって、制御電圧Ｖ_Cが印加される。Ｐ型トランジスタＰ₂とＮ型トランジスタＮ₁とは、インバータ本体であるＣＭＯＳインバータ（反転素子）を構成していて、両者のゲートが相互に接続してある。また、両者の相互に接続したドレインが出力端子となっていて、次段のＰ型トランジスタＰ₂とＮ型トランジスタＮ₁とのゲートに接続してある。そして、最終段のＰ型トランジスタＰ₂とＮ型トランジスタＮ₁とのドレインが第１段目のＰ型トランジスタＰ₂とＮ型トランジスタＮ₁とのゲートに接続してある。なお、Ｐ型トランジスタＰ₁のゲートに印加される制御電圧Ｖ_cは、Ｎ型トランジスタＮ₂のゲートに印加される制御電圧Ｖ_cのアナログ反転電圧である。

このようになっている従来の電圧制御発振器２０は、数式４に示したように、発振周波数ｆ₀がインバータ１２を流れる電流Ｉに応じて変化する。そして、電圧制御発振器２０は、所定の発振周波数ｆ₀を得る場合、各インバータ１２の電流Ｉを制御しているため、理論上は発振周波数ｆ₀を充分広範囲に変化させることができる。しかし、実際は、電流Ｉを小さくしすぎると、各インバータ１２が電源から浮いた状態となり、インバータとしての動作を行なわせることができなくなる。図１５は、図１４に示した電圧制御発振器２０において、インバータ１２が３段（ｎ＝３）の場合における制御電圧Ｖ_Cに対する発振周波数ｆ₀の特性のシミュレーション結果を示したものである。

図１５の横軸はＶを単位とした制御電圧Ｖ_Cを示し、縦軸はＭＨｚを単位とした発振周波数ｆ₀を示している。図１５に示されているように、上記の電圧制御発振器２０は、制御電圧Ｖ_Cが２．８Ｖ以下になると電流Ｉが小さいため、Ｐ型トランジスタＰ₁、Ｎ型トランジスタＮ₂がまだ飽和領域であるにもかかわらず発振しなくなる。そこで、特許文献１には、制御電圧Ｖ_Cによって制御される各段のＮ型トランジスタＮ₂のソース−ドレイン間と並列にＮ型トランジスタを接続し、この接続したＮ型トランジスタのゲート電圧をソース電圧より高くして、常時オンにすることにより、制御電圧Ｖ_Cが低い低周波数においても発振できるようにした電圧制御発振器が提案されている。
特開平５−１９１２２１号公報

しかし、上記特許文献１に記載の電圧制御発振器は、制御電圧Ｖ_Cによって制御されるＮ型トランジスタと並列に接続したＮ型トランジスタが常時オンとなるようにして、単に制御電圧の低い領域でも発振が止まらないようにしているだけである。このため、特許文献１に記載の電圧制御発振器は、発振周波数の制御できる範囲が従来と変わらないか、それ以下となってしまうと考えられる。また、特許文献１に記載の電圧制御発振器は、特許文献１の図３に示されているように、制御電圧の低い領域においては、制御電圧による発振を行わせることができない。

本発明は、前記従来技術の欠点を解決するためになされたもので、制御電圧に応じて発振周波数を広範囲に線形に変化させることができるようにすることを目的としている。

上記の目的を達成するために、本発明に係る電圧制御発振器は、奇数個の反転素子をループ状に縦続接続したリング発振器回路と、前記リング発振回路を構成する第１段目の前記反転素子の出力側に設けられて、制御電圧に応じて抵抗値が変化する可変抵抗部と、第２段目の前記反転素子の入力端子と前記可変抵抗部との間と、前記第１段目の反転素子の入力端子とを接続した帰還ループに設けたコンデンサと、を有することを特徴としている。前記可変抵抗部は、電圧によって抵抗値が変えられるものであればよく、バイポーラトランジスタや電界効果トランジスタ（FET）などの増幅素子であってよく、ＣＭＯＳによって構成することができる。

上記のようになっている本発明は、第１段目の反転素子の出力側に設けた可変抵抗部と、帰還ループに設けたコンデンサとによってＣＲ微分回路が形成される。このため、第１段目の反転素子の入力側に矩形波の電圧が入力すると、第２段目の入力側にＣＲ微分回路の出力電圧が印加される。そして、ＣＲ微分回路の出力電圧が減衰して第２段目の反転素子の出力が反転する閾値電圧まで低下（または上昇）すると、第２段目の反転素子の出力が反転し、この反転した出力に基づいて最終段の反転素子の反転した出力が第１段目の反転素子の入力側に帰還させる。

例えば、第１段目の反転素子の入力が‘Ｈ’である場合、ＣＲ微分回路の出力電圧が‘Ｈ’となって、第２段目の反転素子の入力側に‘Ｈ’が印加され、第２段目の反転素子の出力が‘Ｌ’となる。そして、ＣＲ微分回路の出力電圧が第２段目の反転素子の閾値以下に低下すると、第２段目の反転素子の出力が‘Ｈ’となり、最終段の反転素子の出力が‘Ｌ’となって第１段目の反転素子の入力側に帰還される。このため、ＣＲ微分回路の出力電圧が‘Ｌ’となり、これが減衰（上昇）して第２段目の反転素子の閾値電圧以上になると第２段目の出力が‘Ｌ’に変化して最終段の出力が‘Ｈ’に変化する。以下同様にして発振が行なわれる。そして、可変抵抗部の抵抗値が変化すると、ＣＲ微分回路の時定数ＣＲが変化する。このため、制御電圧に応じて可変抵抗部の抵抗値を変えることにより、ＣＲ微分回路の出力電圧の減衰状態が変化するため、リング発振回路の発振周波数を変えることができる。しかも、制御電圧によって反転素子を流れる電流を制御するものではないため、制御電圧の低い領域においても発振させることができ、制御電圧に応じて発振周波数を広範囲に線形に変化させることができる。

可変抵抗部をＣＭＯＳによって形成すると、ＣＭＯＳのゲートに印加する電圧に応じて、ＣＭＯＳの出力抵抗の値を容易に、精度よく変えることができ、発振周波数の制御を高精度に行なうことができる。

本発明に係る電圧制御発振器の好ましい実施の形態を、添付図面に基づいて詳細に説明する。
図１は、本発明の原理を説明するリング発振回路の回路図であって、３つのインバータをループ状に縦続接続して形成した例を示している。図１において、リング発振回路３０は、３つの反転素子であるインバータ３２（３２ａ〜３２ｃ）を有している。リング発振回路３０は、第１段目のインバータ３２ａの出力側に抵抗Ｒが設けてあって、インバータ３２ａの出力が抵抗Ｒを介して第２段目のインバータ３２ｂに入力するようになっている。また、第２段目のインバータ３２ｂの出力端子には、最終段となる第３段目のインバータ３２ｃの入力端子が接続してある。最終段のインバータ３２ｃの出力端子と第１段目のインバータ３２ａの入力端子とは、第１帰還ループ３４によって接続してある。すなわち、リング発振回路３０は、３つのインバータ３２がループを形成するように縦続接続されていて、インバータ３２ｃの出力が第１段目のインバータ３２ａの入力側に帰還されるようになっている。

第２段目のインバータ３２ｂの入力端子と抵抗Ｒとの間と、第１段目のインバータ３２ａの入力端子との間には、第２帰還ループ３６が形成してあって、この第２帰還ループ３６にコンデンサＣが設けてある。このコンデンサＣは、抵抗ＲとともにＣＲ微分回路（単に微分回路ということがある）３８を構成している。

図２は、上記のようになっているリング発振回路３０のＡ点とＢ点、すなわち第２段目のインバータ３２ｂの入力端子と第１段目のインバータ３２ａの入力端子における電圧波形の一例を示したものである。図２の横軸は、時間を示しており、単位がμｓである。また、縦軸は電圧であって、単位がＶである。そして、図中の一点鎖線は、Ａ点におけるＣＲ微分回路３８の出力電圧波形、実線はＢ点における電圧波形、すなわちインバータ３２ｃの出力波形である。

図２の実線に示したように、時刻ｔ₁においてＢ点にインバータ３２ｃの出力した矩形状の‘Ｈ’（電圧Ｖ_dd）が入力したとすると、インバータ３２ａの出力は‘Ｌ’になり、Ａ点は抵抗Ｒ、インバータ３２ａを介して接地される。このため、コンデンサＣと抵抗ＲとはＣＲ微分回路３８を形成し、Ａ点の電圧波形がＶ_th＋Ｖ_ddをピーク値とする一点鎖線のようになる。このため、第２段目のインバータ３２ｂには‘Ｈ’が入力する。したがって、インバータ３２ｂの出力が‘Ｌ’となり、インバータ３２ｃの出力が‘Ｈ’となる。なお、Ｖ_thはインバータ３２が反転動作をする閾値電圧であり、Ｖ_ddは電源電圧である。

Ａ点の電圧は、抵抗Ｒ、インバータ３２ａを介する放電によって一点鎖線のように減衰し、時刻ｔ₂において閾値電圧Ｖ_th以下になると、インバータ３２ｂの出力が反転して‘Ｈ’となる。このため、インバータ３２ｃの出力が‘Ｌ’に変わり、Ｂ点の電圧が‘Ｌ’になって、Ａ点における微分回路３８の出力電圧がＶ_th−Ｖ_ddとなる。この微分回路３８の出力電圧は、抵抗Ｒ、インバータ３２ａを構成しているＰ型トランジスタを介して放電され、電圧が一点鎖線に示したように減衰（上昇）する。そして、時刻ｔ₃においてインバータ３２ｂの入力端子の電圧が閾値電圧Ｖ_th以上に上昇すると、インバータ３２ｂの入力が‘Ｈ’となって出力が‘Ｌ’に反転し、インバータ３２ｃが‘Ｈ’を出力する。以下、同様にしてリング発振回路３０は、インバータ３２ｃが‘Ｈ’と‘Ｌ’とを交互に出力して発振する。このリング発振回路３０の発振周期Ｔは、図２に示したように、インバータ３２ｂの出力が‘Ｌ’から‘Ｈ’に反転する時間Ｔ₁と、‘Ｈ’から‘Ｌ’に反転する時間Ｔ₂との和であって、ＣＲ微分回路３８の時定数ＣＲによって定まる。

図３（１）に示したような一般的なＣＲ微分回路４０は、入力電圧Ｖ_iが同図（２）に示したように矩形状のパルスである場合、出力電圧Ｖ_oが同図（３）のように変化する。この出力電圧Ｖ_oは、周知のように、

と表される。したがって、ピーク電圧がＶ_th＋Ｖ_ddである図２に示した微分回路３８の出力電圧が、閾値電圧Ｖ_thまで低下する時間Ｔ₁、すなわちインバータ３２ｂの入力電圧がＶ_th以下となる時間Ｔ₁は、第１段目のインバータ３２ａの出力抵抗をＲ₀、インバータ３２ａの出力側に接続した抵抗をＲとすると、

となる。

また、微分回路３８の出力電圧のピークがＶ_th−Ｖ_ddである場合、インバータ３２ｂの入力電圧がＶ_th以上になる時間Ｔ₂は、

となる。ここで、Ｒ＝０、Ｖ_th＝Ｖ_dd／２となるように設定すると、周期Ｔは、

として求められる。したがって、発振周波数ｆ₀は、

となる。

すなわち、数式１１においてインバータの出力抵抗Ｒ₀を可変にして抵抗値を変化させると、発振周波数ｆ₀を変えることができる。そこで、本発明は、リング発振回路３０の第１段目インバータの出力抵抗Ｒ₀を、制御電圧Ｖ_Cによって変えられるように構成して電圧制御発振器を形成した。そして、本願発明者等は、図４に示したような、ＭＯＳの静特性の飽和領域を利用することにより、制御電圧Ｖ_Cによって出力抵抗Ｒ₀を可変できるインバータを提案し、そのインバータを用いて電圧制御発振器を形成した。

図４（１）は、可変抵抗部を有するインバータの回路図であり、（２）、（３）はその動作の説明図である。インバータ５０は、インバータ本体５２がＰ型トランジスタｐ₁とＮ型トランジスタｎ₁とによって構成してある。Ｐ型トランジスタｐ₁は、ソースが電源線Ｖ_ddに接続してある。また、Ｎ型トランジスタｎ₁は、ソースがＧＮＤ線に接続してある。そして、Ｐ型トランジスタｐ₁のゲートとＮ型トランジスタｎ₁のゲートとは、入力端子に接続してあって、入力電圧Ｖ_iが入力するようになっている。

インバータ本体５２の出力部となるＰ型トランジスタｐ₁のドレインと、Ｎ型トランジスタｎ₁のドレインとの間には、可変抵抗部Ｒ₀が設けてある。可変抵抗部Ｒ₀は、実施形態の場合、Ｐ型トランジスタｐ₂とＮ型トランジスタｎ₂を対称形に接続したＣＭＯＳによって構成してある。そして、可変抵抗部Ｒ₀のＰ型トランジスタｐ₂は、ソースがインバータ本体５２を構成しているＰ型トランジスタｐ₁のドレインに接続してあり、ドレインが可変抵抗部Ｒ₀のＮ型トランジスタｎ₂のドレインに接続してある。Ｎ型トランジスタｎ₂のソースは、インバータ本体５２を構成しているＮ型トランジスタｎ₁のドレインに接続してある。そして、Ｐ型トランジスタｐ₂とＮ型トランジスタｎ₂との接続部が出力端子となり、出力電圧Ｖ_Oを出力する。

このようになっているインバータ５０は、可変抵抗部Ｒ₀に制御電圧Ｖ_Cが印加されている状態において、入力電圧Ｖ_iが‘Ｌ’である場合、Ｐ型トランジスタｐ₁がオンし、Ｎ型トランジスタｎ₁がオフとなる。このため、インバータ５０は、出力端子が可変抵抗部Ｒ₀のＰ型トランジスタｐ₂とインバータ本体５２のＰ型トランジスタｐ₁とを介して電源線Ｖ_ddに接続され、出力電圧Ｖ_Oが‘Ｈ’となる。したがって、インバータ５０の出力抵抗は、図４（２）に示したように、Ｐ型トランジスタｐ₁の抵抗Ｒ_pと、Ｐ型トランジスタｐ₂の抵抗Ｒ_f-pとの和となる。

一方、入力電圧Ｖiが‘Ｈ’である場合、インバータ本体５２のＰ型トランジスタｐ₁がオフとなり、Ｎ型トランジスタｎ₁がオンする。このため、インバータ５０の出力端子は、可変抵抗部Ｒ₀のＮ型トランジスタｎ₂、インバータ本体５２のＮ型トランジスタｎ₁を介してＧＮＤ線に接続され、出力電圧Ｖ_oが‘Ｌ’となる。したがって、インバータ５０の出力抵抗は、図４（３）に示したように、Ｎ型トランジスタｎ₁の抵抗Ｒ_nと、Ｎ型トランジスタｎ₂の抵抗Ｒ_f-nとの和となる。そこで、Ｒ_p≪Ｒ_f-p、Ｒ_n≪Ｒ_f-n、Ｒ_0f＝Ｒ_f-p＝Ｒ_f-nとなるように設計する。

このような特性を有するインバータ５０を用いて形成した電圧制御発振器の例を図５に示す。図５に示した電圧制御発振器６０は、インバータ５０とインバータ６２ａ、６２ｂとを有しており、これらがループ状に接続されてリング発振回路６４を形成している。インバータ５０は、電圧制御発振器６０の第１段目を構成していて、出力端子となる可変抵抗部Ｒ_ofのＰ形トランジスタｐ₂のドレインと、Ｎ型トランジスタｎ₂のドレインとが２段目のインバータ６２ａの入力端子に接続してある。第２段目と第３段目（最終段）のインバータ６２（６２ａ、６２ｂ）は、それぞれＰ型トランジスタｐ₁とＮ型トランジスタｎ₁とを対称形に接続したＣＭＯＳによって構成してある。

各インバータ５０、６２は、Ｐ型トランジスタｐ₁のソースが電源線Ｖ_ddに接続してあり、Ｎ型トランジスタｎ₁のソースがＧＮＤ線に接続してある。そして、最終段のインバータ６２ｂの出力が第１帰還ループ６５を介して第１段面のインバータ５０のインバータ本体５２の入力側に帰還されるようになっている。また、インバータ５０は、可変抵抗部Ｒ_0fのＰ型トランジスタｐ₂のゲートが電源線Ｖ_ddとの間に設けた可変直流電源６６に接続してあって、制御電圧Ｖ_Cが印加され、Ｎ型トランジスタｎ₂のゲートがＧＮＤ線との間に設けた可変直流電源６８に接続してあって、制御電圧Ｖ_Cが印加される。

第１段目のインバータ５０の出力端子となる可変抵抗部Ｒ_0fと第２段目のインバータ６２ａの入力端子との間と、第１段目のインバータ５０の入力端子、すなわちインバータ本体５２を形成しているＭＯＳトランジスタのゲートとの間に、第２帰還ループ７０が形成してある。この第２帰還ループ７０には、コンデンサＣが設けてある。このコンデンサＣは、インバータ５０の可変抵抗部Ｒ_0fとともにＣＲ微分回路を形成する。

このように構成した電圧制御発振器６０における発振周波数ｆ₀の理論式は、上記と同様にして求められ、

となる。

図６は、電圧制御発振器６０の周波数制御特性を示したものである。図６は、横軸がＶを単位とした制御電圧Ｖ_Cであって、縦軸がＭＨｚを単位とした発振周波数ｆ₀である。そして、図中の●は図６に示した実施の形態（実施例）の周波数制御特性であり、○が図１４に示した従来例の周波数制御特性である。図６から明らかなように、実施例の電圧制御発振器６０は、回路の構成上、発振周波数の低い範囲でもインバータが電源から浮くことがないため、発振周波数ｆ₀を従来例に比較して、制御電圧に応じて広範囲にわたって可変することができる。しかも、発振周波数ｆ₀は、制御電圧Ｖ_Cの変化に対してほぼ直線的（線形）に変化する。

図７は、実施形態の電圧制御発振器の具体的構成例を示したものである。図７において、電圧制御発振器８０は、バイアス回路部８２とリング発振回路部８４とから構成してある。バイアス回路部８２は、詳細を後述するように、制御電圧Ｖ_Cに応じた電圧を発生してリング発振回路部８４に与える。

リング発振回路部８４は、発振回路本体部８６を有している。この発振回路本体部８６は、図５に示したリング発振回路６４と同様に構成してある。すなわち、発振回路本体部８６は、インバータ５０とインバータ６２ａ、６２ｂとがループを形成するように縦続接続してある。そして、第１段目のインバータ５０の出力端子と第２段目のインバータ６２ａの入力端子との間と、第１段目のインバータ５０の入力端子との間に、コンデンサＣを有する第２帰還ループ７０が形成してある。コンデンサＣは、インバータ５０の可変抵抗部Ｒ_0fとともにＣＲ微分回路を構成する。また、リング発振回路部８４は、発振回路本体部８６の出力側にＰ型トランジスタｐ₃と、Ｎ型トランジスタｎ₃とからなるＣＭＯＳインバータ８８が接続してある。そして、電圧制御発振器８０は、このＣＭＯＳインバータ８８の出力電圧Ｖ_out が出力となる。

バイアス回路部８２は、並列接続した２つのＮ型トランジスタｎ₄、ｎ₅を有している。Ｎ型トランジスタｎ₄は、ドレインが電源線Ｖ_ddに接続してあり、ソースが抵抗Ｒ₁を介してＧＮＤ線に接続してある。一方、Ｎ型トランジスタｎ₅は、ドレインが抵抗Ｒ₂を介して電源線Ｖ_ddに接続してあり、ソースがＧＮＤ線に接続してある。そして、Ｎ型トランジスタｎ₄、ｎ₅のゲートは、制御電圧Ｖ_Cが印加されるようになっている。

Ｎ型トランジスタｎ₄は、ソースが第１段目のインバータ５０の可変抵抗部Ｒ_0fを構成しているＮ型トランジスタｎ₂のゲートに接続してある。したがって、Ｎ型トランジスタｎ₄は、ゲートに制御電圧Ｖ_Cが入力すると、電源電圧Ｖ_ddの、Ｎ型トランジスタｎ₄の出力抵抗と抵抗Ｒ₁とによって分割した電圧をＮ形トランジスタｎ₂のゲートに制御電圧として与える。また、Ｎ型トランジスタｎ₅は、ドレインが可変抵抗部Ｒ_0fを構成しているＰ型トランジスタｐ₂のゲートに接続してある。したがって、Ｎ型トランジスタｎ₅は、ゲートに制御電圧Ｖ_Cが印加されると、電源電圧Ｖ_ddの、抵抗Ｒ₂とＮ型トランジスタｎ₅の出力抵抗とによって分割した電圧をＰ形トランジスタｐ₂のゲートに制御電圧として与える。

図８は、バイアス回路部８２に接続した可変抵抗部Ｒ_0fのＰ型トランジスタｐ₂とＮ型トランジスタｎ₂の静特性を示したものである。図８の横軸はこれらのトランジスタｐ₂、ｎ₂のゲートに印加されるゲート電圧Ｖ_gs（単位：Ｖ）であり、縦軸はドレイン電流Ｉ_d（単位：ｍＡ）である。また、図９は、トランジスタｐ₂、ｎ₂の制御電圧Ｖ_Cに対するゲート電圧Ｖ_gsの変化を示しており、横軸が制御電圧Ｖ_C（単位：Ｖ）、縦軸がトランジスタのゲート電圧Ｖ_gs（単位：Ｖ）である。

図７に示した電圧制御発振器８０は、Ｐ型トランジスタｐ₂とＮ型トランジスタｎ₂との静特性が対称となっている範囲、（図８においては、ゲート電圧Ｖ_gsが１〜４Ｖ）で動作する。このため、制御電圧Ｖ_Cの範囲は、図９より２．２〜５．０Ｖとなる。制御電圧Ｖ_Cを２．２〜５．０Ｖとの間で変化させたときの、発振周波数ｆ₀の変化を図１０に示した。図に示されているように、制御電圧Ｖ_Cに対して発振周波数ｆ₀が広範囲にわたって線形に変化している。

本発明の原理を説明するリング発振回路の回路図である。 図１のＡ点とＢ点とにおける電圧波形図である。 一般的なＣＲ微分回路図と入出力の電圧波形図である。 実施の形態に係るインバータの説明図である。 実施の形態に係る電圧制御発振器の回路図である。 実施の形態に係る電圧制御発振器の周波数制御特性を示す図である。 実施の形態に係る電圧制御発振器の具体的構成の一例を示す回路図である。 実施の形態に係る可変抵抗部を構成しているＰ型トランジスタとＮ型トランジスタとの静特性を示す図である。 実施の形態に係る可変抵抗部を構成しているＰ型トランジスタとＮ型トランジスタとの制御電圧とゲート電圧との関係を示す図である。 図７に示した電圧制御発振器の周波数制御特性を示す図である。 従来のリング発振回路の説明図である。 ＣＭＯＳインバータの説明図である。 ＣＭＯＳインバータの遅延時間の説明図である。 リング発振回路を用いた従来の電圧制御発振器の一例を示す回路図である。 図１４に示した電圧制御発振器の周波数制御特性を示す図である。

符号の説明

３０………リング発振回路、３２ａ〜３２ｃ………インバータ、３４、６５………第１帰還ループ、３６、７０………第２帰還ループ、３８………ＣＲ微分回路、５０………第１段目のインバータ、５２………インバータ本体、６０、８０………電圧制御発振器、６２ａ………第２段目のインバータ、６２ｂ………最終段のインバータ（第３段目のインバータ）、８２………バイアス回路部、８４………リング発振回路部、８６………発振回路本体部、Ｃ………コンデンサ、ｎ₁〜ｎ₅………Ｎ型トランジスタ、ｐ₁、ｐ₂………Ｐ型トランジスタ、Ｒ、Ｒ₁、Ｒ₂………抵抗、Ｒ₀、Ｒ_0f………可変抵抗部。

Claims (2)

1. 奇数個の反転素子をループ状に縦続接続したリング発振器回路と、
   前記リング発振回路を構成する第１段目の前記反転素子の出力側に設けられて、制御電圧に応じて抵抗値が変化する可変抵抗部と、
   第２段目の前記反転素子の入力端子と前記可変抵抗部との間と、前記第１段目の反転素子の入力端子とを接続した帰還ループに設けたコンデンサと、
   有することを特徴とする電圧制御発振器。
2. 請求項１に記載の電圧制御発振器において、前記可変抵抗部は、ＣＭＯＳからなることを特徴とする電圧制御発振器。
   
   

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