JP2005244516A - リングオシレータ型電圧制御発振器 - Google Patents
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Abstract
【課題】 デューティ比がほぼ50パーセントのリングオシレータ型電圧制御発振器を提供する。
【解決手段】 リングオシレータ回路10の各段の回路部分101、102、103は、可変の電流源I1、I2、I3と、MOSトランジスタQ1、Q2、Q3と、ソースに接続されたバイアス抵抗R1、R2、R3とから構成される。コンデンサC1、C2、C3は、これら回路部分間に設けられ、トランジスタQ1、Q2、Q3のオン/オフに応じて充放電する。さらに、バイアス回路20をリングオシレータ回路10の各段の回路部分101、102、103の回路構成と同じようにすることで、リングオシレータ型電圧制御発振器の出力信号のデューティ比をほぼ50パーセントにすることができる。
【選択図】 図1
【解決手段】 リングオシレータ回路10の各段の回路部分101、102、103は、可変の電流源I1、I2、I3と、MOSトランジスタQ1、Q2、Q3と、ソースに接続されたバイアス抵抗R1、R2、R3とから構成される。コンデンサC1、C2、C3は、これら回路部分間に設けられ、トランジスタQ1、Q2、Q3のオン/オフに応じて充放電する。さらに、バイアス回路20をリングオシレータ回路10の各段の回路部分101、102、103の回路構成と同じようにすることで、リングオシレータ型電圧制御発振器の出力信号のデューティ比をほぼ50パーセントにすることができる。
【選択図】 図1
Description
本発明は、半導体集積回路基板上に形成されるリングオシレータ型電圧制御発振器に関する。
従来、各種回路、例えばPLL(位相同期ループ:Phase Locked Loop)の一構成要素として、VCO(電圧制御発振器:Voltage Controlled Oscillator)が用いられている。
VCOは、入力制御電圧により発振周波数を制御する発振器である。このVCOの一種にリングオシレータ型VCOがある。図6は、従来のリングオシレータ型VCOの回路図である。
VCOは、入力制御電圧により発振周波数を制御する発振器である。このVCOの一種にリングオシレータ型VCOがある。図6は、従来のリングオシレータ型VCOの回路図である。
図6において、リングオシレータ型VCOは、リングオシレータ回路50、バイアス回路60、比較回路COM1、から構成される。
リングオシレータとは、発振器の一種であり、3段以上の奇数段の回路部分をリング状に接続して構成される。各段の回路部分は、少なくとも1つのスイッチング素子を備えている。
リングオシレータとは、発振器の一種であり、3段以上の奇数段の回路部分をリング状に接続して構成される。各段の回路部分は、少なくとも1つのスイッチング素子を備えている。
図6では、リングオシレータ回路50は、3段の回路部分をリング状に接続することによって構成されている。各回路部分は、トランジスタQ1、Q2、Q3をそれぞれ備えている。コンデンサC1、C2、C3は各段の回路部分の間に設けられたコンデンサであり、これらトランジスタQ1、Q2、Q3がオフの場合に充電される。トランジスタQ1、Q2、Q3のソースと、コンデンサC1、C2、C3の一方の側は、グランド側に設けられる。以下に、リングオシレータ回路50の回路動作について説明する。
まず、リングオシレータ回路50によって発振動作が行われる。すなわち、トランジスタQ1のドレインからの出力は次段のトランジスタQ2のゲートに、また、トランジスタQ2のドレインからの出力は次段のトランジスタQ3のゲートに、また、トランジスタQ3のドレインからの出力はフィードバックされて(次段の)トランジスタQ1のゲートに、それぞれ入力される。これにより、入力とは逆位相の出力が3段目のトランジスタQ3のドレインから1段目のトランジスタQ1のゲートにフィードバックされて発振が行われる。
なお、トランジスタQ3のドレインからの出力はリングオシレータ回路50の出力として比較回路COM1にも入力される。
バイアス回路60は、このリングオシレータ回路50の出力に対する閾値を定めるバイアス電圧を出力する。
バイアス回路60は、このリングオシレータ回路50の出力に対する閾値を定めるバイアス電圧を出力する。
比較回路COM1は、バイアス回路60の出力と、リングオシレータ回路50の出力とを比較し、その比較結果に基づいて、High/Lowのいずれか一方を選択的に出力することにより、方形波などの波形を有する出力が得られる。
図7は、バイアス回路60の一構成例を示す図である。図7において、バイアス回路60は、可変である電流源I20と2つのトランジスタQ20、Q30とが直列に接続されることで構成されている。すなわち、電源電位VDD側に設けられた電流源I20の出力は、トランジスタQ20のドレインとゲートに供給される。トランジスタQ20のソースの出力は、トランジスタQ30のドレインとゲートに供給されると共にバイアス出力として出力される。
図7は、バイアス回路60の一構成例を示す図である。図7において、バイアス回路60は、可変である電流源I20と2つのトランジスタQ20、Q30とが直列に接続されることで構成されている。すなわち、電源電位VDD側に設けられた電流源I20の出力は、トランジスタQ20のドレインとゲートに供給される。トランジスタQ20のソースの出力は、トランジスタQ30のドレインとゲートに供給されると共にバイアス出力として出力される。
なお、トランジスタQ30のソースは、グランドに接続されている。また、この回路では、2つのトランジスタQ20、Q30の中点からバイアス出力を出力している。
図7のバイアス回路60では、2つのトランジスタQ20、Q30のゲートは、それぞれのドレインに接続されているので、通常時、2つのトランジスタQ20、Q30はオンの状態となる。よって、出力されるバイアス電圧値は、トランジスタQ30のゲート−ソース間のオン時の電圧降下などに対応する値となる。
図7のバイアス回路60では、2つのトランジスタQ20、Q30のゲートは、それぞれのドレインに接続されているので、通常時、2つのトランジスタQ20、Q30はオンの状態となる。よって、出力されるバイアス電圧値は、トランジスタQ30のゲート−ソース間のオン時の電圧降下などに対応する値となる。
図8は、図6や図7に示す従来の回路における回路動作のタイムチャートを示す図である。
図8において、上段にはリングオシレータ回路50とバイアス回路60の出力が示されている。
図8において、上段にはリングオシレータ回路50とバイアス回路60の出力が示されている。
ここで、リングオシレータ回路50の出力波形は、三角波の形状をした区間と直線形状をした区間とからなる。三角形状をした区間のうちで、直線で右上がりに上昇している区間は、3段目のコンデンサC3を電流源I3の一定電流で充電している状態に対応している区間である。このとき、3段目のトランジスタ(MOSFET)Q3はOFFである。2段目のトランジスタ(MOSFET)Q2の出力がHighになり、コンデンサC2が充電されて、3段目のトランジスタ(MOSFET)Q3がONになると、3段目のコンデンサC3は急速に3段目のトランジスタ(MOSFET)Q3のドレインからソースを通して放電する。
この放電は、上記三角波の形状をした区間のうちで、右下がりに下降する区間に対応している。放電後は、グラウンドに近い一定電圧となる。この区間は、充電も放電もされない区間であり、上記した直線形状をした区間に対応する。
バイアス回路60の出力は、水平方向の直線で示される。この直線は、バイアス回路60の出力電圧(一定値)を示している。
バイアス回路60の出力は、水平方向の直線で示される。この直線は、バイアス回路60の出力電圧(一定値)を示している。
図8の下段には、比較回路COM1の出力が示されている。図8(図6)の場合では、比較回路COM1は、リングオシレータ回路50の出力電圧がバイアス電圧60の出力電圧より高い場合にHighが出力され、また、リングオシレータ回路50の出力電圧がバイアス回路60の出力電圧より低い場合にLowが出力される。このようにして、比較回路COM1から方形波が出力される。
電圧制御発振器においては、デューティ比を理想とされる50:50に近づけるために、例えば、図8に示す発振波形の方形波における、a:Highの時間の長さとb:Lowの時間の長さとを等しくするように調整することが通常行われている。
上記デューティ比の悪化を抑制するために、図6〜図8に示される従来の回路では、しばしば、図7のバイアス回路60のバイアス出力を調整することが行われている。例えば、電流源I20の電流値、トランジスタQ20、Q30のチャネル領域の長さ/幅などを調整してデューティ比の悪化を抑えている。
上記デューティ比の悪化を抑制するために、図6〜図8に示される従来の回路では、しばしば、図7のバイアス回路60のバイアス出力を調整することが行われている。例えば、電流源I20の電流値、トランジスタQ20、Q30のチャネル領域の長さ/幅などを調整してデューティ比の悪化を抑えている。
また、下記特許文献1においては、デューティ比を50:50にするためにリングオシレータの出力として、反転出力と非反転出力の2出力を用いている。そして、これら2出力と比較回路(NANDゲート)との間に、RSフリップフロップからなるデューティ比補正回路を設けている。
このデューティ比補正回路は、上記リングオシレータからの2出力を入力し、反転出力と非反転出力の立下りの閾値で出力の状態を反転している。これにより、後段の比較回路の出力としてデューティ比50:50の出力を得ている。
特開2001−156597号公報
上記のリングオシレータ型電圧制御発振器では、リングオシレータ回路の出力波形のデューティ比を50パーセントにすることが困難であった。
本発明の課題は、デューティ比をほぼ50パーセントに設定できるリングオシレータ型電圧制御発振器を提供することである。
本発明の課題は、デューティ比をほぼ50パーセントに設定できるリングオシレータ型電圧制御発振器を提供することである。
本発明のリングオシレータ型電圧制御発振器は、MOSトランジスタと、前記MOSトランジスタのソースまたはドレインに接続された抵抗と、前記ソースまたはドレインの他方と接地間に接続されたコンデンサとからなる回路が奇数段リング状に接続されたリングオシレータと、MOSトランジスタと、前記MOSトランジスタのソースまたはドレインに接続された抵抗とからなり、前記リングオシレータの出力に対するしきい値を定めるバイアス回路と、前記リングオシレータの出力と前記バイアス回路の出力とを比較し、比較結果の信号を出力する比較回路とを、MOSプロセスにより半導体集積回路基板上に形成した。
この発明によれば、リングオシレータのMOSトランジスタのソースまたはドレインと接地との間に抵抗を接続することで波形の歪みを少なくできる。これにより、比較回路の出力信号のデューティ比がほぼ50%となるようにバイアス電圧を設定できる。
本発明の他の態様は、上記の発明において、前記リングオシレータは、ドレインまたはソースの一方に接続された可変電流源と、MOSトランジスタと、一方の端子がドレインまたはソースの他方に接続され、他方の端子が接地された抵抗と、一方の端子が前段のMOSトランジスタのドレインまたはソースと次段のMOSトランジスタのゲートに接続され、他方の端子が接地されたコンデンサとからなるスイッチング素子がリング状に接続されている。
本発明の他の態様は、上記の発明において、前記リングオシレータは、ドレインまたはソースの一方に接続された可変電流源と、MOSトランジスタと、一方の端子がドレインまたはソースの他方に接続され、他方の端子が接地された抵抗と、一方の端子が前段のMOSトランジスタのドレインまたはソースと次段のMOSトランジスタのゲートに接続され、他方の端子が接地されたコンデンサとからなるスイッチング素子がリング状に接続されている。
このように構成することで、リングオシレータから出力される三角波の波形の歪みを少なくできる。これにより、デューティ比がほぼ50パーセントの発振信号を得ることができる。
本発明の他の態様は、上記の発明において、前記バイアス回路は、ドレインまたはソースの一方に接続された可変電流源と、MOSトランジスタと、一方の端子が前記MOSトランジスタのソースまたはドレインに接続され、他方の端子が接地され抵抗とからなり、前記リングオシレータと前記バイアス回路の可変電流源の電流値と前記抵抗の抵抗値を同一にした。
本発明の他の態様は、上記の発明において、前記バイアス回路は、ドレインまたはソースの一方に接続された可変電流源と、MOSトランジスタと、一方の端子が前記MOSトランジスタのソースまたはドレインに接続され、他方の端子が接地され抵抗とからなり、前記リングオシレータと前記バイアス回路の可変電流源の電流値と前記抵抗の抵抗値を同一にした。
このように構成することで、バイアス回路の出力電圧をリングオシレータから出力される三角波のほぼ1/2のレベルに設定できるので、デューティ比がほぼ50パーセントの発振信号が得られる。
本発明によれば、リングオシレータの出力波形の歪みをなくし、デューティ比がほぼ50パーセントの発振信号を得ることができる。
以下、本発明の実施の形態を図面を参照しながら説明する。以下の実施の形態は、pチャネルMOSトランジスタとnチャネルMOSトランジスタを形成できるCMOSプロセス(MOSプロセス)により製造するAM、FM受信機用半導体集積回路基板上に、本発明に係るリングオシレータ型電圧制御発振器を形成した場合の例である。
図1は、本実施形態のリングオシレータ型電圧制御発振器の回路構成を示す図である。
図1において、本実施形態のリングオシレータ型電圧制御発振器は、リングオシレータ回路10、バイアス回路20、比較回路COM1から構成されている。
リングオシレータ回路10は、回路部分101、102、103を奇数段リング状に接続して構成される。
図1において、本実施形態のリングオシレータ型電圧制御発振器は、リングオシレータ回路10、バイアス回路20、比較回路COM1から構成されている。
リングオシレータ回路10は、回路部分101、102、103を奇数段リング状に接続して構成される。
各回路部分は、電流源、トランジスタ、バイアス抵抗を備える。すなわち、電流源I1、トランジスタ(MOSFET)Q1、バイアス抵抗R1によって1段目の回路部分101が、また、電流源I2、トランジスタ(MOSFET)Q2、バイアス抵抗R2によって2段目の回路部分102が、また、電流源I3、トランジスタ(MOSFET)Q3、バイアス抵抗R3によって3段目の回路部分103が、それぞれ構成される。
また、各回路部分間には、トランジスタがオフの場合に、電流源によって充電されるコンデンサが設けられる。すなわち、1段目と2段目の回路部分の間にはコンデンサC1が、2段目と3段目の回路部分の間にはコンデンサC2が、3段目と1段目の回路部分の間にはコンデンサC3が、それぞれ設けられる。これらコンデンサは、トランジスタのオン/オフに応じて充放電する。
バイアス回路20は、リングオシレータ回路10の出力に対するしきい値を定めるバイアス電圧を出力する。すなわち、バイアス回路20は、リングオシレータ回路10と同じ回路構成を有し、電流源I4、トランジスタ(MOSFET)Q4、バイアス抵抗R4を備え、電源電位VDD側に設けられた電流源I4の出力が、トランジスタQ4のゲートとドレイン、および、比較回路COM1に供給される。
比較回路COM1は、リングオシレータ回路10の出力とバイアス回路20の出力とを比較し、その比較結果に応じて、選択的にHigh/Lowの信号を出力する。
リングオシレータ回路10の各段の回路部分101、102、103と、バイアス回路20とは、上記したように、可変の電流源I1、I2、I3、I4をそれぞれ有する。これら電流源I1、I2、I3、I4は、共通の制御電圧によって制御されている。
リングオシレータ回路10の各段の回路部分101、102、103と、バイアス回路20とは、上記したように、可変の電流源I1、I2、I3、I4をそれぞれ有する。これら電流源I1、I2、I3、I4は、共通の制御電圧によって制御されている。
上記構成のリングオシレータ型電圧制御発振器の回路動作について以下に説明する。
まず、電源電位VDD側に設けられた電流源I1、I2、I3によって、トランジスタ(MOSFET)Q1、Q2、Q3とコンデンサC1、C2、C3に電流がそれぞれ供給される。トランジスタ(MOSFET)Q1、Q2、Q3のドレイン及びコンデンサC1、C2、C3からの出力は、次段のトランジスタ(MOSFET)Q2、Q3、Q1のゲートにそれぞれ供給される。トランジスタQ3のドレイン及びコンデンサC3の出力は、フィードバックされて(次段の)トランジスタQ1のゲートに供給される。また、トランジスタ(MOSFET)Q3のドレインの出力はリングオシレータ回路10の出力として比較回路COM1にも入力される。
まず、電源電位VDD側に設けられた電流源I1、I2、I3によって、トランジスタ(MOSFET)Q1、Q2、Q3とコンデンサC1、C2、C3に電流がそれぞれ供給される。トランジスタ(MOSFET)Q1、Q2、Q3のドレイン及びコンデンサC1、C2、C3からの出力は、次段のトランジスタ(MOSFET)Q2、Q3、Q1のゲートにそれぞれ供給される。トランジスタQ3のドレイン及びコンデンサC3の出力は、フィードバックされて(次段の)トランジスタQ1のゲートに供給される。また、トランジスタ(MOSFET)Q3のドレインの出力はリングオシレータ回路10の出力として比較回路COM1にも入力される。
このように、リングオシレータ回路10は、3段の回路部分をリング状に接続して構成されているので、3段目のトランジスタ(MOSFET)Q3のドレインから1段目のトランジスタ(MOSFET)Q1のゲートに逆位相の波形がフィードバックされ、発振する。
コンデンサC1、C2、C3は、トランジスタ(MOSFET)Q1、Q2、Q3のON/OFFに応じて充放電する。
すなわち、電流源I1、I2、I3はトランジスタ(MOSFET)Q1、Q2、Q3がそれぞれOFFのときに一定電流IでコンデンサC1、C2、C3を充電する。トランジスタ(MOSFET)Q1、Q2、Q3がONになると、充電されたコンデンサC1、C2、C3は、それぞれトランジスタ(MOSFET)Q1、Q2、Q3を通して急速に放電する。
すなわち、電流源I1、I2、I3はトランジスタ(MOSFET)Q1、Q2、Q3がそれぞれOFFのときに一定電流IでコンデンサC1、C2、C3を充電する。トランジスタ(MOSFET)Q1、Q2、Q3がONになると、充電されたコンデンサC1、C2、C3は、それぞれトランジスタ(MOSFET)Q1、Q2、Q3を通して急速に放電する。
コンデンサC1、C2、C3がそれぞれ充電され、それぞれ次段のトランジスタ(MOSFET)Q2、Q3、Q1がONになる電圧をこえると、コンデンサC1、C2、C3の電圧が、次段のトランジスタ(MOSFET)Q2、Q3、Q1をONにする。
バイアス抵抗R1、R2、R3、R4の抵抗値は等しく設計してあるので(以下、その抵抗値をRとする)、コンデンサC1,C2,C3の電圧が、バイアス抵抗Rの両端の電位差Vrと、各MOSトランジスタQ1、Q2、Q3のスレッシホールド電圧Vthの和以上となると、各トランジスタQ1,Q2,Q3がオンする。
バイアス抵抗R1、R2、R3、R4の抵抗値は等しく設計してあるので(以下、その抵抗値をRとする)、コンデンサC1,C2,C3の電圧が、バイアス抵抗Rの両端の電位差Vrと、各MOSトランジスタQ1、Q2、Q3のスレッシホールド電圧Vthの和以上となると、各トランジスタQ1,Q2,Q3がオンする。
リングオシレータ型電圧制御発振器を設計する場合には、シミュレーションにおいて、発振周波数からコンデンサC1、C2、C3の充電時間を考慮し、電流値Iと抵抗値Rの組を算出している。なお、これらの調整においては、ゲート−ソース間電圧VgsのON電圧等に関わるトランジスタ(MOSFET)Q1、Q2、Q3、Q4のチャネル領域の長さや幅の調整も含まれる。リングオシレータ回路10に設けられるバイアス抵抗R1、R2、R3の両端の電位差Vrの分だけリングオシレータ回路10の出力波形の電圧値が高くなり、バイアス回路20に設けられるバイアス抵抗R4の両端の電位差の分だけバイアス回路20から出力されるバイアス電圧が高くなる。
このようにして、各トランジスタに対して、ON/OFFが切り替えられ、リングオシレータ回路10は、上記充放電に応じた三角波の形状を有する出力波形を出力して発振する。
そして、可変電流源I1、I2、I3を制御するVCO制御電圧を変化させれば、可変電流源I1、I2、I3によって供給される電流値が変わり、これにより、コンデンサC1、C2、C3の充電速度、充電時間が変わる。よって、発振周波数が変わり、VCO制御電圧により発振周波数が変わるVCOの機能が実現される。
そして、可変電流源I1、I2、I3を制御するVCO制御電圧を変化させれば、可変電流源I1、I2、I3によって供給される電流値が変わり、これにより、コンデンサC1、C2、C3の充電速度、充電時間が変わる。よって、発振周波数が変わり、VCO制御電圧により発振周波数が変わるVCOの機能が実現される。
比較回路COM1の出力は、デューティ比50:50になるべく近い方が好ましい。
例えば、その出力は、求められる精度に応じて、デューティ比50:50に対し±10%の範囲内のデューティ比、デューティ比50:50に対し±5%の範囲内のデューティ比、などのデューティ比を有することが要求される。
例えば、その出力は、求められる精度に応じて、デューティ比50:50に対し±10%の範囲内のデューティ比、デューティ比50:50に対し±5%の範囲内のデューティ比、などのデューティ比を有することが要求される。
本実施形態においては、リングオシレータ回路10のMOSトランジスタQ1,Q2,Q3のソースに抵抗Rを接続し、MOSトランジスタQ1,Q2,Q3がオンとなる電圧を高く設定することで、リングオシレータ回路10から出力される三角波のピーク値を大きくし、波形の歪みの少ない三角波が得られるようにした。さらに、リングオシレータ回路10の各段の回路部分101、102、103と、バイアス回路20を同じチャネル長L、チャネル幅WのMOSトランジスタで構成してMOSトランジスタの特性を揃え、また、トランジスタのソース抵抗とコンデンサをそれぞれ近傍の位置に配置することで抵抗値の誤差及び容量値の誤差がほぼ同じになるようにしている。これにより、リングオシレータ回路10及びバイアス回路20の抵抗値のバラツキやコンデンサの容量のバラツキによるデューティ比の設計値に対するずれを少なくできる。
これにより、例えば、回路を構成するトランジスタのトランジスタサイズを決定する場合でも、その候補をより広範囲なチャネル長L、チャネル幅Wの組から選ぶことが可能となり、シミュレーションによりトランジスタのサイズ、抵抗の値等を決める作業が簡単になる。
そして、上記したように、リングオシレータ回路10の各段の回路部分101、102、103と、バイアス回路20との回路構成を同じようにした場合において、さらに、リングオシレータ回路10の各段の回路部分101、102、103と、バイアス回路20とに電流を供給する電流源I1、I2、I3、I4を共通の制御電圧により制御することで発振周波数を任意に変化させることができる。
なお、上記したように、電流源I1、I2、I3、I4は、共通の制御電圧によって制御されており、電流源I1、I2、I3、I4からトランジスタQ1、Q2、Q3、Q4に、同じ値の電流Iが供給される。
これら調整の結果として、例えば、後述するタイムチャートに示されるように、比較回路COM1からHighが出力される時間幅とLowが出力される時間幅とが等しくなる。よって、デューティ比50:50の方形波が比較回路COM1から出力される
これにより、リングオシレータ回路10が出力する三角波の波形が、従来例の図9に示すように、途中で切れることがなくなり、リングオシレータ回路10の出力波形と、バイアス回路20の出力バイアスとを、要求されるデューティ比を満たすように調整することが一層容易になる。
これら調整の結果として、例えば、後述するタイムチャートに示されるように、比較回路COM1からHighが出力される時間幅とLowが出力される時間幅とが等しくなる。よって、デューティ比50:50の方形波が比較回路COM1から出力される
これにより、リングオシレータ回路10が出力する三角波の波形が、従来例の図9に示すように、途中で切れることがなくなり、リングオシレータ回路10の出力波形と、バイアス回路20の出力バイアスとを、要求されるデューティ比を満たすように調整することが一層容易になる。
上記した点を併せて考慮すると、本実施形態のリングオシレータ型電圧制御発振器では、部品のバラツキを吸収しつつ、デューティ比の悪化を抑えることが可能となる。
また、この際に、上記したように、それら回路に設けられるトランジスタのトランジスタサイズを、例えば、IC化等の観点から都合よく設計することも可能となる。
また、この際に、上記したように、それら回路に設けられるトランジスタのトランジスタサイズを、例えば、IC化等の観点から都合よく設計することも可能となる。
図2は、図1のリングオシレータ型VCOのタイムチャートを示す図である。
図2において、上段はリングオシレータ回路10とバイアス回路20との出力波形を示している。両回路の出力ともトランジスタ(MOSFET)Q1、Q2、Q3、Q4のソースとグランド間に設けたバイアス抵抗R1、R2、R3、R4の両端の電位差分だけ、波形が上がっている。
図2において、上段はリングオシレータ回路10とバイアス回路20との出力波形を示している。両回路の出力ともトランジスタ(MOSFET)Q1、Q2、Q3、Q4のソースとグランド間に設けたバイアス抵抗R1、R2、R3、R4の両端の電位差分だけ、波形が上がっている。
すなわち、リングオシレータ回路10から出力される三角波のピーク値は、バイアス抵抗R1、R2、R3の両端の電位差Vr=IRだけ大きくなっている。そして、その三角波の発振波形は、充電の区間に対応する直線で右上がりに上昇する区間と、放電の区間に対応する直線で右下がりに下降する区間を交互に繰り返して構成される。
一方、バイアス回路20の出力電圧は、例えば、三角波のピーク値の約1/2の電圧となっている。このバイアス回路20のバイアス出力も、バイアス抵抗R4の両端の電位差Vr=IRだけ値が大きくなっている。
図2の下段は、比較回路COM1の端子3からの出力波形を示している。ここで、比較回路COM1は、バイアス回路20の出力電圧よりリングオシレータ回路10の出力電圧の方が高いときにHighを出力し、低いときにLowを出力する。リングオシレータ回路10のMOSトランジスタQ1,Q2,Q3のソースにバイアス抵抗Rが接続され、バイアス回路20の回路構成をリングオシレータ回路10の構成と同じにすることで、Highを出力する時間間隔aとLowを出力する時間間隔bとが等しくなる。よって、比較回路COM1の出力は、下段のようにデューティ比が50:50の方形波になる。
図2の下段は、比較回路COM1の端子3からの出力波形を示している。ここで、比較回路COM1は、バイアス回路20の出力電圧よりリングオシレータ回路10の出力電圧の方が高いときにHighを出力し、低いときにLowを出力する。リングオシレータ回路10のMOSトランジスタQ1,Q2,Q3のソースにバイアス抵抗Rが接続され、バイアス回路20の回路構成をリングオシレータ回路10の構成と同じにすることで、Highを出力する時間間隔aとLowを出力する時間間隔bとが等しくなる。よって、比較回路COM1の出力は、下段のようにデューティ比が50:50の方形波になる。
図3は、図1のリングオシレータ型VCOの電流源を、具体的に示す図である。図において、図1と重複する部分については説明を省略する。
図3の回路動作を説明する。まず、Nchトランジスタ(MOSFET)Q40のゲートにVCO制御電圧が入力される。このNchトランジスタ(MOSFET)Q40のゲートのVCO制御電圧により、Nchトランジスタ(MOSFET)Q40のドレイン電圧つまり、各電流源のPchトランジスタQ11、Q12、Q13、Q14のゲート電圧が変化し、各電流源のPchトランジスタQ11、Q12、Q13、Q14の電流値が制御される。この電流値の制御によりコンデンサC1、C2、C3の充電速度が変わり、充電時間が変わる。波形で言えば、直線の上昇の角度が変わり、上昇の区間の時間が変わる。よって、周期が変わるので周波数が変わることになる。これにより、VCO制御電圧による発振周波数制御が行われる。
図3の回路動作を説明する。まず、Nchトランジスタ(MOSFET)Q40のゲートにVCO制御電圧が入力される。このNchトランジスタ(MOSFET)Q40のゲートのVCO制御電圧により、Nchトランジスタ(MOSFET)Q40のドレイン電圧つまり、各電流源のPchトランジスタQ11、Q12、Q13、Q14のゲート電圧が変化し、各電流源のPchトランジスタQ11、Q12、Q13、Q14の電流値が制御される。この電流値の制御によりコンデンサC1、C2、C3の充電速度が変わり、充電時間が変わる。波形で言えば、直線の上昇の角度が変わり、上昇の区間の時間が変わる。よって、周期が変わるので周波数が変わることになる。これにより、VCO制御電圧による発振周波数制御が行われる。
次に、図4に本実施形態の変形例の回路図を示す。なお、本変形例は図1に対応するものであるが、図1と重複する部分については説明を省略する。
本変形例の回路図は、図1の回路図において、比較回路COM1の後段に2分周回路40を追加したものである。2分周回路40は、Dラッチ45の出力の反転信号/Q(Qバー)をD入力に戻して構成される。
本変形例の回路図は、図1の回路図において、比較回路COM1の後段に2分周回路40を追加したものである。2分周回路40は、Dラッチ45の出力の反転信号/Q(Qバー)をD入力に戻して構成される。
以下に、回路動作について説明する。
まず、比較回路COM1の出力をDラッチ45のクロック入力に加える。Dラッチ45の出力の反転信号/Q(Qバー)をDラッチ45のD入力に加える。Dラッチ45の出力Qを2分周回路40の出力とする。この2分周回路40は、上記したように、出力の反転信号/Q(Qバー)がD入力に入り、クロックの立ち上がりにラッチされるので、クロックの立ち上がりごとにDラッチ45の状態及び出力が反転する。クロックに入力する比較回路COM1の出力は、デューティ比に関わらず、立ち上がりは、一定間隔おきである。よって、Dラッチ45のクロック入力は一定間隔おきの立ち上がりの波形である。このため、Dラッチ45はデューティ比50:50で、周波数が比較回路COM1の出力の1/2のクロックを出力する。
まず、比較回路COM1の出力をDラッチ45のクロック入力に加える。Dラッチ45の出力の反転信号/Q(Qバー)をDラッチ45のD入力に加える。Dラッチ45の出力Qを2分周回路40の出力とする。この2分周回路40は、上記したように、出力の反転信号/Q(Qバー)がD入力に入り、クロックの立ち上がりにラッチされるので、クロックの立ち上がりごとにDラッチ45の状態及び出力が反転する。クロックに入力する比較回路COM1の出力は、デューティ比に関わらず、立ち上がりは、一定間隔おきである。よって、Dラッチ45のクロック入力は一定間隔おきの立ち上がりの波形である。このため、Dラッチ45はデューティ比50:50で、周波数が比較回路COM1の出力の1/2のクロックを出力する。
したがって、上記したシミュレーションによって、所望とする周波数の2倍の周波数をリングオシレータ回路10で発生させるようにすれば、比較回路COM1の出力を2分周回路40で2分周することにより、所望の周波数でデューティ比が50:50の方形波(クロック)を出力することができる。
図5は、図4の変形例に示す回路のタイムチャートを示す図である。
図5(a)は、リングオシレータ回路10の出力波形およびバイアス回路20の出力バイアスを示す図である。リングオシレータ回路10の出力波形は、図中、三角波によって示される。この三角波は、所望
の周波数の2倍の周波数を有している。バイアス回路20の出力は、図1(図3)と同じで、図中、VDD/2の電圧値を有する水平方向の直線となっている。
図5(a)は、リングオシレータ回路10の出力波形およびバイアス回路20の出力バイアスを示す図である。リングオシレータ回路10の出力波形は、図中、三角波によって示される。この三角波は、所望
の周波数の2倍の周波数を有している。バイアス回路20の出力は、図1(図3)と同じで、図中、VDD/2の電圧値を有する水平方向の直線となっている。
図5(b)は、比較回路COM1の出力波形を示す図である。この出力(方形波)は、(a)のリングオシレータ回路10の出力と同様に、所望とする周波数の2倍の周波数を有している。図5(c)は、2分周回路40の出力波形を示す図である。この出力波形は、(b)の出力(方形波)を2分周回路40で2分周することにより得られる。すなわち、(b)の方形波の立ち上がりで、Dラッチ45の状態と出力を反転して周波数が1/2になり、所望の周波数を得ている。
なお、このように、リングオシレータ回路10に所望とする周波数の2倍の周波数を出力させるようにして、その出力を、2分周回路40により2分周させるようにすれば、バイアス抵抗がない場合、バイアス抵抗の抵抗値に精度がない場合、精密な設計値でない場合、などにも、部品のバラツキを吸収しつつ、2分周回路からの出力としてデューティ比が略50:50の方形波(クロック)を出力することができる。
10、50・・・リングオシレータ回路、 20、60・・・バイアス回路、 40・・・2分周回路、 45・・・Dラッチ、 COM1・・・比較回路
C1、C2、C3・・・コンデンサ、 I1、I2、I3、I20、I51、I52、I53・・・電流源、
Q1、Q2、Q3、Q4、Q11、Q12、Q13、Q14、Q20、Q30、Q40、Q50・・・MOSFET、
R1、R2、R3、R4・・・バイアス抵抗、
VDD・・・電源
C1、C2、C3・・・コンデンサ、 I1、I2、I3、I20、I51、I52、I53・・・電流源、
Q1、Q2、Q3、Q4、Q11、Q12、Q13、Q14、Q20、Q30、Q40、Q50・・・MOSFET、
R1、R2、R3、R4・・・バイアス抵抗、
VDD・・・電源
Claims (4)
- MOSトランジスタと、前記MOSトランジスタのソースまたはドレインに接続された抵抗と、前記ソースまたはドレインの他方と接地間に接続されたコンデンサとからなる回路が奇数段リング状に接続されたリングオシレータと、
MOSトランジスタと、前記MOSトランジスタのソースまたはドレインに接続された抵抗とからなり、前記リングオシレータの出力に対するしきい値を定めるバイアス回路と、
前記リングオシレータの出力と前記バイアス回路の出力とを比較し、比較結果の信号を出力する比較回路とを、MOSプロセスにより半導体集積回路基板上に形成したリングオシレータ型電圧制御発振器。 - 前記リングオシレータは、ドレインまたはソースの一方に接続された可変電流源と、MOSトランジスタと、一方の端子がドレインまたはソースの他方に接続され、他方の端子が接地された抵抗と、一方の端子が前段のMOSトランジスタのドレインまたはソースと次段のMOSトランジスタのゲートに接続され、他方の端子が接地されたコンデンサとからなる回路がリング状に接続されている請求項1記載のリングオシレータ型電圧制御発振器。
- 前記バイアス回路は、ドレインまたはソースの一方に接続された可変電流源と、MOSトランジスタと、一方の端子が前記MOSトランジスタのソースまたはドレインに接続され、他方の端子が接地された抵抗とからなり、前記リングオシレータと前記バイアス回路の可変電流源の電流値と前記抵抗の抵抗値を同一にした請求項1または2記載のリングオシレータ型電圧制御発振器。
- 前記リングオシレータの複数の抵抗とバイアス回路の抵抗を近傍に配置し、前記リングオシレータの複数のコンデンサを近傍に配置した請求項1、2または3記載のリングオシレータ型電圧制御発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004050491A JP2005244516A (ja) | 2004-02-25 | 2004-02-25 | リングオシレータ型電圧制御発振器 |
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JP2005244516A true JP2005244516A (ja) | 2005-09-08 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN111313891A (zh) * | 2018-12-12 | 2020-06-19 | 上海川土微电子有限公司 | 一种环形压控振荡器 |
-
2004
- 2004-02-25 JP JP2004050491A patent/JP2005244516A/ja active Pending
Cited By (2)
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CN111313891A (zh) * | 2018-12-12 | 2020-06-19 | 上海川土微电子有限公司 | 一种环形压控振荡器 |
CN111313891B (zh) * | 2018-12-12 | 2023-08-08 | 上海川土微电子有限公司 | 一种环形压控振荡器 |
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|
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|
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