JPH04245813A

JPH04245813A - 半導体装置の出力制御回路

Info

Publication number: JPH04245813A
Application number: JP3011062A
Authority: JP
Inventors: Masato Matsumiya; 正人松宮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-01-31
Filing date: 1991-01-31
Publication date: 1992-09-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の出力制御
回路に関し、特に、出力レベルの決定を高速に行うこと
のできる半導体装置の出力制御回路に関する。近年、Ｔ
ＴＬおよびＣＭＯＳ出力の半導体装置において、動作を
高速化する要求に伴って、出力遷移時間を短かくしてサ
イクルタイムアクセス等を短縮することが要望されてい
る。

【０００２】

【従来の技術】図５は従来における半導体装置の出力制
御回路の一例を示す回路図であり、図６は従来における
半導体装置の出力制御回路の他の例を示す回路図である
。従来、半導体装置の出力部は、高レベル或いは低レベ
ルをそのまま出力するか、または、図５および図６に示
すような構成となっている。

【０００３】すなわち、図５および図６に示す従来の半
導体装置の出力制御回路は、一方の出力制御信号Ｄを高
レベル”Ｈ”　として高電位電源Ｖｃｃと出力ＯＵＴ　
との間に設けたＮ型ＭＩＳトランジスタ４０１；５０１
　をスイッチオンとし、他方の出力制御信号／Ｄ（ここ
で、出力制御信号／Ｄは、信号Ｄ　の反転レベル信号を
示す）　を低レベル”Ｌ”　として低電位電源Ｖｓｓと
出力ＯＵＴ　との間に設けたＮ型ＭＩＳトランジスタ４
０２：５０２　をスイッチオフとすることで高レベル信
号”Ｈ”　を出力し、逆に、一方の出力制御信号Ｄ　を
低レベル”Ｌ”　としてトランジスタ４０１；５０１　
をスイッチオフとし、他方の出力制御信号／Ｄを高レベ
ル”Ｈ”　としてトランジスタ４０２；５０２　をスイ
ッチオンとすることで低レベル信号”Ｌ”　を出力する
ようになっている。

【０００４】そして、図５の半導体装置の出力制御回路
では、出力制御信号Ｄ，／Ｄを共にディセイブル（ｄｉ
ｓａｂｌｅ：　例えば、低レベル）　としてトランジス
タ４０１，４０２　をスイッチオフとし、外部或いは内
部に設けた負荷４０３，４０４　によって、出力レベル
を高レベルと低レベルの中間電位に持っていくようにな
っている。すなわち、出力制御信号Ｄ，／Ｄが共にディ
セイブルとなる期間、高電位電源Ｖｃｃと出力ＯＵＴと
の間に設けた負荷４０３　および低電位電源Ｖｓｓと出
力ＯＵＴとの間に設けた負荷４０４　により出力レベル
が高レベル”Ｈ”　と低レベル”Ｌ”　との中間の電位
とするようになっている。

【０００５】また、図６の半導体装置の出力制御回路で
は、出力制御信号Ｄ，／Ｄを共にディセイブルとする期
間、　ＮＯＲゲート５０３　の出力を高レベル”Ｈ”　
として、高電位電源Ｖｃｃと出力ＯＵＴ　との間に設け
たＮ型ＭＩＳトランジスタ５０３　および低電位電源Ｖ
ｓｓと出力ＯＵＴ　との間に設けたＮ型ＭＩＳトランジ
スタ５０４　をスイッチオンとすることで、出力レベル
を高レベル”Ｈ”　と低レベル”Ｌ”　との中間の電位
とするようになっている。

【０００６】そして、図５および図６の半導体装置の出
力制御回路は、次の信号が出力される場合には、出力レ
ベルを該中間電位から高レベル或いは低レベルに変化さ
せることで出力遷移時間を短くして高速化を行うように
なっている。

【０００７】

【発明が解決しようとする課題】上述したように、図５
に示す半導体装置の出力制御回路では、高電位電源Ｖｃ
ｃと出力ＯＵＴ　との間に設けた負荷４０３　および低
電位電源Ｖｓｓと出力ＯＵＴ　との間に設けた負荷４０
４　を期待するが、この様な外部負荷４０３，４０４　
を持たない場合には、出力レベルを高レベル”Ｈ”　と
低レベル”Ｌ”　との中間の電位とすることができない
。また、半導体装置の内部に負荷４０３，４０４　を設
けることも可能ではあるが、内部に負荷４０３，４０４
　を設ける場合、および、図６に示すように、高電位電
源Ｖｃｃと出力ＯＵＴ　との間に設けたトランジスタ５
０３　を設け、低電位電源Ｖｓｓと出力ＯＵＴ　との間
に設けたトランジスタ５０４　を設けた場合、これらの
負荷４０３，４０４　およびトランジスタ５０３，５０
４　を介して貫通電流が流れることになる。この貫通電
流は、負荷４０３，４０４　の抵抗値が小さい程、或い
は、トランジスタ５０３，５０４　が大きい程、多く流
れることになるため、消費電力を低減させるためには、
負荷４０３，４０４　の抵抗値を大きく、或いは、トラ
ンジスタ５０３，５０４　を小さくする必要がある。し
かし、負荷４０３，４０４　の抵抗値を大きく、或いは
、トランジスタ５０３，５０４　を小さくすると、出力
レベルを高レベルと低レベルとの中間の電位とする能力
が低下することになり、高速動作の点で問題を生じる。

【０００８】本発明は、上述した従来の半導体装置の出
力制御回路が有する課題に鑑み、消費電力を増大するこ
となく、出力遷移時間を短縮して高速化を図ることを目
的とする。

【０００９】

【課題を解決するための手段】本発明によれば、第１の
電圧レベルＨおよび第２の電圧レベルＬを出力する半導
体装置の出力制御回路であって、前記半導体装置が前記
第１の電圧レベルＨまたは前記第２の電圧レベルＬを出
力する直前に、クロック信号φを与えて、該半導体装置
の出力を該第１の電圧レベルＨと該第２の電圧レベルＬ
の間の電位Ｍに設定するようにしたことを特徴とする半
導体装置の出力制御回路が提供される。

【００１０】

【作用】本発明の半導体装置の出力制御回路によれば、
クロック信号φにより半導体装置の出力を予め第１の電
圧レベルＨと第２の電圧レベルＬの間の電位Ｍに設定す
る。そして、半導体装置の出力は、その中間電位Ｍから
第１の電圧レベルＨまたは第２の電圧レベルＬに変化す
ることになるため、出力遷移時間を短縮することができ
る。また、クロック信号φは、半導体装置が第１の電圧
レベルＨまたは第２の電圧レベルＬを出力する直前に与
えられるため、無駄な消費電力を極力抑えることができ
る。

【００１１】

【実施例】以下、図面を参照して本発明に係る半導体装
置の出力制御回路の実施例を説明する。図１は本発明に
係る半導体装置の出力制御回路の第１実施例を示す回路
図である。同図に示されるように、本第１実施例の出力
制御回路は、インバータ１０３，　ＮＯＲゲート１０５
，１０６，Ｎ型ＭＩＳトランジスタ１０８，１０９，１
１３，Ｐ型ＭＩＳトランジスタ１１０，および，　スイ
ッチングゲート１１１，１１２　を備えている。

【００１２】ＮＯＲゲート１０５　の一方の入力には反
転出力制御信号／Ｄが供給され、また、　ＮＯＲゲート
１０６　の一方の入力には出力制御信号Ｄ　が供給され
、そして、　ＮＯＲゲート　１０５の他方の入力にはク
ロック信号φが供給され、　ＮＯＲゲート　１０６の他
方の入力にはインバータ１０３　を介してクロック信号
φを反転した反転クロック信号　／φが供給されている
。

【００１３】ＮＯＲゲート１０５　の出力は、高電位電
源Ｖｃｃ　と出力ノード（出力）Ｎ０　の間に設けられ
たＮ型ＭＩＳトランジスタ１０８　のゲートに供給され
、また、　ＮＯＲゲート１０６　の出力は、低電位電源
Ｖｓｓ　と出力ノードＮ０の間に設けられたＮ型ＭＩＳ
トランジスタ１０９　のゲートに供給されている。従っ
て、反転出力制御信号／Ｄおよび反転クロック信号　／
φが共に低レベルの時、　ＮＯＲゲート１０５　の出力
が高レベルとなってＮ型ＭＩＳトランジスタ１０８　が
スイッチ・オンし、出力Ｄ０が高レベルとなり、また、
出力制御信号Ｄ　および反転クロック信号　／φが共に
低レベルの時、　ＮＯＲゲート１０６　の出力が高レベ
ルとなってＮ型ＭＩＳトランジスタ１０９　がスイッチ
・オンし、出力Ｄ０が低レベルとなるようになっている
。ここで、出力Ｄ０は、出力ノードＮ０のレベルが出力
されたものである。

【００１４】さらに、図１に示されるように、出力ノー
ドＮ０には、ソースが高電位電源Ｖｃｃ　に接続された
Ｐ型ＭＩＳトランジスタ１１０　のゲートおよびソース
が低電位電源Ｖｓｓ　に接続されたＮ型ＭＩＳトランジ
スタ１１３　のゲートが共に接続されている。そして、
Ｐ型ＭＩＳトランジスタ１１０　のドレインは、クロッ
ク信号φ，／φによってスイッチング制御されるスイッ
チング・ゲート（トランスファー・ゲート）１１１を介
して出力ノードＮ０に接続され、また、Ｎ型ＭＩＳトラ
ンジスタ１１３　のドレインは、クロック信号φ，／φ
によってスイッチング制御されるスイッチング・ゲート
１１２　を介して出力ノードＮ０に接続されている。こ
こで、スイッチング・ゲート　１１１および１１２　は
、クロック信号φ，／φにより同じタイミングでスイッ
チングが制御されるようになっている。

【００１５】図２は図１の半導体装置の出力制御回路の
動作を説明するための波形図である。同図において、反
転出力制御信号／Ｄおよび反転クロック信号　／φが共
に低レベルの時（Ｐ１）、　ＮＯＲゲート１０５　の出
力が高レベルとなってＮ型ＭＩＳトランジスタ１０８　
がスイッチ・オンし、出力Ｄ０（出力ノードＮ０）が高
レベルとなる。この時、出力制御信号Ｄ　およびクロッ
ク信号φは共に高レベルで　ＮＯＲゲート１０６　の出
力は低レベルなのでＮ型ＭＩＳトランジスタ１０９　は
スイッチ・オフとなっている。

【００１６】そして、半導体装置が次のレベル（高レベ
ルまたは低レベル；図２では低レベル）を出力する前に
、クロック信号φが低レベルで反転クロック信号　／φ
が高レベルとなり（Ｐ２）、スイッチング・ゲート　１
１１および１１２　は共にスイッチ・オンとなる。この
時、出力ノードＮ０は高レベルとなっていた　（Ｐ１）
ので、Ｐ型ＭＩＳトランジスタ１１０　はスイッチ・オ
フで、Ｎ型ＭＩＳトランジスタ１１３　はスイッチ・オ
ンとなっているため、出力ノードＮ０はスイッチング・
ゲート１１２　およびＮ型ＭＩＳトランジスタ１１３　
を介して低電位電源Ｖｓｓ　に接続されることになる。この結果、図２に示されるように、出力ノードＮ０の電
位（出力Ｄ０の電位）は、高レベル“Ｈ”の電位からＮ
型ＭＩＳトランジスタ１１３　の閾値電圧に応じた電位
“Ｍ”（高レベル“Ｈ”と低レベル“Ｌ”との中間の電
位）まで低下することになる。このとき、出力ノードＮ
０の電位（出力Ｄ０の電位）は、所定の中間電位“Ｍ”
まで低下するだけで、無駄な電流が流れることがないた
め、消費電力の浪費を招くことがない。

【００１７】次に、クロック信号φが高レベルで反転ク
ロック信号　／φが低レベルと元に戻り、出力制御信号
Ｄ　が低レベルで反転出力制御信号／Ｄが高レベルに変
化すると（Ｐ３）、出力制御信号Ｄ　および反転クロッ
ク信号　／φが共に低レベルとなり、　ＮＯＲゲート１
０６　の出力が高レベルとなってＮ型ＭＩＳトランジス
タ１０９　がスイッチ・オンする。そして、出力Ｄ０　
（出力ノードＮ０）　は、中間電位“Ｍ”から低レベル
“Ｌ”の電位へ変化するため、出力遷移時間が短くなり
高速動作が可能となる。すなわち、出力Ｄ０の出力遷移
時間は、高レベル“Ｈ”から低レベル“Ｌ”に変化する
場合よりも、中間電位“Ｍ”から低レベル“Ｌ”の電位
へ変化する場合の方が短いため、動作の高速化が可能と
なる。

【００１８】さらに、半導体装置が次のレベル（高レベ
ルまたは低レベル；図２では高レベル）を出力する前に
、前述したＰ２　の場合と同様に、クロック信号φが低
レベルで反転クロック信号　／φが高レベルとなり（Ｐ
４）、スイッチング・ゲート　１１１および１１２　は
共にスイッチ・オンとなる。この時、出力ノードＮ０は
低レベルとなっていた　（Ｐ３）ので、出力ノードＮ０
はスイッチング・ゲート１１１　およびＰ型ＭＩＳトラ
ンジスタ１１０　を介して高電位電源Ｖｃｃ　に接続さ
れ、出力ノードＮ０の電位（出力Ｄ０の電位）は、低レ
ベル“Ｌ”の電位からＰ型ＭＩＳトランジスタ１１０　
の閾値電圧に応じた電位“Ｍ”（高レベル“Ｈ”と低レ
ベル“Ｌ”との中間の電位）まで上昇することになる。そして、半導体装置が次のレベル（高レベル）に短い出
力遷移時間で貫通電流を生じることなく変化させること
ができ、消費電力を増大することなく半導体装置の出力
制御を高速に行うことができるようになっている。ここ
で、出力遷移時間を短縮することはＴＴＬ或いはＣＭＯ
Ｓ出力を持つ半導体装置にとってサイクルタイム、アク
セス等の短縮に大きな益を持たらすが、さらに、高速に
大電流を充放電する必要がないので、半導体装置の出力
制御の動作がノイズ源となることがない。すなわち、本
実施例の半導体装置の出力制御回路は、半導体装置が次
のレベルを出力する前に、該半導体装置の出力レベルを
電源（高電位電源Ｖｃｃ）〜接地　（低電位電源Ｖｓｓ
）の間の或る所定の電位に持っていくことで出力時に充
放電する電荷が少なくしてノイズを低く抑える効果も兼
ね備えている。

【００１９】図３は本発明に係る半導体装置の出力制御
回路の第２実施例を示す回路図であり、図４は本発明に
係る半導体装置の出力制御回路の第３実施例を示す回路
図である。これら図３および図４に示す半導体装置の出
力制御回路も図１に示すものと同様の動作を行わせるた
めのものであり、図３における参照符号２０３，　２０
５，　２０６，　２０８，　２０９　および図４におけ
る参照符号３０３，　３０５，　３０６，　３０８，　
３０９　は、図１における各素子１０３，　１０５，　
１０６，　１０８，　１０９　と同一構成のものであり
、また、その動作も同一であるので、説明は省略する。

【００２０】図３に示す半導体装置の出力制御回路の第
２実施例においては、出力ノードＮ０にインバータ２１
０　が接続され、このインバータ２１０　によって反転
された出力がクロック信号φ，／φによりスイッチング
制御されるスイッチング・ゲート２１１　を介して再び
出力ノードＮ０に供給されるようになっている。すなわ
ち、図２を参照して説明した半導体装置が次のレベルを
出力する前のＰ２　およびＰ３　において、スイッチン
グ・ゲート２１１　をスイッチ・オンとして、出力ノー
ドＮ０のレベル（高レベル“Ｈ”または低レベル“Ｌ”
）を該出力ノードＮ０のレベルを反転したインバータ２
１０　の出力（低レベル“Ｌ”または高レベル“Ｈ”）
により打ち消し、高レベル“Ｈ”と低レベル“Ｌ”の中
間の電位“Ｍ”に設定するようになっている。従って、
半導体装置が次のレベルを出力する場合、出力Ｄ０　（
出力ノードＮ０）　は、常に、中間電位“Ｍ”から高レ
ベル“Ｈ”または低レベル“Ｌ”へ変化することになり
、出力遷移時間を短くして高速動作を可能とする。

【００２１】図４に示す半導体装置の出力制御回路の第
３実施例においては、出力ノードＮ０が、一方の入力に
クロック信号φが供給された　ＮＯＲゲート３１０　の
他方の入力および一方の入力に反転クロック信号／φが
供給されたＮＡＮＤゲート３１３　の他方の入力に接続
されると共に、さらに、ソースが高電位電源Ｖｃｃ　に
接続され且つゲートがインバータ３１１　を介して　Ｎ
ＯＲゲート３１０　の出力に接続されたＰ型ＭＩＳトラ
ンジスタ３１２　のドレインおよびソースが低電位電源
Ｖｓｓ　に接続され且つゲートがインバータ３１４　を
介してＮＡＮＤゲート３１３　の出力に接続されたＮ型
ＭＩＳトランジスタ３１５　のドレインに共通接続され
ている。そして、図２を参照して説明した半導体装置が次のレベ
ルを出力する前のＰ２　およびＰ３　において、すなわ
ち、クロック信号φが低レベルで反転クロック信号　／
φが高レベルとなると、まず、出力ノードＮ０が高レベ
ルの場合には、ＮＡＮＤゲート３１３　の出力が低レベ
ルでインバータ３１４　の出力が高レベルとなってＮ型
ＭＩＳトランジスタ３１５　がスイッチ・オンし、また
、出力ノードＮ０が低レベルの場合には、　ＮＯＲゲー
ト３１０　の出力が高レベルでインバータ３１１　の出
力が低レベルとなってＰ型ＭＩＳトランジスタ３１２　
がスイッチ・オンする。従って、図２のＰ２およびＰ３
　において、出力ノードＮ０が高レベルの場合には、該
ノードＮ０がＮ型ＭＩＳトランジスタ３１５　を介して
低電位電源Ｖｓｓ　に接続され、また、出力ノードＮ０
が低レベルの場合には、該ノードＮ０がＰ型ＭＩＳトラ
ンジスタ３１２　を介して高電位電源Ｖｃｃ　に接続さ
れ、その結果、出力ノードＮ０　（出力Ｄ０）　が中間
電位“Ｍ”となる。従って、半導体装置が次のレベルを
出力する場合、出力Ｄ０は、常に、中間電位“Ｍ”から
高レベル“Ｈ”または低レベル“Ｌ”へ変化することに
なる。

【００２２】以上において、本発明は、上述した第１〜
第３実施例に限定されるものではまく、様々な回路構成
とすることができるのはいうまでもない。

【００２３】

【発明の効果】以上、詳述したように、本発明の半導体
装置の出力制御回路によれば、該半導体装置の出力をク
ロック信号によって予め高レベルおよび低レベルの間の
電位に設定しておくことによって、消費電力を増大する
ことなく、出力遷移時間を短縮して高速動作を行わせる
ことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の出力制御回路の第１
実施例を示す回路図である。

【図２】図１の半導体装置の出力制御回路の動作を説明
するための波形図である。

【図３】本発明に係る半導体装置の出力制御回路の第２
実施例を示す回路図である。

【図４】本発明に係る半導体装置の出力制御回路の第３
実施例を示す回路図である。

【図５】従来における半導体装置の出力制御回路の一例
を示す回路図である。

【図６】従来における半導体装置の出力制御回路の他の
例を示す回路図である。

【符号の説明】

１０３；２０３，３１０；３０３，３１１，３１４　…
インバータ１０５，１０６；２０５，２０６；３０５，
３０６，３１０　…　ＮＯＲゲート３１３　…ＮＡＮＤ
ゲート１０８，１０９，１１３；２０８，２０９；３０８，３
０９，３１５　…Ｎ型ＭＩＳトランジスタ１１０；３１２　…Ｐ型ＭＩＳトランジスタ１１１，１
１２；３１１　…スイッチングゲートφ…クロック信号／φ…反転クロック信号Ｄ…出力制御信号／Ｄ…反転出力制御信号Ｄ０…出力信号

Claims

【特許請求の範囲】

【請求項１】　　第１の電圧レベル（Ｈ）および第２の
電圧レベル（Ｌ）を出力する半導体装置の出力制御回路
であって、前記半導体装置が前記第１の電圧レベルまた
は前記第２の電圧レベルを出力する前に、クロック信号
　（φ；／φ）　を与えて、該半導体装置の出力を該第
１の電圧レベルと該第２の電圧レベルの間の電位（Ｍ）
に設定するようにしたことを特徴とする半導体装置の出
力制御回路。
【請求項２】　　前記半導体装置の出力制御回路は、第
１の出力制御信号（／Ｄ）および前記クロック信号が供
給される第１の論理ゲート（１０５；２０５；３０５）
　と、第２の出力制御信号（Ｄ）　および該クロック信
号が供給される第２の論理ゲート（１０６；２０６；３
０６）　と、前記第１の論理ゲートの出力により制御さ
れ、前記第１の電圧レベルのスイッチングを行う第１の
スイッチング素子（１０８；２０８；３０８）　と、前
記第２の論理ゲートの出力により制御され、前記第２の
電圧レベルのスイッチングを行う第２のスイッチング素
子（１０９；２０９；３０９）　と、前記半導体装置の
出力に接続され、前記クロック信号に応じて該出力のレ
ベルを前記第１の電圧レベルと前記第２の電圧レベルの
間の電位に設定する中間電位設定手段（１１０，１１１
，１１２，１１３；２１０，２１１；３１０，３１１，
３１２，３１３，３１４，３１５）　とを具備すること
を特徴とする請求項１の半導体装置の出力制御回路。
【請求項３】　　前記第１の論理ゲート（１０５；２０
５；３０５）　および前記第２の論理ゲート（１０６；
２０６；３０６）　は　ＮＯＲゲートで構成され、該各
　ＮＯＲゲートの入力には前記第１および第２の出力制
御信号（／Ｄ，Ｄ）および前記クロック信号をインバー
タ（１０３；２０３；３０３）　で反転した信号（／φ
）　が供給され、前記第１および第２のスイッチング素
子（１０８，１０９；２０８，２０９；３０８；３０９
）　は、Ｎ型ＭＩＳトランジスタで構成されるようにな
っていることを特徴とする請求項２の半導体装置の出力
制御回路。
【請求項４】　　前記中間電位設定手段は、第１の電源
（Ｖｃｃ）　に接続され、制御電極が前記半導体装置の
出力に接続されたＰ型ＭＩＳトランジスタ（１１０）　
と、前記半導体装置の出力と前記Ｐ型ＭＩＳトランジス
タとの間に設けられ、前記クロックによって制御される
第１のトランスファーゲート（１１１）　と、第２の電
源（Ｖｓｓ）　に接続され、制御電極が前記半導体装置
の出力に接続されたＮ型ＭＩＳトランジスタ（１１３）
　と、前記半導体装置の出力と前記Ｎ型ＭＩＳトランジ
スタとの間に設けられ、前記クロックによって制御され
る第２のトランスファーゲート（１１２）　とを具備す
ることを特徴とする請求項３の半導体装置の出力制御回
路。
【請求項５】　　前記中間電位設定手段は、前記半導体
装置の出力に接続されたインバータ（２１０）　と、該
インバータの出力と前記半導体装置の出力との間に設け
られ、前記クロックによって制御されるトランスファー
ゲート（２１１）　とを具備することを特徴とする請求
項３の半導体装置の出力制御回路。
【請求項６】　　前記中間電位設定手段は、前記クロッ
ク信号および前記半導体装置の出力信号が供給された　
ＮＯＲゲート（３１０）　と、該　ＮＯＲゲートの出力
が供給された第１のインバータ（３１１）　と、前記第
１の電源（Ｖｃｃ）　および前記半導体装置の出力の間
に設けられ、前記第１のインバータの出力により制御さ
れるＰ型ＭＩＳトランジスタ（３１２）　と、前記クロ
ック信号の反転信号および前記半導体装置の出力信号が
供給されたＮＡＮＤゲート（３１３）　と、該ＮＡＮＤ
ゲートの出力が供給された第２のインバータ（３１４）
　と、前記第２の電源（Ｖｓｓ）　および前記半導体装
置の出力の間に設けられ、前記第２のインバータの出力
により制御されるＮ型ＭＩＳトランジスタ（３１５）　
とを具備することを特徴とする請求項３の半導体装置の
出力制御回路。