JPS6165332A - 論理信号用出力駆動回路 - Google Patents
論理信号用出力駆動回路Info
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- JPS6165332A JPS6165332A JP60196139A JP19613985A JPS6165332A JP S6165332 A JPS6165332 A JP S6165332A JP 60196139 A JP60196139 A JP 60196139A JP 19613985 A JP19613985 A JP 19613985A JP S6165332 A JPS6165332 A JP S6165332A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、０ＭＯ３出力バッファの技術に関し、さらに
詳しくは対称データ入力およびＣＭＯ３出カドシカドラ
イブンジスタを有する０ＭＯ３出力バッファに関する。
詳しくは対称データ入力およびＣＭＯ３出カドシカドラ
イブンジスタを有する０ＭＯ３出力バッファに関する。
背景技術
よく知られているように、ＣＭＯＳメモリＩＣの出力電
圧をＶ ″（グランド）とＶ。０どの間の範Ｓ 囲に渡らせることは、ＣＭＯ８＋〜ランジスタをメモリ
ＩＣの出力ドライブ・トランジスタとして用いることに
よって有効に達、成することができる。
圧をＶ ″（グランド）とＶ。０どの間の範Ｓ 囲に渡らせることは、ＣＭＯ８＋〜ランジスタをメモリ
ＩＣの出力ドライブ・トランジスタとして用いることに
よって有効に達、成することができる。
従来技術のこのような構成にＪ：れば、対称データは、
ＤＡＴＡおよびＤＡＴＡ’ と命名される反転データ・
ラインに沿って０ＭＯ３出力バッファに与えられる。イ
ネーブル信号ＯＥは、関連するＯＲゲートを通じてのそ
れぞれの出力ドライブ・トランジスタへのＤＡＴＡおよ
びＤＡＴＡ’信号の印加を制御する。
ＤＡＴＡおよびＤＡＴＡ’ と命名される反転データ・
ラインに沿って０ＭＯ３出力バッファに与えられる。イ
ネーブル信号ＯＥは、関連するＯＲゲートを通じてのそ
れぞれの出力ドライブ・トランジスタへのＤＡＴＡおよ
びＤＡＴＡ’信号の印加を制御する。
この構成において、インバータが、出力ドライブ・トラ
ンジスタ（これらの出力ドライブ・トランジスタの一方
はｐチャネルで、他方はｎヂャネルて゛ある）へ送られ
るＤＡＴＡおＪ：びＤＡＴＡ′信号のうちの一方の状態
を変化させる。
ンジスタ（これらの出力ドライブ・トランジスタの一方
はｐチャネルで、他方はｎヂャネルて゛ある）へ送られ
るＤＡＴＡおＪ：びＤＡＴＡ′信号のうちの一方の状態
を変化させる。
勿論、このことは、データ信号の１つにおいて遅延を生
じざ［、この遅延は両方の出力１〜ランジスタがターン
オンされるときに、該出力１〜ランジスタに望ましくな
いリーンないしは１−り［，１−バー−１（ｃｒｏｗｂ
ａｒ ）電流の発生を許す。特に、従来技術のインバー
タは、ｐチＶノネル１〜ランシスタへのデータ信号を著
しく遅くさせ、両方の出力１〜ランジスタがある有限の
時間の間「オンｊになるのを許し、かくして有害なこと
に、過剰な量の電流をＪＪ（く。
じざ［、この遅延は両方の出力１〜ランジスタがターン
オンされるときに、該出力１〜ランジスタに望ましくな
いリーンないしは１−り［，１−バー−１（ｃｒｏｗｂ
ａｒ ）電流の発生を許す。特に、従来技術のインバー
タは、ｐチＶノネル１〜ランシスタへのデータ信号を著
しく遅くさせ、両方の出力１〜ランジスタがある有限の
時間の間「オンｊになるのを許し、かくして有害なこと
に、過剰な量の電流をＪＪ（く。
さらに、前記従来技術の構成は過剰電流を招くのみ４Ｔ
らず、全体の構成が前記２つのデータ信号のうちの遅延
された方の速度まで速度を遅くされる。
らず、全体の構成が前記２つのデータ信号のうちの遅延
された方の速度まで速度を遅くされる。
発明の開示
本発明によれば、相当する従来技術構成より電流を小さ
くする、速度の速い出力バッフ７が、ＣＭＯＳメモリと
の動作に対し得られる。本バッファは、高速な応答によ
り出力トランジスタを駆動するように、ＮＡＮＤおよび
ＮＯＲゲート回路をプルアップおよびプルダウン・トラ
ンジスタとともにイネーブルすることを特徴とし、かく
して両方のデータ信号がそれぞれの出力トランジスタの
ゲートに同相で同時に到着することを保証し、それによ
ってクロバー電流状態を有効に用土する。
くする、速度の速い出力バッフ７が、ＣＭＯＳメモリと
の動作に対し得られる。本バッファは、高速な応答によ
り出力トランジスタを駆動するように、ＮＡＮＤおよび
ＮＯＲゲート回路をプルアップおよびプルダウン・トラ
ンジスタとともにイネーブルすることを特徴とし、かく
して両方のデータ信号がそれぞれの出力トランジスタの
ゲートに同相で同時に到着することを保証し、それによ
ってクロバー電流状態を有効に用土する。
発明を実施するための最良の形態
図面の第１図はＣＭＯＳメモリの出力信＠ＤＡＴＡおよ
びＤＡＴＡ’ を示し、ＤＡＴＡはＤＡＴＡ′に関し反
転されており、ＤＡＴＡ’ はＤＡＴＡに関し反転され
ている。ＤＡＴＡ信号はＮＡＮＤゲート１１およびＮＯ
Ｒゲート１２ｋｍ接続されており、イネーブル信号ＯＥ
の制御の下に、符号２１および２２を付されたそれぞれ
の出力１〜ランジスタＭ１およびＭ２を直接駆動する。
びＤＡＴＡ’ を示し、ＤＡＴＡはＤＡＴＡ′に関し反
転されており、ＤＡＴＡ’ はＤＡＴＡに関し反転され
ている。ＤＡＴＡ信号はＮＡＮＤゲート１１およびＮＯ
Ｒゲート１２ｋｍ接続されており、イネーブル信号ＯＥ
の制御の下に、符号２１および２２を付されたそれぞれ
の出力１〜ランジスタＭ１およびＭ２を直接駆動する。
プルアップ／プルダウン・トランジスタ３３および３４
のそれぞれの対は、出力ＣＭＯ８ｉ−ランジスタ２１お
よび２２のゲートを制御する。１〜ランジスタ３３，３
４の一方の対はＮＡＮＤゲート１１′を通して駆動され
、トランジスタ３３，３４の他方の対はＮＯＲゲート１
２′を通して駆動される。このことは、イネーブル信号
ＯＦが１〜ランジス２１お゛よび２２のそれぞれのゲー
トにおいてターンオフ状態を確立することを許す。特に
、このことは、１ヘランジス２１がハイに、トランジス
タ２２がロウに、それぞれのゲートにおいて駆動された
とぎに起きる。
のそれぞれの対は、出力ＣＭＯ８ｉ−ランジスタ２１お
よび２２のゲートを制御する。１〜ランジスタ３３，３
４の一方の対はＮＡＮＤゲート１１′を通して駆動され
、トランジスタ３３，３４の他方の対はＮＯＲゲート１
２′を通して駆動される。このことは、イネーブル信号
ＯＦが１〜ランジス２１お゛よび２２のそれぞれのゲー
トにおいてターンオフ状態を確立することを許す。特に
、このことは、１ヘランジス２１がハイに、トランジス
タ２２がロウに、それぞれのゲートにおいて駆動された
とぎに起きる。
ＤＡＴＡ’はＮＡＮＤゲート１１′を通してプルアップ
・トランジスタ３３を駆動するとともに、ＮＯＲゲート
１２′を通してプルダウン・トランジスタ３４を駆動す
る。インバータ素子１３はＮＯＲゲート１２および１２
′へのＯＥ倍信号反転する。これらのゲートは、ハイ信
号すなわら“１″を１〜ランジスタ２１のゲートに、ロ
ウ信号すなわら“′Ｏ″を１〜ランジスタ２２のゲート
に印加することにより、ドライブ・トランジスタ２］お
よび２２を有効にターンオフする。
・トランジスタ３３を駆動するとともに、ＮＯＲゲート
１２′を通してプルダウン・トランジスタ３４を駆動す
る。インバータ素子１３はＮＯＲゲート１２および１２
′へのＯＥ倍信号反転する。これらのゲートは、ハイ信
号すなわら“１″を１〜ランジスタ２１のゲートに、ロ
ウ信号すなわら“′Ｏ″を１〜ランジスタ２２のゲート
に印加することにより、ドライブ・トランジスタ２］お
よび２２を有効にターンオフする。
ＯＦがハイにセラ１〜されながら、ＤＡＴＡおにびＤＡ
ＴＡ’がぞれぞれハイおよびロウにセットされたとき、
ドライブ・トランジスタ２１および２２のゲートは共に
論理ロウ信号を受け、いずれのチャネルにおいても遅延
も受けないで、結合されたハイ出力指示を作り出すとい
うことになる。
ＴＡ’がぞれぞれハイおよびロウにセットされたとき、
ドライブ・トランジスタ２１および２２のゲートは共に
論理ロウ信号を受け、いずれのチャネルにおいても遅延
も受けないで、結合されたハイ出力指示を作り出すとい
うことになる。
ゲート２１および２２における前記選択されたレベルの
達成は、プルアップおよびプルダウン・トランジスタ３
３および３４の寄与によって、とりわけＮＡＮＤゲート
１１′およびＮＯＲゲート１２′を通して作用するＤＡ
ＴＡ’ によって、促進される。
達成は、プルアップおよびプルダウン・トランジスタ３
３および３４の寄与によって、とりわけＮＡＮＤゲート
１１′およびＮＯＲゲート１２′を通して作用するＤＡ
ＴＡ’ によって、促進される。
さらに詳しく言うと、ＤＡＴＡ’ が論理ロウであると
、トランジスタ３３および３４のプルアップおよびプル
ダウン・ゲート・ノートはそれぞれ論理ハイになり、ト
ランジスタ２１および２２の出力において有効に所望の
論理ロウレベルを生じさせる。このことは、ＮＡＮＤゲ
ート１１およびＮＯＲゲート１２を通して作用するＤＡ
ＴＡ信号によって直接生じさせられる論理レベルの確立
を支持しかつ促進する。
、トランジスタ３３および３４のプルアップおよびプル
ダウン・ゲート・ノートはそれぞれ論理ハイになり、ト
ランジスタ２１および２２の出力において有効に所望の
論理ロウレベルを生じさせる。このことは、ＮＡＮＤゲ
ート１１およびＮＯＲゲート１２を通して作用するＤＡ
ＴＡ信号によって直接生じさせられる論理レベルの確立
を支持しかつ促進する。
インバータ１３は、適当なイネーブル信号をＮ０［くゲ
ート１２おＪ、σ１２′に設定するために用いられでい
る。しかしながら、インバータ１３は、出力１〜ランジ
スタ２１および２２を駆動する信号を従来技術におりる
ように遅延させはしない。
ート１２おＪ、σ１２′に設定するために用いられでい
る。しかしながら、インバータ１３は、出力１〜ランジ
スタ２１および２２を駆動する信号を従来技術におりる
ように遅延させはしない。
第２図は、第１図の１１４成が、本発明の好ましい態様
に従って、実際の１〜ランジスタ構成要素によって如何
にして実施されることができるかを示り。
に従って、実際の１〜ランジスタ構成要素によって如何
にして実施されることができるかを示り。
出力１〜ランジスタ２１および２２は、プルアップおに
びプルダウン・トランジスタ３３ａ３よひ３４とどもに
、前の通りに示される。
びプルダウン・トランジスタ３３ａ３よひ３４とどもに
、前の通りに示される。
ＮＡＮＤゲーｉグー１および１１′は共通のｎチャネル
・イネーブル・１〜ランジスタ１１１を分かち合う。イ
ネーブル信号０１モはＩ〜ランジスタ１１３に接続され
−Ｃいる。ＤＡＴＡおにびＤ Ａ Ｔ Ａ ’入力は並
列ゲート・１〜ランジスタ１４４のｐゲートおＪ：びｎ
グー１−にそれぞれ供給されるとともに、ｎチャネル１
〜ランジスタ１５５のぞれぞれのゲートに供給される。
・イネーブル・１〜ランジスタ１１１を分かち合う。イ
ネーブル信号０１モはＩ〜ランジスタ１１３に接続され
−Ｃいる。ＤＡＴＡおにびＤ Ａ Ｔ Ａ ’入力は並
列ゲート・１〜ランジスタ１４４のｐゲートおＪ：びｎ
グー１−にそれぞれ供給されるとともに、ｎチャネル１
〜ランジスタ１５５のぞれぞれのゲートに供給される。
Ｖｏｏとグランドとの間に設けられた直列なｎチャネル
１〜ランジスタ１６６およびｎチャネル１〜ランジスタ
１６７は、ＮＯＲゲート１２および１２′に通じるイン
バータ１３として接続されて（１３す、前記ＮＯＲゲー
ト１２および１２′ は共通のｎチャネル・イネーブル
・トランジスタ１１１を分かち合っている。反転された
イネーブル信舅ＯＦ ’はまた、他のイネーブル・ｉ〜
ランジスタ１１３（これらのトランジスタ１１３は、こ
の場合、ｎチャネル・デバイスである）のゲートに供給
される。
１〜ランジスタ１６６およびｎチャネル１〜ランジスタ
１６７は、ＮＯＲゲート１２および１２′に通じるイン
バータ１３として接続されて（１３す、前記ＮＯＲゲー
ト１２および１２′ は共通のｎチャネル・イネーブル
・トランジスタ１１１を分かち合っている。反転された
イネーブル信舅ＯＦ ’はまた、他のイネーブル・ｉ〜
ランジスタ１１３（これらのトランジスタ１１３は、こ
の場合、ｎチャネル・デバイスである）のゲートに供給
される。
前の通り、ＤＡＴＡおＪ：びＤＡＴＡ′人力は並列ゲー
ト・１ヘランジスタ１４７１のｐゲートおよびｎゲート
にそれぞれ供給されるとと・しに、ｎチャネル・トラン
ジスタ１５５のそれぞれのグーｉ〜に供給される。
ト・１ヘランジスタ１４７１のｐゲートおよびｎゲート
にそれぞれ供給されるとと・しに、ｎチャネル・トラン
ジスタ１５５のそれぞれのグーｉ〜に供給される。
上述の情報は、他の当業者に、ここに）ホへられた概念
の伯の態様を思いつかせるかも知れないか、それらは、
やはり本発明の範囲内にある。したかって特許請求の範
囲を参照覆ることが促される１゜何故ならば、特許請求
の範囲が本発明の境界を詳細に示しているからである。
の伯の態様を思いつかせるかも知れないか、それらは、
やはり本発明の範囲内にある。したかって特許請求の範
囲を参照覆ることが促される１゜何故ならば、特許請求
の範囲が本発明の境界を詳細に示しているからである。
第１図は本発明による同期バッファ回路の概略図、
第２図は本発明の一実施例によるバッファを実施するた
めの好ましい１〜ランジスタ回路のＪ、り訂綱な図面で
ある。 ＤＡＴＡ、ＤＡＴＡ’・・・入力、ＯＦ・・・イネーブ
ル信号、１１．１１’・・・ＮＡＮＤゲー１グー１２゜
１２′・・・ＮＯＲゲート、１３・・・インバータ、２
１゜２２・・・出力Ｉ〜ランジスタ、３３・・・プルア
ップ・１〜ランジスタ、３４・・・プルダウン・トラン
ジスタ。 特許出願人 モスチック・コーポレイション代 理 人
□ 弁理士 人前 泉 −〇 −
めの好ましい１〜ランジスタ回路のＪ、り訂綱な図面で
ある。 ＤＡＴＡ、ＤＡＴＡ’・・・入力、ＯＦ・・・イネーブ
ル信号、１１．１１’・・・ＮＡＮＤゲー１グー１２゜
１２′・・・ＮＯＲゲート、１３・・・インバータ、２
１゜２２・・・出力Ｉ〜ランジスタ、３３・・・プルア
ップ・１〜ランジスタ、３４・・・プルダウン・トラン
ジスタ。 特許出願人 モスチック・コーポレイション代 理 人
□ 弁理士 人前 泉 −〇 −
Claims (1)
- 【特許請求の範囲】 １）１対の反転入力データ信号に応答し、対応する１対
の出力信号を出力ドライバへ生じさせる同期バッファ構
成であって、前記出力信号の確立を促す１対のプルアッ
プおよびプルダウン・トランジスタを有し、前記１対の
入力信号の一方は前記出力ドライバに接続され、前記１
対の入力信号の他方は前記プルアップおよびプルダウン
・トランジスタの対の動作の制御に用いられ、それによ
って前記入力信号は前記出力ドライバに同相に到達する
ことを特徴とする同期バッファ構成。 ２〉当該バッファ構成への前記入力信号の印加をイネー
ブルおよびディスエーブルするゲート構成を有すること
をさらに特徴とする特許請求の範囲第１項記載の同期バ
ッファ構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/647,970 US4621208A (en) | 1984-09-06 | 1984-09-06 | CMOS output buffer |
| US647970 | 1984-09-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165332A true JPS6165332A (ja) | 1986-04-03 |
| JPH0616357B2 JPH0616357B2 (ja) | 1994-03-02 |
Family
ID=24598945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196139A Expired - Fee Related JPH0616357B2 (ja) | 1984-09-06 | 1985-09-06 | 論理信号用出力駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4621208A (ja) |
| EP (1) | EP0174266B1 (ja) |
| JP (1) | JPH0616357B2 (ja) |
| KR (1) | KR940007001B1 (ja) |
| DE (1) | DE3579277D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621191A (ja) * | 1985-03-11 | 1987-01-07 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
| JPS6234830U (ja) * | 1985-08-19 | 1987-02-28 | ||
| US4697107A (en) * | 1986-07-24 | 1987-09-29 | National Semiconductor Corporation | Four-state I/O control circuit |
| JPH0786855B2 (ja) * | 1987-04-15 | 1995-09-20 | 日本電気株式会社 | シリアルデ−タ処理装置 |
| US4823029A (en) * | 1987-06-25 | 1989-04-18 | American Telephone And Telegraph Company At&T Bell Laboratories | Noise controlled output buffer |
| US4885485A (en) * | 1988-08-30 | 1989-12-05 | Vtc Incorporated | CMOS Output buffer providing mask programmable output drive current |
| JP2922028B2 (ja) * | 1991-08-30 | 1999-07-19 | 株式会社東芝 | 半導体集積回路の出力回路 |
| US5604453A (en) * | 1993-04-23 | 1997-02-18 | Altera Corporation | Circuit for reducing ground bounce |
| US5414312A (en) * | 1993-07-15 | 1995-05-09 | Altera Corporation | Advanced signal driving buffer with directional input transition detection |
| KR100532971B1 (ko) * | 2004-04-22 | 2005-12-01 | 주식회사 하이닉스반도체 | 메모리 장치용 데이타 출력 장치 |
| US7678000B2 (en) * | 2006-06-16 | 2010-03-16 | Cnh America, Llc. | Tensioning arrangement for an endless linkage |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| US4379241A (en) * | 1980-05-14 | 1983-04-05 | Motorola, Inc. | Edge defined output buffer circuit |
| US4363978A (en) * | 1980-07-31 | 1982-12-14 | Rockwell International Corporation | Reduced power tristate driver circuit |
| JPS57154942A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Cmos tristate circuit |
| JPS57166733A (en) * | 1981-04-06 | 1982-10-14 | Matsushita Electric Ind Co Ltd | Electronic circuit |
| JPS57181231A (en) * | 1981-05-01 | 1982-11-08 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS58166830A (ja) * | 1982-03-26 | 1983-10-03 | Toshiba Corp | 三状態回路 |
| JPS58209225A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | ３ステ−ト出力回路 |
| US4540904A (en) * | 1983-05-03 | 1985-09-10 | The United States Of America As Represented By The Secretary Of The Air Force | Tri-state type driver circuit |
-
1984
- 1984-09-06 US US06/647,970 patent/US4621208A/en not_active Expired - Lifetime
-
1985
- 1985-09-05 KR KR1019850006469A patent/KR940007001B1/ko not_active IP Right Cessation
- 1985-09-05 DE DE8585630149T patent/DE3579277D1/de not_active Expired - Fee Related
- 1985-09-05 EP EP85630149A patent/EP0174266B1/en not_active Expired - Lifetime
- 1985-09-06 JP JP60196139A patent/JPH0616357B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4621208A (en) | 1986-11-04 |
| EP0174266A3 (en) | 1987-10-14 |
| EP0174266A2 (en) | 1986-03-12 |
| EP0174266B1 (en) | 1990-08-22 |
| KR860002825A (ko) | 1986-04-30 |
| DE3579277D1 (de) | 1990-09-27 |
| JPH0616357B2 (ja) | 1994-03-02 |
| KR940007001B1 (ko) | 1994-08-03 |
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