JP2004045280A

JP2004045280A - 集積回路

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Publication number: JP2004045280A
Application number: JP2002204525A
Authority: JP
Inventors: Taichi Gyotoku; 行徳　太一
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-07-12
Filing date: 2002-07-12
Publication date: 2004-02-12

Abstract

【課題】フリップフロップの出力信号が、その次段のフリップフロップの非同期リセット、もしくは非同期セット端子に接続する構成が３段以上ある非同期設計回路に対して、安定な検査ができる集積回路を提供する。
【解決手段】第１のスキャンＦ．Ｆ１０１の出力を、第１の制御信号Ｓ１０６及び、第２の制御信号Ｓ１０７と、第１のゲーティング回路１０９を通して、次段の第２のスキャンＦ．Ｆ１０３の非同期セットもしくは、非同期リセット端子に接続し、第２のスキャンＦ．Ｆ１０３の出力を、第１の制御信号Ｓ１０６及び、第２の制御信号Ｓ１０７の反転信号であるインバータの出力信号Ｓ１０８と、第２のゲーティング回路１１０を通して、次段の第３のスキャンＦ．Ｆ１０５の非同期セットもしくは、非同期リセット端子に接続する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、非同期設計回路に対して、安定な検査ができる集積回路に関し、特に、フリップフロップの出力信号が、その次段のフリップフロップの非同期リセット、もしくは非同期セット端子に接続する構成が３段以上ある非同期設計回路に対し、安定な検査ができる集積回路に関する。
【０００２】
【従来の技術】
最初にスキャン設計に関する注意点を簡単に説明する。スキャン設計において、フリップフロップの出力信号を、直接または、内部ロジックを通して、後段のフリップ・フリップの非同期セットもしくは、非同期リセット端子に接続することは基本的に禁止である。
【０００３】
しかし、フリップフロップの出力信号により、その後段のフリップフロップの非同期リセットまたは、非同期セットを制御することがシステム的に必要な場合、回路中に、スキャンテストモード時における、スキャンシフト動作の際、フリップフロップの非同期リセットもしくは、非同期セットがディセーブル（無効）になるように外部から制御できる制御信号と、ゲーティング回路とを設ける必要がある。
【０００４】
以下、図９を用いて、フリップフロップの出力信号により、その後段のフリップフロップの非同期リセットの制御がシステム的に必要な場合の、従来の集積回路について説明する。図９は、従来における、フリップフロップの出力信号により、その後段のフリップフロップの非同期リセットの制御がシステム的に必要な集積回路の構成を示す図である。
【０００５】
図において、６０１は第１のスキャン付きフリップフロップ（以降、「第１のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ６０１は第１のスキャンＦ．Ｆの出力信号、６０２は第１の内部ロジック、Ｓ６０２は第１の内部ロジック６０２から出力される第１の出力信号、６０２１は上記第１のスキャンＦ．Ｆの出力信号Ｓ６０１が接続される第１のバッファ（考え方を簡単にする為に、バッファを用いる。）、Ｓ６０２１は第１のバッファ６０２１から出力される出力信号、６０３は第２のスキャン付きフリップフロップ（以降、「第２のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ６０３は第２のスキャンＦ．Ｆの出力信号、６０４は第２の内部ロジック、Ｓ６０４は第２の内部ロジック６０４から出力される第２の出力信号、６０４１は上記第２のスキャンＦ．Ｆの出力信号Ｓ６０３が接続される第２のバッファ（考え方を簡単にする為に、バッファを用いる。）、Ｓ６０４１は第２のバッファ６０４１から出力される出力信号、６０５は第３のスキャン付きフリップフロップ（以降、「第３のスキャンＦ．Ｆ」と呼ぶ。）、６０６はスキャンテストモード時において、上記第２，第３のスキャンＦ．Ｆ６０３，６０５の非同期リセットがディセーブルになるよう外部から制御できる制御信号Ｓ６０６の入力端子である外部制御端子、６０９は上記スキャンテストモード時において、スキャンシフト動作時に、上記第２のスキャンＦ．Ｆ６０３の非同期リセットをディセーブルにする第１のゲーティング回路、Ｓ６０９は第１のゲーティング回路の出力信号、６１０はスキャンテストモード時において、スキャンシフト動作時に、上記第３のスキャンＦ．Ｆ６０５の非同期リセットをディセーブルにする第２のゲーティング回路、Ｓ６１０は第２のゲーティング回路の出力信号、６１１はスキャンテストモード時において、上記第１〜第３のスキャンＦ．Ｆ６０１，６０３，６０５を、スキャンシフト状態、あるいはスキャンキャプチャー状態に切替えるスキャンシフト／キャプチャー切換信号Ｓ６１１の入力端子であるスキャンシフト／キャプチャー切換端子、６１２はスキャンテスト時におけるクロック信号Ｓ６１２の入力端子であるクロック端子である。
【０００６】
次に、図１０を用いて、従来の集積回路の動作について説明する。図１０は、従来の集積回路図の動作を示すタイミングチャートである。
なお、ここでは、説明を容易にするため、スキャンシフト／キャプチャー切換信号Ｓ６１１が‘１’の場合にスキャンシフト動作をし、‘０’の場合にスキャンキャプチャー動作をするものとし、また、制御信号Ｓ６０６が‘０’の場合に非同期リセットのディセーブル状態とし、‘１’の場合に前段のフリップフロップの状態によって、非同期リセットのイネーブル／ディセーブル状態が変化するものとする。また、上記第１〜第３のスキャンＦ．Ｆ６０１，６０３，６０５は、リセット信号が‘０’の状態で非同期リセットがかかるものとし、上記スキャンシフト／キャプチャー切換信号Ｓ６１１と、上記制御信号Ｓ６０６とを同時に変化させると、そのスキャンシフト／キャプチャーの変化点で髭が発生する可能性があるため、上記制御信号Ｓ６０６は、スキャンシフト／キャプチャー切換信号Ｓ６１１の内側で変化するように入力する。さらに、クロック信号Ｓ６１２は、非同期リセットが発生する場合、クロック信号Ｓ６１２が止まると仮定して説明を行う。
【０００７】
まず最初に、スキャンシフト動作時において、第１のスキャンＦ．Ｆ６０１は、クロック信号Ｓ６１２の立ち上がりから遅延を持って‘１’が出力され、第１のバッファ６０２１を通って、第１のゲーティング回路６０９に入力される。
【０００８】
次に、スキャンキャプチャー動作時に、外部制御端子６０６から制御信号Ｓ６０６として‘１’が入力される。
そして、この外部制御端子６０６から入力された制御信号Ｓ６０６と、上記スキャンシフト時に第１のバッファ６０２１から出力された出力信号Ｓ６０２１とが、第１のゲーティング回路６０９に入力されると、該第１のゲーティング回路６０９の出力信号Ｓ６０９は、遅延を持って‘１’から‘０’の状態に遷移する。そして、これにより、第２のスキャンＦ．Ｆ６０３に非同期リセットがかかり、第２のスキャンＦ．Ｆ６０３の出力信号Ｓ６０３は‘０’に遷移する。
【０００９】
そして、上記第２のスキャンＦ．Ｆの出力信号Ｓ６０３が、第２のバッファ６０４１を通って、第２のゲーティング回路６１０に入力され、この第２のバッファ６０４１からの出力信号Ｓ６０４１と、制御信号Ｓ６０６とが、第２のゲーティング回路６１０に入力され、第２のゲーティング回路の出力信号Ｓ６１０が出力される。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した回路構成では、制御信号Ｓ６０６と、第２のバッファの出力信号Ｓ６０４１との遅延によっては、図１０（ｊ）に示すように、第２のゲーティング回路６１０の出力信号Ｓ６１０に髭が発生し、本来であれば、第３のスキャンＦ．Ｆ６０５には非同期リセットがかからない設計であるにもかかわらず、非同期リセットがかかり、回路が誤動作を起こして検査が不安定になるという問題が発生する。
【００１１】
本発明は、上記問題に鑑みてなされたものであり、フリップフロップの出力信号を、その次段のフリップフロップの非同期リセット、もしくは非同期セット端子に接続する構成が３段以上ある非同期設計回路に対して、安定な検査ができる集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明（請求項１）にかかる集積回路は、第１のフリップフロップの出力を、テストモード時に、第１の外部制御端子からの第１の制御信号及び、第２の外部制御端子からの第２の制御信号と、論理回路を通して、上記第１のフリップフロップの次段の第２のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、上記第２のフリップフロップの出力を、上記テストモード時に、上記第１の制御信号及び、上記第２の制御信号の反転信号と、論理回路を通して、上記第２のフリップフロップの次段の第３のフリップフロップの非同期セット、もしくは非同期リセット端子に接続してなる集積回路であって、上記テストモード時に、上記第２のフリップフロップと、上記第３のフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかるものである。
【００１３】
また、本発明（請求項２）にかかる集積回路は、請求項１に記載の集積回路において、第（２ｎ−１）のフリップフロップ（但し、ｎは、１以上の整数）の出力を、テストモード時に、上記第１の制御信号及び、上記第２の制御信号と、論理回路を通して、上記第（２ｎ−１）のフリップフロップの次段の第（２ｎ）のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、第（２ｎ）のフリップフロップの出力を、上記テストモード時に、上記第１の制御信号と、上記第２の制御信号の反転信号と、論理回路とを通して、上記第（２ｎ）のフリップフロップの次段の第（２ｎ＋１）フリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、上記テストモード時に、上記第（２ｎ）のフリップフロップと、上記第（２ｎ＋１）フリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかるものである。
【００１４】
また、本発明（請求項３）にかかる集積回路は、第１のフリップフロップの出力を、テストモード時に上記第１のフリップフロップの次段の第２のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記テストモード時に上記制御信号で制御できない既存のフリップフロップ、あるいはダミーのフリップフロップの出力と、論理回路を通して、上記第２のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、上記第２のフリップフロップの出力を、上記テストモード時に上記第２のフリップフロップの次段の第３のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記既存のフリップフロップ、あるいは上記ダミーのフリップフロップの出力の反転信号と、論理回路を通して、上記第３のフリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、上記第２のフリップフロップと、上記第３のフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかるものである。
【００１５】
また、本発明（請求項４）にかかる集積回路は、請求項３に記載の集積回路において、第（２ｎ−１）のフリップフロップの出力（但し、ｎは、１以上の整数）が、テストモード時に上記第（２ｎ−１）のフリップフロップの次段の第（２ｎ）のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記テストモード時に上記制御信号で制御できない既存のフリップフロップ、あるいは上記ダミーのフリップフロップの出力と、論理回路を通して、上記第（２ｎ）のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、上記第（２ｎ）のフリップフロップの出力を、上記テストモード時に該第（２ｎ）のフリップフロップの次段の第（２ｎ＋１）のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記既存のフリップフロップ、あるいはダミーのフリップフロップの出力の反転信号と、論理回路を通して、上記第（２ｎ＋１）のフリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、上記第（２ｎ）のフリップフロップと、上記第（２ｎ＋１）のフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかるものである。
【００１６】
また、本発明（請求項５）にかかる集積回路は、第１のフリップフロップの出力を、テストモード時に、該第１のフリップフロップの次段の第２のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号と、論理回路を通して、上記第２のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、上記第２のフリップフロップの出力を、電源からの信号と、該第２のフリップフロップの出力とのいずれかを選択するセレクタを介して、上記第２のフリップフロップの次段の第３のフリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、上記テストモード時に、上記第３のフリップフロップの非同期セット、もしくは非同期リセット信号に、常に非同期セット、もしくは非同期リセットがかからないものである。
【００１７】
また、本発明（請求項６）にかかる集積回路は、請求項１ないし請求項５に記載の集積回路において、上記テストモードは、スキャンテストモードであるものである。
【００１８】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１について説明する。
まず、図１を用いて、本実施の形態１に係る集積回路の構成について説明する。
図１は、本実施の形態１に係る集積回路の構成を示す図であり、図において、１０１は第１のスキャン付きフリップフロップ（以降、「第１のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ１０１は第１のスキャンＦ．Ｆ１０１から出力される第１のスキャンＦ．Ｆの出力信号、１０２は第１の内部ロジック、Ｓ１０２は該第１の内部ロジック１０２から出力される第１の出力信号、１０２１は上記第１のスキャンＦ．Ｆの出力信号Ｓ１０１が接続される第１のバッファ（考え方を簡単にする為に、バッファを用いる。）、Ｓ１０２１は第１のバッファ１０２１から出力される第１のバッファの出力信号、１０３は第２のスキャン付きフリップフロップ（以降、「第２のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ１０３は第２のスキャンＦ．Ｆ１０３から出力される第２のスキャンＦ．Ｆの出力信号、１０４は第２の内部ロジック、Ｓ１０４は第２の内部ロジック１０４から出力される第２の出力信号、１０４１は上記第２のスキャンＦ．Ｆの出力信号Ｓ１０３が接続される第２のバッファ（考え方を簡単にする為に、バッファを用いる。）、Ｓ１０４１は第２のバッファ１０４１から出力される第２のバッファの出力信号、１０５は第３のスキャン付きフリップフロップ（以降、「第３のスキャンＦ．Ｆ」と呼ぶ。）、１０６は、スキャンテストモード時において、第２、第３のスキャンＦ．Ｆ１０３，１０５の非同期リセットがディセーブルになるよう外部から制御できる第１の制御信号Ｓ１０６の入力端子である第１の外部制御端子、１０７はスキャンテストモード時において、第２、第３のスキャンＦ．Ｆ１０３，１０５の非同期リセットがディセーブルになるよう外部から制御する第２の制御信号Ｓ１０７の入力端子である第２の外部制御端子、１０８はインバータ、Ｓ１０８はインバータ１０８から出力されるインバータの出力信号、１０９はスキャンテストモード時において、スキャンシフト動作時に、上記第２のスキャンＦ．Ｆ１０３の非同期リセットをディセーブルにする第１のゲーティング回路、Ｓ１０９は第１のゲーティング回路１０９から出力される第１のゲーティング回路の出力信号、１１０はスキャンテストモード時において、スキャンシフト動作時に、上記第３のスキャンＦ．Ｆ１０５の非同期リセットをディセーブルにする第２のゲーティング回路、Ｓ１１０は第２のゲーティング回路１１０から出力される第２のゲーティング回路の出力信号、１１１はスキャンテストモード時において上記第１〜第３のスキャンＦ．Ｆ１０１，１０３，１０５のスキャンシフト状態、スキャンキャプチャー状態を切り換えるスキャンシフト／キャプチャー切換信号Ｓ１１１の入力端子であるスキャンシフト／キャプチャー切換端子、１１２はスキャンテスト時におけるクロック信号Ｓ１１２の入力端子であるクロック端子である。
【００１９】
次に、図２を用いて、本実施の形態１における集積回路の動作について説明する。図２は、本実施の形態１における集積回路の動作を示すタイミングチャートである。
【００２０】
なお、ここでは、説明を容易にするため、スキャンシフト／キャプチャー切換信号Ｓ１１１が‘１’の場合にスキャンシフト動作をし、‘０’の場合にスキャンキャプチャー動作をするものとし、また、第１の制御信号Ｓ１０６が‘０’の場合に非同期リセットのディセーブル状態とし、‘１’の場合にそのフリップフロップの前段のフリップフロップの状態によって、非同期リセットのイネーブル／ディセーブル状態が変化するものとする。
【００２１】
また、第１〜第３のスキャンＦ．Ｆ１０１，１０３，１０５は、リセット信号が‘０’の状態で非同期リセットがかかるものとし、上記スキャンシフト／キャプチャー切換信号Ｓ１１１と、上記第１の制御信号Ｓ１０６とを同時に変化させると、そのスキャンシフト／キャプチャーの変化点で髭が発生する可能性があるため、上記第１の制御信号Ｓ１０６は、スキャンシフト／キャプチャー切換信号Ｓ１１１の内側で変化するように入力するものとし、上記第２の制御信号Ｓ１０７は、スキャンシフト／キャプチャー切換信号Ｓ１１１の変化のタイミングで、‘０’→‘１’→‘０’と変化するように入力する。
【００２２】
さらに、クロック信号Ｓ１１２は、非同期リセットが発生する場合、クロック信号Ｓ１１２が止まると仮定して説明を行う。
まず最初に、スキャンシフト動作時において、第１のスキャンＦ．Ｆ１０１は、クロック信号Ｓ１１２の立ち上がりから遅延を持って‘１’が出力され、第１のバッファ１０２１を通って、第１のゲーティング回路１０９に入力される。
【００２３】
次に、スキャンキャプチャー動作時に、第１の外部制御端子１０６から第１の制御信号Ｓ１０６として‘１’が入力され、第２の外部制御端子１０７から第２の制御信号ｓ１０７として‘１’が入力される。
【００２４】
そして、この第１の外部制御端子１０６から入力された第１の制御信号Ｓ１０６と、第２の外部制御端子１０７から入力された第２の制御信号Ｓ１０７と、上記スキャンシフト時に第１のバッファ１０２１から出力された第１のバッファの出力信号Ｓ１０２１とが、第１のゲーティング回路１０９に入力されると、第１のゲーティング回路の出力信号Ｓ１０９は、遅延を持って‘１’から‘０’の状態に遷移し、これにより、第２のスキャンＦ．Ｆ１０３に非同期リセットがかかり、第２のスキャンＦ．Ｆの出力信号Ｓ１０３は‘０’に遷移する。
【００２５】
次に、上記第２のスキャンＦ．Ｆの出力信号Ｓ１０３が、第２のバッファ１０４１を通って、第２のゲーティング回路１１０に入力され、この第２のバッファの出力信号Ｓ１０４１と、第１の制御信号Ｓ１０６と、上記第２の制御信号Ｓ１０７がインバータ１０８を通過後のインバータの出力信号Ｓ１０８とが、第２のゲーティング回路１１０に入力され、該第２のゲーティング回路の出力信号Ｓ１１０が出力される。
【００２６】
図２のタイミングチャートから明らかなように、上記第２のゲーティング回路１１０の出力信号Ｓ１１０として‘１’が出力されるため、第３のスキャンＦ．Ｆ１０５には非同期リセットはかからない。そして、第３のスキャンＦ．Ｆ１０５は、前段のフリップフロップである第２のスキャンＦ．Ｆ１０３の非同期リセットの状態によりその非同期リセットの状態が決定されるため、上記第１のゲーティング回路の出力信号Ｓ１０９及び、第２のゲーティング回路の出力信号Ｓ１１０に髭が発生することはなく、これにより、集積回路が誤動作を起こして検査が不安定になるのを防ぐことができる。
【００２７】
なお、上記説明においては、上記第２の制御信号Ｓ１０７が、スキャンシフト／キャプチャー切換信号Ｓ１１１の変化のタイミングで、‘０’→‘１’→‘０’と変化するように入力される場合について説明したが、第２の制御信号Ｓ１０７が、スキャンシフト／キャプチャー切換信号Ｓ１１１の変化のタイミングで、‘１’→‘０’→‘１’と変化するように入力される場合も同様に、上記第２のスキャンＦ．Ｆ１０３には非同期リセットがかかることはなく、第３のスキャンＦ．Ｆ１０５は、上記第２のスキャンＦ．Ｆ１０３の非同期リセットの状態によりその非同期リセットの状態が決定されるため、上記第１のゲーティング回路１０９の出力信号Ｓ１０９及び、第２のゲーティング回路１１０の出力信号Ｓ１１０に、髭が発生することはない。
【００２８】
以上のことにより、本実施の形態１によれば、テストモード時に、第１のスキャンＦ．Ｆ１０１の出力を、第１の制御信号Ｓ１０６及び、第２の制御信号Ｓ１０７と、第１のゲーティング回路１０９を通して、第２のスキャンＦ．Ｆ１０３の非同期セット、もしくは非同期リセット端子に接続し、上記第２のスキャンＦ．Ｆ１０３の出力を、上記第１の制御信号Ｓ１０６及び、上記第２の制御信号Ｓ１０７をインバータ１０８を通して反転させた出力信号Ｓ１０８と、第２のゲーティング回路１１０を通して、第３のスキャンＦ．Ｆ１０５の非同期セット、もしくは非同期リセット端子に接続し、上記テストモード時には、上記第２のスキャンＦ．Ｆ１０３と、上記第３のスキャンＦ．Ｆ１０５とのいずれか一方のフリップフロップにのみ、非同期セットもしくは非同期リセットがかかるようにしたので、上記第１のゲーティング回路の出力信号Ｓ１０９、あるいは第２のゲーティング回路の出力信号Ｓ１１０に髭が発生することがなくなり、出力信号に生じる髭による集積回路が誤動作を防止し、集積回路に対して安定な検査ができる効果がある。
【００２９】
なお、本実施の形態１では、スキャンＦ．Ｆの出力信号がその次段のスキャンＦ．Ｆのリセットに接続する構成が３段である場合について説明したが、４段以上であってもよい。その場合、各スキャンＦ．Ｆの非同期セット、もしくは非同期リセット端子に対して信号を入力する各ゲーティング回路に対し、第２の制御信号Ｓ１０７と、インバータ１０８を通して反転させたインバータの出力信号Ｓ１０８とを交互に入力することで、同様に実施することができる。図３は、スキャンＦ．Ｆが５段ある場合の集積回路の構成を示した図であるが、図において、第３のスキャンＦ．Ｆ１０５の出力を、第１の制御信号Ｓ１０６及び、第２の制御信号Ｓ１０７と、第３のゲーティング回路１１９を通して、第４のスキャンＦ．Ｆ１２３の非同期セット、もしくは非同期リセット端子に接続し、上記第４のスキャンＦ．Ｆ１２３の出力を、上記第１の制御信号Ｓ１０６及び、上記第２の制御信号Ｓ１０７をインバータ１０８を通して反転させた出力信号Ｓ１０８と、第４のゲーティング回路１２０を通して、第５のスキャンＦ．Ｆ１２５の非同期セット、もしくは非同期リセット端子に接続し、上記テストモード時には、上記第２，４のスキャンＦ．Ｆ１０３，１２３と、第３，５のスキャンＦ．Ｆ１０５，１２５とのいずれか一方のフリップフロップに非同期セット、もしくは非同期リセットがかかるよう構成すればよい。
【００３０】
（実施の形態２）
以下、本発明の実施の形態２について説明する。
上記実施の形態１においては、第２の制御信号と、該第２の制御信号をインバータ１０８を介して反転させた出力信号とを、各ゲーティング回路に交互に入力することにより、テストモード時に第２のスキャン付きフリップフロップと、第３のスキャン付きフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかるようにして、上記第１のゲーティング回路の出力信号Ｓ１０９、あるいは第２のゲーティング回路の出力信号Ｓ１１０に髭が発生させないようにしたが、本実施の形態２においては、各ゲーティング回路に、既存のスキャンフリップフロップのＱ出力と、その反転信号であるＮＱ出力とを交互に入力することで、テストモード時に第２のスキャン付きフリップフロップと、第３のスキャン付きフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかるようにした。
【００３１】
まず、図４を用いて、本実施の形態２に係る集積回路の構成について説明する。
図４は、本実施の形態２に係る集積回路の構成を示す図であり、図４において、２０１は第１のスキャン付きフリップフロップ（以降、「第１のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ２０１は第１のスキャンＦ．Ｆ２０１から出力される第１のスキャンＦ．Ｆの出力信号、２０２は第１の内部ロジック、Ｓ２０２は第１の内部ロジック２０２から出力される第１の出力信号、２０２１は上記第１のスキャンＦ．Ｆの出力信号Ｓ２０１が接続される第１のバッファ（考え方を簡単にするために、バッファを用いる。）、Ｓ２０２１は第１のバッファ２０２１から出力される出力信号、２０３は第２のスキャン付きフリップフロップ（以降、「第２のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ２０３は第２のスキャンＦ．Ｆ２０３から出力されるの第２のスキャンＦ．Ｆの出力信号、２０４は第２の内部ロジック、Ｓ２０４は該第２の内部ロジック２０４から出力される第２の出力信号、２０４１は上記第２のスキャンＦ．Ｆの出力信号Ｓ２０３が接続される第２のバッファ（考え方を簡単にする為に、バッファを用いる。）、Ｓ２０４１は第２のバッファ２０４１のから出力される出力信号、２０５は第３のスキャン付きフリップフロップ（以降、「第３のスキャンＦ．Ｆ」と呼ぶ。）、２０６はスキャンテストモード時において、上記第２，第３のスキャンＦ．Ｆ２０３，２０５の非同期リセットがディセーブルになるよう外部から制御できる制御信号Ｓ２０６の入力端子である外部制御端子、Ｓ２０７はスキャンモード信号、２１３は既存の通常動作時に用いる既存のスキャン付きフリップフロップ（以降、「既存のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ２１３２は既存のスキャンＦ．Ｆ２１３のＱ出力信号、Ｓ２１３１は上記既存のスキャンＦ．Ｆ２１３のＮＱ出力信号、２１５は当該集積回路が通常動作時に上記既存のスキャンＦ．Ｆ２１３からのＱ出力Ｓ２１３２によって影響をうけないよう制御する第１の制御回路、Ｓ２１５は第１の制御回路２１５から出力される第１の制御回路の出力信号、２１４は当該集積回路が通常動作時に上記既存のスキャンＦ．Ｆ２１３からのＮＱ出力Ｓ２１３１によって影響をうけないよう制御する第２の制御回路、Ｓ２１４は第２の制御回路２１４から出力される第２の制御回路の出力信号、２０９はスキャンテストモード時における、スキャンシフト動作の際に、上記第２のスキャンＦ．Ｆ２０３の非同期リセットをディセーブルにする第１のゲーティング回路、Ｓ２０９は第１のゲーティング回路２０９から出力される第１のゲーティング回路の出力信号、２１０はスキャンテストモード時における、スキャンシフト動作の際に、上記第３のスキャンＦ．Ｆ２０５の非同期リセットをディセーブルにする第２のゲーティング回路、Ｓ２１０は第２のゲーティング回路２１０から出力される第２のゲーティング回路の出力信号、２１１はスキャンテストモード時において上記第１〜第３のスキャンＦ．Ｆ２０１，２０３，２０５のスキャンシフト状態、スキャンキャプチャー状態を切り換えるスキャンシフト／キャプチャー切換信号Ｓ２１１の入力端子であるスキャンシフト／キャプチャー切換端子、２１２はスキャンテスト時におけるクロック信号Ｓ２１２の入力端子であるクロック端子である。
【００３２】
次に、図５を用いて、本実施の形態２における集積回路の動作について説明する。図５は、本実施の形態２における集積回路の動作を示すタイミングチャートである。
【００３３】
なお、ここでは、説明を容易にするため、スキャンシフト／キャプチャー切換信号Ｓ２１１が‘１’の場合にスキャンシフト動作をし、‘０’の場合にスキャンキャプチャー動作をするものとし、また、制御信号Ｓ２０６が‘０’の場合に非同期リセットのディセーブル状態とし、‘１’の場合にそのフリップフロップの前段のフリップフロップの状態によって、非同期リセットをイネーブル／ディセーブル状態が変化するものとする。
【００３４】
また、第１〜第３のスキャンＦ．Ｆ２０１，２０３，２０５は、リセット信号が‘０’の状態で非同期リセットがかかるものとし、上記スキャンモード信号Ｓ２０７が‘１’の場合はスキャンモードとなり、‘０’の場合に通常モードとなるものとする。さらに、上記スキャンシフト／キャプチャー切換信号Ｓ２１１と、制御信号Ｓ２０６とを同時に変化させると、そのスキャンシフト／キャプチャーの変化点で髭が発生する可能性があるため、上記制御信号Ｓ２０６は、スキャンシフト／キャプチャー切換信号Ｓ２１１の内側で変化するように入力するものとし、また、クロック信号Ｓ２１２は、非同期リセットが発生する場合は、クロック信号Ｓ２１２が止まると仮定して説明を行う。
【００３５】
まず最初に、スキャンシフト動作時において、第１のスキャンＦ．Ｆ２０１は、クロック信号Ｓ２１２の立ち上がりから遅延を持って‘１’が出力され、第１のバッファ２０２１を通って、第１のゲーティング回路２０９に入力される。また、既存のスキャンＦ．Ｆ２１３は、クロック信号Ｓ２１２の立ち上がりから遅延を持って、Ｑ出力Ｓ２１３２からは‘１’、ＮＱ出力Ｓ２１３１からは‘０’が出力され、第１の制御回路２１５及び第２の制御回路２１４を通って、第１のゲーティング回路２０９及び第２のゲーティング回路２１０にそれぞれ入力される。
【００３６】
次に、スキャンキャプチャー動作時に、外部制御端子２０６から制御信号Ｓ２０６として‘１’を入力する。この外部制御端子２０６から入力された制御信号Ｓ２０６と、先ほどスキャンシフト時に第１のバッファの出力信号Ｓ２０２１と、第１の制御回路の出力信号Ｓ２１５とが、第１のゲーティング回路２０９に入力され、第１のゲーティング回路の出力信号Ｓ２０９は、遅延を持って‘１’から‘０’の状態に遷移し、これにより、第２のスキャンＦ．Ｆ２０３に非同期リセットがかかり、第２のスキャンＦ．Ｆの出力信号Ｓ２０３は、‘０’に遷移する。
【００３７】
次に、第２のスキャンＦ．Ｆの出力信号Ｓ２０３が、第２のバッファ２０４１を通って第２のゲーティング回路２１０に入力される。この第２のバッファの出力信号Ｓ２０４１と、制御信号Ｓ２０６と、第２の制御回路２１４から出力された信号Ｓ２１４とが、第２のゲーティング回路２１０に入力され、第２のゲーティング回路の出力信号Ｓ２１０が出力される。そして、図４のタイミングチャートから明らかなように、第２のゲーティング回路の出力信号Ｓ２１０として‘１’が出力されるため、第３のスキャンＦ．Ｆ２０５は、非同期リセットがかからない。つまり、第３のスキャンＦ．Ｆ２０５は、上記第２のスキャンＦ．Ｆ２０３の非同期リセットの状態によりその非同期リセットの状態が決定されるため、上記第１のゲーティング回路の出力信号Ｓ２０９及び、第２のゲーティング回路の出力信号Ｓ２１０に、髭が発生することはなく、回路が誤動作を起こして検査が不安定になるのを防ぐことができる。
【００３８】
なお、上記説明においては既存のスキャンＦ．Ｆ２１３のＱ出力Ｓ２１３２が‘１’、ＮＱ出力Ｓ２１３１が‘０’の場合について説明したが、既存のスキャンＦ．Ｆ２１３のＱ出力Ｓ２１３２が‘０’、ＮＱ出力Ｓ２１３１が‘１’の場合でも、第２のスキャンＦ．Ｆ２０３には非同期リセットはかからず、第３のスキャンＦ．Ｆ２０５は、第２のスキャンＦ．Ｆ２０３の状態で非同期リセットの状態が決定され、第１のゲーティング回路の出力信号Ｓ２０９及び、第２のゲーティング回路の出力信号Ｓ２１０には、髭が発生することはない。
【００３９】
なお、上記の構成では、通常動作時に使用する既存のスキャンＦ．Ｆ２１３を用いたが、該既存のスキャンＦ．Ｆ２１３のかわりに、ダミー用のフリップフロップを用いても同様に実施することができる。
【００４０】
図６は、本実施の形態２において、ダミー用のフリップフロップを用いた場合の集積回路の構成を示す図である。図に示すように、ダミー用フリップフロップ２１３’を用いた場合は、当該集積回路が通常動作時に、該ダミー用フロップフロップ２１３’からの出力によって影響をうけることがないため、スキャンモード信号Ｓ２０７、及び第１，第２の制御回路２１５，２１４は必要ない。
【００４１】
以上のことにより、本実施の形態２によれば、テストモード時に、第１のスキャンＦ．Ｆ２０１の出力を、制御信号Ｓ２０６及び、既存のスキャンＦ．Ｆ２１３のＱ出力Ｓ２１３２と、第１のゲーティング回路２０９を通して、上記第２のスキャンＦ．Ｆ２０３の非同期セット、もしくは非同期リセット端子に接続し、上記第２のスキャンＦ．Ｆ２０３の出力を、制御信号Ｓ２０６及び、既存のスキャンＦ．Ｆ２１３のＮＱ出力と、第２のゲーティング回路２１０を通して、上記第３のスキャンＦ．Ｆ２０５の非同期セット、もしくは非同期リセット端子に接続し、上記テストモード時には、上記第２のスキャンＦ．Ｆ２０３と、第３のスキャンＦ．Ｆ２０５とのいずれか一方のフリップフロップにのみ、非同期セット、もしくは非同期リセットがかかるようにしたので、上記第１のゲーティング回路の出力信号Ｓ２０９、あるいは第２のゲーティング回路の出力信号Ｓ２１０に髭が発生することがなくなり、出力信号に生じる髭による集積回路が誤動作を防止し、集積回路に対して安定な検査ができる効果がある。
【００４２】
なお、本実施の形態２では、スキャンＦ．Ｆの出力信号が次段のスキャンＦ．Ｆのリセットに接続する構成が３段の場合について説明したが、４段以上であってもよい。その場合、各スキャンＦ．Ｆの非同期セット、もしくは非同期リセット端子に入力する各ゲーティング回路に対し、制御信号Ｓ２０６及び、その前段のスキャンＦ．Ｆからの出力を入力し、さらに、既存のスキャンＦ．Ｆ２１３のＱ出力と、その反転信号であるＮＱ出力とを各ゲーティング回路に交互に入力することで、同様に実施することができる。図７は、スキャンＦ．Ｆが５段ある場合の集積回路の構成を示した図であるが、図において、第３のスキャンＦ．Ｆ２０５の出力を、制御信号Ｓ２０６及び、既存スキャンＦ．Ｆ２１３のＱ出力と、第３のゲーティング回路２１９を通して、第４のスキャンＦ．Ｆ２２３の非同期セット、もしくは非同期リセット端子に接続し、上記第４のスキャンＦ．Ｆ２２３の出力を、上記制御信号Ｓ２０６及び、既存スキャンＦ．Ｆ２１３のＮＱ出力と、第４のゲーティング回路２２０を通して、第５のスキャンＦ．Ｆ２２５の非同期セット、もしくは非同期リセット端子に接続し、上記テストモード時には、上記第２，４のスキャンＦ．Ｆ２０３，２２３と、第３，５のスキャンＦ．Ｆ２０５，２２５とのいずれか一方のフリップフロップに、非同期セット、もしくは非同期リセットがかかるよう構成すればよい。
【００４３】
（実施の形態３）
以下、本発明の実施の形態３について説明する。
まず、図８を用いて、本実施の形態３に係る集積回路の構成について説明する。
【００４４】
図８は、本実施の形態３に係る集積回路の構成を示す図であり、図８において、５０１は、第１のスキャン付きフリップフロップ（以降、「第１のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ５０１は第１のスキャンＦ．Ｆ５０１から出力される第１のスキャンＦ．Ｆの出力信号、５０２は第１の内部ロジック、Ｓ５０２は第１の内部ロジック５０２から出力される第１の出力信号、５０２１は上記第１のスキャンＦ．Ｆの出力信号Ｓ５０１が接続される第１のバッファ（考え方を簡単にするために、バッファを用いる。）、Ｓ５０２１は第１のバッファ５０２１から出力される第１のバッファの出力信号、５０３は第２のスキャン付きフリップフロップ（以降、「第２のスキャンＦ．Ｆ」と呼ぶ。）、Ｓ５０３は第２のスキャンＦ．Ｆ５０３から出力される第２のスキャンＦ．Ｆの出力信号、５０４は第２の内部ロジック、Ｓ５０４は第２の内部ロジック５０４から出力される第２の出力信号、５０４１は上記第２のスキャンＦ．Ｆの出力信号Ｓ５０３が接続される第２のバッファ（考え方を簡単にする為に、バッファを用いる。）、Ｓ５０４１は第２のバッファ５０４１から出力される第２のバッファの出力信号、５０５は第３のスキャン付きフリップフロップ（以降、「第３のスキャンＦ．Ｆ」と呼ぶ。）、５０６はスキャンテストモード時において、上記第２，第３のスキャンＦ．Ｆ２０３，２０５の非同期リセットがディセーブルになるよう外部から制御できる制御信号Ｓ５０６の入力端子である外部制御端子、Ｓ５０７はスキャンモード信号、５０９はスキャンテストモード時における、スキャンシフト動作の際に、上記第２のスキャンＦ．Ｆ５０３の非同期リセットをディセーブルにする第１のゲーティング回路、Ｓ５０９は第１のゲーティング回路５０９から出力される第１のゲーティング回路の出力信号、５１７は電源ライン、Ｓ５１７は電源ライン５１７からの接続信号、５１８はスキャンモード信号Ｓ５０７の制御により、電源ライン５１７からの接続信号Ｓ５１７と、第２のバッファの出力信号Ｓ５０４１とのうちいずれかを選択するセレクター、Ｓ５１８はセレクターの出力信号、５１１はスキャンテストモード時において上記第１〜第３のスキャンＦ．Ｆ５０１，５０３，５０５のスキャンシフト状態、スキャンキャプチャー状態を切り換えるスキャンシフト／キャプチャー切換信号Ｓ５１１の入力端子であるスキャンシフト／キャプチャー切換端子、５１２はスキャンテスト時におけるクロック信号Ｓ５１２の入力端子であるクロック端子である。
【００４５】
次に、本実施の形態３における集積回路の動作について説明する。
なお、ここでは、説明を容易にするため、スキャンシフト／キャプチャー切換信号Ｓ５１１が‘１’の場合にスキャンシフト動作をし、‘０’の場合にスキャンキャプチャー動作をするものとし、また、制御信号Ｓ５０６が‘０’の場合に非同期リセットのディセーブル状態とし、‘１’の場合にそのフリップフロップの前段のフリップフロップの状態によって、非同期リセットをイネーブル／ディセーブル状態が変化するものとする。また、第１〜第３のスキャンＦ．Ｆ５０１，５０３，５０５は、リセット信号が‘０’の状態で非同期リセットがかかるものとし、上記スキャンモード信号５０７が‘１’の場合はスキャンモードとなり、‘０’の場合に通常モードとなるものとする。さらに、スキャンシフト／キャプチャー切換信号Ｓ５１１と、制御信号Ｓ５０６とを同時に可変させるとスキャンシフト／キャプチャーの変化点で髭が発生する可能性があるため、上記制御信号Ｓ５０６は、スキャンシフト／キャプチャー切換信号Ｓ５１１の内側で変化するように入力するものとし、また、クロック信号Ｓ５１２は、非同期リセットが発生する場合は、クロック信号Ｓ５１２が止まると仮定して説明を行う。
【００４６】
図８を見れば明らかなように、本実施の形態３の構成においては、第３のスキャンＦ．Ｆ５０５の非同期リセット端子には、スキャンモード時は常にスキャンモード信号Ｓ５０７の制御によりセレクター５１８において電源ライン５１７からの接続信号Ｓ５１７が選択されるため、常に非同期リセットがかからない。
【００４７】
以上のことにより、本実施の形態３によれば、第１のスキャンＦ．Ｆ５０１の出力を、制御信号Ｓ５０６と、第１のゲーティング回路５０９を通して、上記第２のスキャンＦ．Ｆ５０３の非同期セット、もしくは非同期リセット端子に接続し、上記第２のスキャンＦ．Ｆ５０３の出力を、電源ライン５１７からの接続信号Ｓ５１７と、上記第２のスキャンＦ．Ｆ５０３の出力とのいずれかを選択するセレクター５１８を介して、第３のスキャンＦ．Ｆ５０５の非同期セット、もしくは非同期リセット端子に接続して、テストモード時に、上記第３のスキャンＦ．Ｆ５０５の非同期セット、もしくは非同期リセット信号に常に非同期セット、もしくは非同期リセットがかからないようにしたので、上記第１のゲーティング回路の出力信号Ｓ５０９、あるいはセレクター５１８の出力信号Ｓ５１８に髭が発生することがなくなり、出力信号に生じる髭による集積回路が誤動作を防止し、集積回路に対して安定な検査ができる効果がある。
【００４８】
【発明の効果】
以上のように、本発明の請求項１によれば、第１のフリップフロップの出力が、論理回路を通って次段の第２フリップフロップの非同期セットもしくは、非同期リセット端子に接続され、さらに、上記第２フリップフロップの出力が、論理回路を通って次段の第３フリップフロップに接続される構成が、３段以上になる場合、第２の外部制御端子によって、上記第２のフリップフロップと、上記第３のフリップフロップとのどちらか一方のフリップフロップにしか、非同期セットもしくは、非同期リセットがかからないようにしたので、上記第３のフリップフロップの非同期セットもしくは非同期リセット端子に入力される信号に髭が発生しないため、当該集積回路に対する検査が、安定且つ検査項目の低下もなく、検査が行える効果がある。
【００４９】
また、本発明の請求項３によれば、第１のフリップフロップの出力が、論理回路を通って次段の第２のフリップフロップの非同期セットもしくは、非同期リセット端子に接続され、さらに、上記第２フリップフロップの出力が、論理回路を通って次段の第３のフリップフロップに接続される構成が、３段以上になる場合、上記非同期セットもしくは非同期リセットを制御できる制御信号で制御できない既存のフリップフロップの出力によって、上記第２のフリップフロップと、上記第３のフリップフロップとのどちらか一方のフリップフロップにしか非同期セットもしくは、非同期リセットがかからないようにしたので、上記第３のフリップフロップの非同期セット、もしくは非同期リセット端子に入力される信号に髭が発生しないため、制御信号の入力端子の削減、且つ検査項目の低下もなく当該集積回路に対して安定に検査が行える効果がある。
【００５０】
また、本発明の請求項５によれば、第１のフリップフロップの出力が、論理回路を通って次段の第２のフリップフロップの非同期セットもしくは、非同期リセット端子に接続され、さらに、上記第２のフリップフロップの出力が、論理回路を通って次段の第３のフリップフロップに接続される構成が、３段以上になる場合、テストモード時に、上記第３のフリップフロップの非同期セット、もしくは非同期リセット端子に、常に非同期セット、もしくは非同期リセットがかからないようにしたので、制御信号の入力端子の削減、かつ当該半導体集積回路に対して安定に検査が行える効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る集積回路の構成を示す図である。
【図２】本発明の実施の形態１に係る集積回路のタイミングチャートを示す図である。
【図３】本発明の実施の形態１に係る集積回路において、スキャン付きフリップフロップが５段ある場合の構成を示す図である。
【図４】本発明の実施の形態２に係る集積回路の構成を示す図である。
【図５】本発明の実施の形態２に係る集積回路のタイミングチャートを示す図である。
【図６】本発明の実施の形態２に係る集積回路において、ダミー用スキャン付きフリップフロップを使用した場合の構成を示す図である。
【図７】本発明の実施の形態２に係る集積回路において、スキャン付きフリップフロップが５段ある場合の構成を示す図である。
【図８】本発明の実施の形態３に係る集積回路の構成を示す図である。
【図９】従来の集積回路の構成を示す図である。
【図１０】従来の集積回路のタイミングチャートを示す図である。
【符号の説明】
１０１，２０１，５０１　第１のスキャン付きフリップフロップ
１０２，２０２，５０２　第１の内部ロジック
１０３，２０３，５０３　第２のスキャン付きフリップフロップ
１０４，２０４，５０４　第２の内部ロジック
１０５，２０５，５０５　第３のスキャン付きフリップフロップ
１０６　第１の外部制御端子
１０７　第２の外部制御端子
１０８　インバータ
１０９，２０９，５０９　第１のゲーティング回路
１１０，２１０　第２のゲーティング回路
１１１，２１１，５１１　スキャンシフト／キャプチャー切換端子
１１２，２１２，５１２　クロック端子
１１９，２１９　第３のゲーティング回路
１２０，２２０　第４のゲーティング回路
１２２，２２２　第３の内部ロジック
１２３，２２３　第４のスキャン付きフリップフロップ
１２４，２２４　第４の内部ロジック
１２５，２２５　第５のスキャン付きフリップフロップ
２０６，５０６　外部制御端子
２１４　第２の制御回路
２１５　第１の制御回路
２１３　既存のスキャン付きフリップフロップ
２１３’　ダミー用スキャン付きフリップフロップ
５１７　電源ライン
５１８　セレクター
１０２１，２０２１，５０２１　第１のバッファ
１０４１，２０４１，５０４１　第２のバッファ
１２２１，２２２１　第３のバッファ
１２４１，２２４１　第４のバッファ

Claims

第１のフリップフロップの出力を、テストモード時に、第１の外部制御端子からの第１の制御信号及び、第２の外部制御端子からの第２の制御信号と、論理回路を通して、上記第１のフリップフロップの次段の第２のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、
上記第２のフリップフロップの出力を、上記テストモード時に、上記第１の制御信号及び、上記第２の制御信号の反転信号と、論理回路を通して、上記第２のフリップフロップの次段の第３のフリップフロップの非同期セット、もしくは非同期リセット端子に接続してなる集積回路であって、
上記テストモード時に、上記第２のフリップフロップと、上記第３のフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかる、
ことを特徴とする集積回路。
請求項１に記載の集積回路において、
第（２ｎ−１）のフリップフロップ（但し、ｎは、１以上の整数）の出力を、テストモード時に、上記第１の制御信号及び、上記第２の制御信号と、論理回路を通して、上記第（２ｎ−１）のフリップフロップの次段の第（２ｎ）のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、
第（２ｎ）のフリップフロップの出力を、上記テストモード時に、上記第１の制御信号と、上記第２の制御信号の反転信号と、論理回路とを通して、上記第（２ｎ）のフリップフロップの次段の第（２ｎ＋１）フリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、
上記テストモード時に、上記第（２ｎ）のフリップフロップと、上記第（２ｎ＋１）フリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかる、
ことを特徴とする集積回路。
第１のフリップフロップの出力を、テストモード時に上記第１のフリップフロップの次段の第２のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記テストモード時に上記制御信号で制御できない既存のフリップフロップ、あるいはダミーのフリップフロップの出力と、論理回路を通して、上記第２のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、
上記第２のフリップフロップの出力を、上記テストモード時に上記第２のフリップフロップの次段の第３のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記既存のフリップフロップ、あるいは上記ダミーのフリップフロップの出力の反転信号と、論理回路を通して、上記第３のフリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、
上記第２のフリップフロップと、上記第３のフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかる、
ことを特徴とする集積回路。
請求項３に記載の集積回路において、
第（２ｎ−１）のフリップフロップの出力（但し、ｎは、１以上の整数）が、テストモード時に上記第（２ｎ−１）のフリップフロップの次段の第（２ｎ）のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記テストモード時に上記制御信号で制御できない既存のフリップフロップ、あるいは上記ダミーのフリップフロップの出力と、論理回路を通して、上記第（２ｎ）のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、
上記第（２ｎ）のフリップフロップの出力を、上記テストモード時に該第（２ｎ）のフリップフロップの次段の第（２ｎ＋１）のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号及び、上記既存のフリップフロップ、あるいはダミーのフリップフロップの出力の反転信号と、論理回路を通して、上記第（２ｎ＋１）のフリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、
上記第（２ｎ）のフリップフロップと、上記第（２ｎ＋１）のフリップフロップとのいずれか一方のフリップフロップのみに、非同期セット、もしくは非同期リセットがかかる、
ことを特徴とする集積回路。
第１のフリップフロップの出力を、テストモード時に、該第１のフリップフロップの次段の第２のフリップフロップの非同期セット、もしくは非同期リセットを制御できる制御信号と、論理回路を通して、上記第２のフリップフロップの非同期セット、もしくは非同期リセット端子に接続し、
上記第２のフリップフロップの出力を、電源からの信号と、該第２のフリップフロップの出力とのいずれかを選択するセレクタを介して、上記第２のフリップフロップの次段の第３のフリップフロップの非同期セット、もしくは非同期リセット端子に接続した集積回路であって、
上記テストモード時に、上記第３のフリップフロップの非同期セット、もしくは非同期リセット信号に、常に非同期セット、もしくは非同期リセットがかからない、
ことを特徴とする集積回路。
請求項１ないし請求項５に記載の集積回路において、
上記テストモードは、スキャンテストモードである、
ことを特徴とする集積回路。